JPH0342703B2 - - Google Patents

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JPH0342703B2
JPH0342703B2 JP12641085A JP12641085A JPH0342703B2 JP H0342703 B2 JPH0342703 B2 JP H0342703B2 JP 12641085 A JP12641085 A JP 12641085A JP 12641085 A JP12641085 A JP 12641085A JP H0342703 B2 JPH0342703 B2 JP H0342703B2
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7882—Programmable transistors with only two possible levels of programmation charging by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction

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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Supply Devices, Intensifiers, Converters, And Telemotors (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は電気的に消去可能なプログラム可能読
取り専用メモリ（EEPROM）に関する。
Ｂ 開示の概要 不揮発性のメモリ・セルは電子注入のための２
つの異なる領域を有し、これにより、消去サイク
ルを介在させることなく、前に記憶したデータに
対して直接重ね書きを行なうことができる。フロ
ーテイング・ゲートFETはそのフローテイン
グ・ゲート上に配置された２つのプログラミン
グ・ゲートを有する。各プログラミング・ゲート
は２重電子注入構造（DEIS）の層とポリシリコ
ン電極とを有する。“０”の書込みのとき、一方
のプログラミング・ゲートがフローテイング・ゲ
ートから電荷を除去する。“１”の書込みのとき
は、他方のプログラミング・ゲートがフローテイ
ング・ゲートに電荷を注入する。上記の電荷の転
送は、前に記憶されていた論理状態と書込まれる
べき論理状態とが同じ場合は生じない。
Ｃ 従来の技術 不揮発性のフローテイング・ゲートMOSメモ
リ周知である。このようなメモリにおいて、
FETの導電状態はフローテイング・ゲートの重
圧によつて決められる。この電圧は、半導体基板
に形成された空乏領域からゲート絶縁層を介して
ゲート電極へ電子をトンネル注入あるいはアバラ
ンシエ注入することによつて設定される。初期の
頃は、この予め設定した論理状態は紫外光照射の
ような方法で蓄積電荷を除去（すなわち、消去）
することでしか変えることができなかつた。
最近は、フローテイング・ゲート電圧の消去お
よび再設定を容易にするいくつかの設計が提案さ
れている。例えば、米国特許第4119995号はフロ
ーテイング・ゲートの上に別々のプログラミン
グ・ゲートと消去ゲートを配置してフローテイン
グ・ゲートを制御するようにした構成を示してい
る。フローテイング・ゲートの電圧はプログラミ
ング・ゲートの制御によつて設定され、フローテ
イング・ゲートの電荷はフローテイング・ゲート
から消去ゲートへ電子を流すことによつて消去さ
れる。
フローテイング・ゲートの消去およびプログラ
ミングの両方を行なうのにフローテイング・ゲー
トと１つ以上の制御ゲートとの間の電荷転送を利
用した他の設計も提案されている。この方式は基
板領域以外の構造体からの電子注入によつてフロ
ーテイング・ゲートの電圧を設定する。例えば、
アプライド・フイジクス・レターズ（Applies
Physics Letters）、Vol.31、No.７、1977年10号、
第475〜476頁、リー（Lee）による“フローテイ
ング・ゲートMOS不揮発性メモリへの新しい方
策（Ａ New Approach for the Floating−
Gate MOS Nonvolatile Memory）”と題する
論文は、酸化物層によつてフローテイング・ゲー
トから分離した１つの制御ゲートを用いる構造を
示している。書込み時に制御ゲートを正にバイア
スすると、フローテイング・ゲートから制御ゲー
トへ電子が流れる。この電子の流れは基板からフ
ローテイング・ゲートへの電子の流れよりも大き
いから、フローテイング・ゲートは正電荷を蓄積
する。消去時に制御ゲートを負にバイアスする
と、フローテイング・ゲートは負電荷を蓄積す
る。また、米国特許第4099196号、同第4274012
号、同第4300212号、および同第4314265号は、フ
ローテイング・ゲート下にプログラミング・ゲー
トを配置しフローテイング・ゲートの上に消去ゲ
ートを配置した消去可能なPPOMを開示してい
る。
電荷の注入を高めるのに用いられている１つの
方法は、いわゆる２重電子注入構造（DEIS）で
あり、これは上下表面に過剰のシリコン結晶を有
するSiO2層を用いるものであり、この構造は特
公昭55−44468号公報に示されている。DEIS層は
一般に、通常のSiO2層の形成の前後に過剰のシ
リコン結晶の成長を誘起するように化学気相付着
プロセスを行なうことによつて形成される。特開
昭57−12488号公報は１つの制御ゲートを用いて
DEIS層を介してフローテイング・ゲートへ電子
を注入する構造を示している。
Ｄ 発明が解決しようとする問題点 本発明の目的は、記憶されている現存データを
最初に消去することなくメモリ・セルにデータを
書込むことができるようなメモリ・セルを提供す
ることである。
他の目的は、比較的簡単な設計で且つ最小限の
支持回路しか必要としないEEPROMを提供する
ことである。
Ｅ 問題点を解決するための手段 本発明の目的は、複数の拡散領域を有する半導
体基板と、基板から絶縁されたフローテイング・
ゲートと、フローテイング・ゲートの上に配置さ
れた１対のプログラミング・ゲートとを含むメモ
リ・セルによつて実現される。各プログラミン
グ・ゲートはポリシリコン層で覆われたDEIS物
質層を有する。第１の２進論理状態をメモリ・セ
ルに書込むときは、フローテイング・ゲートから
一方のプログラミング・ゲートへ電子が流れる。
第２の２進論理状態をメモリ・セルに書込むとき
は、他方のプログラミング・ゲートからフローテ
イング・ゲートへ電子が注入される。DEIS層の
特性により、この電荷の転送は書込まれるべき論
理状態がメモリ・セルにそのとき記憶されている
論理状態と同じ場合は生じない。もし書込まれる
べき論理状態がそのとき記憶されている論理状態
と反対ならば、付加的ステツプなしに、すなわ
ち、新しい論理状態を書込む前に古い論理状態を
消去する必要なしに、その論理状態が書込まれ
る。
Ｆ 実施例 第１図は本発明のメモリ・セル構造を示してい
る。Ｐ型基板１０は普通の注入技術によつて形成
されたＮ型拡散領域１２，１４，１６，１８を有
する。これらの導電型は逆にすることもできる。
Ｎ型拡散領域１４，１８はそれぞれ、フローテイ
ング・ゲート電極２２を有するFETのソース領
域およびドレイン領域である。拡散領域１６はフ
ローテイング・ゲート２２の下側に延びたソース
領域１４の延長部であり、拡散領域１６，１８は
フローテイング・ゲートFETのチヤネル領域を
定める。ソース・ノードは拡散領域１４，１６が
互いに接する所につくられる。拡散領域１２は外
部データ源からデータ信号を受取る拡散されたビ
ツト線である。
基板１０は絶縁層２０によつて覆われる。任意
の種類の絶縁体（例えばSiO2）を使用しうる。
絶縁層２０は次に第１のポリシリコン層によつて
覆われ、ポリシリコン層はフローテイング・ゲー
ト電極２２およびワード線電極２４を形成するよ
うに普通の技術を用いてエツチされる。ワード線
電極２４は拡散領域１２，１４と共にワード線
FET装置を形成する。
次にフローテイング・ゲート２２の上に、前に
述べた技術を用いてDEIS物質の層２８が形成さ
れ、その上に第２のポリシリコン層が付着され
る。第２のポリシリコン層およびDEIS層は普通
の技術を用いてエツチされ、これにより第１およ
び第２のプログラミング・ゲートPG１，PG２が
形成される。第１のプログラミング・ゲートPG
１はエツチされたDEIS層の第１の領域２８Ａお
よびこの上の第２のポリシリコン層の第１の領域
３０を有し、第２のプログラミング・ゲートPG
２はエツチされたDEIS層の第２の領域２８Ｂお
よびこの上の第２のポリシリコン層の第２の領域
３２を有する。第１図では２つのポリシリコン領
域３０，３２が同じ面積をもつように示されてい
るが、実際には領域３０の方が領域３２よりもず
つと大きい。この寸法の差は詳しく述べるように
PG１およびPG２にそれぞれ異なつたキヤパシタ
ンスを与える。
メモリ・セルの動作を説明する前に、DEIS層
の特性ついてレビユーする。DEIS層においては、
内側のSIO2よりも表面の方が電子の流れを促進
する特性があるため、DEIS層の各表面は固有の
ダイオード特性を有する。DEIS層のそれぞれの
表面は異なつた向きに電子の流れを促進するか
ら、層全体は第２Ａ図に示すように、２個のダイ
オードを背中合わせに接続した形に対応する電気
的特性を有する。第２Ｂ図に示すように、DEIS
層は略±10Vでこれらのダイオードが導通を開始
するようにつくられるのが好ましい。本発明で
は、DEIS物質の使用が好ましいが、上記の特性
を与えるものであれば任意の電荷注入材を使用し
うる。
次に第３図を参照して本発明の動作を説明す
る。
第３図は第１図のメモリ・セルの導価回路であ
る。CPG1はポリシリコン領域３０とフローテイン
グ・ゲート２２の間のDEIS領域２８Ａによつて
形成されるキヤパシタンス、CPG2はポリシリコン
領域３２とフローテイング・ゲート２２の間の
DEIS領域２８Ｂによつて形成されるキヤパシタ
ンス、CFGNはフローテイング・ゲート２２とN+
拡散領域１６の間の絶縁層２０によつて形成され
るキヤパシタンス、CIはドレイン領域１８とN+
拡散領域１６が共に高電位（＋5V）にあるとき
キヤパシタCFGNと基板１０の間に発生する反転キ
ヤパシタンスである。Ｓ１はワード線FET装置
を表わし、これはワード線電極の電圧VWLが＋
5Vのとき電圧VBL（ビツト線電圧）を基板へ結合
する。Ｓ２はフローテイング・ゲートFETそれ
自体を表わし、これはフローテイング・ゲートの
電圧が値VTよりも大きいかまたはプログラミン
グ・ゲートの電圧VPG1がVDD（＝＋5V）よりも大
きいときドレインを基板へ接続する。簡明化のた
め、メモリ・セルに固有の種々の寄生キヤパシタ
ンスは第３図から省略してある。しかしこの等価
回路はメモリ・セルの基本性能を十分に正確に近
似することが判明した。
例示のため、各キヤパシタンスが次に示す正規
化された値を持つものとする。
CPG11.0 CPG20.2 CFGN1.0 CI0.1 ポリシリコン領域３０（したがつてDEIS領域
２８Ａ）は領域３２よりもずつと大きいから、キ
ヤパシタンスCPG1はCPG2よりもずつと大きい。
一般に論理状態は２ステツプ処理によつてメモ
リ・セルに書込まれる。最初、電子の注入／除去
によりフローテイング・ゲートを初期電圧に充電
し、次に種々の制御電圧を静止レベルに落してフ
ローテイング・ゲートに最終電圧を設定する。
最初に、“０”をメモリ・セルに書込むものと
すると、このときビツト線はアース電位にされ
（VBL＝０）、次にワード線VDDに上げられる（CWL
＝＋5V）。これによりソース領域１４およびN+
拡散領域１６はアースされる。等価回路でいえ
ば、VWL＝＋5Vによつてワード線FETスイツチ
装置Ｓ１が閉じ、CFGNがアース電位に接続される
ことになる。ドレイン領域１８はVDD＝＋5Vにあ
るから、ドレイン領域１８とＮ型拡散領域１６の
間にチヤネルが形成される。同時にPG２はアー
スされる（VPG2＝0V）。チヤネルの形成を可能と
するのに必要な少しの時間の後、PG１の電圧が
＋20Vに上げられる。（この遅延はワード線電圧
をモニタすることによつて決められ、VPG1はVWL
＝＋5Vになつてから所定時間後に上げられる。）
一般に、これらの制御電圧状態によるフローテイ
ング・ゲートの初期電圧は次式によつて与えられ
る。
VFG＝XWVPG1 (1) ここで、XWは初期書込み動作期間における等
価回路の容量結合係数であり、これらの状態すな
わちCPG2およびCFGNがアース接続された状態で
は、 XW＝X 0 ＝CPG1／CFGT 0 (2) によつて表わされる。ここで、 CFGT 0 ＝CPG1＋CPG2＋CFGN (3) したがつて容量結合係数は略0.45となり、VFG
＝0.45×20＝9.0Vとなる。第２Ｂ図において、
DEIS層はダイオードの電位差が10Vよりも大き
いときだけ導通することは前に述べた。したがつ
て、VFGとVPG2の電位差は9V−0V＝9Vであるか
ら、PG２は導通しない。しかしPG１については
VPG1−VFG＝20−９＝11Vであるから、PG１は導
通する。したがつて、この場合、フローテイン
グ・ゲートの電子が＋20Vの高い電圧に引き寄せ
られるからPG１はフローテイング・ゲートから
電子を除去し、フローテイング・ゲートは＋
1.0Vの実効電荷を受取ることになる。フローテ
イング・ゲートが＋1.0Vになつたとき、電位差
は10Vよりも大きくないから、導通は停止する。
PG１およびPG２が＋5Vの静止レベルに戻さ
れると、フローテイング・ゲートは最終的な
“０”電圧レベルに設定されることになる。これ
に関していうと、フローテイング・ゲートの電圧
は次式によつて表わされる。
VFG＝XopVPG1＋QFG／CFGT (4) ここで、QFGは上記の書込み動作期間にフロー
テイング・ゲートから除去される電荷である。こ
れらの状態すなわちVPG2＝VPG1＝＋5Vでは、
Xopは次式によつて表わされる。
Xop＝CPG1＋CPG2／CPG1＋CPG2＋CFGN (5) したがつて、静止状態期間における容量性結合
系数は0.54であり、フローテイング・ゲートの最
終電圧は（0.54×5.0）＋（1.0）＝＋3.7Vとなる。
メモリ・セルに“１”を書込む場合、制御電圧
は“０”書込みの場合と同じである。ワード線は
PG２と同様にVDD＝5.0Vに上げられ、PG１は遅
延の後＋20Vに上げられる。“０”書込みと主な
違いは、ビツト線電圧VBLをVDDに上げ、したが
つて、ソース領域１４とN+拡散領域１６がVDD−
VT、したがつて略＋5Vに上げられることであ
る。ドレインおよびソースの両方が略＋5Vにあ
るから、Ｎ型領域１６と基板１０の間には反転層
がつくられる。この反転層は正規化された値で略
0.1の空乏キヤパシタンスCIを有する。式(1)のVFG
＝XWVPG1に関連して、この場合XWは次のように
なる。
XW＝X 1 ＝CPG1／CFGT 1 (6) ここで、 CFGT 1 ＝CPG1＋CPG2 ＋（CFGN）（CI／CFGN＋CI (7) したがつてX 1 0.77となり、VFG＝0.77×20
＝＋15.4Vとなる。第２Ｂ図に関し、電位差20−
15.4＝4.6Vは10Vよりも大きくないから、PG１
は導通しない。しかしPG２については、電位差
15.4−０は10Vよりも大きいからPG２は導通す
る。この場合、PG２によつてフローテイング・
ゲートに電子が注入され、フローテイング・ゲー
トの電圧は10Vに減少する。したがつて、フロー
テイング・ゲートはPG２から−5.4V分の電荷を
受取つたことになる。次に制御電圧が除かれると
（VPG1＝VPG2＝5.0V）、空乏キヤパシタンスが除か
れ、したがつてCFGTがCFGT 1 （1.3）からCFGT 0
（2.2）に上昇するから、フローテイング・ゲー
トの電荷は（−5.4V）×（1.3／2.2）＝−3.2Vに減
少する。QFG／CFGT＝−3.2V、VPG＝＋5.0V、Xop
＝0.54の場合、VFG＝（0.54×5.0）−3.2＝−0.5Vと
なる。
したがつて上記の例では、“０”書込みのとき
フローテイング・ゲートは＋3.7Vを記憶し、
“１”書込みのときは−0.5Vを記憶する。メモ
リ・セルの読取りは普通に行なわれる。すなわ
ち、ビツト線が下げられてドレインが感知され
る。“０”が記憶されていればフローテイング・
ゲートの正電圧はチヤネルをつくり、したがつて
FETが導通してドレインの電荷が減少する。も
し“１”が記憶されていればフローテイング・ゲ
ートの負電圧はチヤネルをつくらないから、ドレ
インの電荷に変化は生じない。したがつてチヤネ
ルの状態は記憶データ状態の指示を与える。
以上の動作の説明では、書込み動作の開始時に
フローテイング・ゲートに電荷がないものとして
説明したが、本発明の重要な特徴は、古いデータ
を消去するための介在ステツプを必要とすること
なく、古いデータに対して新しいデータを重ね書
きできることである。次にこの特徴について説明
する。以下の説明では次の２つの関係を用いる。
(A) VFGI＝X 0 / 1 VPG1 ＋QFG／CFGT 0 / 1 ここで、 VFGI＝最初の書込みステツプの終了時における
フローテイング・ゲートの新しい電圧 X 0 / 1 VPG1＝フローテイング・ゲートに古い
電荷がないとしたときの、最初の書込み
ステツプの終了時におけるフローテイン
グ・ゲートの電圧 QFGCFGT 0 / 1 ＝古い記憶電荷によるフローテ
イング・ゲートの電圧 (B) VFGQ＝XopVPG1 ＋QFGN＋QFG“0"/“1"／CFGT 0 ここで、 VFGQ＝静止状態における最終電圧（“１”の記
憶で−0.5V、“０”の記憶で＋3.7V） Vop＝VPG1＝プログラミング・ゲートの電圧に
よる、最終電圧の成分（注：静止状態で
は常にVPG1＝5.0V、例示キヤパシタン
ス値では常にXop＝0.54であるから、Xop
VPG1は常に＋2.7V） QFGN＋QFGT 0 / 1 ／CFGT 0 ＝新たに注入された電荷
と 古い記憶電荷によるフローテイング・ゲ
ートの最終電圧（注：静止状態ではCFGT
は常にCFGT 0 に等しい） (1) “０”状態のセルへの“０”書込み この状態ではフローテイング・ゲートの電
圧VFGI＝（＋1.0）＋（＋9.0）＝10Vとなる。す
なわち、フローテイング・ゲートは前の
“０”の記憶による＋1V分の電荷を持ち、更
に今回の“０”の書込み期間に＋9Vを得る。
したがつて電荷の注入は起らず、静止状態に
戻つた後のセルの電圧VFGQ＝2.7＋０＋１＝
＋3.7Vである。
(2) “０”状態のセルへの“０”書込み この場合VFGI＝＋15.4＋1.7＝＋1.7Vであ
る。CFGTはCFGT 0 からCFGT 1 へ落ちるから、
QFG／CFGTは上記(1)における1.0から1.7へ上昇
する。したがつて、−7.1VがPG２によつて
フローテイング・ゲートへ最初に注入され
る。静止状態ではVFGQ＝2.7−4.2＋１＝−
0.5Vとなる。静止状態では反転キヤパシタ
ンスCIがなくなるから、新たに注入される電
荷（＝−4.2V）は−7.1Vから降下する。古
い注入電荷（＝＋1V）はフローテイング・
ゲートに前“０”が記憶されていたことによ
る。
(3) “１”状態のセルへの“１”書込み この場合VFGI＝＋15.4−5.4＝10Vである。
−5.4Vは前の“１”の記憶に基づく。した
がつて電荷の注入は起らず、静止状態の電圧
VFGQ＝2.7＋０−3.2＝−0.5Vである。
(4) “１”状態のセルへの“０”書込み この場合VFGI＝9.0−3.2＝＋5.8Vであり、
したがつて＋4.2Vの電圧がフローテイン
グ・ゲートから除かれ、VFGQ＝2.7＋4.2−3.2
＝＋3.7Vとなる。
以上述べたように、本発明のメモリ・セル
は介在消去ステツプを用いることなく前の記
憶情報に新しい情報を重ね書きできる。更に
メモリ・セルの動作は比較的簡単であり、支
持回路あるいはデコード回路も簡単になる。
例えばPG２およびワード線の電圧は“１”
あるいは“０”の書込みのとき同じ＋VDDの
電圧にすればよい。
Ｇ 発明の効果 本発明によれば、消去サイクルを介在させるこ
となく前のデータの上に新しいデータを簡単に重
ね書きできる。
【図面の簡単な説明】
第１図は本発明のメモリ・セルの断面図、第２
Ａ図および第２Ｂ図はDEIS層の導電特性を示す
図、および第３図は本発明のメモリ・セルの等価
回路図である。

Claims (1)

  1. 【特許請求の範囲】 １ ソース領域及びドレイン領域を有し、これら
    の領域の間にチヤネル領域を有する半導体基板
    と、 上記ソース領域と上記ドレイン領域との間の基
    板領域上にこれから絶縁して設けられたフローテ
    イング・ゲートと、 両方向でダイオード特性を示す２重電子注入層
    を介して上記フローテイング・ゲート上に設けら
    れ、上記フローテイング・ゲートとの間で電荷の
    注入又は除去を行なうための第１及び第２のプロ
    グラミング・ゲートと、 上記ソース領域に結合され、書込み値に応じて
    上記チヤネル領域を選択的に導通させることによ
    り、上記第１及び第２のプログラミング・ゲート
    と上記フローテイング・ゲートとの間の電荷の転
    送を制御するための手段と、 を有する不揮発性半導体メモリ・セル。
JP60126410A 1984-09-27 1985-06-12 不揮発性半導体メモリ・セル Granted JPS6180866A (ja)

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US65517584A 1984-09-27 1984-09-27
US655175 1984-09-27

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