JP2708128B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2708128B2 JP24833688A JP24833688A JP2708128B2 JP 2708128 B2 JP2708128 B2 JP 2708128B2 JP 24833688 A JP24833688 A JP 24833688A JP 24833688 A JP24833688 A JP 24833688A JP 2708128 B2 JP2708128 B2 JP 2708128B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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Description

【発明の詳細な説明】 ［概要］ 半導体記憶装置に係り、特に電気的に書替え可能なリ
ードオンリーメモリ（E2PROM）に関し、 各メモリトランジスタと対となるセレクトトランジス
タを設けることなく、情報を記憶する複数のメモリトラ
ンジスタとこの複数のメモリトランジスタに接続する制
御トランジスタとによってメモリセルを構成して、セル
面積を小さくすることができる半導体記憶装置を提供す
ることを目的とし、 フローティングゲートに電荷を注入または放出するこ
とによって情報を記憶する複数のメモリトランジスタ
と、閾値が前記複数のメモリトランジスタよりも低く、
フローティングゲートへの電荷の注入または放出を前記
メモリトランジスタの前記フローティングゲートへの電
荷の注入または放出と連動して行なうように前記複数の
メモリトランジスタに接続され、前記メモリトランジス
タのフローティングゲートへの電荷の注入または放出を
行なう際に前記メモリトランジスタがオン状態になる前
にオン状態になることによって前記メモリトランジスタ
のフローティングゲートへの電荷の注入または放出を終
了させる制御トランジスタとを有するように構成する。
［産業上の利用分野］ 本発明は半導体記憶装置に係り、特に電気的に書替え
可能なリードオンリーメモリ（E2PROM）に関する。
［従来の技術］ 従来のE2PROMを、第５図で用いて説明する。
第５図（ａ）において、半導体基板51の素子領域表面
にn+型ソース領域52およびn+型ドレイン領域53が形成さ
れている。また、半導体基板51の素子領域上には、ゲー
ト酸化膜54およびトンネル絶縁膜55を介して、フローテ
ィングゲート56が形成されている。このフローティング
ゲート56上には、絶縁膜57を介して、コントロールゲー
ト58が形成されている。このようにして、E2PROMのメモ
リトランジスタが形成されている。
次に、E2PROMの消去動作を説明する。
第５図（ｂ）に示されるように、いま、半導体基板51
表面に形成されたn+型ソース領域52をオープンにし、n+
型ドレイン領域53を接地して、コントロールゲート58に
例えば20Vの高電圧を印加すると、トンネル絶縁膜55を
通ってファウラ−ノードハイム（Fowler−Nordheim）電
流が流れ、n+型ドレイン領域53からフローティングゲー
ト56に電子が注入される。こうしてフローティングゲー
ト56が負に帯電することによって、メモリトランジスタ
の閾値電圧は正の値となる。
次に、書込み動作を説明する。
第５図（ｃ）に示されるように、半導体基板51表面に
形成されたn+型ソース領域52をオープンにし、コントロ
ールゲート58を接地して、n+型ドレイン領域53に例えば
20Vの高電圧を印加することによって、トンネル絶縁膜5
5を通ってファウラ−ノードハイム（Fowler−Nordhei
m）電流が流れ、フローティングゲート56からn+型ドレ
イン領域53に電子が放出される。こうしてフローティン
グゲート56が正に帯電することによって、メモリトラン
ジスタの閾値電圧は負の値をとる。このようにして、メ
モリトランジスタは、コントロールゲート56への電子の
注入または放出に応じて、正の閾値電圧と負の閾値電圧
の２値を記憶する。
次に、上記従来のメモリトランジスタのみを配置した
セルアレイを第６図（ａ）に示す。
メモリトランジスタTm11,Tm12,Tm13,…のソースはソ
ース電源VSSに接続され、ドレインはビット線BL1に接続
され、コントロールゲートはそれぞれワード線WL1,WL2,
WL3,…に接続されている。同様にして、メモリトランジ
スタTm21,Tm22,Tm23,…のソース、ドレイン、およびコ
ントロールゲートはそれぞれソース電源VSS、ビット線B
L2、およびワード線WL1,WL2,WL3,…に接続されている。
いま、読出しを行なう。例えば、ビット線BL1とワー
ド線WL1とを選択することによって、メモリトランジス
タTm11を選択する。そしてこのときのビット線BL1から
ソース電源VSSへの電流の流れ具合によって、すなわち
電流が流れない場合はメモリトランジスタTm11の閾値電
圧は正の値を保持しており、電流が流れる場合はメモリ
トランジスタTm11の閾値電圧は負の値を保持していると
いうように、情報の読出しが行なわれる。
ところが、メモリトランジスタTm11とビット線BL1を
共有する例えばメモリトランジスタTm12が負の値の閾値
電圧を保持している場合、選択されたメモリトランジス
タTm11の状態の如何にかかわらず、メモリトランジスタ
Tm12を通って電流が流れてしまう。
こうした不都合を避けるために、通常、第６図（ｂ）
に示されるように、全てのメモリトランジスタTmにそれ
ぞれセレクトトランジスタTsを付加して、メモリセルを
構成する。すなわちメモリトランジスタTmのドレインと
ビット線BLとの間に、コントロールゲートがワード線WL
-に接続されているセレクトトランジスタTsを設け、読
出しを行なわないメモリトランジスタから電流が流れる
ことを防いでいる。
［発明が解決しようとする課題］ このように、従来の半導体記憶装置においては、情報
を記憶するメモリトランジスタの閾値が正と負との２値
であるため、誤動作なく情報を読み出すためには各メモ
リトランジスタと対となるセレクトトランジスタを同じ
数だけ設けてメモリセルを構成しなければならず、その
セレクトトランジスタの分だけセル面積が大きくなると
いう問題があった。
そこで本発明は、各メモリトランジスタと対となるセ
レクトトランジスタを設けることなく、情報を記憶する
複数のメモリトランジスタとこの複数のメモリトランジ
スタに接続する制御トランジスタとによってメモリセル
を構成して、セル面積を小さくすることができる半導体
記憶装置を提供することを目的とする。
［課題を解決するための手段］ 上記課題は、フローティングゲートに電荷を注入また
は放出することによって情報を記憶する複数のメモリト
ランジスタと、閾値が前記複数のメモリトランジスタよ
りも低く、フローティングゲートへの電荷の注入または
放出を前記メモリトランジスタの前記フローティングゲ
ートへの電荷の注入または放出と連動して行なうように
前記複数のメモリトランジスタに接続され、前記メモリ
トランジスタのフローティングゲートへの電荷の注入ま
たは放出を行なう際に前記メモリトランジスタがオン状
態になる前にオン状態になることによって前記メモリト
ランジスタのフローティングゲートへの電荷の注入また
は放出を終了させる制御トランジスタとを有することを
特徴とする半導体記憶装置によって達成する。
［作 用］ すなわち本発明は、メモリトランジスタより閾値の低
い制御トランジスタを複数のメモリトランジスタに接続
させ、制御トランジスタのフローティングゲートへの電
荷の注入または放出と連動してメモリトランジスタのフ
ローティングゲートへの電荷の注入または放出を行な
い、メモリトランジスタがオン状態になる前に制御トラ
ンジスタがオン状態になってメモリトランジスタのフロ
ーティングゲートへの電荷の注入または放出を終了させ
ることにより、メモリトランジスタの閾値が例えば正の
２値をとるようにする。
これによって、各メモリトランジスタと対となるセレ
クトトランジスタを設けなくとも、情報の読出しが誤動
作なく行なわれる。
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。
第１図（ａ）は本発明の第１の実施例による半導体記
憶装置を示す回路図、第１図（ｂ）はその部分断面図で
ある。
第１図（ａ）において、複数個のメモリトランジスタ
Tm11,Tm12,Tm13,…のソースはソース電源VSSに接続さ
れ、ドレインはビット線BL1に接続され、コントロール
ゲートはそれぞれワード線WL1,WL2,WL3,…に接続されて
いる。同様にして、複数個のメモリトランジスタTm21,T
m22,Tm23,…のソース、ドレイン、およびコントロール
ゲートはそれぞれソース電源VSS、ビット線BL2、および
ワード線WL1,WL2,WL3,…に接続されている。
また、制御トランジスタTc1のソースは接地され、ド
レインはセレクトトランジスタTS1を介してビット線BL1
に接続され、コントロールゲートはコントロールゲート
電圧VGに接続されている。同様にして、制御トランジス
タTc2のソースは接地され、ドレインはセレクトトラン
ジスタTs2を介してビット線BL2に接続され、コントロー
ルゲートはコントロールゲート電圧VGに接続されてい
る。
そしてチャンネル領域の不純物濃度を制御することに
より、ウェーハプロセス終了時点において、メモリトラ
ンジスタTm11,Tm12,Tm13,…,Tm21,Tm22,Tm23,…の閾値
電圧が例えば1V、そして制御トランジスタTc1,Tc2の閾
値電圧が例えば0Vとなるようにしておく。すなわち制御
トランジスタTc1,Tc2の閾値電圧を、メモリトランジス
タTm11,Tm12,Tm13,…,Tm21,Tm22,Tm23,…の閾値電圧よ
りも、1Vだけ低く設定する。
また、第１図（ｂ）において、メモリトランジスタTm
11,Tm12,Tm13,…,Tm21,Tm22,Tm23,…は、ｐ型シリコン
基板からなる半導体基板１の素子領域表面に形成された
n+型ソース領域２およびn+型ドレイン領域３と、半導体
基板１の素子領域上に形成されたゲート酸化膜４と、n+
型ドレイン領域３上のゲート酸化膜４の一部に形成され
たトンネル絶縁膜５と、これらゲート酸化膜４およびト
ンネル絶縁膜５を介して形成されたフローティングゲー
ト６と、フローティングゲート６上に絶縁膜７を介して
形成されたコントロールゲート８とから構成されてい
る。
また制御トランジスタTc1,Tc2は、メモリトランジス
タTm11,Tm12,Tm13,…,Tm21,Tm22,Tm23,…と同様な構造
を有し、半導体基板11の素子領域表面に形成されたn+型
ソース領域12およびn+型ドレイン領域13と、半導体基板
11の素子領域上に形成されたゲート酸化膜14と、n+型ド
レイン領域13上のゲート酸化膜14の一部に形成されたト
ンネル絶縁膜15と、これらゲート酸化膜14およびトンネ
ル絶縁膜15を介して形成されたフローティングゲート16
とフローティングゲート16上に絶縁膜17を介して形成さ
れたコントロールゲート18とから構成されている。
さらに制御トランジスタTc1,Tc2のn+型ドレイン領域1
3は、それぞれビット線BL1,BL2を介して、メモリトラン
ジスタTm11,Tm12,Tm13,…およびTm21,Tm22,Tm23,…のn+
型ドレイン領域３に接続されている。
そしてまた、前述したように、チャンネル領域の不純
物濃度を制御することにより、制御トランジスタTc1,Tc
2の閾値電圧が、メモリトランジスタTm11,Tm12,Tm13,
…,Tm21,Tm22,Tm23,…の閾値電圧よりも、例えば1V低く
設定されている。
次に、動作を述べる。
まず、書込みを行なう。ウェーハプロセスが完了した
時点において、上記のようにメモリトランジスタTm11,T
m12,Tm13,…,Tm21,Tm22,Tm23,…の閾値電圧が1V、そし
て制御トランジスタTc1,Tc2の閾値電圧が0Vに設定され
ている。この状態において、例えば、ワード線WL2,WL
3、および制御トランジスタTc1,Tc2のコントロールゲー
ト電圧VGをそれぞれ0Vとし、ビット線BL2およびソース
電極VSSをそれぞれオープンにし、ビット線BL1に0V、ワ
ード線WL1に20Vをそれぞれ印加することにより、メモリ
トランジスタTm11を選択し、このメモリトランジスタTm
11のフローティングゲート６に電子を注入する。これに
よって、メモリトランジスタTm11の閾値電圧は例えば5V
になる。
このとき、ワード線WL1に接続された非選択のメモリ
トランジスタ例えばメモリトランジスタTm21のトンネル
絶縁膜５に印加される電圧を、第２図を用いて説明す
る。
第２図（ａ）はメモリトランジスタTm21の断面図、第
２図（ｂ）はその等価回路図である。
オープンとなっているビット線BL2と0Vの半導体基板
１との間には寄生容量CBLが存在する。また、トンネル
絶縁膜５を介してドレイン領域３とフローティングゲー
ト６との間には容量CFDが存在し、フローティングゲー
ト６とコントロールゲート８との間には絶縁膜７を介し
て容量CFCが存在する。こうして第２図（ｂ）に示され
るように、20Vと0Vとの間に容量CFC,CFD,CBLが形成され
る。従って、非選択のメモリトランジスタTm21のトンネ
ル絶縁膜５に印加される電圧は、 となる。ちなみに、選択されたメモリトランジスタTm11
のトンネル絶縁膜５に印加される電圧は、 である。
通常、ビット線BLと半導体基板との間の寄生容量CBL
は十分に小さいため、ビット線BLに付加されるメモリト
ランジスタの数が余りに多くならない限り、非選択のメ
モリトランジスタTm21のトンネル絶縁膜25に印加される
電圧は、選択されたメモリトランジスタTm11のそれに比
較して十分に小さい。従って、非選択のメモリトランジ
スタTm21のフローティングゲートには電子が注入されな
い。
このようにして、任意のメモリトランジスタを選択
し、その閾値電圧を5Vに設定することができる。従っ
て、メモリトランジスタTm11,Tm12,Tm13,…,Tm21,Tm22,
Tm23,…には閾値電圧が1Vのものと5Vのものとを生じ、
情報の書込みが行なわれる。
また、同様にして、制御トランジスタTc1,Tc2のフロ
ーティングゲートに電子を注入して、その閾値電圧を例
えば4Vにしておく。
次いで、読出しを行なう。
例えば、ビット線BL2およびワード線WL2,WL3をそれぞ
れ0Vとし、制御トランジスタTc1,Tc2のセレクトトラン
ジスタTs1,Ts2をそれぞれオフ状態にし、ビット線BL1に
3V、ワード線WL1に3Vをそれぞれ印加することにより、
メモリトランジスタTm11を選択する。この選択されたメ
モリトランジスタ11の閾値電圧が1Vの場合は、ビット線
BL1からソース電源VSSに電流が流れ、閾値電圧が5Vの場
合は、電流は流れない。
このとき、ビット線BL1に接続されている他のメモリ
トランジスタTm12,Tm13,…は、ワード線WL2,WL3,…がそ
れぞれ0Vであるため、それらに閾値電圧が1Vであるか5V
であるかに関係なく、電流が流れることはない。すなわ
ちこれらのメモリトランジスタは、従来のように負の値
の閾値電圧を保持している場合と異なり、電流が流れて
しまうことはない。
このようにして、任意のメモリトランジスタを選択
し、そのメモリトランジスタの閾値電圧が1Vか5Vかを判
定し、情報の読出しを行なう。
次いで、再書込みを行なう。
まず、ソース電極VSSをオープンにし、ビット線BL1,B
L2にそれぞれ0Vを、ワード線WL1,WL2,WL3にそれぞれ20V
を印加することにより、全てのメモリトランジスタTm1
1,Tm12,Tm13,…,Tm21,Tm22,Tm23,…の閾値電圧を5Vとす
る。
続いて、ソース電極VSSをオープンにしたままで、制
御トランジスタTc1,Tc2のセレクトトランジスタTs1,Ts2
をそれぞれオン状態にし、ビット線BL1,BL2にそれぞれ2
0Vを、ワード線WL1,WL2,WL3および制御トランジスタTc
1,Tc2のコントロールゲート電圧VGにそれぞれ0Vを印加
する。
第１図（ｂ）を用いて説明すると、メモリトランジス
タのn+型ドレイン領域３と制御トランジスタのn+型ドレ
イン領域13との共通のビット線BLにビット線電圧VBL＝2
0Vの高電圧を印加し、メモリトランジスタのn+型ソース
の領域２のソース電極VSSをオープンにし、ワード線WL
に接続されているメモリトランジスタのコントロールゲ
ート８のコントロールゲート電圧VCG、制御トランジス
タのコントロールゲート18のコントロールゲート電圧VG
およびn+型ソース領域12のソース電圧VSをそれぞれ0Vと
すると、メモリトランジスタと制御トランジスタとは連
動して、それぞれのトンネル絶縁膜5,30を通ってフロー
ティングゲート6,34からn+型ドレイン領域3,26への電子
の放出を行なう。
それに連れてメモリトランジスタおよび制御トランジ
スタの閾値電圧は同時に低下していくが、制御トランジ
スタの閾値電圧が0Vになると制御トランジスタはオン状
態になり、共通のビット線BLに印加された20Vのビット
線電圧VBLは制御トランジスタの接地されているn+型ソ
ース領域12に放電され、メモリトランジスタと制御トラ
ンジスタとは連動してフローティングゲート6,32からn+
型ドレイン領域3,26への電子の放出をそれぞれ終了す
る。そしてこのときのメモリトランジスタの閾値電圧
は、1Vとなる。
このようにして、メモリトランジスタTm11,Tm12,Tm1
3,…,Tm21,Tm22,Tm23,…の閾値電圧が1V、そして制御ト
ランジスタTc1,Tc2の閾値電圧が0Vに設定された初期の
状態に戻る。そして再び、情報の書込みが始まる。すな
わち情報の書替えが行なわれる。
なおここで、一旦、全てのメモリトランジスタの閾値
電圧を5Vに高くするのは、メモリトランジスタの閾値電
圧が1Vの状態においてフローティングゲートからドレイ
ンに電子を通電すると、閾値電圧が負の値となり、読出
しに不都合を生じることになるためである。
このように第１の実施例においては、複数のメモリト
ランジスタに対して、同じビット線BLに接続され、これ
らのメモリトランジスタの閾値電圧よりも低い閾値電圧
を有する制御トランジスタを設けることによって、メモ
リトランジスタの閾値電圧が例えば5Vと1Vというように
正の２値をとるようにすることができる。このため、各
メモリトランジスタとビット線BLとの間に対としてのセ
レクトトランジスタを同じ数だけ付加することなく、複
数のメモリトランジスタとこの複数のメモリトランジス
タに接続する制御トランジスタとによって構成されるセ
ルアレイにおいて、不都合なく読出しを行なうことがで
きる。従って、メモリトランジスタの閾値が正と負との
２値である場合に起こる情報の読出し誤動作を防ぐため
に各メモリトランジスタと対に設けたセレクトトランジ
スタを不要とし、複数のメモリトランジスタとこの複数
のメモリトランジスタに接続する制御トランジスタによ
ってメモリセルを構成することができる。そしてそれに
よってセル面積を小さくすることができる。
なお、上記第１の実施例においては、複数のメモリト
ランジスタに接続する１本のビット線BLについて１個の
制御トランジスタを設けているが、複数本のビット線BL
について１個の制御トランジスタを設けてもよい。
次に、本発明の第２の実施例による半導体記憶装置
を、第３図を用いて説明する。
第３図（ａ）は本発明の第２の実施例による半導体記
憶装置を示す回路図，第３図（ｂ）はその部分断面図で
ある。
第３図（ａ）において、複数個のメモリトランジスタ
Tm110,Tm120,Tm130,…およびTm210,Tm220,Tm230,…のド
レインはそれぞれビット線BL1およびBL2に接続され、メ
モリトランジスタTm110,Tm210,…およびTm120,Tm220,
…,Tm130,Tm230,…のソースはそれぞれソース電源VSS1
およびVSS2に接続されている。そしてメモリトランジス
タTm110,Tm210,…およびTm120,Tm220,…およびTm130,Tm
230,…のコントロールゲートはそれぞれワード線WL1お
よびWL2およびWL3に接続されている。
また、制御トランジスタTc10のソースはセレクトトラ
ンジスタTs10,Ts20を介してそれぞれソース電源VSS1,V
SSに接続され、コントロールゲートはコントロールゲー
ト電圧VGに接続されている。
そして、上記第１の実施例と同様に、チャンネル領域
の不純物濃度を制御することにより、ウェーハプロセス
終了時点において、メモリトランジスタTm110,Tm120,Tm
130,…,Tm210,Tm220,Tm230,…の閾値電圧が例えば1Vに
対して、制御トランジスタTc10の閾値電圧が例えば0V
と、制御トランジスタTc10の閾値電圧を1Vだけ低く設定
しておく。
また、第３図（ｂ）において、メモリトランジスタTm
110,Tm120,Tm130,…,Tm210,Tm220,Tm230,…は、半導体
基板31の素子領域表面に形成されたn+型ソース領域32お
よびn+型ドレイン領域33と、半導体基板31の素子領域上
にトンネル絶縁膜35を介して形成されたフローティング
ゲート36と、フローティングゲート36上に絶縁膜37を介
して形成されたコントロールゲート38とから構成されて
いる。
また制御トランジスタTc10は、メモリトランジスタTm
110,Tm120,Tm130,…,Tm210,Tm220,Tm230,…と同様の構
造を有し、半導体基板42の素子領域表面に形成されたn+
型ソース領域42およびn+型ドレイン領域43と、半導体基
板42の素子領域上にトンネル絶縁膜45を介して形成され
たフローティングゲート46と、フローティングゲート46
上に絶縁膜47を介して形成されたコントロールゲート48
とから構成されている。
さらに制御トランジスタTc10のn+型ソース領域42は、
セレクトトランジスタTs10およびTs20を介して、それぞ
れメモリトランジスタTm110,Tm210,…およびTm120,Tm22
0,…,Tm130,Tm230,…のn+型ソース領域32に接続されて
いる。
そしてまた、前述したように、チャンネル領域の不純
物濃度を制御することにより、制御トランジスタTc10閾
値電圧が、メモリトランジスタTm110,Tm120,Tm130,…,T
m210,Tm220,Tm230,…の閾値電圧よりも、例えば1V低く
設定されている。
次に、第４図を用いて、メモリトランジスタの動作を
説明する。
まず、書込み動作を説明する。ウェーハプロセスが完
了した時点において、上記のようにメモリトランジスタ
Tm110,Tm120,Tm130,…,Tm210,Tm220,Tm230,…の閾値電
圧が1V、そして制御トランジスタTc10の閾値電圧が0Vに
設定されている。
この状態において、例えば、ソース電源VSS、ワード
線WL2,WL3、ビット線BL2をそれぞれ0Vとし、ビット線BL
1に7V、ワード線WL1に12Vをそれぞれ印加し、メモリト
ランジスタTm110を選択すると、第４図（ａ）に示され
るように、メモリトランジスタTm110のソース領域32か
らドレイン領域33に向かって電子の流れが生じ、ドレイ
ン領域33近傍の高電場において発生するインパクトイオ
ン化した高エネルギーの電子がコントロールゲート38に
印加されたコントロールゲート電圧VCGによって引き寄
せられて、フローティングゲート36に注入される。これ
によって、メモリトランジスタTm110の閾値電圧は例え
ば5Vになる。
そしてその他のメモリトランジスタTm120,Tm130,…,T
m210,Tm220,Tm230,…においては、ソース領域32からド
レイン領域33への電子の流れが生じないため、またソー
ス領域32あるいはドレイン領域33とフローティングゲー
ト36との間の電圧が小さくてファウラ−ノードハイム
（Fowler−Nordheim）電流も流れないため、フローティ
ングゲート36への電子の注入は起こらない。
こうした動作は、従来の電気的に書込み可能なリード
オンリーメモリ（EPROM）におけるフローティングゲー
トへの電子の注入と同じ原理である。
次いで、読出し動作を説明する。
例えば、ビット線BL2およびワード線WL2,WL3をそれぞ
れ0Vとし、制御トランジスタTc10のセレクトトランジス
タTs10,Ts20をそれぞれオフ状態にし、ビット線BL1に2
V、ワード線WL1に3Vをそれぞれ印加することにより、メ
モリトランジスタTm110を選択する。この選択されたメ
モリトランジスタTm110の閾値電圧が1Vの場合は、ビッ
ト線BL1からソース電源VSSに電流が流れ、閾値電圧が5V
の場合は、電流は流れない。
このようにして、任意のメモリトランジスタを選択
し、そのメモリトランジスタの閾値電圧が1Vか5Vかを判
定し、情報の読出しを行なう。
次いで、書替えを行なう。
まず、書込み時と同じ操作を行なって、全てのメモリ
トランジスタTm110,Tm120,Tm130,…,Tm210,Tm220,Tm23
0,…の閾値電圧を5Vとする。また、制御トランジスタTc
10の閾値も、同様な操作を行なって、4Vとする。
続いて、ワード線WL1,WL2,WL3、制御トランジスタTc1
0のコントロールゲート電圧VGおよびドレイン電圧VDを
それぞれ0Vととし、ビット線BL1,BL2をオープンにし、
全メモリトランジスタTm110,Tm120,Tm130,…,Tm210,Tm2
20,Tm230,…のソース領域と制御トランジスタTc10のソ
ース領域とを接続して、このソース電源VSSの電圧を20V
とする。
このとき、第４図（ｂ）に示されるように、トンネル
絶縁膜35,45を通ってフローティングゲート36,46からn+
型ソース領域32,42に向かってファウラ−ノードハイム
（Fowler−Nordheim）電流が流れ、電子が放出されるに
したがって、メモリトランジスタTm110,Tm120,Tm130,
…,Tm210,Tm220,Tm230,…と制御トランジスタTc10とは
連動して閾値を徐々に低下させていく。これは従来のE2
PROMにおけるフローティングゲートからの電子の放出と
同じ原理である。
こうして制御トランジスタTc10の閾値電圧が0Vになる
と、制御トランジスタTc10はオン状態になり、共通のソ
ース電源VSSの20Vの高電圧は制御トランジスタTc10の接
地されているn+型ドレイン43に放電されるため、ファウ
ラ−ノードハイム（Fowler−Nordheim）電流はこれ以上
流れなくなり、メモリトランジスタTm110,Tm120,Tm130,
…,Tm210,Tm220,Tm230,…と制御トランジスタTc10とは
連動してフローティングゲート36,46からn+型ソース領
域32,42への電子の放出をそれぞれ終了する。そしてこ
のときのメモリトランジスタTm110,Tm120,Tm130,…,Tm2
10,Tm220,Tm230,…の閾値電圧は1V、そして制御トラン
ジスタTc10の閾値電圧は0Vとなり、初期の状態に戻る。
そして再び、情報の再書込みが始まる。
このように第２の実施例においては、メモリトランジ
スタのフローティングゲートへの電子の注入は、ビット
線BLおよびワード線WLの両方が選択される場合にのみ行
なわれる。従って、上記第１の実施例においては、前述
したように、選択したメモリトランジスタのフローティ
ングゲートに電子を注入する場合に、非選択のメモリト
ランジスタのフローティングゲートに電子が注入されな
いようにするためにビット線BLと半導体基板との間の寄
生容量CBLは十分に小さくする必要があり、１本のビッ
ト線BLに付加されるメモリトランジスタの数が余りに多
くならないように制約されるのに対して、第２の実施例
による半導体記憶装置はこのような制約はない。すなわ
ち１個の制御トランジスタにより多くのメモリトランジ
スタを接続することができ、セル面積を上記第１の実施
例よりもさらに小さくすることができる。
［発明の効果］ 以上のように本発明によれば、情報を記憶する複数の
メモリトランジスタにこれらのメモリトランジスタより
低い閾値を有する制御トランジスタを接続し、メモリト
ランジスタおよび制御トランジスタのフローティングゲ
ートへの電荷の注入または放出を連動させて行なうこと
によってメモリトランジスタのフローティングゲートの
電荷の注入または放出の終了が制御され、メモリトラン
ジスタの閾値が例えば正の２値となるようにすることが
できる。
これによって、メモリトランジスタの閾値が正と負と
の２値である場合に起こる情報の読出し誤動作を防ぐた
めに各メモリトランジスタと対に設けるセレクトトラン
ジスタが不要となり、複数のメモリトランジスタとこの
複数のメモリトランジスタに接続する制御トランジスタ
とによってメモリセルを構成して、セル面積を小さくす
ることができる。
【図面の簡単な説明】
第１図（ａ）は本発明の第１の実施例による半導体記憶
装置を示す回路図、第１図（ｂ）はその部分断面図、 第２図は本発明の第１の実施例による半導体記憶装置の
動作を説明するための図、 第３図（ａ）は本発明の第２の実施例による半導体記憶
装置を示す回路図、第３図（ｂ）はその部分断面図、 第４図は本発明の第２の実施例による半導体記憶装置の
動作を説明するための図、 第５図は従来の半導体記憶装置およびその動作を示す断
面図、 第６図は従来の半導体記憶装置を示す回路図である。 図において、 1,11,31,41,51……半導体基板、 2,12,32,42,52……n+型ソース領域、 3,13,33,43,53……n+型ドレイン領域、 4,14,54……ゲート酸化膜、 5,15,35,45,55……トンネル絶縁膜、 6,16,36,46,56……フローティングゲート、 7,17,37,47,57……絶縁膜、 8,18,38,48,58……コントロールゲート Tm11,Tm12,Tm13,…,Tm21,Tm22,Tm23,…,Tm……メモリト
ランジスタ、 Tc1,Tc2,Tc10……制御トランジスタ、 Ts1,Ts2,Ts10,Ts20,Ts……セレクトトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−22865（ＪＰ，Ａ) 特開 昭60−144978（ＪＰ，Ａ) 特開 昭64−21970（ＪＰ，Ａ) 特開 平１−273350（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】フローティングゲートに電荷を注入または
    放出することによって情報を記憶する複数のメモリトラ
    ンジスタと、 閾値が前記複数のメモリトランジスタよりも低く、フロ
    ーティングゲートへの電荷の注入または放出を前記メモ
    リトランジスタの前記フローティングゲートへの電荷の
    注入または放出と連動して行なうように前記複数のメモ
    リトランジスタに接続され、前記メモリトランジスタの
    フローティングゲートへの電荷の注入または放出を行な
    う際に前記メモリトランジスタがオン状態になる前にオ
    ン状態になることによって前記メモリトランジスタのフ
    ローティングゲートへの電荷の注入または放出を終了さ
    せる制御トランジスタと を有することを特徴とする半導体記憶装置。
  2. 【請求項２】請求項１記載の装置において、前記複数の
    メモリトランジスタの前記フローティングゲートがドレ
    イン領域上にトンネル絶縁層を介して設けられ、前記制
    御トランジスタの前記フローティングゲートがドレイン
    領域上にトンネル絶縁層を介して設けられ、前記複数の
    メモリトランジスタの前記ドレイン領域と前記制御トラ
    ンジスタの前記ドレイン領域とが接続されていることを
    特徴とする半導体記憶装置。
  3. 【請求項３】請求項１記載の装置において、前記複数の
    メモリトランジスタの前記フローティングゲートがソー
    ス領域およびチャンネル領域上にトンネル絶縁層を介し
    て設けられ、前記制御トランジスタの前記フローティン
    グゲートがソース領域およびチャンネル領域上にトンネ
    ル絶縁層を介して設けられ、前記複数のメモリトランジ
    スタの前記ソース領域と前記制御トランジスタの前記ソ
    ース領域とが接続されていることを特徴とする半導体記
    憶装置。
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