JP3558510B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、FN−FN動作によるデータの書き込み動作及び消去動作を正の電圧のみで行うことができ、結果的に負電圧ポンプを不要とし、レイアウト面積を低減できる不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
最近、DRAM、フラッシュメモリ等を混載したロジックLSIが注目されている。特に、フラッシュメモリは電気的に書き換えが可能であり、しかも、電源を切ってもデータが消えない点から、内部データの記憶用及びコード記憶用の両方の用途で利用される。
【0003】
内部データ記憶用のフラッシュメモリは、ロジックLSIの動作時にデータの記憶が行われが、単一電源化を図ることが重要である。この場合、使用するメモリ容量も大きく、フラッシュメモリの書き換えに必要な昇圧ポンプを用いることが可能である。即ち、昇圧ポンプのレイアウト面積に比して、メモリ部のレイアウト面積が大きいからである。
【0004】
一方、コード記憶用のフラッシュメモリの場合は、バージョンアップ等のアップデート時に書き換えが行われるだけなので、書き換え回数は少ない。また、使用されるメモリ容量も小さい。このため、単一電源化に必要な昇圧ポンプを用いることができない。これは、昇圧ポンプのレイアウト面積に比して、メモリセルアレイ(以下ではアレイと略称する)の面積が小さいためである。
【0005】
このような理由から、コード記憶用の場合、昇圧ポンプを用いて単一電源化を実現するよりも、ロジック電圧以外に、書き換え時に用いる高電圧を外部から導入し、2電源とする方が好ましいといえる。
【0006】
ところで、フラッシュメモリとして、データの書き換えにFN−FN動作を用いたものがあり、この方式のフラッシュメモリによれば、以下の利点を有する。
【0007】
(1)不揮発性半導体記憶装置のレイアウト面積を縮小できる。
【0008】
(2)書き換え動作をチャネルホットエレクトロンで行うと、大電流が必要になり、消費電力が大きくなるのに対し、FNトンネル電流という微小電流を用いてデータの書き換えを行うので、低消費電力化を図ることができる。
【0009】
以下に書き換えにFN−FN動作を用いたフラッシュメモリの代表的なものを例示する。
【0010】
(1)NOR型のフラッシュメモリ
(2)NAND型のフラッシュメモリ
(3)DINOR型のフラッシュメモリ
(4)AND型のフラッシュメモリ
(5)ACT(Asymtrical Contactless Transistor)型(=仮想接地型)のフラッシュメモリ
(6)FLTOX型のフラッシュメモリ
次に、例示した各フラッシュメモリの動作原理及び問題点について説明する。まず、図12に基づきNOR型のメモリセルヘの書き込み動作、読み出し動作及び消去動作について説明する。
【0011】
書き込み動作は、図12(a)に示すように、コントロールゲートCGにVpp(例えば、12V)を印加し、例えば、ドレインに6V、ソースに0Vを印加する。このようにコントロールゲートCGとドレインに高電圧を加えてメモリセルに電流を流す。この時、メモリセルを流れる電子の一部はドレイン付近の高電界により加速されてフローティングゲートFGに注入(チャネルホットエレクトロンの注入)される。
【0012】
消去動作では、図12(b)に示すように、コントロールゲートCGを0V、ドレインをフローティング、ソースにVpp(12V)を印加し、これによって、フローティングゲートFGから電子を引き抜き、メモリセルの閾値を低くする。
【0013】
読み出し動作では、図12(c)に示すように、コントロールゲートCGにVcc(例えば、3V)、ドレインに1V、ソースに0Vを印加する。ここで、選択されたメモリセルが閾値の低いセルである場合は電流は流れ、閾値の高いセルである場合は電流は流れない。
【0014】
ところで、NOR型のフラッシュメモリは、データの消去時において、上記のようにソースに高電位をかけるため、ソース側拡散層の耐圧を高くする必要がある。このため、深い拡散が必要になる結果、セル面積縮小の妨げとなっていた。また、書き込み時の消費電力が大きいという問題点もある。
【0015】
表1は、NOR型のフラッシュメモリの書き込み時、消去時及び読み出し時における印加電圧条件をまとめたものである。
【0016】
【表1】
Figure 0003558510
【0017】
次に、NAND型のフラッシュメモリの問題点について説明する。NAND型のフラッシュメモリは、アレイ構成をNANDとすることで、アレイのレイアウト面積を縮小化できる利点を有する反面、アレイ構成からビット線に多くの容量が付随し、ランダムアクセスが遅いという問題点を有する。このため、ランダムアクセス速度の高速なものが要求されるコード記憶用には向かない。
【0018】
なお、DINOR型のフラッシュメモリ、AND型のフラッシュメモリ及びACT型のフラッシュメモリは、基本的にNOR型アレイ構成で、ランダムアクセス速度は基本的に高速化が可能である。以下これらの基本的動作原理について述べる。
【0019】
まず、DINOR型のフラッシュメモリは、「電子情報通信学会信学技報、1993年SDM93、pp15」“3V単一電源DINOR型フラッシュメモリ”に開示されている。
【0020】
図1はそのメモリセルの構造を示す。なお、図1は後述のように本発明が適用されるフラッシュメモリの構造を示すものである。
【0021】
図1において、基板1の表面側には、nウエル2がコ字状に形成され、その内部にpウエル3が形成されている。加えて、pウエル3の領域内には、n+のソース4及びn+のドレイン5が形成されている。また、ソース4、ドレイン5間の基板1上に、トンネル酸化膜6を介して、フローティングゲートFGが形成されている。更に、フローティングゲートFGの上には、層間絶縁膜7を介してコントロールゲートCGが形成されている。
【0022】
次に、このメモリセルの動作原理について説明する。
【0023】
まず、書き込み動作は、図13(a)に示すように、pウエル3に基準電圧Vss(例えば、0V)を印加する。そして、コントロールゲートCGに負の電圧Vneg(例えば、−8V)を印加し、更に、ドレイン5に正の高電圧Vpd(例えば、+4V)を印加する。
【0024】
これにより、ドレイン5とフローティングゲートFGの重なった部分で高電界が発生し、フローティングゲートFGから電子が引き抜かれる。この結果、閾値は低くなる(例えば、閾値は0V以上、1.5V以下)。
【0025】
一方、消去動作では、ソース4に負の電圧Ven(例えば、−4V)を印加するため、基板1とソース4で順方向電圧にならないように、pウエル3に負の電圧Venを印加する。更に、コントロールゲートCGに正の高電圧Veg(例えば、8V)を印加し、ソース4及びチャネル部分で高電界を発生させ、チャネル全面からフローティングゲートFGに電子を注入し、閾値を高くする(例えば、閾値は4V以上)。
【0026】
また、読み出し動作は、ドレイン5に1V、コントロールゲートCGに3Vを印加し、メモリセルに電流を流す。ここで、閾値の低い書き込まれたメモリセルであれば、電流が流れる。一方、閾値の高いメモリセルの場合は電流は流れない。従って、この状態をセンスアンプ等からなる読み出し回路でセンスし、データを読み出す。
【0027】
表2は、DINOR型のフラッシュメモリの書き込み時、消去時及び読み出し時における印加電圧条件をまとめたものである。
【0028】
【表2】
Figure 0003558510
【0029】
次に、図14に基づき上記動作をアレイの構成を用いて更に詳細に説明する。図14に示すように、このアレイは、ビット線BL(BL0〜BLm+1)がメモリセルM(M00〜Mnm)のドレインに接続され、コントロールゲートCGがワード線WL(WL0〜WLn)に接続されており、その交点にメモリセルMがマトリクス状に配設されている。なお、ソースは共通ソースヘ接続されるように構成されている。
【0030】
次に、書き込み動作について説明する。DINOR型のフラッシュメモリでは、書き込み動作を高速化するために、1本のワード線WLに接続された複数のメモリセルへの書き込みを同時に行う構成をとる。
【0031】
図15は電圧を印加した状態を示す。同図に示すように、ワード線WL0に接続されたメモリセルM00〜M0mに、データ“1”、“0”、“1”…“0”を書き込む場合、選択されたワード線WL0は−8Vである。また、非選択ワード線WL1、WL2…は基準電圧Vss(例えば、0V)である。
【0032】
ビット線BLはデータにより電圧が異なり、データが“1”の場合、書き込み電圧4Vがビット線BLに出力される。一方、データが“0”の場合、書き込みを阻止するため、基準電圧Vss(例えば、0V)が出力される。よって、データ“1”のメモリセルのみが、上述したようなメカニズムにより、閾値が低下する。
【0033】
消去動作は、図14に示すアレイを一括消去することによって行われる。即ち、ビット線BLをフローティング状態とし、ウエル及び共通ソースを−4Vとする。そして、全てのワード線WLを8Vとして、上述したようなメカニズムによりフローティングゲートFGに電子が注入され、閾値が上昇する。
【0034】
読み出し動作は、選択したワード線WL0のみ3V、非選択ワード線WL1〜WLnは0Vとする。読み出すべきメモリセルMのドレインを1V、共通ソースを0Vとして、メモリセルに電流を流す。このような印加電圧条件によりデータの読み出しを行う。
【0035】
次に、AND型のフラシュシュメモリの基本的動作原理について説明する。なお、このAND型のフラシュシュメモリは、例えば、「電子情報通信学会信学技報、1993年、SDM93、pp37」“3V単一電源64Mビットフラッシュメモリ用AND型セル”や特開平6−77437号公報に開示されている。
【0036】
ここで、AND型のフラッシュメモリの基本的動作は、上記したDINOR型のフラッシュメモリと同じである。従って、以下では異なる点を中心に説明する。上記文献に記載されたAND型のフラッシュメモリの構造は、nウエルに囲まれた領域にpウエルが存在するトリプルウエル構造を用いていない。これは、後述するが、消去時に、ドレインに負の電圧を印加しない方式をとるため、トリプルウエル構造を用いる必要がないためである。
【0037】
表3は、AND型のフラッシュメモリの書き込み動作、消去動作及び読み出し動作時の電圧印加条件をまとめたものである。
【0038】
【表3】
Figure 0003558510
【0039】
書き込み動作及び読み出し動作については、上記のDINOR型のフラッシュメモリと同じ電圧印加方式であり、ここでは説明を省略する。
【0040】
一方、消去動作はDINOR型のフラッシュメモリと異なる。そのメカニズムを、図13(b)に示す。同図からわかるように、ドレイン5、ソース4をフローティングとし、ワード線WLに正の電圧を印加し、チャネルとフローティングゲートFG間に高電界を発生させ、電子をフローティングゲートFGヘ注入する。結果として、閾値は高くなる。
【0041】
また、上記文献に開示されているAND型のフラッシュメモリでは、ワード線1本当たりの書き込み、消去を行うのでビットラインとソース線は図示されていないセレクトゲートトランジスタによって分割されている。ワード線1本当たりの消去を行うため、選択されているワード線に正の高電圧Vpp(例えば、12V)を印加し、これにより、上記したように、電子をフローティングゲートFGヘ注入し、ワード線1本分の消去を行う。また、アレイ全体のワード線全てに正の高電圧Vpp(例えば、12V)を印加すれば、DINOR型のフラッシュメモリと同じようにアレイ全体を一括して消去することができる。
【0042】
次に、ACT型のフラッシュメモリの基本的動作原理について説明する。なお、このACT型のフラッシュメモリは、「IEDM Tech.Dig,P267,(1995)」“A New Cell Structure for Sub−quater Micron High Density Flash Memory”に開示されている。
【0043】
このACT型のフラッシュメモリの基本動作は、アレイのレイアウト面積を小さくするために、仮想接地型アレイを用いていることから、DINOR型のフラッシュメモリ及びAND型のフラッシュメモリと少し異なる点がある。
【0044】
図6はACT型のフラッシュメモリの断面図を示す。なお、図6は後述する本発明に係るACT型のフラッシュメモリの構造を示すものである。
【0045】
図6に示すように、ソース4及びドレイン5の不純物濃度は、フローティングゲートFG直下の領域と他の領域とで異なっている。なお、図1と対応する部分には同一の符号を付し、具体的な説明は省略する。
【0046】
書き込み時は、コントロールゲートCGを負の電圧Vneg(例えば、−8V)とし、ドレイン5側では、高濃度の拡散層n+に正の高電圧Vpd(例えば、4V)を印加する。このため、図16(a)にそのメカニズムを示すように、電子が引き抜かれ、閾値が低下する。つまり、この動作でデータがメモリセルに書き込まれる。
【0047】
一方、ソース4側では、低濃度(n−)であるため、正の高電圧Vpdが印加されても、電子は引き抜かれず、閾値は低下しない。つまり、書き込みが阻止される構造になっている。
【0048】
次に、この動作の詳細を図7に基づき説明する。なお、図7は隣接するメモリセルとの関係を示しており、同図からわかるように、1つの拡散層(n+、n−)を隣接する2つのメモリセルで共有している。つまり、あるメモリセルでは、その拡散層(n+、n−)はドレイン5であり、隣接する他のメモリセルでは、ソース4である。
【0049】
あるメモリセルにデータが書き込まれる場合、ドレイン5側ではVpd(例えば、4V)、ソース4側ではVpd又は書き込み阻止の電圧である。このメモリセルの書き込み動作を妨げないようにするため、ソース4側に書き込み阻止電圧が印加される場合、拡散層(n+、n−)をフローティング状態とする必要がある。
【0050】
消去動作は、図16(b)に示すように、拡散層(ソース4、ドレイン5)及びpウエル3に負の電圧Ven(例えば、−4V)を印加し、コントロールゲートCGをVeg(例えば、+8V)とする。これにより、チャネル層とフローティングゲートFG間で高電界を発生させ、電子をフローティングゲートFGヘ注入する。
【0051】
読み出し動作は、ドレイン5(又はソース4)にVbs(例えば、1V)、コントロールゲートCGにVcc(例えば、3V)を印加し、メモリセルに電流を流し、これをセンスし、データの読み出しを行う。
【0052】
表4は、ACT型のフラッシュメモリの書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものである。
【0053】
【表4】
Figure 0003558510
【0054】
次に、この動作の詳細を図17に基づき説明する。なお、図17はACT型のフラッシュメモリで用いられるアレイ構成を示す。同図からわかるように、同一のワード線WL上のメモリセルにおいて、あるメモリセルは隣接するメモリセルのビット線BLを共有している。例えば、ビット線BL1にはメモリセルM00とメモリセルM01の両方が接続されている。
【0055】
このアレイにおける書き込み動作について説明する。書き込み動作は、上記したDINOR型のフラッシュメモリ及びAND型のフラッシュメモリと同様に、ワード線WL1本当たりに接続された複数のメモリセルに対して同時に書き込みを行う。
【0056】
図17は、書き込みデータがそれぞれ“1”、“0”、“1”・・・“0”の場合のアレイの各ノードの印加電圧を示している。ワード線WL0につながるメモリセルM00〜M0mに書き込みを行う場合、WL0をVnn(例えば、−8V)とし、ビット線BL0、BL1、BL2、…BLnにそれぞれ“4V”、“フローティング”、“4V”、…“フローティング”とする。この条件により、上記のようなデータの書き込みが行われる。
【0057】
消去動作は、図16に示すアレイの一括消去である。全てのビット線BL0〜BLm+1を−4Vとし、全てのワード線WL0〜WLnを8Vとする。この条件で、上記したようなメカニズムにより、フローティングゲートFGから電子が注入され、閾値が上昇する。
【0058】
読み出し動作は、選択したワード線WLを3V、非選択ワード線は0Vとする。読み出すべきメモリセルのドレインをVbs(例えば、1V)、ソースをVss(例えば、0V)として、セルに電流を流す。例えば、ワード線WL0をVcc(例えば、3V)、ビット線BL0にVbs、ビット線BL1はVssとすることにより、メモリセルM00のデータを読み出すことが可能である。
【0059】
次に、FLTOX型のフラッシュメモリの基本的動作原理について説明する。図19はFLTOX型のフラッシュメモリのセル構造を示す。基板1の表層部にはn+のソース4とn+のドレイン5が形成され、フィールド酸化膜6を介してフローティグゲートFGが形成されている。更に、フローティングゲートFGの上には、層間絶縁膜7を介してコントロールゲートCGが形成されている。
【0060】
このようなセル構造を有するFLTOX型のフラッシュメモリは、例えば、「IEEE ISSCC Dig Tech.Pap;pp152−153,1980年」、“16kb Electrical Erasable Nonvolatile Memory”に記載されている。
【0061】
次に、このセル構造のフラッシュメモリを図20に示すメモリセルアレイに適用した場合について説明する。このタイプのフラッシュメモリは、トリプルウェル構造ではなく、ウエルと基板1は同電位、つまり、ウエルは常にVss(0V)である。
【0062】
この場合の書き込みは、コントロールゲートCGにVssを印加し、書き込みデータ“1”でセルにデータを書き込みたい場合は、ビット線BLにVpp(12V)を印加する。これにより、フローティグンゲートFGとドレイン5間には高電界が発生し、フローティングゲートFGから電子が引き抜かれ、閾値は低下する。
【0063】
一方、データが“0”の場合は、ビット線BLにVinh(6V)を印加する。これにより、フローティングゲートFGとドレイン5間の電界が緩和され、閾値は高い状態に保たれる。
【0064】
なお、ドレインディスターブを避けるために、非選択ワード線WLにはVinhが印加され、これによってドレインディスターブを緩和している。
【0065】
一方、消去動作は、選択ブロックの全ワード線WLにVppを印加し、ビット線BLを0V、ソース線をフローティング状態として、ドレイン5サイドから電子を注入して閾値を高める。
【0066】
なお、下記表5は、FLTOX型のフラッシュメモリの書き込み時、消去時及び読み出し時における印加電圧条件をまとめたものである。
【0067】
【表5】
Figure 0003558510
【0068】
【発明が解決しようとする課題】
ところで、上述したFN−FN動作を用いるDINOR型のフラッシュメモリ、AND型のフラッシュメモリ及びACT型のフラッシュメモリは、いずれも単一電源化を容易にするため、書き込み動作及び消去動作に負電圧を用いている。この負電圧は内部の負電圧ポンプで発生する。また、それらの動作には正の高電圧も用い、これもまた、昇圧ポンプを用いて内部で発生する。
【0069】
上記したように、ロジックLS1にフラッシュメモリを混載し、コード記憶用として用いるものでは、メモリ容量が小さいことから、これの動作のために、レイアウト面積の大きい昇圧ポンプ、負電圧ポンプを用いることができない。
【0070】
また、外部から導入する電源は、ロジック用電源Vccのロジック電源電圧以外に、書き換え時に必要な外部高電圧電源(正の高電圧、例えば、12V)しか用いることができない。つまり、上記のDINOR型のフラッシュメモリ、AND型のフラッシュメモリ及びACT型のフラッシュメモリにおいては、負電圧を外部から供給することができない。この結果、上記した問題点を有する。
【0071】
また、FLTOX型のフラッシュメモリは、以下に示す問題がある。
【0072】
(1)図19に示すように、フローティングゲートFGの構造が複雑であるため、フローティングゲートFGのサイズが大きくなる。このため、セル面積の低減を図ることが困難になる。
【0073】
(2)ドレイン5に高電圧が印加されるため、高耐圧用のドレイン5を形成する必要がある。このため、ドレイン領域が大きくなり、セル面積も大きくなる。
【0074】
以上のように、FLTOX型のフラッシュメモリでは、セル面積がETOX型のフラッシュメモリよりも更に大きくなるため、FN−FN型のフラッシュメモリのメリットの一つであるセル面積の低減を図ることができない。
【0075】
本発明は、このような現状に鑑みてなされたものであり、データの書き込み動作時及び消去動作時に正の電圧を用い、負電圧ポンプを不要とし、結果的にレイアウト面積を低減でき、またドレイン側の耐圧も緩和できる不揮発性半導体記憶装置を提供することを目的とする。
【0076】
本発明の他の目的は、フローティングゲートの形状が平坦形状であり、そのサイズを小さくできる結果、セル面積の一層の低減を図ることができる不揮発性半導体記憶装置を提供することにある。
【0077】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、データの書き込み動作及び消去動作をFNトンネル現象を利用して行う不揮発性半導体記憶装置であって、複数のワード線によって構成されたワード線群と複数のビット線によって構成されたビット線群が直交し、その交点にスタックゲート型のメモリセルがマトリクス状に配置され、各ワード線に沿って配置された複数のメモリセルのコントロールゲートが対応する各ワード線にそれぞれ接続され、各ビット線に沿って配置された複数のメモリセルのドレインが対応する各ビット線にそれぞれ接続され、且つマトリクス状に配置された全てのメモリセルのソースが共通接続されたメモリアレイ群からなり、該メモリセルの該コントロールゲートを基準電圧とし、該メモリセルが形成されているウエルに第1の電圧、該ドレインに第2の電圧を印加することによってデータの書き込みを行う一方、該コントロールゲートに第3の電圧を印加し、該ウエルを基準電圧とすることによってデータの消去を行う不揮発性半導体記憶装置において、該第1の電圧、該第2の電圧及び該第3の電圧が全て正の電圧であり、且つ該第2の電圧が該第1の電圧よりも高く設定されるとともに、該第1の電圧がロジック用電源電圧以上に設定されていおり、そのことにより上記目的が達成される。
【0078】
また、本発明の不揮発性半導体記憶装置は、データの書き込み動作及び消去動作をFNトンネル現象を利用して行う不揮発性半導体記憶装置であって、複数のワード線によって構成されたワード線群と複数のビット線によって構成されたビット線群が直交し、その交点にスタックゲート型のメモリセルがマトリクス状に配置され、各ワード線に沿って配置された複数のメモリセルのコントロールゲートが対応する各ワード線にそれぞれ接続され、各ビット線に沿って配置された複数のメモリセルのドレインが対応する各ビット線にそれぞれ接続され、各ビット線にドレインがそれぞれ接続された複数のメモリセルの各ソースが隣接する各ビット線にそれぞれ接続された仮想接地型メモリセルアレイ群からなり、FNトンネル現象を利用して、該メモリセルの該コントロールゲートを基準電圧とし、該メモリセルが形成されているウエルに第1の電圧、該ドレインに第2の電圧を印加することによってデータの書き込みを行う一方、該コントロールゲートに第3の電圧を印加し、該ウエルを基準電圧とすることによってデータの消去を行う不揮発性半導体記憶装置において、該第1の電圧、該第2の電圧及び該第3の電圧が全て正の電圧であり、且つ該第2の電圧が該第1の電圧よりも高く設定されるとともに、該第1の電圧がロジック用電源電圧以上に設定されており、そのことにより上記目的が達成される。
【0079】
好ましくは、前記第1の電圧、前記第2の電圧及び前記第3の電圧は一の外部電圧源から供給され、該外部電圧源の電圧レベルは該第3の電圧であり、該第1の電圧は該第3の電圧からレギュレートされて供給される構成とする。
【0080】
また、好ましくは、前記データの書き込み時に、非選択メモリセルのワード線に前記第1の電圧を印加する構成とする。
【0081】
また、好ましくは、前記メモリセルが形成されているウエルはp型半導体層であり、該ウエルはn型半導体層に囲まれて、基板から電気的に分離されており、データの書き込み時に、該n型半導体層に前記第1の電圧を印加する構成とする。
【0082】
また、好ましくは、前記コントロールゲートに層間絶縁膜を介してフローティングゲートが重畳され、該フローティングゲートが平坦な形状である構成とする。
【0083】
以下に、本発明の作用を説明する。
【0084】
上記構成によれば、FN−FN動作によるフラッシュメモリ(不揮発性半導体記憶装置)へのデータの書き込み動作及び消去動作を正の電圧を印加するだけで行えるので、図4(a)、(b)に対比して示すように、このフラッシュメモリの電圧系において、従来データの書き込み時に必要であった負電圧ポンプを省略することができる。この結果、レイアウト面積を大幅に低減することが可能になる。
【0085】
加えて、本発明によれば、図4(b)に示すように、カラムデコーダ12及びロウデコーダ11に負電圧を印加する必要がないので、その分、デコーダの回路構成を簡潔化できる利点もある。
【0086】
また、メモリセルとして仮想接地型のメモリセルを用いる本発明の構成によれば、レイアウト面積を更に一層低減できる利点がある。
【0087】
また、前記データの書き込み時に、非選択メモリセルのワード線に前記第1の電圧を印加する構成によれば、図5に示すように、レギュレータ回路が不要になるので、その分、より一層レイアウト面積を低減できる利点がある。
【0088】
また、本発明では、データの書き込み動作時及び消去動作時に負電圧を用いないため、2重ウエル構造のトランジスタを使用する必要がない。このため、周辺回路部、特にロウデコーダ部及びカラムデコーダ部のレイアウト面積を低減できる利点がある。
【0089】
また、本発明では、フローティングゲートが平坦な形状であるので、FLOTOX型のフラッシュメモリに比べて、そのサイズを小さくできる結果、セル面積の一層の低減を図ることができる。
【0090】
【発明の実施の形態】
以下に本発明の実施の形態を図面に基づき具体的に説明する。
【0091】
(実施形態1)
図1〜図5は本発明不揮発性半導体記憶装置の実施形態1を示す。図1は本実施形態1に係る不揮発性半導体記憶装置のメモリセルの構造を示しており、本実施形態1は本発明をDINOR型のフラッシュメモリに適用した例を示す。
【0092】
図1において、基板1の表面側には、nウエル2がコ字状に形成され、その内部にpウエル3が形成されている。加えて、pウエル3の領域内には、n+のソース4及びn+のドレイン5が形成されている。また、ソース4、ドレイン5間の基板1上に、トンネル酸化膜6を介して、フローティングゲートFGが形成されている。更に、フローティングゲートFGの上には、層間絶縁膜7を介してコントロールゲートCGが形成されている。
【0093】
ここで、留意すべきは、メモリセルの形成されるpウエル2はnウエル3に囲まれたトリプルウエル内に形成されていなければならない点である。
【0094】
次に、図2に基づき本実施形態1のメモリセルの基本動作について説明する。なお、下記の表6は、書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものである。
【0095】
【表6】
Figure 0003558510
【0096】
書き込み動作は、図2(a)に示すように、pウエル3に正の高電圧Vpd(例えば、+5V)を印加する。この時、pウエル3とトリプルウエル構造のnウエル2が順方向バイアスとならないように、nウエル2に正の高電圧Vpdを印加する。ドレイン5には正の高電圧Vpp(例えば、+12V)を印加する。更に、ソース4側をフローティングとし、コントロールゲートCGを基準電圧Vss(例えば、0V)とし、この電圧条件によりドレイン5とフローティングゲートFGの重なる部分で高電界を発生させる。この時、pウエル3に正の高電圧Vpdが印加されているため、ドレイン5側の耐圧を緩和することができる。
【0097】
この結果、フローティングゲートFGから、電子が引き抜かれ、閾値が低下する。なお、ここで用いられる正の高電圧はすべて一の外部高電圧源(例えば、12V)を電源としている。
【0098】
次に、図3に基づき上記の電圧印加条件をアレイを用いて説明する。この場合も、1本のワード線WLに接続された複数のメモリセルに対して同時に書き込みを行う。書き込みデータはそれぞれ“1”、“0”、“1”…“0”の場合である。
【0099】
図3はアレイの各ノードの印加電圧を示しており、ワード線WL0につながるメモリセルM00〜M0mに書き込みを行う場合は、ワード線WL0を基準電圧Vss(例えば、0V)とし、ビット線BL0、BL1、BL2、…BLnにそれぞれVpp(例えば、12V)、Vpd(例えば、5V)、Vpp、…Vpdを印加する。
【0100】
この時、ウエル電圧はVpdであり、共通ソースをフローティング状態とする。また、非選択ワード線WL1〜WLnの電圧は全てVpdである。この条件により、上記のようなデータの書き込みが行われる。
【0101】
ここで問題になるのはディスターブである。図3において、ゲートディスターブは、例えば、メモリセルM01で受けており、ドレインディスターブはメモリセルM10で受けている。メモリセルM11等は、コントロールゲートCG、ドレイン5、ウエル2、3の電圧がVpdであり、この条件では、ディスターブは受けない。
【0102】
次に、ゲートディスターブ及びドレインディスターブの詳細について説明する。
【0103】
(1)ゲートディスターブ
このゲートディスターブは、上述のように、図3に示すメモリセルM01の位置で受けるディスターブ条件である。これは、ワード線WL0が0Vでビット線BL1及び基板1が5Vである。このことは、基板1の電圧を基準として考えた場合、ビット線BL1及び基板1の電圧が0V、ワード線WL0が−5Vの時と同じ条件であることを意味している。
【0104】
ここで、上記の従来技術では、ゲートディスターブは−9V程度であり、この場合において、閾値を1V低下させるのに必要な時間は、約10s程度である。本実施形態1においては、メモリセルの設計条件にもよるが、上記の条件で閾値を1V低下させるのには約1000s程度の時間が必要である。このため、本実施形態1においては、ゲートディスターブは実質的に無視できる。
【0105】
(2)ドレインスターブ
ドレインスターブは図3に示すメモリセルM01の位置で受けるディスターブ条件である。これは、ワード線WL0が5V、ビット線BL1が12V、基板1が5Vである。このことは、基板1の電圧を基準として考えた場合、ワード線WL0及び基板1が0V、ビット線BL1が7Vである時と同じ条件であることを意味している。
【0106】
この条件では、本実施形態1のメモリセルの設計条件にもよるが、閾値を1V変化させるのに約100S程度要する。図示してないが、アレイ構成をメインビット線とサブビット線の構成とし、1つのサブビット線につながるメモリセル数を32程度とし、1つのメモリセルの書き込み時間を約10msとすると、受けるディスターブ時間は300ms程度である。
【0107】
従って、2桁以上のマージンがあるので、ドレインディスターブも実質的に無視できる。
【0108】
消去及び読み出し動作は、従来技術の所で説明したAND型のフラッシュメモリと同様であるので、ここでは省略する。
【0109】
次に、図4(a)、(b)に基づき本実施形態1の効果を従来例と対比して説明する。なお、同図(a)は従来例の電圧系を示し、同図(b)は本実施形態1の電圧系を示す。同図(a)、(b)において、符号10はアレイを示し、11はロウデコーダを、12はカラムデコーダを、13はレギュレータ回路をそれぞれ示している。また、上述のように、従来例では書き込み時に負の電圧を必要とするので、同図(a)に示すように、負電圧ポンプ14が設けられており、この点で本実施形態1の電圧系と明確に異なっている。
【0110】
同図(a)に示すように、従来例では書き込み時に負の電圧を必要とするため、外部電源Vpp(例えば、12V)を用いて負電圧を発生する。また、ビット線BLの電圧はレギュレータ回路13によりVppからレギュレートされ、Vpdへダウンコンバートされる。
【0111】
なお、消去時には、負電圧ポンプ14及びレギュレータ回路13は用いず、外部電源電圧Vppがロウデコーダ11に直接入力される。
【0112】
これに対して、本実施形態1においては、書き込み時は、同図(b)に示すように、レギュレータ回路13によって外部電源VppからVpsレギュレートされた電圧がカラムデコーダ12、ロウデコーダ11等に入力される。また、Vpp電圧は直接カラムデコーダ12ヘ入力されている。
【0113】
なお、消去時は、従来技術の場合と同様に、外部電源電圧Vppがロウデコーダ11に直接入力される。
【0114】
このように、本実施形態1の電圧系によれば、従来例では書き込み時に必要であった負電圧ポンプを省略することができるので、結果的にレイアウト面積を従来例よりも大幅に低減することが可能になる。
【0115】
更には、カラムデコーダ12及びロウデコーダ11に負電圧を印加しないので、その分、デコーダ部の回路構成を小型且つ簡潔なものにできる利点もある。
【0116】
なお、本実施形態1において、書き込み時のウエル2、3への印加電圧、非選択ビット線BLへの印加電圧及び非選択ワード線WLへの印加電圧をVpsを用いないで、Vcc(例えば、3V)を利用できるようにメモリセルを設計することが可能である。
【0117】
図5は、そのような場合の電圧系を示す。図4(b)の場合と比較すると、レギュレータ回路13が省略されており、その分、レイアウト面積を一層低減できる利点がある。
【0118】
なお、下記の表7は、図5の電圧系を用いた場合の、書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものである。
【0119】
【表7】
Figure 0003558510
【0120】
(実施形態2)
図6〜図10は本発明不揮発性半導体記憶装置の実施形態2を示す。図6及び図7は本実施形態2に係る不揮発性半導体記憶装置のメモリセルの構造を示しており、本実施形態2は本発明をACT型のフラッシュメモリに適用した例を示す。
【0121】
即ち、本発明を仮想接地型のメモリセルヘ適用した例を示す。このため、実施形態2の不揮発性半導体記憶装置のレイアウト面積は、実施形態1のレイアウト面積よりも小さくなっている。なお、実施形態1と対応する部分には同一の符号を付し、具体的な説明は省略する。
【0122】
次に、表7及び図8に基づき本実施形態2のメモリセルの基本動作を以下に説明する。なお、下記の表8は、書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものである。
【0123】
【表8】
Figure 0003558510
【0124】
書き込み動作は、図8(a)に示すように、pウエル3に正の高電圧Vpd(例えば、+5V)を印加する。この時、pウエル3とトリプルウエル構造のnウエル2が順方向バイアスとならないように正の高電圧Vpd(例えば+5V)を印加する。なお、この印加電圧は実際にはVpd以上の電圧であればよい。
【0125】
更に、ドレイン5には正の高電圧Vpp(例えば、+12V)を印加する。この時、ソース4側は、隣接するメモリセルのドレイン5とビット線BLを共有しているので、Vpd又はフローティング状態(又は5V)の電圧が印加される。
【0126】
そして、コントロールゲートCGを基準電圧Vss(例えば、0V)とし、この電圧条件によりドレイン5とフローティングゲートFGの重なる部分で高電界を発生させる。この結果、フローティングゲートFGから電子が引き抜かれ、閾値が低下する。なお、ここで用いられる正の高電圧はすべて外部高電圧源(例えば、+12V)を電源としている。
【0127】
次に、図9に基づき上記の電圧印加条件をアレイを用いて説明する。図9は本実施形態2で用いられるアレイの構成を示す。このアレイにおいても、書き込み動作は、1本のワード線WLに接続された複数のメモリセルに対して同時に書き込むことによって行われる。
【0128】
図10は、書き込みデータが“1”、“0”、“1”…“0”の場合におけるアレイの各ノードの印加電圧を示している。
【0129】
今、ワード線WL0につながるメモリセルM00〜M0mに同時にデータを書き込みを行う場合を想定すると、この場合は、ワード線WL0を基準電圧Vss(例えば、0V)とし、ビット線BL0、BL1、BL2、…BLnにそれぞれVpp(例えば、12V)、フローティング又はVpd(例えば、5V)、Vpp、…フローティング又はVpdを印加する。この時、ウエル2、3への印加電圧はVpdとする。また、非選択ワード線WL1、…WLnへの印加電圧は、全てVpdとする。この電圧印加条件により、上記のようなデータの書き込みが行われる。
【0130】
ここで、本実施形態2において、問題になるディスターブについては、基本的に実施形態1で述べたものと同様であるので、ここでは説明は省略する。
【0131】
消去動作及び読み出し動作は、従来技術の所で説明したACT型のフラッシュメモリの場合と同様である(図8(a)参照)。
【0132】
本実施形態2においても、図4(b)に示すように、従来技術で必要であった負電圧ポンプ14を省略できるので、実施形態1同様に従来技術に比べてレイアウト面積を低減できる利点がある。また、実施形態1同様に、カラムデコーダ12及びロウデコーダ11に負電圧を印加しないので、その分、デコーダ部の回路構成を簡潔なものにできる利点がある。
【0133】
また、実施形態1同様に、書き込み時のウエル2、3への印加電圧、非選択ビット線BLへの印加電圧及び非選択ワード線WLへの印加電圧をVpsを用いないで、Vcc(例えば、3V)を利用できるようにメモリセルを設計することが可能である。この場合は、図5に示すように、レギュレータ回路13が不要になるので、レイアウト面積を更に一層低減できる利点がある。
【0134】
なお、下記の表9に、本実施形態2において、図5に示す電圧系を採用する場合の書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものを示す。
【0135】
【表9】
Figure 0003558510
【0136】
加えて、本実施形態1及び本実施形態2においては、上述のように、書き込み動作時及び消去動作時に、負電圧を用いないため、2重ウエル構造のトランジスタを使用する必要がない。このため、周辺回路部、特にロウデコーダ部、カラムデコーダ部でのレイアウト面積を低減できる利点がある。以下に、その理由を図18(a)、(b)に示す従来例を例にとって説明する。
【0137】
ここで、図18(a)はNANDゲート20とCMOSインバータ21とからなるロウデコーダの回路例を示し、図18(b)はこのロウデコーダを構成するCMOSインバータ21の構造例を示す。
【0138】
CMOSインバータ21に接続される端子V1にはVpp、Vcc又はVssのいずれかが印加され、端子V2にはVss、Vnegが印加される。行選択信号に応じて選択時には、pチャンネル型のトランジスタTpがオン状態になり、端子V1の電圧が出力される。一方、非選択時にはnチャンネル型のトランジスタTnがオン状態になり、端子V2の電圧が出カされる。
【0139】
ここで、このCMOSインバータ21は、同図(b)に示すように、P形基板23上に形成されたNウエル領域24内にPウエル領域25を形成し、その中にnチャネル型のMOSトランジスタを形成する2種ウエル構造になっている。これは、CMOSインバータ21の端子に負電圧を印加されたときに、基板23と拡散層間が順バイアスになり、電流が流れて所定の電圧を出力できなくなるとい問題を防止するためである。
【0140】
なお、ドレインに負の電圧を印加する場合も、コラムデコーダ側にも2重ウエル構造のトランジスタを使用する必要がある。
【0141】
これに対して本発明は、書き込み動作及び消去動作のいずれの動作時にも負電圧を用いないため、上記した基板23と拡散層間が順バイアスになり、電流が流れて所定の電圧を出力できなくなるという問題は生じないので、図11に示すように、2重ウエル構造のトランジスタを使用する必要がない。この結果、周辺回路部、特にロウデコーダ部、コラムデコーダ部でのレイアウト面積を低減できるのである。
【0142】
【発明の効果】
以上の本発明不揮発性半導体記憶装置によれば、FN−FN動作によるフラッシュメモリへのデータの書き込み動作及び消去動作を正の電圧を印加するだけで行えるので、このフラッシュメモリの電圧系において、従来データの書き込み時に必要であった負電圧ポンプを省略することができる。この結果、本発明によれば、レイアウト面積を大幅に低減することが可能になる。
【0143】
加えて、本発明によれば、カラムデコーダ及びロウデコーダに負電圧を印加する必要がないので、その分、デコーダの回路構成を簡潔化できる利点もある。
【0144】
更に、本発明によれば、ドレイン側の耐圧を緩和できるため、ドレイン領域が小さくて済むので、より一層セル面積を低減できる利点がある。
【0145】
また、特に請求項2記載の本発明不揮発性半導体記憶装置によれば、メモリセルとして仮想接地型のメモリセルを用いる構成をとるので、レイアウト面積を更に一層低減できる利点がある。
【0146】
また、特に請求項4記載の本発明不揮発性半導体記憶装置によれば、データの書き込み時に、非選択メモリセルのワード線に第1の電圧を印加する構成をとるので、レギュレータ回路を省略できる。このため、その分、より一層レイアウト面積を低減できる利点がある。
【0147】
また、本発明不揮発性半導体記憶装置は、データの書き込み動作時及び消去動作時に負電圧を用いないため、2重ウエル構造のトランジスタを使用する必要がない。このため、周辺回路部、特にロウデコーダ部及びカラムデコーダ部のレイアウト面積を低減できる利点がある。
【0148】
また、特に請求項6記載の不揮発性半導体記憶装置によれば、フローティングゲートが平坦な形状であるので、FLOTOX型のフラッシュメモリに比べて、そのサイズを小さくできる結果、セル面積の一層の低減を図ることができる利点がある。
【図面の簡単な説明】
【図1】本発明の実施形態1を示す、フラッシュメモリのメモリ構造を示す断面図。
【図2】本発明の実施形態1を示す、(a)は書き込み動作を示す断面図、(b)は消去動作を示す断面図。
【図3】本発明の実施形態1を示す、フラッシュメモリへの書き込み電圧を回路構成とともに示す図。
【図4】本発明の効果を従来技術と比較して説明する図であり、(a)は従来技術の電圧系を示すブロック図、(b)は本発明の電圧系を示すブロック図。
【図5】本発明の実施形態1を示す、電圧系の変形例を示すブロック図。
【図6】本発明の実施形態2を示す、フラッシュメモリのメモリ構造を示す断面図。
【図7】本発明の実施形態2を示す、フラッシュメモリのワード線方向の断面図。
【図8】本発明の実施形態2を示す、(a)は書き込み動作を示す断面図、(b)は消去動作を示す断面図。
【図9】本発明の実施形態2を示す、フラッシュメモリのアレイ構成を示す図。
【図10】本発明の実施形態2を示す、フラッシュメモリへの書き込み電圧を回路構成とともに示す図。
【図11】本発明で使用するトランジスタの構造を示す断面図。
【図12】(a)〜(c)はNOR型のフラッシュメモリに対するデータの書き込み動作、消去動作及び読み出し動作を簡略的に示す断面図。
【図13】従来例を示す図であり、(a)は書き込み動作を示す断面図、(b)は消去動作を示す断面図。
【図14】従来例のメモリセルアレイの構成を示す図。
【図15】従来例におけるフラッシュメモリへの書き込み電圧を回路構成とともに示す図。
【図16】従来例を示す、(a)は書き込み動作を示す断面図、(b)は消去動作を示す断面図。
【図17】従来例を示す、フラッシュメモリへの書き込み電圧を回路構成とともに示す図。
【図18】(a)はロウデコーダの従来例を示す回路図、(b)はロウデコーダを構成するCMOSインバータの構造例を示す断面図。
【図19】FLTOX型のフラッシュメモリのセル構造を示す断面図。
【図20】図19のセル構造のフラッシュメモリが適用されるメモリセルアレイを示す回路図。
【符号の説明】
1 基板
2 nウエル
3 pウエル
4 ソース
5 ドレイン
6 トンネル酸化膜
7 層間絶縁膜
10 メモリセルアレイ
11 ロウデコーダ
12 カラムデコーダ
13 レギュレータ回路
CG コントロールゲート
FG フローティングゲート
BL ビット線
WL ワード線

Claims (6)

  1. データの書き込み動作及び消去動作をFNトンネル現象を利用して行う不揮発性半導体記憶装置であって、
    複数のワード線によって構成されたワード線群と複数のビット線によって構成されたビット線群が直交し、その交点にスタックゲート型のメモリセルがマトリクス状に配置され、各ワード線に沿って配置された複数のメモリセルのコントロールゲートが対応する各ワード線にそれぞれ接続され、各ビット線に沿って配置された複数のメモリセルのドレインが対応する各ビット線にそれぞれ接続され、且つマトリクス状に配置された全てのメモリセルのソースが共通接続されたメモリアレイ群からなり、該メモリセルの該コントロールゲートを基準電圧とし、該メモリセルが形成されているウエルに第1の電圧、該ドレインに第2の電圧を印加することによってデータの書き込みを行う一方、該コントロールゲートに第3の電圧を印加し、該ウエルを基準電圧とすることによってデータの消去を行う不揮発性半導体記憶装置において、
    該第1の電圧、該第2の電圧及び該第3の電圧が全て正の電圧であり、且つ該第2の電圧が該第1の電圧よりも高く設定されるとともに、該第1の電圧がロジック用電源電圧以上に設定されている不揮発性半導体記憶装置。
  2. データの書き込み動作及び消去動作をFNトンネル現象を利用して行う不揮発性半導体記憶装置であって、
    複数のワード線によって構成されたワード線群と複数のビット線によって構成されたビット線群が直交し、その交点にスタックゲート型のメモリセルがマトリクス状に配置され、各ワード線に沿って配置された複数のメモリセルのコントロールゲートが対応する各ワード線にそれぞれ接続され、各ビット線に沿って配置された複数のメモリセルのドレインが対応する各ビット線にそれぞれ接続され、各ビット線にドレインがそれぞれ接続された複数のメモリセルの各ソースが隣接する各ビット線にそれぞれ接続された仮想接地型メモリセルアレイ群からなり、FNトンネル現象を利用して、該メモリセルの該コントロールゲートを基準電圧とし、該メモリセルが形成されているウエルに第1の電圧、該ドレインに第2の電圧を印加することによってデータの書き込みを行う一方、該コントロールゲートに第3の電圧を印加し、該ウエルを基準電圧とすることによってデータの消去を行う不揮発性半導体記憶装置において、
    該第1の電圧、該第2の電圧及び該第3の電圧が全て正の電圧であり、且つ該第2の電圧が該第1の電圧よりも高く設定されるとともに、該第1の電圧がロジック用電源電圧以上に設定されている不揮発性半導体記憶装置。
  3. 前記第1の電圧、前記第2の電圧及び前記第3の電圧は一の外部電圧源から供給され、該外部電圧源の電圧レベルは該第3の電圧であり、該第1の電圧は該第3の電圧からレギュレートされて供給される請求項1又は請求項2記載の不揮発性半導体記憶装置。
  4. 前記データの書き込み時に、非選択メモリセルのワード線に前記第1の電圧を印加するようにした請求項1又は請求項2記載の不揮発性半導体記憶装置。
  5. 前記メモリセルが形成されているウエルはp型半導体層であり、該ウエルはn型半導体層に囲まれて、基板から電気的に分離されており、データの書き込み時に、該n型半導体層に前記第1の電圧を印加するようにした請求項1又は請求項2記載の不揮発性半導体記憶装置。
  6. 前記コントロールゲートに層間絶縁膜を介してフローティングゲートが重畳され、該フローティングゲートが平坦な形状である請求項1又は請求項2記載の不揮発性半導体記憶装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10008002C2 (de) * 2000-02-22 2003-04-10 X Fab Semiconductor Foundries Split-gate-Flash-Speicherelement, Anordnung von Split-gate-Flash-Speicherelementen und Methode zum Löschen derselben
JP2002026154A (ja) 2000-07-11 2002-01-25 Sanyo Electric Co Ltd 半導体メモリおよび半導体装置
ATE392698T1 (de) * 2000-12-05 2008-05-15 Halo Lsi Design & Device Tech Programmier- und löschverfahren in zwilling-monos-zellenspeichern
US7057938B2 (en) * 2002-03-29 2006-06-06 Macronix International Co., Ltd. Nonvolatile memory cell and operating method
US6649453B1 (en) * 2002-08-29 2003-11-18 Micron Technology, Inc. Contactless uniform-tunneling separate p-well (CUSP) non-volatile memory array architecture, fabrication and operation
US7151692B2 (en) * 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7075828B2 (en) * 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7133313B2 (en) * 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
CN100463138C (zh) * 2004-04-26 2009-02-18 旺宏电子股份有限公司 电荷陷入非易失性存储器的电荷平衡操作方法
US7209390B2 (en) * 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7164603B2 (en) * 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7190614B2 (en) * 2004-06-17 2007-03-13 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
JP4683995B2 (ja) * 2005-04-28 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7397699B2 (en) * 2005-07-27 2008-07-08 Atmel Corporation Channel discharging after erasing flash memory devices
US7242622B2 (en) * 2005-12-06 2007-07-10 Macronix International Co., Ltd. Methods to resolve hard-to-erase condition in charge trapping non-volatile memory
US8223540B2 (en) 2007-02-02 2012-07-17 Macronix International Co., Ltd. Method and apparatus for double-sided biasing of nonvolatile memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3851317A (en) * 1973-05-04 1974-11-26 Ibm Double density non-volatile memory array
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
US5379253A (en) * 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
JP3231437B2 (ja) * 1992-07-06 2001-11-19 株式会社日立製作所 不揮発性半導体記憶装置
JP2647312B2 (ja) * 1992-09-11 1997-08-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 一括消去型不揮発性半導体記憶装置
US5515319A (en) * 1993-10-12 1996-05-07 Texas Instruments Incorporated Non-volatile memory cell and level shifter
JP3273582B2 (ja) * 1994-05-13 2002-04-08 キヤノン株式会社 記憶装置
DE69529367T2 (de) * 1994-08-19 2004-01-22 Kabushiki Kaisha Toshiba, Kawasaki Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung
US6475846B1 (en) * 1995-05-18 2002-11-05 Texas Instruments Incorporated Method of making floating-gate memory-cell array with digital logic transistors
US5789776A (en) * 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array

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