JPH06177397A - 不揮発性半導体メモリの多値書込み方法 - Google Patents
不揮発性半導体メモリの多値書込み方法Info
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- JPH06177397A JPH06177397A JP4351216A JP35121692A JPH06177397A JP H06177397 A JPH06177397 A JP H06177397A JP 4351216 A JP4351216 A JP 4351216A JP 35121692 A JP35121692 A JP 35121692A JP H06177397 A JPH06177397 A JP H06177397A
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 239000002784 hot electron Substances 0.000 abstract description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 取扱いが容易であり、かつ少ないメモリセル
をもって多いデータ量を記憶することが可能な不揮発性
半導体メモリの多値書込み方法を提供する。 【構成】 制御ゲート電極に高電圧を印加し、入力デー
タに応じた電圧をドレイン電極に印加することにより容
易に各メモリセルの閾値電圧を設定し、３つ以上の種類
のデータを容易に記憶可能となる。従って、従来と同様
な量のメモリセルをもって半導体メモリの記憶容量が著
しく向上する。また、書込みにファーラーノードハイム
トンネリング法を用いることにより、ホットエレクトロ
ン法を用いた場合に比較して、浮遊ゲートに注入される
電荷量を容易に制御することが可能となる。
をもって多いデータ量を記憶することが可能な不揮発性
半導体メモリの多値書込み方法を提供する。 【構成】 制御ゲート電極に高電圧を印加し、入力デー
タに応じた電圧をドレイン電極に印加することにより容
易に各メモリセルの閾値電圧を設定し、３つ以上の種類
のデータを容易に記憶可能となる。従って、従来と同様
な量のメモリセルをもって半導体メモリの記憶容量が著
しく向上する。また、書込みにファーラーノードハイム
トンネリング法を用いることにより、ホットエレクトロ
ン法を用いた場合に比較して、浮遊ゲートに注入される
電荷量を容易に制御することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書換え可能な不
揮発性半導体メモリの書込み方法に関し、特に各メモリ
セルに３値以上のデータを選択的に書き込むことが可能
な不揮発性半導体メモリの多値書込み方法に関するもの
である。
揮発性半導体メモリの書込み方法に関し、特に各メモリ
セルに３値以上のデータを選択的に書き込むことが可能
な不揮発性半導体メモリの多値書込み方法に関するもの
である。
【０００２】
【従来の技術】電気的にデータの書込み及び消去が可能
なＥＥＰＲＯＭと呼ばれる不揮発性メモリが知られてい
る。特に、ＦｌａｓｈＥＥＰＲＯＭと呼ばれるデータを
一括消去可能なＥＥＰＲＯＭがある。このＦｌａｓｈＥ
ＥＰＲＯＭの各メモリセルに、基板の互いに対峙するソ
ース電極とドレイン電極との間にチャネル領域を設け、
このチャネル領域上にトンネル絶縁膜と、浮遊ゲート電
極と、層間絶縁膜を介して制御ゲート電極とがこの順番
に設けられたＭＯＳトランジスタを用いたものがある。
なＥＥＰＲＯＭと呼ばれる不揮発性メモリが知られてい
る。特に、ＦｌａｓｈＥＥＰＲＯＭと呼ばれるデータを
一括消去可能なＥＥＰＲＯＭがある。このＦｌａｓｈＥ
ＥＰＲＯＭの各メモリセルに、基板の互いに対峙するソ
ース電極とドレイン電極との間にチャネル領域を設け、
このチャネル領域上にトンネル絶縁膜と、浮遊ゲート電
極と、層間絶縁膜を介して制御ゲート電極とがこの順番
に設けられたＭＯＳトランジスタを用いたものがある。
【０００３】このようなメモリセルへデータを書込むに
は、トンネル絶縁膜を介して浮遊ゲートに電荷を注入
し、セルの閾値電圧を高く設定する（例えばデータ
「１」）か、逆に浮遊ゲート電極から電荷を引抜くこと
により、セルの閾値電圧を低く設定する（データ
「０」）。そして、この記憶されたデータを読出すに
は、上記した高い閾値電圧よりも低く、かつ低い閾値電
圧よりも高い電圧を制御ゲート電極に印加し、センスす
れば良い。
は、トンネル絶縁膜を介して浮遊ゲートに電荷を注入
し、セルの閾値電圧を高く設定する（例えばデータ
「１」）か、逆に浮遊ゲート電極から電荷を引抜くこと
により、セルの閾値電圧を低く設定する（データ
「０」）。そして、この記憶されたデータを読出すに
は、上記した高い閾値電圧よりも低く、かつ低い閾値電
圧よりも高い電圧を制御ゲート電極に印加し、センスす
れば良い。
【０００４】上記したように従来のＥＥＰＲＯＭにあっ
ては、１つのメモリセルに対してデータ「０」またはデ
ータ「１」のみを選択的に記憶できるのみであることか
ら、その記憶容量が少なく、近年のデータの増大傾向に
対応して、少ないメモリセルで多くの記憶容量を有する
ＥＥＰＲＯＭの開発が望まれていた。
ては、１つのメモリセルに対してデータ「０」またはデ
ータ「１」のみを選択的に記憶できるのみであることか
ら、その記憶容量が少なく、近年のデータの増大傾向に
対応して、少ないメモリセルで多くの記憶容量を有する
ＥＥＰＲＯＭの開発が望まれていた。
【０００５】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、取扱いが容易であり、かつ少ないメモリセル
をもって多いデータ量を記憶することが可能な不揮発性
半導体メモリの多値書込み方法を提供することにある。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、取扱いが容易であり、かつ少ないメモリセル
をもって多いデータ量を記憶することが可能な不揮発性
半導体メモリの多値書込み方法を提供することにある。
【０００６】
【課題を解決するための手段】上記した目的は本発明に
よれば、ドレイン電極と、ソース電極と、基板内の前記
各電極間に配置されたチャネル領域と、前記チャネル領
域上に設けられたトンネル絶縁膜と、前記トンネル絶縁
膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電
極上に層間絶縁膜を介して設けられた制御ゲート電極と
を有するＭＯＳトランジスタをメモリセルとして用い
て、入力データを書き込むことが可能な不揮発性半導体
メモリの多値書込み方法であって、前記ＭＯＳトランジ
スタの前記ゲート電極に高電圧を印加し、前記ドレイン
電極に前記入力データに応じた電圧を印加することによ
り、前記メモリセルの閾値電圧を設定することを特徴と
する不揮発性半導体メモリの多値書込み方法を提供する
ことにより達成される。
よれば、ドレイン電極と、ソース電極と、基板内の前記
各電極間に配置されたチャネル領域と、前記チャネル領
域上に設けられたトンネル絶縁膜と、前記トンネル絶縁
膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電
極上に層間絶縁膜を介して設けられた制御ゲート電極と
を有するＭＯＳトランジスタをメモリセルとして用い
て、入力データを書き込むことが可能な不揮発性半導体
メモリの多値書込み方法であって、前記ＭＯＳトランジ
スタの前記ゲート電極に高電圧を印加し、前記ドレイン
電極に前記入力データに応じた電圧を印加することによ
り、前記メモリセルの閾値電圧を設定することを特徴と
する不揮発性半導体メモリの多値書込み方法を提供する
ことにより達成される。
【０００７】
【作用】このように、メモリセルの閾値電圧を入力デー
タに対応するレベルのいずれかになるように、ドレイン
電極に印加することにより、チャネル領域から浮遊ゲー
トに注入される電荷量を変化させる。その結果、データ
読出し時に制御ゲートに各閾値電圧よりもやや低い電圧
を順番に印加することにより、各メモリセルに記憶され
たデータを読み出すことができる。
タに対応するレベルのいずれかになるように、ドレイン
電極に印加することにより、チャネル領域から浮遊ゲー
トに注入される電荷量を変化させる。その結果、データ
読出し時に制御ゲートに各閾値電圧よりもやや低い電圧
を順番に印加することにより、各メモリセルに記憶され
たデータを読み出すことができる。
【０００８】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００９】図１は、本発明が適用されたＦｌａｓｈＥ
ＥＰＲＯＭの要部を拡大して示す回路図である。ワード
線Ｗ1には、ＭＯＳトランジスタからなるメモリセルＭ
1、Ｍ2の制御ゲート電極に接続されており、ワード線Ｗ
2には同じくＭＯＳトランジスタからなるメモリセルＭ
3、Ｍ4の制御ゲート電極が接続されている。また、メモ
リセルＭ1、Ｍ3のドレイン電極はビット線Ｂ1に接続さ
れ、メモリセルＭ2、Ｍ4のドレイン電極はビット線Ｂ2
に接続されている。更に、メモリセルＭ1、Ｍ3のソース
電極は、ソース線Ｓ1に接続され、メモリセルＭ2、Ｍ4
のソース電極はソース線Ｓ2に接続されている。
ＥＰＲＯＭの要部を拡大して示す回路図である。ワード
線Ｗ1には、ＭＯＳトランジスタからなるメモリセルＭ
1、Ｍ2の制御ゲート電極に接続されており、ワード線Ｗ
2には同じくＭＯＳトランジスタからなるメモリセルＭ
3、Ｍ4の制御ゲート電極が接続されている。また、メモ
リセルＭ1、Ｍ3のドレイン電極はビット線Ｂ1に接続さ
れ、メモリセルＭ2、Ｍ4のドレイン電極はビット線Ｂ2
に接続されている。更に、メモリセルＭ1、Ｍ3のソース
電極は、ソース線Ｓ1に接続され、メモリセルＭ2、Ｍ4
のソース電極はソース線Ｓ2に接続されている。
【００１０】ここで、各メモリセルＭ1〜Ｍ4のＭＯＳト
ランジスタの構造を簡単に説明すると、図２に示すよう
に、基板１の内部にドレイン領域２と、ソース領域３と
が互いに離隔する位置に設けられ、その間にチャネル領
域４が設けられている。ドレイン領域２の表面には、ド
レイン電極５が設けられ、ソース領域３の表面にはソー
ス電極６が設けられている。チャネル領域４の表面には
二酸化珪素からなるトンネル絶縁膜８と、浮遊ゲート電
極９と、層間絶縁膜１０と、制御ゲート電極１１とがこ
の順番に積層されている。
ランジスタの構造を簡単に説明すると、図２に示すよう
に、基板１の内部にドレイン領域２と、ソース領域３と
が互いに離隔する位置に設けられ、その間にチャネル領
域４が設けられている。ドレイン領域２の表面には、ド
レイン電極５が設けられ、ソース領域３の表面にはソー
ス電極６が設けられている。チャネル領域４の表面には
二酸化珪素からなるトンネル絶縁膜８と、浮遊ゲート電
極９と、層間絶縁膜１０と、制御ゲート電極１１とがこ
の順番に積層されている。
【００１１】このようなＦｌａｓｈＥＥＰＲＯＭの各メ
モリセルＭ1〜Ｍ4にデータを書き込む手順を以下に説明
する。ここで、各メモリセルＭ1〜Ｍ4には２進法表示に
よるデータ「００」〜「１１」までの４種類のデータを
書込み／読出しすることが可能なように、これら４種類
のデータに対応して、閾値電圧のレベルを２Ｖ、３Ｖ、
４Ｖ、５Ｖの４つの状態を取り得るようになっている。
モリセルＭ1〜Ｍ4にデータを書き込む手順を以下に説明
する。ここで、各メモリセルＭ1〜Ｍ4には２進法表示に
よるデータ「００」〜「１１」までの４種類のデータを
書込み／読出しすることが可能なように、これら４種類
のデータに対応して、閾値電圧のレベルを２Ｖ、３Ｖ、
４Ｖ、５Ｖの４つの状態を取り得るようになっている。
【００１２】例えば、メモリセルＭ1にデータ「１１」
を書き込む場合、ワード線Ｗ1に１２〜１５Ｖ程度の高
電圧を印加し、それ以外のワード線に電圧を印加しない
ようにする。そして、ビット線Ｂ1を接地し、その他の
ビット線を３Ｖとする。このとき、ソース線Ｓ1、Ｓ2を
開放してフローティング状態とする。これにより、メモ
リセルＭ1の制御ゲート電極には１２〜１５Ｖの電圧が
印加され、かつドレイン電極の電圧は０ボルトとなる。
そして、ソース電極はフローティング状態となる。ま
た、制御ゲート電極とドレイン電極との電位差に対応し
た量の電荷が浮遊ゲートに注入され、メモリセルＭ1の
閾値電圧が５Ｖに設定される。
を書き込む場合、ワード線Ｗ1に１２〜１５Ｖ程度の高
電圧を印加し、それ以外のワード線に電圧を印加しない
ようにする。そして、ビット線Ｂ1を接地し、その他の
ビット線を３Ｖとする。このとき、ソース線Ｓ1、Ｓ2を
開放してフローティング状態とする。これにより、メモ
リセルＭ1の制御ゲート電極には１２〜１５Ｖの電圧が
印加され、かつドレイン電極の電圧は０ボルトとなる。
そして、ソース電極はフローティング状態となる。ま
た、制御ゲート電極とドレイン電極との電位差に対応し
た量の電荷が浮遊ゲートに注入され、メモリセルＭ1の
閾値電圧が５Ｖに設定される。
【００１３】次に、同じくメモリセルＭ1にデータ「１
０」を書き込む場合、ワード線Ｗ1及びソース線Ｓ1は上
記と同様な状態とし、ビット線Ｂ1、即ちドレインに電
位１Ｖのパルス電圧を印加する。これによりメモリセル
Ｍ1の閾値電圧は４Ｖに設定される。同様にして、ドレ
イン電圧を２Ｖとすることにより閾値電圧が３Ｖに設定
され（データ「０１」）、ドレイン電圧を３Ｖとするこ
とにより閾値電圧が２Ｖに設定される（データ「０
０」）。これら本実施例に於けるドレイン電圧とメモリ
セルの閾値電圧との関係を図３に示す。この図により分
かるように、本実施例ではドレイン電圧の電圧レベルに
応じてメモリセルの閾値電圧を２Ｖ、３Ｖ、４Ｖ、５Ｖ
の４つの状態に設定でき、各閾値電圧にデータを対応さ
せることにより、データ「００」〜「１１」の４通りの
データを記憶させることができる。同様にして各メモリ
セルＭ2〜Ｍ4にも４通りのデータを記憶させることがで
きる。
０」を書き込む場合、ワード線Ｗ1及びソース線Ｓ1は上
記と同様な状態とし、ビット線Ｂ1、即ちドレインに電
位１Ｖのパルス電圧を印加する。これによりメモリセル
Ｍ1の閾値電圧は４Ｖに設定される。同様にして、ドレ
イン電圧を２Ｖとすることにより閾値電圧が３Ｖに設定
され（データ「０１」）、ドレイン電圧を３Ｖとするこ
とにより閾値電圧が２Ｖに設定される（データ「０
０」）。これら本実施例に於けるドレイン電圧とメモリ
セルの閾値電圧との関係を図３に示す。この図により分
かるように、本実施例ではドレイン電圧の電圧レベルに
応じてメモリセルの閾値電圧を２Ｖ、３Ｖ、４Ｖ、５Ｖ
の４つの状態に設定でき、各閾値電圧にデータを対応さ
せることにより、データ「００」〜「１１」の４通りの
データを記憶させることができる。同様にして各メモリ
セルＭ2〜Ｍ4にも４通りのデータを記憶させることがで
きる。
【００１４】上記したように書き込まれたデータを読み
込む際には、例えばワード線Ｗ1に５Ｖを印加して、予
め各レベルに閾値電圧を設定したリファレンスセルとそ
のドレイン電流を比較することによって、各メモリセル
Ｍ1〜Ｍ2がデータ「００」〜「１１」のいずれを記憶し
ているかをセンスすれば良い。
込む際には、例えばワード線Ｗ1に５Ｖを印加して、予
め各レベルに閾値電圧を設定したリファレンスセルとそ
のドレイン電流を比較することによって、各メモリセル
Ｍ1〜Ｍ2がデータ「００」〜「１１」のいずれを記憶し
ているかをセンスすれば良い。
【００１５】尚、上記実施例に於ては、各メモリセルの
閾値電圧を２Ｖから５Ｖまでの間で４通り設定したが、
更に細分化すれば、より多くのデータを記憶できるよう
になることは云うまでもない。また、上記実施例に於て
はドレイン電圧、即ちパルス高さを変化させることによ
り各メモリセルの閾値電圧を変化させたが、電圧の総印
加時間、即ちパルス幅を変化させることにより、各メモ
リセルの閾値電圧を変化させることも容易に可能である
ことは云うまでもない。更に、本実施例に於けるゲート
電圧、ドレイン電圧と各メモリセルの閾値電圧との関係
は、メモリセルの構造、トンネル絶縁膜の厚さ、層間絶
縁膜の厚さ等により任意に変更されるものである。
閾値電圧を２Ｖから５Ｖまでの間で４通り設定したが、
更に細分化すれば、より多くのデータを記憶できるよう
になることは云うまでもない。また、上記実施例に於て
はドレイン電圧、即ちパルス高さを変化させることによ
り各メモリセルの閾値電圧を変化させたが、電圧の総印
加時間、即ちパルス幅を変化させることにより、各メモ
リセルの閾値電圧を変化させることも容易に可能である
ことは云うまでもない。更に、本実施例に於けるゲート
電圧、ドレイン電圧と各メモリセルの閾値電圧との関係
は、メモリセルの構造、トンネル絶縁膜の厚さ、層間絶
縁膜の厚さ等により任意に変更されるものである。
【００１６】図４は、本発明が適用された第２の実施例
を示すＥＥＰＲＯＭの説明回路図である。本実施例に於
ては、ｎ本のソース線Ｓ1〜Ｓｎのに各々にカットオフ
用のＭＯＳトランジスタＱ1〜Ｑｎが設けられている。
そして、データを書き込まんとするメモリセルＭ11〜Ｍ
ｍｎのソース電極に接続されたソース線のＭＯＳトラン
ジスタを制御線Ｄ1〜Ｄnによりカットオフすることによ
り各メモリセルのソース電極をフローティング状態とす
るようになっている。それ以外の構造は第１の実施例と
同様である。
を示すＥＥＰＲＯＭの説明回路図である。本実施例に於
ては、ｎ本のソース線Ｓ1〜Ｓｎのに各々にカットオフ
用のＭＯＳトランジスタＱ1〜Ｑｎが設けられている。
そして、データを書き込まんとするメモリセルＭ11〜Ｍ
ｍｎのソース電極に接続されたソース線のＭＯＳトラン
ジスタを制御線Ｄ1〜Ｄnによりカットオフすることによ
り各メモリセルのソース電極をフローティング状態とす
るようになっている。それ以外の構造は第１の実施例と
同様である。
【００１７】
【発明の効果】以上の説明により明らかなように、本発
明による不揮発性半導体メモリの多値書込み方法によれ
ば、制御ゲート電極に高電圧を印加し、入力データに応
じた電圧をドレイン電極に印加することにより容易に各
メモリセルの閾値電圧を設定し、３つ以上の種類のデー
タを容易に記憶可能となる。従って、従来と同様な量の
メモリセルをもって半導体メモリの記憶容量が著しく向
上することからその効果は大である。また、書込みにフ
ァーラーノードハイムトンネリング法を用いることによ
り、ホットエレクトロン法を用いた場合に比較して、浮
遊ゲートに注入される電荷量を容易に制御することが可
能となる。
明による不揮発性半導体メモリの多値書込み方法によれ
ば、制御ゲート電極に高電圧を印加し、入力データに応
じた電圧をドレイン電極に印加することにより容易に各
メモリセルの閾値電圧を設定し、３つ以上の種類のデー
タを容易に記憶可能となる。従って、従来と同様な量の
メモリセルをもって半導体メモリの記憶容量が著しく向
上することからその効果は大である。また、書込みにフ
ァーラーノードハイムトンネリング法を用いることによ
り、ホットエレクトロン法を用いた場合に比較して、浮
遊ゲートに注入される電荷量を容易に制御することが可
能となる。
【図１】本発明が適用された第１の実施例を示すＥＥＰ
ＲＯＭの要部構成回路図である。
ＲＯＭの要部構成回路図である。
【図２】図１のメモリセルを構成するＭＯＳトランジス
タの構造を示す模式的断面図である。
タの構造を示す模式的断面図である。
【図３】図１の各メモリセルにデータを書き込む際のド
レイン電極に印加する電圧と各メモリセルの閾値電圧と
の関係を示すグラフである。
レイン電極に印加する電圧と各メモリセルの閾値電圧と
の関係を示すグラフである。
【図４】本発明が適用された第２の実施例を示す図１と
同様な要部構成回路図である。
同様な要部構成回路図である。
１ 基板 ２ ドレイン領域 ３ ソース領域 ４ チャネル領域 ５ ドレイン電極 ６ ソース電極 ８ トンネル絶縁膜 ９ 浮遊ゲート電極 １０ 層間絶縁膜 １１ 制御ゲート電極 Ｗ1〜Ｗn ワード線 Ｂ1〜Ｂn ビット線 Ｓ1〜Ｓn ソース線 Ｍ1〜Ｍ4 メモリセル Ｑ1〜Ｑn カットオフ用ＭＯＳトランジスタ Ｍ11〜Ｍmn メモリセル Ｄ1〜Ｄn 制御線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩佐 昇一 相模原市淵野辺５−10−１ 新日本製鐵株 式会社エレクトロニクス研究所内 (72)発明者 佐藤 康夫 相模原市淵野辺５−10−１ 新日本製鐵株 式会社エレクトロニクス研究所内
Claims (4)
- 【請求項１】 ドレイン電極と、ソース電極と、基板
内の前記各電極間に配置されたチャネル領域と、前記チ
ャネル領域上に設けられたトンネル絶縁膜と、前記トン
ネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊
ゲート電極上に層間絶縁膜を介して設けられた制御ゲー
ト電極とを有するＭＯＳトランジスタをメモリセルとし
て用いて、入力データを書き込むことが可能な不揮発性
半導体メモリの多値書込み方法であって、 前記ＭＯＳトランジスタの前記ゲート電極に高電圧を印
加し、前記ドレイン電極に前記入力データに応じた電圧
を印加することにより、前記メモリセルの閾値電圧を設
定することを特徴とする不揮発性半導体メモリの多値書
込み方法。 - 【請求項２】 前記ＭＯＳトランジスタの前記ゲート
電極に高電圧を印加し、かつ前記ソース電極をフローテ
ィングした状態で、前記ドレイン電極に印加する電圧の
印加時間及び／または電圧レベルを変化させることによ
り前記メモリセルの閾値電圧を予め設定された３つ以上
のレベルに選択的に設定することを特徴とする請求項１
に記載の不揮発性半導体メモリの多値書込み方法。 - 【請求項３】 前記ドレイン電極に印加する電圧がパ
ルス電圧からなり、前記パルス電圧のパルス高さ及び／
またはパルス幅を変化させることにより前記閾値電圧を
設定することを特徴とする請求項１に記載の不揮発性半
導体メモリの多値書込み方法。 - 【請求項４】 前記ＭＯＳトランジスタの前記ソース
電極に、別のＭＯＳトランジスタを接続し、前記書込み
時に前記別のＭＯＳトランジスタをカットオフすること
により前記ソース電極をフローティングさせることを特
徴とする請求項１乃至請求項３のいずれかに記載の不揮
発性半導体メモリの多値書込み方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04351216A JP3095918B2 (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体メモリ |
| US08/161,508 US5418743A (en) | 1992-12-07 | 1993-12-06 | Method of writing into non-volatile semiconductor memory |
| US08/387,562 US5596527A (en) | 1992-12-07 | 1995-02-13 | Electrically alterable n-bit per cell non-volatile memory with reference cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04351216A JP3095918B2 (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177397A true JPH06177397A (ja) | 1994-06-24 |
| JP3095918B2 JP3095918B2 (ja) | 2000-10-10 |
Family
ID=18415839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04351216A Expired - Lifetime JP3095918B2 (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3095918B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708600A (en) * | 1996-02-01 | 1998-01-13 | Sharp Kabushiki Kaisha | Method for writing multiple value into nonvolatile memory in an equal time |
| US6172912B1 (en) | 1998-06-30 | 2001-01-09 | Sharp Kabushiki Kaisha | Programming method for a nonvolatile semiconductor memory |
| JP2009016858A (ja) * | 2008-08-22 | 2009-01-22 | Pegre Semiconductors Llc | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
-
1992
- 1992-12-07 JP JP04351216A patent/JP3095918B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708600A (en) * | 1996-02-01 | 1998-01-13 | Sharp Kabushiki Kaisha | Method for writing multiple value into nonvolatile memory in an equal time |
| US6172912B1 (en) | 1998-06-30 | 2001-01-09 | Sharp Kabushiki Kaisha | Programming method for a nonvolatile semiconductor memory |
| JP2009016858A (ja) * | 2008-08-22 | 2009-01-22 | Pegre Semiconductors Llc | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3095918B2 (ja) | 2000-10-10 |
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