JPH10189891A - 不揮発性メモリ及びその動作方法 - Google Patents

不揮発性メモリ及びその動作方法

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JPH10189891A
JPH10189891A JP35126896A JP35126896A JPH10189891A JP H10189891 A JPH10189891 A JP H10189891A JP 35126896 A JP35126896 A JP 35126896A JP 35126896 A JP35126896 A JP 35126896A JP H10189891 A JPH10189891 A JP H10189891A
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Abstract

(57)【要約】 【課題】 従来のＤＲＡＭセルとほぼ同程度の占有面積
で、かつ、比較的簡単な構造及び製造工程により実現す
ることができる不揮発性メモリを提供すること。 【解決手段】 半導体基板１上に順次積層された第１絶
縁膜３、フローティングゲート４、第２絶縁膜５及びコ
ントロールゲート６、半導体基板１中に形成されたソー
ス／ドレイン拡散層７、１３により構成される１個の不
揮発性メモリトランジスタと、２つの電極１０、１２に
挟持されたキャパシタ絶縁膜１１から構成され、前記一
方の電極１０が前記不揮発性メモリトランジスタのソー
ス拡散層７と接続されている１個のキャパシタとを有す
るメモリセルの少なくとも１つと、ドレイン拡散層１３
側からトンネル電流によりフローティングゲート４への
電子の注入／引き抜きを行う注入／引き抜き手段とから
なる不揮発性メモリ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
に関し、より詳細には、ダイナミックＲＡＭの機能とＥ
ＥＰＲＯＭの機能を有する不揮発性メモリに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般
に、記憶装置には、電源をオフにしても記憶内容が保持
されている不揮発性メモリ（ＥＥＰＲＯＭ等）と、電源
をオフにすると記憶内容が消失する揮発性メモリ（ＲＡ
Ｍ等）がある。不揮発性メモリであるＥＥＰＲＯＭは電
源をオフにしても記憶されているデータを長時間保持す
ることができるが、データの書込み／消去時間が長く、
また、書込み／消去回数に制限があるため、常時データ
を書き換える用途には適していない。一方、揮発性メモ
リであるＲＡＭはデータの書換え時間が短く、書換え回
数に制限はないが、電源をオフにすると記憶されている
データが消失する。
【０００３】そこで、常時データを書き換えることがで
きるとともに、書き換えたデータを長時間保持すること
ができる半導体メモリとしてＥＥＰＲＯＭセルとＲＡＭ
セルとを組み合わせた不揮発性ＲＡＭ（ＮＶＲＡＭ）セ
ルが提案されている。
【０００４】例えば、特開平２−２４０９６０号公報に
は、ＮＶＲＡＭセルとしてＥＥＰＲＯＭにＤＲＡＭを組
み合わせた半導体装置が開示されている。この半導体装
置は、図１８のセル回路図及び図１９のセル構造断面図
に示したように、１つのセルが、１個のＭＯＳトランジ
スタ（以下、「トランジスタＴ」と記す）と１個のスタ
ック構造のキャパシタＣとからなるＤＲＡＭ部と、１個
のＦＬＯＴＯＸ型ＭＯＳトランジスタ（以下、「トラン
ジスタＭＴ」と記す）からなるＥＥＰＲＯＭ部とで構成
されている。
【０００５】トランジスタＴは、そのゲート電極２７が
ワードラインに接続されており、ドレイン拡散層２１に
はビットラインが接続されている。また、キャパシタＣ
はプレートキャパシタ電極２６と蓄積ノード（コントロ
ールゲート）２５とで絶縁膜２９を挟持したスタック構
造を有しており、蓄積ノード２５はトランジスタＴのソ
ース拡散層２３に接続されている。さらに、トランジス
タＭＴは、データを長時間蓄積しておくフローティング
ゲート２４、フローティングゲート２４とソース拡散層
２２との間のトンネル絶縁膜２８、上述のコントロール
ゲート２５を備えており、トランジスタＭＴのドレイン
拡散層はトランジスタＴのソース拡散層２３と接続され
ている。
【０００６】このような構成の半導体装置は、ＥＥＰＲ
ＯＭセルとＤＲＡＭセルとを組み合わせることによっ
て、常時データを書換える時はＤＲＡＭとして動作（Ｄ
ＲＡＭ動作）させ、電源をオフする時又はデータを長時
間保存する必要がある時はＤＲＡＭ部からＥＥＰＲＯＭ
部へデータを一括転送してＥＥＰＲＯＭ部に記憶させ
（ストア動作）、電源投入時等にＥＥＰＲＯＭ部に保存
されていたデータを転送してＤＲＡＭ部に記憶させてい
る（リコール動作）。しかし、この半導体装置は、ＤＲ
ＡＭ部とＥＥＰＲＯＭ部とから構成されているため、各
部の占有面積による制約から半導体装置自体の占有面積
を小さくすることが難しく高集積化に適さないという問
題があった。
【０００７】また、例えば、特開平６−２４４３８４号
には、ＮＶＲＡＭのセルとしてＤＲＡＭセルと不揮発性
メモリセルとを組み合わせた複合メモリセルが開示され
ている。この複合メモリセルは、図２０のセル回路図及
び図２１のセル構造断面図に示したように、素子形成用
基板３５の一方の面に、フローティングゲート３０及び
コントロールゲート３１を備えた不揮発性メモリセルと
ＤＲＡＭセルの情報蓄積部３２、３３、３４とが形成さ
れ、さらにそれらセルの上方に支持基板３８が張り合わ
されている。また、他方の面には、ＤＲＡＭセルを構成
するゲート電極３７、チャネル領域３６Ａ及びソース・
ドレイン領域３６Ｂが形成されて構成されている。
【０００８】この複合メモリセルは、チャネル領域を挟
んでＤＲＡＭセルと不揮発性メモリセルとのゲート領域
が縦積みされているので、上述の半導体装置に比べて占
有面積を小さくすることができるが、不揮発性メモリセ
ル及びＤＲＡＭセルの情報蓄積部の上方に支持基板３８
を張り合わせた後、素子形成用基板３５の一部を除去す
る工程が必要となるため、構造及び製造工程が複雑とな
るという問題があった。
【０００９】さらに、例えば、特開平６−５８０１号
に、１トランジスタ不揮発性ＤＲＡＭが開示されてい
る。このメモリは、図２２の回路図及び図２３の構造断
面図に示したように、半導体基板４１内に形成された記
憶ノード４２、絶縁膜４３及び上部電極４４からなるキ
ャパシタＣと、半導体基板４１内に形成されたソース４
５、記憶ノード４２と共通するドレイン、コントロール
ゲート４６及び２層構造のフローティングゲート４７
ａ、４７ｂからなる転送トランジスタＴとからなる。
【００１０】このメモリは、電子を半導体基板４１と近
い距離にあるフローティングゲート４７ｂと、キャパシ
タＣの記憶ノード（ドレイン）４２との間でトンネル通
過させることによりキャパシタＣに記憶されたデータを
フローティングゲート４７ｂに転送することができる。
具体的には、データをキャパシタＣからフローティング
ゲート４７ｂへ転送するため、まず＋１５Ｖをすべての
ワードラインＷＬに印加し、すべてのビットラインＢＬ
を接地する。キャパシタＣに格納されている状態がキャ
パシタＣの−５Ｖに対応したデータ“１”である場合、
転送トランジスタＴのキャパシタＣ側における電界が充
分高くなるので、電子がトンネル酸化物を介してドレイ
ン４２からフローティングゲート４７ｂへトンネル通過
する。キャパシタＣの容量がコントロールゲート４６の
容量よりもはるかに高いので、フローティングゲート４
７ｂを負に充電するのに充分なものとなる。よって、キ
ャパシタＣに格納されている−５Ｖがフローティングゲ
ート４７ｂに転送される。一方、キャパシタＣの電圧が
データ“０”を表す０Ｖである場合、層間絶縁膜の電界
は、電子がフローティングゲート４７ｂへのトンネルを
通過するのに充分な強さではなくなる。その結果、電子
がフローティングゲート４７ｂに注入されなくなり、フ
ローティングゲート４７ｂは充電されないままである。
よって、以前のＤＲＡＭモードの動作中にキャパシタＣ
に格納された内容がフローティングゲート４７ｂ中に恒
久的に転送され、電力が回復し、リコール／イレースモ
ードが活動化されるまで、ここに残される（不揮発性ス
トア）。このように、ワードラインＷＬに１５Ｖを印加
しているため、転送トランジスタＴはオフ状態となり、
チャネル層は形成されていない。
【００１１】一般に、不揮発性メモリの書き込み特性
は、ソース／ドレイン領域とワードラインとの電位差に
よって決定される。しかし上記メモリセルの場合、フロ
ーティングゲート４７ｂに電子が注入された結果、ドレ
イン４２に正孔が発生する。しかも、ドレイン４２がフ
ローティング状態にあるため、ドレイン４２に正孔が蓄
積されるので、ドレイン４２の電位が低下し、ドレイン
４２とワードラインＷＬ間との電位差が書き込みととも
に小さくなる。その結果、書き込み特性にばらつきが生
じるという問題がある。
【００１２】また、イレース時には、選択されたワード
ラインＷＬに−２０Ｖを、全てのビットラインＢＬに０
Ｖ印加することによって、フローティングゲート４７に
格納されているデータを消去する。これによって、電子
がドレイン４２へのトンネルを通過し、フローティング
ゲート４７に残っている電子を空にする。このように、
ワードラインＷＬに−２０Ｖを印加しているため、転送
トランジスタＴはオン状態となり、チャネル層が形成さ
れているビットラインＢＬに印加された電圧をチャネル
層を介してドレイン４２に与え、ドレイン４２とワード
ラインＷＬとの間の電位差により、フローティングゲー
ト４７中の電子を、ドレイン４２側に引き抜く。なお、
トンネル酸化膜はドレイン側にのみ形成されているた
め、電子はドレインに引き抜かれる。この結果、ドレイ
ン電位はオン抵抗により下がるため、ソース電位をオン
抵抗分高くとる必要があるという問題があった。
【００１３】本発明は、上記課題に鑑みなされたもので
あり、従来のＤＲＡＭセルとほぼ同程度の占有面積で、
比較的簡単な構造及び製造工程により実現することがで
きるとともに、書き込み特性のばらつきを抑制すること
ができる不揮発性メモリ及びその動作方法を提供するも
のである。
【００１４】
【課題を解決するための手段】本発明によれば、半導体
基板上に順次積層された第１絶縁膜、フローティングゲ
ート、第２絶縁膜及びコントロールゲート、前記半導体
基板中に形成されたソース／ドレイン拡散層により構成
される１個の不揮発性メモリトランジスタと、２つの電
極に挟持されたキャパシタ絶縁膜から構成され、前記一
方の電極が前記不揮発性メモリトランジスタのソース拡
散層と接続されている１個のキャパシタとを有するメモ
リセルの少なくとも１つと、前記ドレイン拡散層側から
トンネル電流によりフローティングゲートへの電子の注
入／引き抜きを行う注入／引き抜き手段とからなる不揮
発性メモリが提供される。
【００１５】また、本発明によれば、メモリセルが複数
個マトリクス状に配設され、ワードラインを不揮発性メ
モリトランジスタのコントロールゲートに、ビットライ
ンを前記トランジスタのドレイン拡散層に接続してな
り、かつ各キャパシタに所定のデータが蓄積されている
不揮発性メモリにおいて、キャパシタに蓄積されている
データが第２のデータであるときのみ、電子の注入／引
き抜き手段により、ビットラインに第２の電圧を印加し
てフローティングゲートと少なくともドレイン拡散層と
の間にトンネル電流が発生する第２の電位差を生じさせ
る一方、前記キャパシタに蓄積されているデータが第１
のデータであるときには、ビットラインにトンネル電流
の発生を阻止する第１の電圧を印加してフローティング
ゲートと少なくともドレイン拡散層との間に第２の電位
差よりも小さい第１の電位差を生じさせることにより、
前記不揮発性メモリトランジスタの閾値を制御するスト
ア動作を含む上記不揮発性メモリの動作方法が提供され
る。
【００１６】さらに、メモリセルが複数個マトリクス状
に配設され、ワードラインを不揮発性メモリトランジス
タのコントロールゲートに、ビットラインを前記トラン
ジスタのドレイン拡散層に接続してなり、かつ各キャパ
シタに所定のデータが蓄積されている不揮発性メモリに
おいて、各キャパシタに蓄積されたデータをラッチした
後、まず、前記キャパシタに蓄積されたデータにかかわ
らず、電子の注入／引き抜き手段により、フローティン
グゲートと少なくともドレイン拡散層との間にトンネル
電流が発生する電位差を生じさせて電子の注入／引き抜
きを行い、次いで、電子の注入／引き抜き手段により、
前記ラッチされたデータが第１のデータであるときの
み、ビットラインに第１の電圧を印加してフローティン
グゲートと少なくともドレイン拡散層との間にトンネル
電流が発生する第２の電位差を生じさせて電子の引き抜
き／注入を行う一方、前記ラッチされたデータが第２の
データであるときに、ビットラインにトンネル電流の発
生を阻止する第２の電圧を印加してフローティングゲー
トと少なくともドレイン拡散層との間に第２の電位差よ
りも小さい第１の電位差を生じさせることにより前記不
揮発性メモリトランジスタの閾値を制御する別のストア
動作を含む上記不揮発性メモリの動作方法が提供され
る。
【００１７】また、本発明によれば、メモリセルが複数
個マトリクス状に配設され、ワードラインを不揮発性メ
モリトランジスタのコントロールゲートに、ビットライ
ンを前記トランジスタのドレイン拡散層に接続してな
り、かつ前記各トランジスタに所定のデータが蓄積され
ている不揮発性メモリにおいて、第１のデータが蓄積さ
れた前記トランジスタの閾値と第２のデータが蓄積され
た前記トランジスタの閾値との間の電圧Ｖwlを前記ワー
ドラインに印加するとともに、ビットラインに所定の電
圧Ｖb1を印加して、オンした前記トランジスタのキャパ
シタのみに電圧Ｖb1を書き込み、さらに、前記ワードラ
インに前記電圧Ｖwlを印加し、ビットラインに前記電圧
Ｖb1と異なる電圧Ｖb2を印加するとともにビットライン
における該電圧Ｖb2の変動を検知し、検知した電圧が電
圧Ｖb2と不一致であった場合に第１のデータ、一致した
場合に第２のデータと判定してラッチした後、前記トラ
ンジスタに第２のデータが蓄積されている場合のみ、電
子の注入／引き抜き手段により、ビットラインに第１の
電圧を印加してフローティングゲートと少なくともドレ
イン拡散層との間にトンネル電流が発生する第２の電位
差を生じさせる一方、前記トランジスタの閾値が第１の
データに対応するときには、ビットラインにトンネル電
流の発生を阻止する第２の電圧を印加してフローティン
グゲートと少なくともドレイン拡散層との間に第２の電
位差よりも小さい第１の電位差を生じさせることによ
り、すべて前記不揮発性メモリトランジスタの閾値を均
一にし、前記ラッチした第１及び第２のデータをそれぞ
れキャパシタに蓄積させるリコール／初期化動作を含む
上記不揮発性メモリの動作方法が提供される。
【００１８】さらに、メモリセルが複数個マトリクス状
に配設され、ワードラインを不揮発性メモリトランジス
タのコントロールゲートに、ビットラインを前記トラン
ジスタのドレイン拡散層に接続してなり、かつ前記各ト
ランジスタに所定のデータが蓄積されている不揮発性メ
モリにおいて、第１のデータが蓄積された前記トランジ
スタの閾値と第２のデータが蓄積された前記トランジス
タの閾値との間の電圧Ｖwlを前記ワードラインに印加す
るとともに、ビットラインに所定の電圧Ｖb1を印加し
て、オンした前記トランジスタのキャパシタのみに電圧
Ｖb1を書き込み、さらに、前記ワードラインに前記電圧
Ｖwlを印加し、ビットラインに前記電圧Ｖb1と異なる電
圧Ｖb2を印加するとともにビットラインにおける該電圧
Ｖb2の変動を検知し、検知した電圧が電圧Ｖb2と不一致
であった場合に第１のデータ、一致した場合に第２のデ
ータと判定してラッチした後、まず、ラッチされたデー
タにかかわらず、電子の注入／引き抜き手段により、ビ
ットラインに第２の電圧を印加してフローティングゲー
トと少なくともドレイン拡散層との間にトンネル電流が
発生する電位差を生じさせて電子の注入／引き抜きを行
うことにより、選択されたワードラインに接続されてい
る全てのトランジスタの閾値を第１のデータが蓄積され
ているトランジスタの閾値以上にし、次いで、電子の注
入／引き抜き手段により、ビットラインに第１の電圧を
印加してフローティングゲートと少なくともドレイン拡
散層との間にトンネル電流が発生する電位差を生じさせ
て電子の引き抜き／注入を行うことにより、選択された
ワードラインに接続されている全てのトランジスタの閾
値を均一にし、前記ラッチした第１及び第２のデータを
それぞれキャパシタに蓄積させる別のリコール／初期化
動作を含む上記不揮発性メモリの動作方法が提供され
る。
【００１９】
【発明の実施の形態】本発明の不揮発性メモリは、基本
的に１個の不揮発性メモリトランジスタと１個のキャパ
シタとからなる単位メモリセルを少なくとも１つ有して
おり、このメモリセルと、不揮発性メモリトランジスタ
のドレイン拡散層側からフローティングゲートへの電子
の注入／引き抜きを行う注入／引き抜き手段（以下「注
入／引き抜き手段」と記す）とからなる。なお、単位メ
モリセルは、複数個マトリクス状に配設されていること
が好ましい。また、各メモリセルの不揮発性トランジス
タのドレイン拡散層はビットラインに、コントロールゲ
ートはワードラインに接続されている。
【００２０】不揮発性メモリトランジスタは、半導体基
板上に順次積層された第１絶縁膜、フローティングゲー
ト、第２絶縁膜及びコントロールゲート、半導体基板中
に形成されたソース／ドレイン拡散層により構成され
る。第１絶縁膜は、通常トンネル絶縁膜と称されるもの
であり、シリコン酸化膜、窒素を含有したシリコン酸化
膜等により形成することができる。膜厚は、かかるトラ
ンジスタを動作させる際の印加電圧等により適宜調整す
ることができる。フローティングゲートは、ポリシリコ
ン、シリコン窒化膜等の電荷を適当に蓄積することがで
きる材料であることが好ましく、その膜厚は特に限定さ
れるものではない。なお、本発明においては、フローテ
ィングゲートは電荷を蓄積する電荷蓄積層として機能す
るものであり、上記の他、ＳｉＮ−ＳｉＯ2 の２層構造
やＳｉＯ2 −ＳｉＮ−ＳｉＯ2 の３層構造のようにトラ
ップの多い層を用いてもよい。第２絶縁膜は、フローテ
ィングゲートと後述のコントロールゲートとの間に形成
されるものであり、第１絶縁膜と同様の材料で形成する
ことができる。コントロールゲートは、通常電極材料と
して使用できるものであれば特に限定されるものではな
く、ポリシリコン、シリサイド、ポリサイド、各種金属
等により、任意の膜厚で形成することができ、フローテ
ィングゲートへの電子の注入を制御できるように、フロ
ーティングゲートの全面又は一部を被覆するように形成
することが好ましい。ソース／ドレイン拡散層は、Ｐ型
又はＮ型の不純物を含有してなる。ソース／ドレイン拡
散層は、その製造工程の容易さから対称かつ同一の不純
物濃度で形成されることが好ましいが、後述する注入／
引き抜き手段により、不揮発性メモリトランジスタのド
レイン拡散層側からフローティングゲートへの電子の注
入／引き抜きを容易ならしめるために、ソース拡散層側
よりもドレイン拡散層側の不純物濃度を高くするか、ソ
ース拡散層とドレイン拡散層との位置をフローティング
ゲートに対して非対称に形成してもよい。
【００２１】また、不揮発性メモリセルトランジスタに
おいては、注入／引き抜き手段により、不揮発性メモリ
トランジスタのドレイン拡散層側からフローティングゲ
ートへの電子の注入／引き抜きを容易ならしめるため
に、第１絶縁膜を、ソース拡散層側よりもドレイン拡散
層側の方が薄い膜厚を有するような、膜厚が不均一とな
るように形成してもよい。なお、本発明における不揮発
性メモリトランジスタは、Ｎ型又はＰ型のいずれのタイ
プのトランジスタにおいても実現することができる。
【００２２】キャパシタは、キャパシタ絶縁膜が２つの
電極、例えば蓄積電極とプレート電極とに挟持されて構
成されている。キャパシタ絶縁膜としては、特に限定さ
れるものではなく、例えばシリコン酸化膜、シリコン窒
化膜又はそれらの積層膜等を任意の膜厚で形成すること
ができる。蓄積電極としては、上述したように、通常電
極として使用される材料であれば特に限定されるもので
はなく、任意の膜厚で形成することができる。なお、こ
の蓄積電極は、不揮発性メモリトランジスタのソース拡
散層と電気的に接続されているものであるが、半導体基
板内に形成された拡散層としてソース拡散層と共有して
形成してもよい。プレート電極は、蓄積電極と同様の材
料、任意の膜厚で形成することができる。なお、このプ
レート電極は、個々のメモリセルに対応して形成しても
よいが、隣接する複数個のメモリセルのプレート電極と
共有して形成することが好ましい。
【００２３】本発明の注入／引き抜き手段を備えた不揮
発性メモリは、例えば、図１７に示したようなメモリ・
システムにより実現できる。つまり、本発明のメモリセ
ルアレイ５０と、ビットラインデコーダ、プリチャー
ジ、センス増幅器及びラッチ回路５１と、マルチプレク
サ５２と、ワードラインデコーダ及びドライバ回路５３
と、タイミング回路５４等とにより構成することができ
る。これらビットラインデコーダ、プリチャージ、セン
ス増幅器及びラッチ回路５１と、マルチプレクサ５２
と、ワードラインデコーダ及びドライバ回路５３と、タ
イミング回路５４はすべて周知の回路を用いることがで
きる。メモリセルアレイ５０におけるコントロールゲー
トが接続されている各ワードラインＷＬは、ワードライ
ンデコーダ及びドライバ回路５３に接続されており、各
ビットラインＢＬはビットラインデコーダ、プリチャー
ジ、センス増幅器及びラッチ回路５１に接続されてい
る。また、メモリセルアレイ５０内の特定のメモリセル
を選択するために、マルチプレクサ５２がビットライン
デコーダ５１及びワードラインデコーダ５３に接続され
ている。なお、データはマルチプレクサ５２を介して入
出力される。また、本発明に従って動作するとともに、
停止信号５５が入力されるタイミング回路５４が、マル
チプレクサ５２、ビットラインデコーダ５１及びワード
ラインデコーダ５３に接続されている。
【００２４】フローティングゲートへの電子の注入／引
き抜きをドレイン拡散層側から行うとは、かかる電子の
注入／引き抜きを、少なくともドレイン拡散層とフロー
ティングゲートとの間で行われればよいことを意味して
いる。例えば、不揮発性メモリトランジスタがオンの状
態ではフローティングゲート直下の半導体基板表面にチ
ャネルが形成することとなるため、このチャネルからも
フローティングゲートへの電子の注入／引き抜きが行わ
れることとなる。従って、ドレイン拡散層とチャネルの
一部又は全領域、あるいはドレイン拡散層からソース拡
散層にわたる表面全領域からのフローティングゲートへ
の電子の注入／引き抜きをも含まれることとなる。
【００２５】本発明の不揮発性メモリは、周知のトラン
ジスタ製造方法を、適当に変更することによって製造す
ることができる。つまり、所望の薄膜形成技術、薄膜の
加工技術、拡散層形成技術、配線形成技術等を組み合わ
せることにより、本発明の不揮発性メモリの製造が実現
される。
【００２６】上記不揮発性メモリは、例えば図３のフロ
ーチャートに示したように、ＤＲＡＭ動作、ストア動作
及びリコール／初期化動作の主な動作によって、常時デ
ータを高速で書き換えることができるとともに、書き換
えたデータを長時間保持することができる半導体装置と
して機能するものである。これらの動作については、以
下の実施例において詳細に説明するが、ビットライン、
ワードライン、プレート電極等に印加する電圧は、特に
限定されるものではなく、例えば、本発明の不揮発性メ
モリをＤＲＡＭとして機能させる際、このＤＲＡＭ動作
に対応させて適当な値を例示しているものであり、各素
子の機能、ＤＲＡＭ動作の最適化、電源電圧等種々のパ
ラメータによって適宜調節することができる。なお、ス
トア動作及びリコール／初期化動作についても、適宜調
節することができる。
【００２７】本発明の不揮発性メモリのストア動作にお
いては、電源をオフすると判断した場合、停電を検出し
た場合あるいは急激な電源電圧の変動等を検出した場合
等に、キャパシタに蓄積されていたデータを、不揮発性
メモリトランジスタに記憶させるものである。
【００２８】このストア動作には２種類あり、一方のス
トア動作では、キャパシタに蓄積されているデータを判
定した後、キャパシタに蓄積されている第１のデータ
（例えば“０”）又は第２のデータ（例えば“１”）に
応じて、注入手段を用いて、ワードラインとドレイン拡
散層との間に第１の電位差を生じさせるか、あるいはワ
ードラインとドレイン拡散層との間に第１の電位差より
も小さい第２の電位差を生じさせることによって、前記
不揮発性メモリトランジスタの閾値を変化させる。ここ
で、第１の電位差は、ゲートとドレイン拡散層との間で
トンネル電流が生じる電位差であり、第２の電位差は、
トンネル電流が生じない電位差である。ただし、第１及
び第２の電位差は、トンネル酸化膜厚、ドレイン拡散層
の不純物濃度を変化させることにより適宜調整すること
ができる。また、ワードラインには１２Ｖの電圧が印加
されるが、これにより、不揮発性メモリトランジスタは
オン状態となり、フローティングゲートとドレイン拡散
層との間だけでなく、フローティングゲートと基板全体
との間でトンネル電流による電子の注入が生じる。な
お、上述のストア動作は、フローティングゲートへの電
子の注入により行っているが、フローティングゲートか
らの電子の引き抜きにより行うこともできる。この場
合、ワードラインには−８Ｖ、ビットラインには４Ｖを
印加するが、これにより、不揮発性メモリトランジスタ
はオフ状態となり、フローティングゲートとドレイン拡
散層との間でのみトンネル電流による電子の引き抜きが
生じる。
【００２９】また、他方のストア動作では、キャパシタ
に蓄積されたデータをラッチして、第１のデータ及び第
２のデータにかかわらず、注入（引き抜き）手段を用い
て、選択されたワードラインとドレイン拡散層との間に
トンネル電流を生じさせる。次に、ラッチされたデータ
に応じて引き抜き（注入）手段により引き抜く（注入す
る）ことによって、不揮発性メモリトランジスタの閾値
を変化させる。
【００３０】本発明の不揮発性メモリのリコール／初期
化動作においては、電源がオンされた場合等に、不揮発
性メモリトランジスタのフローティングゲートに蓄えら
れている電荷をキャパシタに転送する動作であり、その
ために、書き込み、読み出し（判定）、ラッチ、初期化
及び転送等の一連の動作を行う。
【００３１】まず、フローティングゲートに蓄積されて
いる第１のデータ（例えば“０”）又は第２のデータ
（例えば“１”）に応じて異なる閾値の差異を利用し
て、これらデータの書き込み、読み出し（判定）を行
う。この際、ビットラインに印加する電圧Ｖb1及びＶb2
は、ＤＲＡＭ動作のデータ“０”及び“１”の書き込み
に使用される電圧と同じ電圧を選択することができる。
次いで、読み出された（判定された）データを周知の方
法でラッチし、ラッチ回路に格納した後、データに応じ
て引き抜き手段を用いて、電子を引き抜くことにより不
揮発性メモリトランジスタの閾値を均一とし（初期
化）、ラッチされたデータをキャパシタに転送し、再び
書き込む。ここで、ワードラインには−８Ｖが印加され
るが、これにより、不揮発性メモリトランジスタはオフ
状態となり、フローティングゲートとドレイン拡散層と
の間でのみトンネル電流による電子の引き抜きが生じ
る。
【００３２】また、ラッチ回路に格納した後、選択され
たワードラインの全ての不揮発性メモリトランジスタに
ついて、電子の注入手段により注入を行い、その後、引
き抜き手段を用いて電子を引き抜くことにより、不揮発
性メモリトランジスタの閾値を均一にしてもよい。ここ
でいう電子の注入手段及び引き抜き手段は、判定された
データにかかわらず、注入及び引き抜きを行う。なお、
上述のリコール／初期化動作は、フローティングゲート
からの電子の引き抜きにより行っているが、フローティ
ングゲートへの電子の注入により行ってもよい。この場
合、ワードラインには１２Ｖ、ビットラインには０Ｖが
印加されるので、不揮発性メモリトランジスタは、オン
状態となり、フローティングゲートとドレイン拡散層と
の間だけでなく、フローティングゲートと基板全体との
間でトンネル電流による電子の注入が生じる。
【００３３】以下に、不揮発性メモリの実施例を図面に
基づいて説明する。本発明の不揮発性メモリを使用した
オープンビット方式のメモリセルアレイを図１に示す。
また、その１セルの等価回路図を図２に示す。本発明の
不揮発性メモリは、図１に示したように、複数のメモリ
セルがマトリクス状に配設されてなる。なお、図１にお
いて、（ａ）はメモリセルアレイの平面図、（ｂ）は
（ａ）のＡ−Ａ′線断面図、（ｃ）は（ａ）のＢ−Ｂ′
線断面図を示す。
【００３４】各メモリセルは１個の不揮発性メモリトラ
ンジスタ（兼ＤＲＡＭの転送／選択用トランジスタ、以
下「ＭＴ」と記す）と１個のキャパシタＣとで構成さ
れ、それぞれロコス酸化膜２で分離されている。ＭＴ
は、半導体基板１上に第１絶縁膜であるトンネル絶縁膜
３を介して形成されたフローティングゲート４、フロー
ティングゲート４上に第２絶縁膜としてＯＮＯ膜５を介
して形成されたコントロールゲート（兼ＤＲＡＭのゲー
ト電極）６からなる。コントロールゲート６はワードラ
インに接続されている。また、ソース拡散層７はセル単
位でロコス酸化膜２によって囲まれ、フローティング状
態になっている。ドレイン拡散層１３は開口窓１５を介
してビットライン１４に接続されている。
【００３５】キャパシタＣは、コントロールゲート６の
上方に絶縁膜８を介して形成されたポリシリコンからな
る蓄積電極１０と、ＯＮＯ膜からなる絶縁膜１１と、プ
レート電極１２とを順次積層したスタック構造で形成さ
れている。蓄積電極１０は、その一端が開口窓９を介し
てＭＴのソース拡散層７とオーミック接続され、その他
端はコントロールゲート６の上方まで延びている。な
お、プレート電極１２は複数のメモリセル（図１では４
つのメモリセル）に共通の電極として形成されている。
図１にはオープンビット方式のメモリセルアレイを示し
たが、本発明においては、図３に示したフォールデッド
ビット方式のメモリセルアレイを適用してもよい。図３
においては、図１と同一の符号を付している。また、上
記においてフローティングゲートは、電荷を蓄積する電
荷蓄積層として機能するものであり、ポリシリコンの
他、ＳｉＮ−ＳｉＯ2 の２層構造やＳｉＯ2 −ＳｉＮ−
ＳｉＯ2 の３層構造のようにトラップの多い層を用いて
もよい。
【００３６】このような不揮発性メモリは、例えば図４
のフローチャートに示したように動作する。まず、Ｄ
ＲＡＭ動作を行う。このＤＲＡＭ動作は、従来のＤＲＡ
Ｍと同様に行うことができる。例えば、図５（ａ）及び
（ｂ）に示す等価回路を用い、表１に示す電圧を印加す
ることによって行うことができる。
【００３７】
【表１】
【００３８】書込みは、書き込みたいセルのワードライ
ンに５Ｖを印加し、データ“０”を書き込む場合ビット
ラインに０Ｖを印加し、データ“１”を書き込む場合ビ
ットラインに３Ｖを印加することにより、キャパシタに
電荷を蓄積させる。このときプレート電極（ＣＰ）はＶ
CC／２Ｖとする。また、選択されなかったメモリセルの
ワードラインには０Ｖが印加されるのでオフ状態とな
り、データの書き込みは行われない（図５（ａ）参
照）。
【００３９】読み出しは、まずビットラインをＶCC／２
（ＶCCが３Ｖのときは１．５Ｖ）にプリチャージし、選
択されたメモリセルのワードラインを書込みと同様に５
Ｖを印加してオン状態にする。このときキャパシタに蓄
積されている電荷によりビットラインの電位が変動し、
変動したビットラインの電位と基準電位（ＶCC／２）と
を比較することにより、データの読み出しを行う（図５
（ｂ）参照）。ここで、読み出し時のオープンビットア
レイ及びフォールデッドアレイの等価回路を図６（ａ）
及び（ｂ）にそれぞれ示す。
【００４０】次に、電源オフの動作に移行するか否かを
判断し、電源をオフすると判断した場合、ストア動作
が行われる。このストア動作とは、上述のＤＲＡＭ動作
で書き込まれたデータ（キャパシタに蓄えられている電
荷）をＭＴのフローティングゲートに転送して記憶させ
る動作である。ストア動作には２種類あり、一方のスト
ア動作については、図７に示す等価回路を用い、表２に
示す電圧を印加することによって行う。
【００４１】
【表２】
【００４２】まず、通常のＤＲＡＭ動作の読み出しと同
様にビットラインの電位の変動を検知することにより、
キャパシタに蓄積されているデータが“０”（電荷が蓄
積されていない状態）であるか、“１”（電荷が蓄積さ
れている状態）であるかを判定する。なお、この際の判
定は、周知の技法によって行う。
【００４３】次いで、データが“０”と判定されたビッ
トラインには４Ｖを印加し、データが“１”と判定され
たビットラインには０Ｖを印加する。このとき選択され
たワードラインには１２Ｖが印加さているので、データ
“１”と判定された場合には、ワードライン−ビットラ
イン間に１２Ｖの電位差が生じ、ＦＮトンネルにより電
子がドレイン側からＭＴのフローティングゲートに注入
され、ＭＴの閾値が上がる。ここで、閾値が所定の値
（例えば５．５Ｖ）に達するまで、電子の注入を繰り返
す。なお、５．５Ｖに達したか否かの判定は、ワードラ
インに５．５Ｖを印加してＭＴがオン状態であれば、再
度電子の注入を行う。この５．５ＶをＨＶthとする。一
方、データ“０”と判定された場合には、ワードライン
−ビットライン間には８Ｖの電位差しか生じないため、
ＭＴのフローティングゲートには電子が注入されない。
また、非選択のワードラインには０Ｖが印加されている
ため、同様にフローティングゲートに電子が注入され
ず、ＭＴの閾値は低いまま、例えば１〜２Ｖ程度（ＬＶ
th）のままである。
【００４４】また、他方のストア動作を図８〜図１０に
示す等価回路を用いて説明する。まず、通常ＤＲＡＭ動
作の読み出しを行い、読み出したデータをレジスタ（ラ
ッチ回路）に記憶させる（図８）。なお、図８のレジス
タは、メモリセルと同一の構造であるが、インバータを
２つだき合わせて周知のラッチ回路であってもよい。次
に、選択されたワードラインに１２Ｖ、全てのビットラ
インに０Ｖを印加することにより、ワードラインに接続
された全てのＭＴについて電子の注入を行う（図９）。
【００４５】続いて、ラッチされたデータが“０”であ
る場合には、ビットラインに４Ｖを印加し、“１”であ
る場合には、ビットラインに０Ｖを印加する。このこと
により、ラッチされたデータが“０”である場合のみ電
子の引き抜きが行われる（図１０）。このとき、選択さ
れたワードラインには−８Ｖ、選択されていないワード
ラインには０Ｖを印加する。プレート電極にはＶCC／２
Ｖが印加されている。
【００４６】なお、まだストアされていないメモリセル
について、周知の技術によりリフレッシュを行う（この
動作をバースト・リフレッシュという）。また、上記ス
トア動作が終了した後、電源オフの状態に移行させる。
【００４７】再び電源がオンされた場合、リコール／
初期化動作を行う。このリコール／初期化動作は、ＭＴ
のフローティングゲートに蓄えられている電荷をキャパ
シタに転送する動作であり、そのために、書き込み、読
み出し（判定）、ラッチ、初期化及び転送の一連の動作
を行う（図１１〜図１６参照）。
【００４８】まず、書き込みは、例えば、図１１に示す
等価回路を用い、表３に示す電圧を印加することによっ
て行うことができる。つまり、ワードラインにＨＶth＞
Ｖwl≧ＬＶthなる電位Ｖwlを印加し、すべてのビットラ
インに所定の電位、例えば０Ｖを印加する。これによ
り、閾値がＨＶthのＭＴはオフとなり、閾値がＬＶthの
ＭＴはオンとなる。このため、ＭＴがオンしたメモリセ
ルのキャパシタにのみ０Ｖの電位が書き込まれる（図１
１参照）。
【００４９】
【表３】
【００５０】次いで、表３に示したように、すべてのビ
ットラインに書き込み時の電圧と異なる電圧、例えば
１．５Ｖを印加し、ワードラインにＨＶth＞Ｖwl≧ＬＶ
thなる電位Ｖwlを印加することによって、ビットライン
の電位を読み出す。この際、先の書き込みで、キャパシ
タに０Ｖが書き込まれたメモリセル（ＭＴがオンしたメ
モリセル）のビットラインは、１．５Ｖから０Ｖに電位
が低下する。一方、キャパシタに０Ｖが書き込まれなか
ったメモリセル（ＭＴがオフであったメモリセル）のビ
ットラインは、電位が低下せず１．５Ｖのままである。
ここで、書き込み時のビットラインの電位と読み出し時
のビットラインの電位とが０Ｖと一致した場合、すなわ
ちＭＴがオン状態の場合にはＤＲＡＭデータが“０”、
書き込み時のビットラインの電位と読み出し時のビット
ラインの電位とが一致しなかった場合、すなわちＭＴが
オフ状態の場合にはＤＲＡＭデータが“１”と定義し
て、各メモリセルのデータが“１”又は“０”のいずれ
であるかを判定する。なお、ＤＲＡＭデータが“１”と
判定されたメモリセルのフローティングゲートには電子
が注入されておらず、“０”と判定されたメモリセルの
フローティングゲートには電子が注入されている（図１
２）。
【００５１】続いて、判定されたデータをラッチする。
この際のラッチは、周知の技法によって各ビットライン
の電圧が読み取られ、ラッチ回路に格納することによっ
て行われる（図１３）。
【００５２】次に、ＭＴのフローティングゲートに蓄積
された電子を消去して、すべてのＭＴの閾値を１〜２Ｖ
と均一にする（初期化）。この方法は２種類あり、一方
の方法としては、図１４に示す等価回路を用い、表４に
示す電圧を印加することによって行うことができる。
【００５３】
【表４】
【００５４】ＭＴのフローティングゲートに電子が蓄積
されている場合（閾値がＨＶthである場合）、ビットラ
インに４Ｖを印加し、ＭＴのフローティングゲートに電
子が蓄積されていない場合（閾値がＬＶthである場
合）、ビットラインに０Ｖを印加する。この際、選択さ
れたワードラインには−８Ｖの高い負電圧が印加されて
いるので、フローティングゲートに電子が蓄積されてい
る場合には、ワードライン−ビットライン間に１２Ｖの
電位差が生じ、ＦＮトンネルにより電子がＭＴのフロー
ティングゲートからドレイン側に引き抜かれ、よってＭ
Ｔの閾値が、例えば１〜２Ｖ程度（ＬＶth）に低下す
る。ここで、閾値が所定の値（例えば２Ｖ）に低下する
まで電子の引き抜きを繰り返す。なお、２Ｖに低下した
か否かの判定は、ワードラインに２Ｖを印加してＭＴが
オフ状態であれば電子の引き抜きを行う。一方、フロー
ティングゲートに電子が蓄積されていない場合には、ワ
ードライン−ビットライン間には８Ｖの電位差しか生じ
ないため、ＭＴのフローティングゲートからは電子が引
き抜かれず、ＭＴの閾値は、１〜２Ｖ程度（ＬＶth）と
低いままである。これにより、すべてのＭＴの閾値が１
〜２Ｖと均一となる。
【００５５】また、他方の方法を図１５（ａ）及び
（ｂ）に示す等価回路を用いて説明する。まず、選択さ
れたワードラインに１２Ｖ、ラッチされたデータに依存
せず全てのビットラインに０Ｖを印加して、選択された
ワードラインに接続されているＭＴのフローティングゲ
ートに電子を注入する（図１５（ａ））。ここで、フロ
ーティングゲートに蓄積される電荷量はワードラインと
ビットラインとの電位差によって決まるので、既に電子
が注入されているＭＴと電子が注入されていないＭＴの
フローティングゲートの電荷が同程度となるまで注入を
行う。その結果、同程度の閾値となる。
【００５６】次に、選択されたワードラインに−８Ｖ、
全てのビットラインに４Ｖを印加して、選択されたワー
ドラインに接続されているＭＴのフローティングゲート
から電子を引き抜くことによって、全てのＭＴの閾値を
１〜２Ｖと均一にする（図１５（ｂ））。この方法によ
れば、ラッチされたデータに応じてビットラインの電圧
を印加しないので、ビットラインに印加する電圧の制御
が容易となる。
【００５７】最後に、先にラッチされたデータに基づい
て、キャパシタに“１”又は“０”のいずれかのデータ
を書き込む。これにより、ＭＴのフローティングゲート
に蓄えられていた電荷をキャパシタに転送することがで
きる。なお、この際のキャパシタへのデータの書き込み
は、上述のＤＲＡＭ動作における書き込みと同様の方法
で行うことができる（図１６）。なお、リコール／初期
化動作が行われたメモリセルについては、周知の技術に
よりバースト・リフレッシュを行う。
【００５８】
【発明の効果】本発明の不揮発性メモリ及びその動作方
法によれば、１個の不揮発性メモリトランジスタ、１個
のキャパシタ及び電子の注入／引き抜き手段とからなる
ため、常時データを高速で書き換えることができるとと
もに、書き換えたデータを長時間保持することができる
ＥＥＰＲＯＭとＤＲＡＭとの両方の機能を有する不揮発
性メモリを得ることができる。また、１メモリ内の素子
数及びその占有面積を、従来のＤＲＡＭセルと同一とす
ることができ、高集積化を実現することができる。さら
に、不揮発性メモリを構成するフローティングゲートへ
の電子の注入／引き抜きがキャパシタと接続されていな
いドレイン拡散層側から行われるため、コントロールゲ
ート−ドレイン拡散層間の電位差を安定的に生じさせる
ことができ、不揮発性メモリトランジスタへの書き込み
特性を向上させることもできる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリの一実施例を示す平面
図、要部の概略縦及び横断面図である。
【図２】図１に示す不揮発性メモリの等価回路図であ
る。
【図３】本発明の不揮発性メモリの別の実施例を示す平
面図、要部の概略縦及び横断面図である。
【図４】本発明の不揮発性メモリの動作の実施例を示す
フローチャートである。
【図５】本発明の不揮発性メモリにおけるＤＲＡＭ動作
を説明するための等価回路図である。
【図６】本発明の不揮発性メモリを使用した読み出し時
のオープンビットアレイ及びフォールデッドアレイの等
価回路図である。
【図７】本発明の不揮発性メモリにおける一方のストア
動作を説明するための等価回路図である。
【図８】本発明の不揮発性メモリにおける他方のストア
動作の一状態を説明するための等価回路図である。
【図９】本発明の不揮発性メモリにおける他方のストア
動作の一状態を説明するための等価回路図である。
【図１０】本発明の不揮発性メモリにおける他方のスト
ア動作の一状態を説明するための等価回路図である。
【図１１】本発明の不揮発性メモリにおけるリコール／
初期化動作における書き込みを説明するための等価回路
図である。
【図１２】本発明の不揮発性メモリにおけるリコール／
初期化動作における読み出し（判定）を説明するための
等価回路図である。
【図１３】本発明の不揮発性メモリにおけるリコール／
初期化動作におけるラッチを説明するための等価回路図
である。
【図１４】本発明の不揮発性メモリにおけるリコール／
初期化動作における一方の初期化を説明するための等価
回路図である。
【図１５】本発明の不揮発性メモリにおけるリコール／
初期化動作における他方の初期化を説明するための等価
回路図である。
【図１６】本発明の不揮発性メモリにおけるリコール／
初期化動作における転送を説明するための等価回路図で
ある。
【図１７】本発明の不揮発性メモリにおいて電子の注入
／引き抜き手段を含めたメモリシステムを説明するため
の概略図である。
【図１８】従来のＮＶＲＡＭセルの一例を示す等価回路
図である。
【図１９】図１８のＮＶＲＡＭセルの概略断面図であ
る。
【図２０】従来のＮＶＲＡＭセルの別の例を示す等価回
路図である。
【図２１】図２０のＮＶＲＡＭセルの概略断面図であ
る。
【図２２】従来のＮＶＲＡＭセルのさらに別の例を示す
等価回路図である。
【図２３】図２２のＮＶＲＡＭセルの概略断面図であ
る。
【符号の説明】
１ 半導体基板 ２ ロコス酸化膜 ３ トンネル絶縁膜（第１絶縁膜） ４ フローティングゲート ５ ＯＮＯ膜（第２絶縁膜） ６ コントロールゲート ７ ソース拡散層 ８ 絶縁膜 ９、１５ 開口窓 １０ 蓄積電極 １１ キャパシタ絶縁膜 １２ プレート電極 １３ ドレイン拡散層 １４ ビットライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に順次積層された第１絶縁
    膜、フローティングゲート、第２絶縁膜及びコントロー
    ルゲート、前記半導体基板中に形成されたソース／ドレ
    イン拡散層により構成される１個の不揮発性メモリトラ
    ンジスタと、２つの電極に挟持されたキャパシタ絶縁膜
    から構成され、前記一方の電極が前記不揮発性メモリト
    ランジスタのソース拡散層と接続されている１個のキャ
    パシタとを有するメモリセルの少なくとも１つと、 前記ドレイン拡散層側からトンネル電流によりフローテ
    ィングゲートへの電子の注入／引き抜きを行う注入／引
    き抜き手段とからなることを特徴とする不揮発性メモ
    リ。
  2. 【請求項２】 第１絶縁膜が、ソース拡散層側よりもド
    レイン拡散層側の方が薄い膜厚を有している請求項１記
    載の不揮発性メモリ。
  3. 【請求項３】 第１絶縁膜が、均一の膜厚を有している
    請求項１記載の不揮発性メモリ。
  4. 【請求項４】 注入／引き抜き手段が、書き込み時にフ
    ローティングゲートへの電子の注入を行い、かつイレー
    ス時にフローティングゲートから電子の引き抜きを行う
    手段である請求項１記載の不揮発性メモリ。
  5. 【請求項５】 注入／引き抜き手段が、書き込み時にフ
    ローティングゲートから電子の引き抜きを行い、かつイ
    レース時にフローティングゲートへの電子の注入を行う
    手段である請求項１記載の不揮発性メモリ。
  6. 【請求項６】 メモリセルと同一構造のレジスタをさら
    に備える請求項１記載の不揮発性メモリ。
  7. 【請求項７】 メモリセルが複数個マトリクス状に配設
    され、ワードラインを不揮発性メモリトランジスタのコ
    ントロールゲートに、ビットラインを前記トランジスタ
    のドレイン拡散層に接続してなり、かつ各キャパシタに
    所定のデータが蓄積されている不揮発性メモリにおい
    て、 キャパシタに蓄積されているデータが第２のデータであ
    るときのみ、電子の注入／引き抜き手段により、ビット
    ラインに第２の電圧を印加してフローティングゲートと
    少なくともドレイン拡散層との間にトンネル電流が発生
    する第２の電位差を生じさせる一方、前記キャパシタに
    蓄積されているデータが第１のデータであるときには、
    ビットラインにトンネル電流の発生を阻止する第１の電
    圧を印加してフローティングゲートと少なくともドレイ
    ン拡散層との間に第２の電位差よりも小さい第１の電位
    差を生じさせることにより、前記不揮発性メモリトラン
    ジスタの閾値を制御するストア動作を含むことを特徴と
    する請求項１〜６に記載の不揮発性メモリの動作方法。
  8. 【請求項８】 メモリセルが複数個マトリクス状に配設
    され、ワードラインを不揮発性メモリトランジスタのコ
    ントロールゲートに、ビットラインを前記トランジスタ
    のドレイン拡散層に接続してなり、かつ各キャパシタに
    所定のデータが蓄積されている不揮発性メモリにおい
    て、 各キャパシタに蓄積されたデータをラッチした後、ま
    ず、前記キャパシタに蓄積されたデータにかかわらず、
    電子の注入／引き抜き手段により、フローティングゲー
    トと少なくともドレイン拡散層との間にトンネル電流が
    発生する電位差を生じさせて電子の注入／引き抜きを行
    い、 次いで、電子の注入／引き抜き手段により、前記ラッチ
    されたデータが第１のデータであるときのみ、ビットラ
    インに第１の電圧を印加してフローティングゲートと少
    なくともドレイン拡散層との間にトンネル電流が発生す
    る第２の電位差を生じさせて電子の引き抜き／注入を行
    う一方、前記ラッチされたデータが第２のデータである
    ときに、ビットラインにトンネル電流の発生を阻止する
    第２の電圧を印加してフローティングゲートと少なくと
    もドレイン拡散層との間に第２の電位差よりも小さい第
    １の電位差を生じさせることにより前記不揮発性メモリ
    トランジスタの閾値を制御するストア動作を含むことを
    特徴とする請求項１〜６に記載の不揮発性メモリの動作
    方法。
  9. 【請求項９】 メモリセルが複数個マトリクス状に配設
    され、ワードラインを不揮発性メモリトランジスタのコ
    ントロールゲートに、ビットラインを前記トランジスタ
    のドレイン拡散層に接続してなり、かつ前記各トランジ
    スタに所定のデータが蓄積されている不揮発性メモリに
    おいて、 第１のデータが蓄積された前記トランジスタの閾値と第
    ２のデータが蓄積された前記トランジスタの閾値との間
    の電圧Ｖwlを前記ワードラインに印加するとともに、ビ
    ットラインに所定の電圧Ｖb1を印加して、オンした前記
    トランジスタのキャパシタのみに電圧Ｖb1を書き込み、 さらに、前記ワードラインに前記電圧Ｖwlを印加し、ビ
    ットラインに前記電圧Ｖb1と異なる電圧Ｖb2を印加する
    とともにビットラインにおける該電圧Ｖb2の変動を検知
    し、検知した電圧が電圧Ｖb2と不一致であった場合に第
    １のデータ、一致した場合に第２のデータと判定してラ
    ッチした後、 前記トランジスタに第２のデータが蓄積されている場合
    のみ、電子の注入／引き抜き手段により、ビットライン
    に第１の電圧を印加してフローティングゲートと少なく
    ともドレイン拡散層との間にトンネル電流が発生する第
    ２の電位差を生じさせる一方、前記トランジスタの閾値
    が第１のデータに対応するときには、ビットラインにト
    ンネル電流の発生を阻止する第２の電圧を印加してフロ
    ーティングゲートと少なくともドレイン拡散層との間に
    第２の電位差よりも小さい第１の電位差を生じさせるこ
    とにより、すべて前記不揮発性メモリトランジスタの閾
    値を均一にし、 前記ラッチした第１及び第２のデータをそれぞれキャパ
    シタに蓄積させるリコール／初期化動作を含むことを特
    徴とする請求項１〜６に記載の不揮発性メモリの動作方
    法。
  10. 【請求項１０】 メモリセルが複数個マトリクス状に配
    設され、ワードラインを不揮発性メモリトランジスタの
    コントロールゲートに、ビットラインを前記トランジス
    タのドレイン拡散層に接続してなり、かつ前記各トラン
    ジスタに所定のデータが蓄積されている不揮発性メモリ
    において、 第１のデータが蓄積された前記トランジスタの閾値と第
    ２のデータが蓄積された前記トランジスタの閾値との間
    の電圧Ｖwlを前記ワードラインに印加するとともに、ビ
    ットラインに所定の電圧Ｖb1を印加して、オンした前記
    トランジスタのキャパシタのみに電圧Ｖb1を書き込み、 さらに、前記ワードラインに前記電圧Ｖwlを印加し、ビ
    ットラインに前記電圧Ｖb1と異なる電圧Ｖb2を印加する
    とともにビットラインにおける該電圧Ｖb2の変動を検知
    し、検知した電圧が電圧Ｖb2と不一致であった場合に第
    １のデータ、一致した場合に第２のデータと判定してラ
    ッチした後、 まず、ラッチされたデータにかかわらず、電子の注入／
    引き抜き手段により、ビットラインに第２の電圧を印加
    してフローティングゲートと少なくともドレイン拡散層
    との間にトンネル電流が発生する電位差を生じさせて電
    子の注入／引き抜きを行うことにより、選択されたワー
    ドラインに接続されている全てのトランジスタの閾値を
    第１のデータが蓄積されているトランジスタの閾値以上
    にし、 次いで、電子の注入／引き抜き手段により、ビットライ
    ンに第１の電圧を印加してフローティングゲートと少な
    くともドレイン拡散層との間にトンネル電流が発生する
    電位差を生じさせて電子の引き抜き／注入を行うことに
    より、選択されたワードラインに接続されている全ての
    トランジスタの閾値を均一にし、 前記ラッチした第１及び第２のデータをそれぞれキャパ
    シタに蓄積させるリコール／初期化動作を含むことを特
    徴とする請求項１〜６に記載の不揮発性メモリの動作方
    法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005071563A (ja) * 2003-08-22 2005-03-17 Hynix Semiconductor Inc 不揮発性ダイナミックランダムアクセスメモリの駆動回路及び駆動方法
JP2005196936A (ja) * 2003-12-30 2005-07-21 Hynix Semiconductor Inc 不揮発性ｄｒａｍの駆動回路及びその駆動方法
JP2005277367A (ja) * 2004-03-22 2005-10-06 Hynix Semiconductor Inc 電荷トラップを有するゲート誘電体を含む揮発性メモリセルトランジスタ及びその製造方法
JP2006041510A (ja) * 2004-07-29 2006-02-09 Hynix Semiconductor Inc 半導体素子のｄｒａｍ及びその製造方法
JP2009217932A (ja) * 2003-08-22 2009-09-24 Hynix Semiconductor Inc 不揮発性ダイナミックランダムアクセスメモリの駆動方法
JP2010238361A (ja) * 2003-12-30 2010-10-21 Hynix Semiconductor Inc 不揮発性ｄｒａｍの駆動回路及びその駆動方法
US7982256B2 (en) 2006-08-23 2011-07-19 Samsung Electronics Co., Ltd. Semiconductor memory device having DRAM cell mode and non-volatile memory cell mode and operation method thereof

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141248A (en) * 1999-07-29 2000-10-31 Micron Technology, Inc. DRAM and SRAM memory cells with repressed memory
US6873144B2 (en) * 2000-04-07 2005-03-29 Landis+Gyr Inc. Electronic meter having random access memory with passive nonvolatility
US7068544B2 (en) 2001-08-30 2006-06-27 Micron Technology, Inc. Flash memory with low tunnel barrier interpoly insulators
US6754108B2 (en) 2001-08-30 2004-06-22 Micron Technology, Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US6778441B2 (en) * 2001-08-30 2004-08-17 Micron Technology, Inc. Integrated circuit memory device and method
US7042043B2 (en) * 2001-08-30 2006-05-09 Micron Technology, Inc. Programmable array logic or memory devices with asymmetrical tunnel barriers
US6963103B2 (en) * 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7087954B2 (en) 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US7476925B2 (en) 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7075829B2 (en) * 2001-08-30 2006-07-11 Micron Technology, Inc. Programmable memory address and decode circuits with low tunnel barrier interpoly insulators
US7132711B2 (en) 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US6791883B2 (en) * 2002-06-24 2004-09-14 Freescale Semiconductor, Inc. Program and erase in a thin film storage non-volatile memory
US6944042B2 (en) * 2002-12-31 2005-09-13 Texas Instruments Incorporated Multiple bit memory cells and methods for reading non-volatile data
KR100719178B1 (ko) * 2003-08-29 2007-05-17 주식회사 하이닉스반도체 비휘발성 디램의 구동방법
US7021900B2 (en) * 2003-10-08 2006-04-04 Prueitt Melvin L Vapor-powered kinetic pump
US6952366B2 (en) * 2004-02-10 2005-10-04 Micron Technology, Inc. NROM flash memory cell with integrated DRAM
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US8391078B2 (en) * 2008-02-12 2013-03-05 Chip Memory Technology, Inc. Method and apparatus of operating a non-volatile DRAM
US7898857B2 (en) * 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
US8325542B2 (en) * 2008-08-25 2012-12-04 Halo Lsi Inc. Complementary reference method for high reliability trap-type non-volatile memory
US9214465B2 (en) * 2012-07-24 2015-12-15 Flashsilicon Incorporation Structures and operational methods of non-volatile dynamic random access memory devices
CN103794609B (zh) * 2012-11-01 2016-12-07 北京芯盈速腾电子科技有限责任公司 非挥发性内存单元及非挥发性内存矩阵
CN104112747B (zh) * 2013-04-19 2017-02-08 中国科学院微电子研究所 存储器件及其制造方法和存取方法
KR102171025B1 (ko) * 2014-04-30 2020-10-29 삼성전자주식회사 비휘발성 메모리 장치
US9859291B2 (en) * 2015-08-03 2018-01-02 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6273489A (ja) * 1985-09-25 1987-04-04 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH0748553B2 (ja) * 1989-03-14 1995-05-24 シャープ株式会社 半導体装置
JPH05175460A (ja) * 1991-12-26 1993-07-13 Sharp Corp 半導体メモリ
US5331188A (en) * 1992-02-25 1994-07-19 International Business Machines Corporation Non-volatile DRAM cell
US5517634A (en) * 1992-06-23 1996-05-14 Quantum Corporation Disk drive system including a DRAM array and associated method for programming initial information into the array
JPH06244384A (ja) * 1993-02-19 1994-09-02 Sony Corp Ｄｒａｍセルと不揮発性メモリセルが複合された複合メモリセル及びその作製方法
WO1994027295A1 (en) * 1993-05-11 1994-11-24 Nkk Corporation Non-volatile memory device and method for adjusting the threshold value thereof
JPH0778484A (ja) * 1993-07-13 1995-03-20 Nkk Corp 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法
US5640345A (en) * 1993-10-01 1997-06-17 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and fabrication process
JPH08167285A (ja) * 1994-12-07 1996-06-25 Toshiba Corp 半導体記憶装置
US5627392A (en) * 1995-03-07 1997-05-06 California Institute Of Technology Semiconductor structure for long term learning
US5814850A (en) * 1995-08-22 1998-09-29 Nippon Steel Corporation Semiconductor device including a capacitor responsible for a power supply voltage to semiconductor device and capable of blocking an increased voltage

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005071563A (ja) * 2003-08-22 2005-03-17 Hynix Semiconductor Inc 不揮発性ダイナミックランダムアクセスメモリの駆動回路及び駆動方法
JP2009217932A (ja) * 2003-08-22 2009-09-24 Hynix Semiconductor Inc 不揮発性ダイナミックランダムアクセスメモリの駆動方法
JP4589647B2 (ja) * 2003-08-22 2010-12-01 株式会社ハイニックスセミコンダクター 不揮発性ダイナミックランダムアクセスメモリの駆動回路
JP2005196936A (ja) * 2003-12-30 2005-07-21 Hynix Semiconductor Inc 不揮発性ｄｒａｍの駆動回路及びその駆動方法
JP2010238361A (ja) * 2003-12-30 2010-10-21 Hynix Semiconductor Inc 不揮発性ｄｒａｍの駆動回路及びその駆動方法
JP4587718B2 (ja) * 2003-12-30 2010-11-24 株式会社ハイニックスセミコンダクター 不揮発性ｄｒａｍの駆動回路及びその駆動方法
JP2005277367A (ja) * 2004-03-22 2005-10-06 Hynix Semiconductor Inc 電荷トラップを有するゲート誘電体を含む揮発性メモリセルトランジスタ及びその製造方法
US8115244B2 (en) 2004-03-22 2012-02-14 Hynix Semiconductor Inc. Transistor of volatile memory device with gate dielectric structure capable of trapping charges
JP2006041510A (ja) * 2004-07-29 2006-02-09 Hynix Semiconductor Inc 半導体素子のｄｒａｍ及びその製造方法
US7982256B2 (en) 2006-08-23 2011-07-19 Samsung Electronics Co., Ltd. Semiconductor memory device having DRAM cell mode and non-volatile memory cell mode and operation method thereof

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