JPS6233672B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は不揮発性半導体メモリ・セルに関し、
更に具体的に言えば、浮遊ゲート及び伝導強化絶
縁体を有するデバイスを用いたメモリ・セルに関
するものである。

電界効果トランジスタ（FET）の電荷蓄積機
能を利用してメモリ・セルとして働く種々の回路
が開発されている。この様なセルは、その性質か
らダイナミツク・セルとスタチツク・セルとに分
けられる。周知の様に、ダイナミツク・セルは単
一のFETによつて構成することができ、スタチ
ツク・セルはフリツプフロツプとして構成するこ
とができる。これらのセルは、印加されている電
源電圧が消失するか若しくはオフになると、記憶
していた情報を失つてしまうので、揮発性セルと
呼ばれている。記憶している揮発性の情報を保持
しなければならない場合には、バツテリー等の代
替的な電源を主電源の故障時に用いるためにメモ
リに接続しなければならない。

金属―窒化物―酸化物―シリコン（MNOS）を
有するFETや浮遊ゲートを有するFETの様に可
変閾値電圧特性を有する周知の装置は長時間にわ
たつて情報を不揮発的に保持することができる。
この様な不揮発性デバイスを揮発性セルと組み合
わせることによつて、主電源の故障や停電のとき
情報を保持するための代替若しくは予備電源を必
要としないメモリ・セルが得られている。

不揮発性MNOSデバイスを用いる不揮発性メモ
リ・セルは、記憶した情報を長時間にわたつて保
持できるが、情報の書込みや消去のために高電圧
パルスを必要とし、低速であり、且つ製造の際か
なり複雑な工程を必要とする。不揮発性半導体メ
モリ・セルの例は米国特許第3676717号に示され
ている。

通常の構成の浮遊ゲート・デバイスを用いた不
揮発性メモリ・セルも蓄積した情報を長時間にわ
たつて保持できるけれど、これも情報の書込みや
消去のために高電圧パルスを必要とし、低速であ
り、且つ書込みのためにデバイス当り約１ミリア
ンペア程度の大きな電流を必要とする。浮遊ゲー
トを有するデバイスを組込んだ不揮発性メモリ・
セルの例は米国特許第4207615号に示されてい
る。

特願昭56―103457号には不揮発性デバイスに接
続された揮発性回路を含む不揮発性スタチツク・
メモリが開示されている。その不揮発性デバイス
は浮遊ゲートとそれに容量的に結合された第１及
び第２の制御ゲートを有し、浮遊ゲートにはそれ
と一方の制御ゲートとの間に配置された伝導強化
絶縁体を含む電子（電荷）注入構造体が関連して
いる。伝導強化絶縁体についての詳細はJounal
of Applied Physics 51(5)、Mey1980、第272頁乃
至第2735頁のD.J.DiMaria及びD.W.Dongによる
“High Current Injection Into SiO₂ from Si
rich SiO2 Films and Experimental
Applications”と題する記事に示されている。
又、デユアル電子注入構造体を用いた基本的なメ
モリ・セルは、IEEE Electron Device
Letters、Vol.EDL―１、No.９、September
1980、第179頁乃至第181頁のD.J.DiMaria、K.M.
Demeyer及びD.W.Dongによる“Electrically―
Alterable Memory Using Ａ Dual Electron
Injector Structure”と題する記事に示されてい
る。

１つの記憶キヤパシタ及び１つのスイツチ若し
くはトランジスタだけを有する非常に密度の高い
ダイナミツク・ランダム・アクセス・メモリ・セ
ルが米国特許第3387286号及び第3811076号に開示
されている。

データを不揮発的に記憶することのできる１デ
バイス・ダイナミツク揮発性メモリ・セルも知ら
れている。例えば、米国特許第3916390号は電源
の故障時に情報を不揮発的に記憶するために二酸
化シリコン及び窒化シリコンから成るデユアル絶
縁体を用いることを示している。MONS構造を用
いて情報を不揮発的に記憶することのできるダイ
ナミツク・セルの例は米国特許第4055837号及び
第4175291号に示されている。不揮発的記憶機能
を有するこれらのダイナミツク・セルは良好に動
作するけれど、通常、揮発モードと不揮発モード
との間の切り替えのために負電圧及び正電圧の両
方を必要としており、又、広いセル領域、揮発動
作モードのための高電圧、及び予備メモリを必要
とする。

本発明の目的は従来のメモリよりも高密度で融
通性があり且つ単純な工程で製造することのでき
る改良された不揮発性ダイナミツク半導体メモ
リ・セルを提供することである。

本発明の他の目的は揮発モード中低電圧で動作
し、揮発モードと不揮発モードとの間の切り替え
中あまり電力を必要としない改良された不揮発性
ダイナミツク半導体メモリ・セルを堤供すること
である。

本発明の更に他の目的は伝導強化絶縁体、即ち
シリコンに富んだ絶縁体を用い、従来の不揮発性
メモリよりも高速に動作する改良された不揮発性
ダイナミツク半導体メモリ・セルを堤供すること
である。

本発明の更に他の目的は前に蓄積したデータを
不揮発的に記憶すると共に新しいデータを揮発的
に記憶することができ、それによつて倍密度の効
果をもたらすダイナミツク・メモリ・セルを提供
することである。

本発明の更に他の目的は全てのセルにおける揮
発性データを並列動作若しくは１サイクルの動作
で不揮発モードにする不揮発性メモリ・システム
を提供することである。

本発明の更に他の目的は不揮発性データの消去
及び揮発性データの再生の両方を全てのセルに関
して同時に行う不揮発性メモリ・システムを堤供
することである。

本発明による新規な不揮発性メモリ・セルはプ
レート及び記憶ノードを備えた記憶キヤパシタを
有する１デバイス・ダイナミツク揮発性メモリ回
路を有し、その記憶ノードは不揮発性デバイスに
接続されている。不揮発性デバイスは直列接続さ
れた第１及び第２のキヤパシタから成る分圧手段
と、その２つのキヤパシタの間の接続点に設けら
れた浮遊ゲートと、制御電極とを有する。制御電
極はデユアル電荷若しくは電子注入構造体を含む
第１のキヤパシタを介して浮遊ゲートに接続され
ている。第１のキヤパシタの容量は第２のキヤパ
シタの容量よりも相当小さく選定されている。

これから図面を参照しながら本発明の実施例に
ついて詳しく説明する。第１図は本発明の不揮発
性ダイナミツク・メモリ・セルの回路図である。
メモリ・セルは記憶キヤパシタＣ_s及び入出力線
Ｉ／Ｏを有する。入出力線Ｉ／ＯはFET等のス
イツチング・デバイス１４によつて記憶ノード１
０に接続されている。記憶キヤパシタＣ_sのプレ
ート１２に接続されている端子Ｐには電圧Ｖ_pが
与えられる。直列接続された第１のキヤパシタＣ
１と第２のキヤパシタＣ２とから成る分圧回路１
６が記憶ノード１０と端子Ｃとの間に接続されて
いる。端子Ｃには制御電圧Ｖ_cが与えられる。キ
ヤパシタＣ１とＣ２との間には浮遊ゲートFGが
設けられている。通常存在する寄生キヤパシタＣ
_pはＳで示されている半導体基板と記憶ノード１
０との間に示されている。キヤパシタＣ１は前記
IEEE Electron Device Letters中の記事に示さ
れている様なデユアル電荷若しくは電子注入構造
体を含むことが望ましい。

第１図のメモリ・セルの正常な動作中、記憶キ
ヤパシタＣ_s、入出力線Ｉ／Ｏ及びスイツチン
グ・デバイス１４は揮発性ダイナミツク１デバイ
スとして働く。電源の故障が検出されるときに
は、適当な正電圧が端子Ｐに与えられ且つ端子Ｃ
は0Vにされる。その結果、キヤパシタＣ１の両
端間に電圧が発生するので、もしこのとき記憶ノ
ード１０の電圧がビツト１を表わす＋5Vであれ
ばキヤパシタＣ１における電圧は浮遊ゲートFG
を正方向に充電するのに十分である。一方、記憶
ノード１０の電圧がビツト０を表わす0Vである
ならば、電荷の転送は起こらない。この様にし
て、記憶ノード１０にあつたデータが浮遊ゲート
FGに不揮発モードで記憶される。浮遊ゲートFG
からデータを取り出すためには、先ず記憶ノード
１０及びアレイの中の全ての記憶ノードを0Vに
セツトする必要がある。次にキヤパシタＣ１の両
端間に電圧を生じる様に適当な正電圧のパルスを
端子Ｃに与える。

このとき浮遊ゲートFGが負に充電されている
ならば、浮遊ゲートFGを放電するのに十分な電
圧がキヤパシタＣ１の両端間に生じる。その結
果、電荷誘導作用によつて記憶ノード１０は例え
ば＋2V程度の正電圧を示す。もし浮遊ゲートFG
に電荷が蓄積されていなければ、キヤパシタＣ１
を通じての電荷の移動はほとんど起こらず、従つ
て、記憶ノード１０は0Vのままである。その
後、記憶セルを正常な揮発性セルとしてリフレツ
シユすれば、正常な揮発モードの動作が可能にな
る。

不揮発モードでの記憶のための書込みに際して
電荷の移動が起こるのは記憶ノード１０の電圧が
ビツト１を表わす正レベルのときだけであるか
ら、キヤパシタＣ２の容量はキヤパシタＣ１の容
量よりも十分に大きくなければならない。それに
よつて、記憶ノード１０における電圧のほとんど
を浮遊ゲートFGに容量的に結合することが保証
される。結局、ビツト１と０とを容易に区別する
ことを可能ならしめる大きな差動電圧が生じる。
浮遊ゲートFGを放電させるのに必要な電圧をキ
ヤパシタＣ１の両端間に生じるための電圧ブース
トは記憶キヤパシタＣ_sのプレート１２に印加さ
れる電圧パルスに基いている。従つて、プレート
１２に印加される電圧の大部分を浮遊ゲートFG
に容量的に結合することが必要である。そのため
には、プレート１２と浮遊ゲートFGとの間の合
計容量がキヤパシタＣ１の容量に比べて大きいこ
とが必要である。

キヤパシタＣ１の容量は、データ再生時間を含
めた不揮発モードの書込み／消去時間、印加され
る電圧、及びプロセス裕度を考慮して定められ
る。

ビツト１を不揮発モードで記憶した後、再び取
り出す動作は浮遊ゲートFGから電荷を除去して
容量結合によつて記憶ノード１０の電圧を高める
ことを含む。記憶ノード１０において最大の信号
を得るためには、キヤパシタＣ２の容量はキヤパ
シタＣ_sや寄生キヤパシタＣ_pの容量よりも相当大
きくなければならない。浮遊ゲートFGを放電す
るのに必要な追加の電圧ブーストは端子Ｃに対す
るパルスに基いているので、キヤパシタＣ１の容
量は浮遊ゲートFGから基板Ｓ及びプレート１２
までの合計容量よりも小さくなければならない。

更に他の要件は、第１図のメモリ・セルと同時
のものを多数用いて記憶アレイを構成した場合、
記憶ノード１０における合計容量が入出力線若し
くはビツト線Ｉ／Ｏの合計容量よりもかなり大き
くなければならないということである。これは入
出力線Ｉ／Ｏに接続されているセンス増幅器によ
つてビツト１と０とを区別することを可能ならし
めるためである。

好適なメモリ・セルの種々のキヤパシタの容量
の例は次の如くである。

C1＝20fF（フエムト・フアラツド：1f Ｆ＝
10^-15F）、C2＝84fF、Ｃ_s＝84fF、Ｃ_p＝28fF、記
憶ノードにおける合計容量C₁₀＝120fF。

本発明のメモリ・セルの構造は第２図に示され
ている。

Ｐ型シリコン基板１８は記憶ノード１０を形成
する第１のＮ＋拡散領域と、端子BLに接続され
ている入出力線若しくはビツト／センス線を形成
する第２のＮ＋拡散領域２０を有する。浮遊ゲー
トFGは薄い絶縁層２２によつて記憶ノード１０
から離隔されている。絶縁層２２は二酸化シリコ
ンで造られ、第２のキヤパシタＣ２を形成してい
る。第１のキヤパシタＣ１は端子Ｃに接続されて
いる制御電極２４、デユアル電子注入構造体２６
及び浮遊ゲートによつて形成されている。デユア
ル電子注入構造体２６は第１及び第２のシリコン
に富んだ二酸化シリコン層２８及び３０とその中
間の二酸化シリコン層３２とを有する。記憶キヤ
パシタＣ_Sはプレート１２、二酸化シリコン層２
２及び記憶ノード１０によつて形成されている。
プレート１２の１部は浮遊ゲートFGの上にかぶ
さつている。スイツチング・デバイス若しくはト
ランジスタ１４はビツト／センス線としての拡散
領域２０と記憶ノード１０としての拡散領域との
間で二酸化シリコン層２２によつてシリコン基板
１８の表面から離隔されて配置されているゲート
電極３４を有する。ゲート３４の１部は浮遊ゲー
トFGの上にかぶさつており且つワード線端子
WLに接続されている。

第３図は第１図及び第２図に示されている型の
不揮発性メモリ・セルを用いた２×２アレイを示
している。この図においても同等の素子を示すた
めに同じ参照番号が用いられている。アレイは第
１のセルＡ１及び第２のセルＡ２に接続されてい
る第１のワード線WL１と、第３のセルＢ１及び
第４のセルＢ２に接続されている第２のワード線
WL２を有する。第１のセルＡ１及び第３のセル
Ｂ１は第１のビツト線BL１に接続されており、
第２のセルＡ２及び第４のセルＢ２は第２のビツ
ト線BL２に接続されている。ワード線WL１及び
WL２は通常の回路構成のワード線デコーダ兼ド
ライバ３６に接続されている。ビツト線BL１及
びBL２は通常の回路構成のビツト線デコーダ兼
プリチヤージヤー兼センス増幅器３８に接続され
ている。制御端子若しくは線Ｃ及びキヤパシタ・
プレート端子若しくは線Ｐは通常の型の不揮発モ
ード書込み／消去回路４０に接続されている。

第１図及び第２図のメモリ・セル及び第３図の
アレイの動作を更に明確にするために、信号のタ
イミング関係を示す第４図を参照する。各不揮発
性メモリ・セル、例えばセルＡ１は、正常な動作
中、ビツト線BL１及びワード線WL１に接続され
た通常の１デバイス記憶回路として動作する。そ
のときの各所の電圧は第４図において時点ｔ１か
らｔ２までの間に示されている通りである。即
ち、＋5Vの電圧が端子Ｃ及びＰに印加されてい
る。ビツト０の記憶の場合、記憶ノード１０の電
圧は0Vであり、このときの浮遊ゲートFGの電圧
は約＋1Vである。ビツト１の記憶の場合には、
記憶ノード１０及び浮遊ゲートFGの電圧は共に
＋5Vである。第４図において、ビツト／センス
線BLの電圧Ｖ_BL、記憶ノード１０の電圧V₁₀、浮
遊ゲートFGの電圧Ｖ_FG、及びデユアル電子注入
構造体を含むキヤパシタＣ１の両端間の電圧Ｖ_FG
−Ｖ_Cの各波形は、ビツト１の記憶に関連した実
線とビツト０の記憶に関連した破線で示されてい
る。

電源の故障が検出されるとき、記憶キヤパシタ
のプレート１２の電圧は＋5Vから＋27Vまで上昇
させられ、同時に端子Ｃの電圧は＋5Vから0Vま
で降下させられる。この様子は第４図において時
点ｔ２乃至ｔ３の間に示されている。

セルがビツト１を記憶している場合、電圧Ｖ_p
及びＶ_Cのこの様な変化に応じて記憶ノード電圧
V10は約＋18.7Vまで上昇し、浮遊ゲート電圧Ｖ_F
Ｇは約＋15Vまで上昇する。従つて、キヤパシタ
Ｃ１にかかる電圧Ｖ_FG−Ｖ_Cは＋15Vになり、浮
遊ゲートFGから端子Ｃへ充電電流を導くのに十
分である。その結果、浮遊ゲートFGは負に充電
される。セルがビツト０を記憶している場合に
は、キヤパシタＣ１にかかる電圧は＋15Vでなく
て＋11Vであり、この実施例では、デユアル電子
インジエクタ２６のターンオン電圧以下であるた
め、浮遊ゲートFGにおける電荷を変化させるの
に十分でない様に定められている。

ビツト１を記憶していたセルの場合、ナノ秒乃
至数ミリ秒程度の時間の後、端子Ｃ及びＰの電圧
が除去されると、浮遊ゲートFGの電圧は−４ボ
ルトになる。

時点ｔ３乃至ｔ４において、全ての印加電圧が
0Vであるから、ビツト０を記憶していたセルに
おいては、全てのノードの電圧が0Vである。こ
れに対して、ビツト１を記憶していたセルの場
合、浮遊ゲートFGの電圧が−４ボルトであり、
これに応じて記憶ノード１０の電圧V₁₀を−1.7V
にするイメージ電荷が誘起する。なお、電圧V₁₀
の値は回路の寄生キヤパシタに依存して変化しう
る。

電源が再び投入されると、セルは浮遊ゲート
FGに不揮発性データを記憶しながら、新しいデ
ータに関して揮発モード動作することができる。

この様にせずに、浮遊ゲートFGに記憶されて
いるデータを揮発性回路部分に戻すと共にその浮
遊ゲートFGにおけるデータを消去するために
は、先ず＋5Vの電圧を端子Ｐ及びＣに印加する
必要がある。そして、全てのビツト線に0Vの電
圧を印加すると共に全てのワード線に5Vの電圧
を印加することによつて全ての記憶ノードが0V
にリセツトされる。この様子は第４図において時
点ｔ４乃至ｔ５の所に示されている。破線の波形
から分かる様に、最初ビツト０を記憶していたセ
ルにおける各所の電圧は時点ｔ１乃至ｔ２の初期
状態における電圧と同じである。一方、最初ビツ
ト１を記憶していたセルの場合、−4Vの電圧をも
たらす電荷が浮遊ゲートFGに存在する状態にお
いて記憶ノード１０に0Vの電圧が与えられるこ
とにより、浮遊ゲートFGの電圧は−3Vに変わ
る。その結果、キヤパシタＣ１の両端間の電圧は
−8Vになる。

浮遊ゲートFGに記憶されているデータの取り
出し及び消去（換言すれば電荷の移動）は時点ｔ
５乃至ｔ６において行われる。そのために端子Ｃ
の電圧が＋5Vから＋11Vまで上昇させられる。そ
の結果、最初ビツト１を記憶していたセルのキヤ
パシタＣ１の両端間の電圧は−12Vになり、最初
ビツト０を記憶していたキヤパシタＣ１の両端間
の電圧は−8Vになる。この実施例の場合、−8Vで
はデユアル電子注入構造体のキヤパシタＣ１を導
通させるのに十分でない様に設計されているの
で、最初ビツト０を記憶していたセルにおいては
実質的な変化は生じない。一方、−12Vはキヤパ
シタＣ１を導通させるのに十分なので、最初ビツ
ト１を記憶していたセルの浮遊ゲートFGは−4V
の電荷を失い、記憶ノード１０の電圧を約＋
0.7Vから＋2.5Vまで上昇させる。

次の時点ｔ６及至ｔ７において、端子Ｃの電圧
は＋5Vに戻され、セルの記憶ノード１０の電圧
を１及び０を表わす適正な値に復帰させるために
通常の態様でリフレツシユが行われる。

ビツト１セルの記憶ノードの電圧レベルとビツ
ト０セルの記憶ノードの電圧レベルとは約1.7V
の差があり、又、記憶ノードの合計容量とビツト
線や他の関連した回路の合計容量との間の伝達比
が例えば0.2であるとすれば、２種類のビツトに
応じて生じる信号の差は340mVであり、これは
データを検出してリフレツシユするのに十分であ
る。

第４図に示されている様な波形の信号以外の信
号を用いて同等の結果を得るとも可能である。例
えば、記憶キヤパシタのプレートに正のパルスを
与える代りに端子Ｃに負のパルスを与える様にし
てもよい。

なお、１つのセルについて説明したが、第３図
に示されている４つのセルの各々が第４図に示さ
れている信号に従つて作動されるのである。その
場合、セルＡ１はワード線WL１及びビツト／セ
ンス線BL１の選択によつて作動され、セルＡ２
はワード線WL１及びビツト／センス線BL２の選
択によつて作動され、セルＢ１はワード線WL２
及びビツト／センス線BL１の選択によつて作動
され、セルＢ２はワード線WL２及びビツト／セ
ンス線BL２の選択によつて作動される。電圧Ｖ_C
及びＶ_pは不揮発モード書込／消去回路４０によ
つて全てのセルに共通の端子Ｃ及びＰに与えられ
る。不揮発モード書込／消去回路４０はチツプ上
に設けられるか又はこのメモリを用いるシステム
に設けられている。

実際上、プロセス裕度や記憶ノードの漏洩及び
印加電圧の変化に起因して、最悪の場合、ビツト
１信号が約3.5V程度になることがある。この様
な低レベルの電圧は、状況によつては、浮遊ゲー
トFGにデータを不揮発的に記憶するのに十分で
ないこともある。この信号のレベルはリフレツシ
ユ・サイクルの周波数を増すことによつて高める
ことができる。前記米国特許第4175291号に示さ
れている様に、不揮発モードの書込動作を行う前
の例えば２ミリ秒間以内に全てのセルのリフレツ
シユを行う様にしてもよい。又、或る、ワード線
と全てのビツト／センス線とを正常な書込みモー
ドにして、そのワード線に沿う全てのセルの記憶
ノードにビツト１及び０を表わす大きな信号を常
に存在させる様にしてもよい。そして、端子Ｃ及
びＰに適当なパルスを与えることによつて、その
特定のワード線に沿う全てのセルのデータに関す
る不揮発モードの書込みを行うことができる。他
のワード線に沿うセルについても同様にして不揮
発モードの書込みを行うことができる。

複数のデコーダ及びドライバ回路を伴つた複数
のワード線と同様に端子Ｐ及びＣの線を構成し
て、付勢されるワード線に沿うセルだけに書込み
パルスを与える様にすることも可能である。この
場合、付勢されないワード線に沿うセルは影響を
受けない。電源が再投入されるときのデータの再
生は前述の様にして行われる。この様にデータを
不揮発モードで順次記憶する方法は比較的長い書
込み時間を必要とし且つその時間中十分な電力を
必要とするので、比較的記憶容量の小さいシステ
ムに向いている。

信号レベルの低下に対処する他の方法は高い動
作電圧を用いるものである。例えば、ビツト１を
表わすのに第４図に示された5Vの代りに8.5Vを
用いるのである。その場合、データの再生のとき
ビツト１を表わす電圧は1.7Vでなく約3Vにな
る。高い電圧を用いるので、不揮発モードの書込
みを達成するために必要とする電力も増加する。

不揮発モードの書込動作中にビツト１の信号レ
ベルを増す好適な方法は記憶ノードに電圧可変キ
ヤパシタを付加するものである。第５図及び第６
図に示されている様に、電圧可変キヤパシタは記
憶キヤパシタＣ_sに付加されるか又はそれの代り
に用いられる。もちろん、電圧可変キヤパシタを
組込むことによつてセル領域は増加する。

第５図は記憶ノード１０と電圧パルスＶ_Rが選
択的に印加される端子Ｒとの間に電圧可変キヤパ
シタＣ_Rを設けた点以外は第１図の実施例と同等
の別の実施例を示す図である。電圧可変キヤパシ
タＣ_Rは米国特許第3900747号に開示されている型
のものでよい。他の種々の素子は第１図に示され
ているものと同等のものであるから、同じ参照番
号が付いている。

第５図のセルは不揮発モードの書込み時間にお
いて端子Ｒに電圧パルスＶ_Rが印加される点で違
うだけで第１図のセルと同様に第４図の信号によ
つて作動される。電圧可変キヤパシタＣ_Rの容量
は最高で合計記憶ノード容量よりも大きくなりう
るので、もし記憶ノード１０が１を記憶している
ならば、端子Ｒに印加される電圧の大部分が記憶
ノード１０に現われる。一方、記憶ノード１０に
ビツト０が記憶されているときには、電圧可変キ
ヤパシタＣ_Rの容量が小さくなるので、端子Ｒに
印加される電圧の非常に小さな部分だけが記憶ノ
ード１０に現われる。この様にして、不揮発モー
ドの書込み動作中ビツト１信号とビツト０信号と
の差が拡大される。その後のデータの再生は前述
の様に行われる。

この型のセルは大容量の不揮発性メモリに向い
ている。不揮発モードで全てのデータを書込むの
に１つのパルスが必要とされるだけであり、チツ
プは電力消費の極めて少ない状態にあるので、電
力に関する問題は排除されているのである。

第６図は第１図及び第２図に示されているセル
における記憶キヤパシタＣ_sの代りに電圧可変キ
ヤパシタＣ_SRを用いたセルの構造を示している。
電圧可変キヤパシタＣ_SRは第３のＮ＋拡散領域１
２′、薄い二酸化シリコン層２２、及び導電薄膜
１０′を有する。導電薄膜１０′は二酸化シリコン
層２２によつてＰ形基板１８から分離されており
且つ記憶ノード１０としてのＮ＋拡散領域に接触
している。他の部分は第２図に示されている部分
と同時であるから、同じ参照番号が付いている。

第６図のセルは、本発明に従つて不揮発モード
のデータ書込／消去又はデータ再生中に端子Ｐに
適当な電圧パルスが与えられる点を除いて第５図
のセルと同様に動作する。

セルは周知の技術を用いて製造可能であるが、
ドーピングを行つたポリシリコンの第１の層によ
つて浮遊ゲートFGを造り且つドーピングを行つ
たポリシリコンの第２の層によつてプレート１
２、キヤパシタ電極２４、ゲート電極３４及び導
電薄膜１０′を造ることが望ましい。Ｐ形基板の
代りにＮ形基板を用いることも可能である。その
場合、電圧の極性は前述の実施例とは逆になる。

開示した実施例は第１のキヤパシタＣ１内にデ
ユアル電子注入構造体を含むものであるが、必要
に応じてデユアル電子注入構造体の代りに薄い誘
電体層を設け、酸化物トンネル技術によつて浮遊
ゲートFGに関する電荷の転送を行う様にするこ
ともできる。キヤパシタＣ１内に薄い誘電体層を
設けたものを用いるときには、高い動作電圧が必
要である。回路の種々のキヤパシタの容量につい
ての相対的な関係は維持されなければならず、動
作のための信号も第４図に示されているのと同等
のものが用いられる。

デユアル電子注入構造体の使用により浮遊ゲー
トFGに対するデータの書込み及び消去のために
印加される電圧は必ずしも対称的である必要はな
い。この事は前記IEEE Electron Device
Letters 中に示されている。

端子Ｐに印加される電圧は最高で＋27Vになる
ものとして説明したが、キヤパシタＣ１，Ｃ２、
Ｃ_sの絶縁体の厚さとの兼合いで、もつと低い電
圧を用いることもできる。デユアル電子注入構造
体の指数関数的動作特性及びこの絶縁体の電流―
電圧特性のおかげで、デユアル電子注入構造体を
横切るわずかな電圧の上昇に応じて書込み及び消
去時間は相当短くなる。

第３図のアレイは４つのセルを含んでいるだけ
であるが、実際には、数百本のワード線のそれぞ
れに数百個のセルを接続する構成が用いられる。

本発明のメモリ・セルを用いる改良された不揮
発性ダイナミツク半導体メモリは、通常ランダ
ム・アクセス・メモリとして高速度で動作でき、
且つ電源の故障が発生してもデータを失わないと
いう特性を有する。又、各セルは不揮発性回路部
分にデータを保持しながら揮発性回路部分におい
て新しいデータを取り扱うこともできる。FET
又はバイポーラ・デバイスを介して揮発性回路部
分において取り扱われるデータは、低い電圧を用
いて、わずかな電力消費によつて迅速に不揮発性
回路部分への転送可能である。本発明のメモリ・
セルを製造するための方法は、例えばMNOSデバ
イスを製造するための方法よりも単純であり、
又、本発明のメモリ・セルは熱電子によつて書込
みを行う浮遊ゲート・デバイスにおいて必要とさ
れる電力よりもかなり低い電力で書込みを行うこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例としてのメモ
リ・セルの回路図、第２図は第１図のメモリ・セ
ルの具体的な構造の断面図、第３図は第１図のメ
モリ・セルと同等のセルを４個用いたアレイを示
す図、第４図は第１図のメモリ・セル及び第３図
のアレイの動作のための種々の信号の関係を示す
図、第５図は第２の実施例としてのメモリ・セル
の回路図、第６図は第３の実施例としてのメモ
リ・セルの具体的な構造の断面図である。 Ｃ及びＰ……端子、FG……浮遊ゲート、Ｃ１
……第１のキヤパシタ、Ｃ２……第２のキヤパシ
タ、Ｃ_s……記憶キヤパシタ、Ｉ／Ｏ……入出力
線、１０……記憶ノード、１２……プレート、１
４……スイツチング・デバイス。

Claims (1)

1. 【特許請求の範囲】 １ 記憶ノード及びプレートを有する記憶キヤパ
   シタと、 第１の動作モードにおいて所定レベルの電圧を
   上記プレートに与え、第２の動作モードにおいて
   該所定レベルより高いレベルの電圧を上記プレー
   とに与える手段と、 制御電極と、 上記第１の動作モードにおいて所定レベルの電
   圧を上記制御電極に与え、第２の動作モードにお
   いて該所定レベルより低いレベルの電圧を上記制
   御電極に与える手段と、 上記制御電極と上記記憶ノードとの間に直列接
   続された第１及び第２のキヤパシタを有し且つこ
   れらのキヤパシタの間に接続された浮遊ゲートを
   有する分圧手段と、 入出力線と、 上記入出力線と上記記憶ノードとの間に接続さ
   れた転送手段と を有するメモリ・セル。