JPH0630398B2

JPH0630398B2 - 不揮発性ダイナミツク・メモリ・セル

Info

Publication number: JPH0630398B2
Application number: JP60126409A
Authority: JP
Inventors: チユング・ホン・ラム
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1984-09-27
Filing date: 1985-06-12
Publication date: 1994-04-20
Anticipated expiration: 2009-04-20
Also published as: JPS6180853A; DE3581995D1; EP0176714B1; EP0176714A3; EP0176714A2

Description

【発明の詳細な説明】Ａ．産業上の利用分野本発明は不揮発性のダイナミツク・ランダム・アクセス
・メモリ・セルに関する。

Ｂ．開示の概要開示される不揮発性のダイナミツク・メモリ・セルは電
子注入のための２つの別々の領域を有し、消去サイクル
を介在させることなく、前に記憶した不揮発性データに
対して直接重ね書きをすることができる。フローテイン
グ・ゲート電極はその上に配置された２つの制御ゲート
を有する。各制御ゲートは２重電子注入構造（ＤＥＩ
Ｓ）の層とポリシリコン・ゲートとを含む。揮発性の記
憶キヤパシタからフローテイング・ゲートへ“０”を書
込むときは、一方の制御ゲートがフローテイング・ゲー
トから電荷を除去する。“１”を書込むときは、他方の
制御ゲートがフローテイング・ゲートへ電荷を注入す
る。

上記の電荷の転送は、前に記憶されていた論理状態と書
込まれるべき論理状態とが同じ場合は生じない。

Ｃ．従来の技術不揮発性のフローテイング・ゲートＭＯＳメモリは周知
である。このようなメモリにおいて、ＦＥＴの導電状態
はフローテイング・ゲートの電圧によつて決められる。

フローテイング・ゲート電圧の消去および再設定を容易
にするいくつかの設計が提案されている。例えば、米国
特許第４１１９９９５号はフローテイング・ゲートの上
に別々のプログラミング・ゲートと消去ゲートを配置し
てフローテイング・ゲートを制御するようにした構成を
示している。フローテイング・ゲートの電圧はプログラ
ミング・ゲートの制御によつて設定され、フローテイン
グ・ゲートの電荷はフローテイング・ゲートから消去ゲ
ートへ電子を流すことによつて消去される。

フローテイング・ゲートの消去およびプログラミングの
両方を行なうのにフローテイング・ゲートと１つ以上の
制御ゲートとの間の電荷転送を利用した他の設計も提案
されている。この方式は基板領域以外の構造体からの電
子注入によつてフローテイング・ゲートの電圧を設定す
る。例えば、アプライド・フイジクス・レターズ（Appl
ies Physics Letters）、Vol.31、No.7、１９７７年１
０号、第４７５〜４７６頁、リー（Lee）による“フロ
ーテイング・ゲートＭＯＳ不揮発性メモリへの新しい方
策（A New Approach for the Floating-Gate MOS Nonvo
latile Memory）”と題する論文は、酸化物層によつて
フローテイング・ゲートから分離した１つの制御ゲート
を用いる構造を示している。書込み時に制御ゲートを正
にバイアスすると、フローテイング・ゲートから制御ゲ
ートへ電子が流れる。この電子の流れは基板からフロー
テイング・ゲートへの電子の流れよりも大きいから、フ
ローテイング・ゲートは正電荷を蓄積する。消去時に制
御ゲートを負にバイアスすると、フローテイング・ゲー
トは負電圧を蓄積する。また、米国特許第４０９９１９
６号、同第４２７４０１２号、同第４３００２１２号、
および同第４３１４２６５号は、フローテイング・ゲー
トの下にプログラミング・ゲートを配置しフローテイン
グ・ゲートの上に消去ゲートを配置した消去可能なＰＰ
ＯＭを開示している。

電荷の注入を高めるのに用いられている１つの方法は、
いわゆる２重電子注入構造（ＤＥＩＳ）であり、これは
上下表面に過剰のシリコン結晶を有するSiO₂層を用いる
ものであり、この構造は特公昭５５−４４４６８号公報
に示されている。ＤＥＩＳ層は一般に、通常のSiO₂層の
形成の前後に過剰のシリコン結晶の成長を誘起するよう
に化学気相付着プロセスを行なうことによつて形成され
る。特開昭５７−１２４８８号公報は１つの制御ゲート
を用いてＤＥＩＳ層を介してフローテイング・ゲートへ
電子を注入する構造を示している。

このＤＥＩＳ層はまた、不揮発性ダイナミツクＲＡＭの
不揮発性素子のための電子注入構造を与えるのにも用い
られている。例えば、特開昭５８−１１８０９２号公報
は、ＤＥＩＳ層をダイナミツクＲＡＭ（ＤＲＡＭ）セル
と関連する不揮発性素子の単一制御ゲートに用いたメモ
リを開示している。このような不揮発性ＤＲＡＭは特開
昭５８−１４２５６５号公報、同５７−１０５８８８号
公報、同５８−１１９６７３号公報、同５７−１１３４
８５号公報にも示されている。これらの公報の場合、新
しいデータを記憶できるようにするためには、フローテ
イング・ゲートに記憶されたデータを消去する必要があ
る。この余分の動作ステツプはメモリ速度を遅くする。

Ｄ．発明が解決しようとする問題点本発明の目的は、改良された不揮発性ダイナミツク・ラ
ンダム・アクセス・メモリ・セルを提供することであ
る。

他の目的は、現存する記憶データを最初に消去すること
なくデータを書込むことができるような不揮発性ダイナ
ミツク・メモリ・セルを提供することである。

他の目的は、周辺支持回路を簡単にできる不揮発性ダイ
ナミツク・ＲＡＭセルを提供することである。

Ｅ．問題点を解決するための手段本発明によれば、ＤＥＩＳ物質の層を介して記憶キヤパ
シタのプレートを関連するフローテイング・ゲート電極
へ結合するような構造を有する不揮発性ダイナミツクＲ
ＡＭセルが提供される。フローテイング・ゲートは別の
ＤＥＩＳ物質層を介して制御ゲート電極にも結合され
る。

動作において、記憶キヤパシタからフローテイング・ゲ
ートへ第１の２進論理状態を書込むとき、ＤＥＩＳ層は
フローテイング・ゲートから制御ゲートへ電子の流れを
引起す。フローテイング・ゲートへ第２の２進論理状態
を書込むとき、ＤＥＩＳ層はキヤパシタのプレートから
フローテイング・ゲートへ電荷の注入を引起す。ＤＥＩ
Ｓ層の特性のため、この電荷の転送は、書込まれるべき
論理状態がフローテイング・ゲートに既に記憶されてい
る論理状態と反対の場合に生じる。これらの論理状態か
同じならば、電荷転送は生じない。したがつて本発明で
は、不揮発性ダイナミツクＲＡＭの不揮発性部分へ所定
の論理状態を書込む前に消去ステツプを行なう必要がな
い。

第１導電型の表面層内にあつてダイナミツク・メモリ・
セルの記憶ノードとして働く第１領域、上記表面層内に
あつて第２導電型第２領域及び第１領域と第２領域の間
にある第３領域を含む半導体基板と、第１及び第２領域間にデータ信号を選択的に結合させて
記憶ノードにおける記憶論理状態を制御するための転送
装置と、第３領域上に絶縁層を介して配置されたフローテイング
・ゲート電極と、フローテング・ゲート電極上に積層された２重電子注入
構造層及びそのバイアス制御電極を含む電荷注入手段
と、を備えた不揮発性ダイナミツク・メモリ・セルにおい
て、上記電荷注入手段は、間隔をあけてフローテイング・ゲ
ート電極上に並置され、各々、上記バイアス制御電極及
び記憶キヤパシタ・プレート延出部を、上記フローテン
グ・ゲート電極の各対向電極に形成した第１及び第２の
電荷注入部に分割されており、上記バイアス制御電極は、上記記憶キヤパシタ・プレー
ト延出部よりも広面積に形成されて上記第１電荷注入部
のキヤパシタンスが第２電荷注入部のキヤパシタンスよ
りも大に選択されており、記憶キヤパシタからフローテング・ゲート電極へデータ
を保存する際に上記第１及び第２の各電荷注入部へ印加
されるべき高及び低の電位レベルは、この電位レベルに
キヤパシタ結合したフローテング・ゲート電極と上記バ
イアス制御電極との電位差及び上記フローテング・ゲー
ト電極と上記キヤパシタ・プレートとの電位差が選択的
に上記２重電子注入構造層のターン・オン電圧よりも大
になるように、選択されており、保存すべきデータに応じて、電荷をフローテング・ゲー
ト電極から上記電荷注入部の一方へ注出したり、電荷を
他方の電荷注入部からフローテング・ゲート電極へ注入
したりすることを特徴とする不揮発性ダイナミツク・メ
モリ・セル。

本明細中、記憶キヤパシタ・プレート延出部とは、フロ
ーテング・ゲート電極上に覆いかぶさつているキヤパシ
タプレートの延出部を指称する。

Ｆ．実施例第１図は本発明のメモリ・セルの構造を示している。Ｐ
型シリコン基板１０は例えばイオン注入技術により形成
されたＮ型拡散領域１２を有する。これらの導電型は例
示であつて、逆の関係にされてもよい。拡散領域１２は
拡散されたビツト線を構成し、接続線１２Ａを介してビ
ツト線電圧源に接続される。基板１０は好ましくはSiO₂
の酸化物層１４によつて覆われる。分離領域１４Ａも酸
化ステツプ期間に成長形成される。絶縁層１４は次に第
１のポリシリコン層によつて覆われ、そしてフローテイ
ング・ゲート電極１６を形成するようにエツチされる。
次にフローテイング・ゲート１６の上に、上述した技術
を用いてＤＥＩＳ物質の層が形成される。ＤＥＩＳ層は
フローテイング・ゲート１６の上面のみに形成され、フ
ローテイング・ゲートの側面部は酸化されて酸化物層１
８Ａ、１８Ｂで覆われている。なお、第１図はフローテ
イング・ゲート１６の上面に付着形成したＤＥＩＳ層
を、次に述べるようにエツチングし、第１のＤＥＩＳ層
領域２０Ａと第２のＤＥＩＳ層領域２０Ｂを形成した段
階を示している。

次に構造体上に第２のポリシリコン層が付着される。こ
の第２のポリシリコン層およびＤＥＩＳ層は普通の技術
によりエツチされ、ワード線ＦＥＴのゲート電極２２
と、制御ゲート電極２４および第１のＤＥＩＳ領域２０
Ａを含む第１の制御ゲートと、キヤパシタ・プレート２
６および第２のＤＥＩＳ領域２０Ｂを含む第２の制御ゲ
ートとが形成される。キヤパシタ・プレート２６の一部
のみがＤＥＩＳ領域２０Ｂに乗つており、残りは絶縁層
１４の上にあつて通常のダイナツクＲＡＭ記憶キヤパシ
タを形成している。ワード線ＦＥＴのゲート電極２２は
制御電圧Ｖ_ＷＬを受取り、ビツト線電圧をメモリ・セル
へ転送するためのスイツチとして働く。制御ゲート電極
２４はフローテイング・ゲート１６の電圧状態を制御す
るための電圧Ｖ_ＣＧを受取る。キヤパシタ・プレート２
６は記憶キヤパシタＣ_Ｓの電圧およびフローテイング・
ゲート１６の電圧状態の両方を制御するのに資する制御
電圧Ｖ_Ｐを受取る。

第１図において、フローテイング・ゲート１６の上にあ
る部分の記憶プレート２６の寸法は制御ゲート電極２４
の寸法と大差ないように見えるが、実際には制御ゲート
電極２４はフローテイング・ゲートの上に乗つている記
憶プレート２６の部分よりもずつと大きい。この寸法差
は、後述するように、それぞれの制御ゲートに異なるキ
ヤパシタンスを与える。

メモリ・セルの動作を説明する前に、ＤＥＩＳ層の特性
についてレビユーする。ＤＥＩＳ層においては、内側の
SiO₂よりも外側のＤＥＩＳ層表面の方が電子の流れを促
進する特性があるため、ＤＥＩＳ層の各表面は固有のダ
イオード特性を有する。ＤＥＩＳ層のそれぞれの表面は
異なる向きに電子の流れを促進するから、ＤＥＩＳ層全
体は第２Ａ図に示すように、２個のダイオードを背中合
わせに接続した形に対応する電気的特性を有する。第２
Ｂ図に示すように、ＤＥＩＳ層は略±１０Ｖでこれらの
ダイオードが導通するようにつくられるのが好ましい。
本発明では、ＤＥＩＳ物質の使用が望ましいが、上記の
特性を示すものであれば、任意の種類の電荷注入材を使
用しうる。

次に第３図を参照して本発明の動作を説明する。第３図
は第１図のメモリ・セルの等価回路である。スイツチＳ
１はワード線ＦＥＴを表わし、ワード線電圧Ｖ_ＷＬが＋
５Ｖになつたときビツト線電圧Ｖ_ＢＬを基板に結合す
る。Ｃ_Ｄ１は制御ゲート電極２４とフローテイング・ゲ
ート１６の間のＤＥＩＳ領域２０Ａによつて形成される
キヤパシタンスである。Ｃ_Ｄ２はポリシリコン・キヤパ
シタ・プレート２６とフローテイング・ゲート１６との
間のＤＥＩＳ領域２０Ｂによつて形成されるキヤパシタ
ンスである。Ｃ_ＦＧＮはフローテイング・ゲート１６と
基板１０の間の絶縁層１４によつて形成されるキヤパシ
タンスである。Ｃ_Ｉはフローテイング・ゲート１６の下
側に電位井戸領域が発生されたときにのみキヤパシタＣ
_ＦＧＮと基板１０の間に形成される付加的な反転キヤパ
シタンスである。Ｃ_Ｓは記憶キヤパシタである。簡明化
のため、メモリ・セルに固有の種々の寄生キヤパシタン
スは第３図の等価回路から省略してある。しかしこの等
価回路はメモリ・セルの基本性能を十分正確に近似する
ことが判明した。

本発明のメモリ・セルの動作の不揮発性部分の特徴につ
いて説明する前に、ダイナミツク・メモリとしての機能
について簡単に説明する。メモリ・セルに揮発性データ
を書込む場合、Ｖ_Ｐは＋５Ｖにセツトされる。制御ゲー
ト電圧Ｖ_ＣＧは＋８Ｖにセツトされる。このときフロー
テイング・ゲート電圧Ｖ_ＦＧは（後に詳細に述べるよう
に、それぞれのキヤパシタンス値Ｃ_Ｄ１、Ｃ_Ｄ２および
Ｃ_ＦＧＮにより）略＋５Ｖに上昇する。フローテイング
・ゲートの電圧が安定化した後、ワード線電圧Ｖ_ＷＬが
＋５Ｖに上げられ、これより、ビツト線電圧がワード線
ＦＥＴ装置を介して記憶キヤパシタＣ_Ｓへ転送される。
もしＶ_ＢＬ＝０Ｖならば、記憶キヤパシタはアースされ
て、“０”論理状態を記憶し、もしＶ_ＢＬ＝＋５Ｖなら
ばキヤパシタＣ_Ｓは（＋５Ｖ−Ｖ_Ｔ）（Ｖ_Ｔはワード線
ＦＥＴ装置のスレシヨルド電圧）に充電し、“１”論理
状態を記憶する。メモリ・セルを読出す場合、ビツト線
は＋５Ｖにプリチヤージされ、Ｖ_ＷＬは再び＋５Ｖに上
げられ、そしてビツト線電流が感知される。もし記憶キ
ヤパシタが“０”を記憶しているならば、記憶キヤパシ
タが充電され、したがつてビツト線電流が降下する。も
し記憶キヤパシタが“１”を記憶しているならば、ビツ
ト線に変化は生じない。したがつて、フローテイング・
ゲート１６およびキヤパシタ・プレート２６の下の基板
表面領域はダイナミツク記憶ノードとして働く。

第３図に示されているキヤパシタのキヤパシタンス値の
関係は次のとおりである。

Ｃ_Ｄ１１／２Ｃ_ＦＧＮＣ_Ｄ２１／３Ｃ_Ｄ１Ｃ_Ｉ 0.1 Ｃ_ＦＧＮＣ_Ｓ＞Ｃ_ＦＧＮメモリ・セルの動作はこれらの一般的な関係にしたがつ
て制御される。キヤパシタンスＣ_Ｄ１およびＣ_Ｄ２の差
は上記した寸法の差に基づく。

次にメモリ・セルの動作の不揮発性の部分について説明
する。この動作は“保存”と“取出し”を含む。“保
存”とは、メモリ・アレイの各フローテイング・ゲート
に、その関連する記憶キヤパシタの論理状態を記憶する
ものである。“取出し”とは、すべてのフローテイング
・ゲートに記憶された論理状態をその関連する記憶キヤ
パシタに転送するものである。これらの動作はフローテ
イング・ゲートではなく記憶キヤパシタに関して行なわ
れるから、通常のダイナミツク記憶セルと同様に、記憶
アレイの書込みおよび読取りを行なうことができる。両
方の動作は非破壊であり、例えば“保存”動作の後記憶
キヤパシタはいぜんとしてその記憶論理状態を維持する
ことに留意されたい。

“保存”動作を行なう場合、ワード線電圧Ｖ_ＷＬはアー
ス電位にされ、ビツト線電圧Ｖ_ＢＬは＋５Ｖにセツトさ
れ、制御ゲート電極の電圧Ｖ_ＣＧは＋８Ｖから＋２０Ｖ
に上げられる。Ｖ_ＣＧ＝２０Ｖになつた後、キヤパシタ
・プレート２６の電圧Ｖ_Ｐは＋５Ｖからアース電位に下
げられる。結果として、フローテイング・ゲート１６の
下の電位井戸が深くなり、キヤパシタ・プレート２６の
下の電位井戸が浅くなる。キヤパシタが“０”状態を記
憶していれば（すなわち、記憶電荷がなければ）、キヤ
パシタ・プレートの下側の反転層は正規の数の電子を有
する。したがつてキヤパシタの下側の電位井戸が浅くな
ると、反転層を介してキヤパシタ・プレートの下側から
フローテイング・ゲートの下側の深い電位井戸の方へ電
子が流されることになる。これにより、フローテイング
・ゲートの下側の基板表面がより負に充電され、フロー
テイング・ゲート電圧Ｖ_ＦＧをアース電位に向けて容量
結合する。もし記憶キヤパシタが“１”状態を記憶して
いるならば（すなわち、＋５Ｖの電荷を記憶しているな
らば）、プレートの下の反転層は自由電子空乏状態にあ
る。したがつて、フローテイング・ゲートの下の電位井
戸への電荷の転送は起らず、フローテイング・ゲートの
電圧は制御ゲート電圧（これは高レベルにある）に応じ
て変わる。

一般に、フローテイング・ゲートの電圧は次式によつて
表わされる。

Ｖ_ＦＧ＝ＸＶ_ＣＧ (1) ここで、Ｘはキヤパシタ結合比であり、“０”が記憶さ
れる場合は、Ｖ_ＣＧ＝＋２０Ｖ、Ｖ_Ｐ＝０Ｖ、Ｖ_ＳＵＢ
（基板電圧）＝０Ｖであり、次の関係が成立する。

ここで、Ｃ_{ＦＧＴ“０”}Ｃ_Ｄ１＋Ｃ_Ｄ２＋Ｃ_ＦＧＮ
(3) Ｘ_“０”0.3とすると、Ｖ_ＦＧ＝（0.3）×（２０）＝
＋6.0Ｖとなる。第２Ｂ図に関して述べたように、この
例のＤＥＩＳ層はＶ_ＣＧとＶ_ＦＧの間の電位差またはＶ
_ＰとＶ_ＦＧの間の電位差が１０Ｖよりも大きいときに導
通する。この場合Ｖ_ＣＧ−Ｖ_ＦＧ＝２０−６＝１４Ｖで
あり、したがつて、制御ゲート電極２４と関連するＤＥ
ＩＳ領域２０Ａが導通し、フローテイング・ゲート１６
から電荷を除去してその電荷を制御ゲート電極２４へ注
入する。この電荷の転送はフローテイング・ゲートの電
圧が＋6.0から１０Ｖに上昇するまで続く。フローテイ
ング・ゲートの正味の電荷利得は次式によつて表わされ
る。

Ｑ_{ＦＧ“０”}＝（Ｖ_ＦＧｆ−Ｖ_ＦＧｉ）Ｃ
_{ＦＧＴ“０”（４）} ここで、Ｖ_ＦＧｉ＝＋６Ｖ、Ｖ_ＦＧｆ＝＋１０Ｖであ
る。Ｃ_ＦＧＴ＝Ｃ_{ＦＧＴ“０”}であるから、フローテイ
ング・ゲートの電荷による電位はＱ_{ＦＧ“０”}／Ｃ
_ＦＧＴ＝＋４Ｖとなる。

もし“１”が記憶されるのであれば、このときは、上記
したように記憶キヤパシタの反転層から電子の流れがな
いから、フローテイング・ゲートの下の反転層はフロー
テイング状態にある。このため、フローテイング・ゲー
トのキヤパシタＣ_ＦＧＮと基板との間に空乏キヤパシタ
ンスＣ_Ｉがつくられる。このときは次式が成立するＸ_“１”0.7とすると、Ｖ_ＦＧ＝0.7×２０＝＋１４Ｖ
である。したがつて−４Ｖの電荷がＤＥＩＳ領域２０Ｂ
を介してキヤパシタ・プレート２６からフローテイング
・ゲートへ注入される。フローテイング・ゲートの正味
の電荷利得は次のようになる。

Ｑ_{ＦＧ“１”}＝（Ｖ_ＦＧｆ−Ｖ_ＦＧｉ）Ｃ_{ＦＧＴ“１”} ここで、この電荷によるフローテイング・ゲートの最終電位はＱ
_{ＦＧ“１”}／Ｃ_ＦＧＴ＝−４Ｖとなる。

したがつて、フローテイング・ゲートは記憶キヤパシタ
が“０”を記憶しているときは＋４Ｖの電荷を記憶し
“１”の記憶の際は−４Ｖの電荷を記憶する。

ここで開示するメモリ・セルの１つの特徴は、負に充電
されるフローテイング・ゲートがチヤネルの形成を妨げ
るという問題を心配することなく、ダイナミツクに記憶
されたデータを（データ信号を記憶キヤパシタに結合す
ることによつて）読取ることができるということであ
る。上述したように、“１”状態の記憶時にフローテイ
ング・ゲートの電位は−４Ｖである。この大きな負電荷
は、チヤネルの形成を禁止して、ビツト線電圧を記憶キ
ヤパシタから少なくとも部分的にデカツプリングするの
に十分である。しかしながら、キヤパシタに記憶された
論理状態を読取ろうとするときは、フローテイング・ゲ
ートの下の反転層はもはやフローテイング状態になく、
反転層はワード線ＦＥＴ装置から電子を受取るから、空
乏キヤパシタンスＣ_Ｉが除去される。結果として、記憶
電荷による電圧は−４Ｖ（＝Ｑ_ＦＧ／Ｃ_{ＦＧＴ“１”}）
から−１８Ｖ（＝Ｑ_ＦＧ／Ｃ_{ＦＧＴ“０”}）に減少し、
したがつて、フローテイング・ゲートは適正な読取りサ
イクルを行なうことができなくなるほどにチヤネルの形
成を妨げることはない。

メモリ・セルの不揮発性動作に関する以上の説明は、書
込み動作の開始時にフローテイング・ゲートに電荷がな
いものとして説明した。本発明の重要な特徴は、フロー
テイング・ゲートに記憶された古いデータを消去するス
テツプを介在させることなく、古いデータの上に新しい
データを重ね書きできることである。次にこれについて
詳しく説明する。この説明では、次の関係を用いる。

Ｖ_ＦＧＮ＝Ｖ_ＦＧＯ＋Ｖ_ＦＧＷここで、Ｖ_ＦＧＮ＝現在の書込みステツプの終了時におけるフロ
ーテイング・ゲートの新しい電圧Ｖ_ＦＧＯ＝直前の書込みステツプの結果として得られ
る、前の電荷記憶によるフローテイング・ゲートの電圧Ｖ_ＦＧＷ＝フローテイング・ゲートに前の記憶電荷がな
いとしたときに、現在の書込みステツプの終了時に得ら
れるフローテイング・ゲートの電圧 (a)“０”状態のフローテイング・ゲートへの“０”書
込みこの場合、フローテイング・ゲートの電圧はＶ_ＦＧＮ＝
（＋６Ｖ）＋（＋４Ｖ）＝＋１０Ｖである。すなわち、
前の電荷記憶がないとすると、フローテイング・ゲート
は“０”記憶の際には＋６Ｖの電位を有し、更に、前の
“０”記憶の際の電荷電送により、フローテイング・ゲ
ートは既に＋4.0Ｖの電荷を記憶している。したがつ
て、フローテイング・ゲートは＋１０Ｖにあるから、電
荷の注入は起らず、フローテイング・ゲートの電圧は＋
４Ｖのままである。

(b)“１”状態のフローテイング・ゲートへの“０”書
込みこの場合はＶ_ＦＧＮ＝（−４Ｖ）＋（＋６Ｖ）＝＋２Ｖ
となる。−４Ｖは前の“１”記憶の際にフローテイング
・ゲートに注入された電荷によるものであり、＋６Ｖは
現在の“１”書込みによる電圧である。したがつて、フ
ローテイング・ゲートから制御ゲート電極２４へ＋８Ｖ
分の電荷が除去され、フローテイング・ゲートの最終電
圧はＶ_ＦＧ＝（−４Ｖ）＋（＋８Ｖ）＝＋４Ｖとなる。

(c)“０”状態のフローテイング・ゲートへの“１”書
込み最初、Ｖ_ＦＧＮ＝（＋４Ｖ）＋（＋１４Ｖ）＝＋１８Ｖ
である。したがつて、−８Ｖ分の電荷がフローテイング
・ゲートに注入され、Ｖ_ＦＧ＝（＋４Ｖ）＋（−８Ｖ）
＝−４Ｖとなる。

(d)“１”状態のフローテイング・ゲートへの“１”書
込みＶ_ＦＧＮ＝（−４Ｖ）＋（＋１４Ｖ）＝＋１０Ｖであ
り、電荷の注入は生じない。したがつて、Ｖ_ＦＧは−４
Ｖのままである。

上述した“保存”動作が終ると、フローテイング・ゲー
トの電荷は記憶キヤパシタの論理状態を表わす。記憶キ
ヤパシタに記憶された電荷はもはや重要でないから、メ
モリ・アレイは周期的にリフレツシユされる必要はな
い。通常のＤＲＡＭ技術によつてメモリ・セルを読取る
場合は、フローテイング・ゲートに記憶された電荷を記
憶キヤパシタに転送し戻す必要がある。この“取出し”
動作では、Ｖ_ＣＧ＝８Ｖ、Ｖ_Ｐ＝＋５Ｖを保つたまま、
ビツト線電圧Ｖ_ＢＬを＋５Ｖに上げワード線電圧Ｖ_ＷＬ
を＋５Ｖに上げることにより、アレイの全メモリ・セル
に最初“１”を書込む。結果として、記憶キヤパシタは
＋５Ｖ−Ｖ_Ｔ（Ｖ_Ｔはワード線ＦＥＴ装置のスレシヨル
ド電圧）に充電される。このステツプは、ビツト線を＋
５Ｖにすることにより通常のＤＲＡＭリフレツシユ・サ
イクルと同時に行なうことができる。

次に、制御ゲート２４がアースされ（Ｖ_ＣＧ＝０Ｖ）、
ビツト線がアースされ（Ｖ_ＢＬ＝０Ｖ）、そしてワード
線２２が＋５Ｖに上げられる。フローテイング・ゲート
の電位はフローテイング・ゲートに記憶された電荷分の
みによる。もしフローテイング・ゲートが正に充電され
ていれば（すなわち“０”状態を記憶していれば）、フ
ローテイング・ゲートの下側にチヤネルがつくられ、キ
ヤパシタの下の反転層の電圧はビツト線電圧（すなわち
０Ｖ）になる。したがつてフローテイング・ゲートに
“０”が記憶されている場合、キヤパシタの電圧は“取
出し”動作の後０Ｖになる。これに対し、“１”が記憶
されている場合はフローテイング・ゲートの負電荷のた
めチヤネルが形成されず、したがって、キヤパシタの反
転層は“取出し”動作後も＋５Ｖのままである。このス
テツプも、ビツト線を０Ｖにすることにより通常のＤＲ
ＡＭリフレツシユ・サイクルと同時に行なうことができ
る。

本発明の不揮発性ダイナミツク・メモリは最小限の周辺
支持回路しか必要としない。Ｖ_ＤＤ＝＋５Ｖよりも高く
されるのは制御電圧（Ｖ_ＣＧ）１つだけである。更に本
発明のメモリ・セルは比較的簡単な構造を有し、少ない
数の処理ステツプで製造できる。

本発明のメモリ・セルの不揮発性部分は重ね書き能力を
有する。すなわち、前に記憶した論理状態を最初に消去
することなく、新しいデータをフローテイング・ゲート
に書込むことができる。介在消去ステツプの除去によ
り、メモリ・セルの全体の記憶サイクル時間を短縮でき
る。

Ｇ．発明の効果本発明によれば、前に記憶した論理状態を消去すること
なく、新しいデータをフローテイング・ゲートに書込む
ことができる不揮発性ダイナミツク・メモリ・セルを実
現できる。

【図面の簡単な説明】

第１図は本発明のメモリ・セルの断面図、第２Ａ図およ
び第２Ｂ図はそれぞれＤＥＩＳ層の導電特性を示す図、
および第３図は本発明のメモリ・セルの等価回路図であ
る。

Claims

【特許請求の範囲】

【請求項１】第１導電型の表面層内にあつてダイナミツ
ク・メモリ・セルの記憶ノードとして働く第１領域、上
記表面層内にあつて第２導電型第２領域及び第１領域と
第２領域の間にある第３領域を含む半導体基板と、第１及び第２領域間にデータ信号を選択的に結合させて
記憶ノードにおける記憶論理状態を制御するための転送
装置と、第３領域上に絶縁層を介して配置されたフローテング・
ゲート電極と、フローテング・ゲート電極上に積層された２重電子注入
構造層及びそのバイアス制御電極を含む電荷注入手段
と、を備えた不揮発性ダイナミツク・メモリ・セルにおい
て、上記電荷注入手段は、間隔をあけてフローテイング・ゲ
ート電極上に並置され、各々、上記バイアス制御電極及
び記憶キヤパシタ・プレート延出部を、上記フローテン
グ・ゲート電極の各対向電極に形成した第１及び第２の
電荷注入部に分割されており、上記バイアス制御電極は、上記記憶キヤパシタ・プレー
ト延出部よりも広面積に形成されて上記第１電荷注入部
のキヤパシタンスが第２電荷注入部のキヤパシタンスよ
りも大に選択されており、記憶キヤパシタからフローテング・ゲート電極へデータ
を保存する際に上記第１及び第２の各電荷注入部に印加
されるべき高及低の電位レベルは、この電位レベルにキ
ヤパシタ結合したフローテング・ゲート電極と上記バイ
アス制御電極との電位差及び上記フローテイング・ゲー
ト電極と上記キヤパシタ・プレートとの電位差が選択的
に上記２重電子注入構造層のターン・オン電圧よりも大
になるように、選択されており、保存すべきデータに応じて、電荷をフローテング・ゲー
ト電極から上記電荷注入部の一方へ注出したり、電荷を
他方の電荷注入部からフローテング・ゲートへ電極へ注
入したりすることを特徴とする不揮発性ダイナミツク・
メモリ・セル