JP2506159B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2506159B2 JP2506159B2 JP63210142A JP21014288A JP2506159B2 JP 2506159 B2 JP2506159 B2 JP 2506159B2 JP 63210142 A JP63210142 A JP 63210142A JP 21014288 A JP21014288 A JP 21014288A JP 2506159 B2 JP2506159 B2 JP 2506159B2
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- diffusion layer
- semiconductor memory
- gate
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、揮発性半導体記憶装置と不揮発性半導体記
憶装置とを組み合わせた半導体記憶装置に関するもので
ある。
憶装置とを組み合わせた半導体記憶装置に関するもので
ある。
＜従来の技術＞ 一般に、電源をオフにしても記憶内容が保持されてい
る記憶装置（以下「メモリ」という）は、不揮発性メモ
リと呼ばれ、電源をオフにすると記憶内容が消失するメ
モリは揮発性メモリと呼ばれる。これらのメモリは半導
体によって構成することができ、電気的にデータの書き
換え可能なものの中には、不揮発性メモリであるEEPROM
や、揮発性メモリであるRAMがある。
る記憶装置（以下「メモリ」という）は、不揮発性メモ
リと呼ばれ、電源をオフにすると記憶内容が消失するメ
モリは揮発性メモリと呼ばれる。これらのメモリは半導
体によって構成することができ、電気的にデータの書き
換え可能なものの中には、不揮発性メモリであるEEPROM
や、揮発性メモリであるRAMがある。
＜発明が解決しようとする課題＞ EEPROMは、電源をオフにしても、記憶されたデータを
長期間保持できるが、データの書き換え回数に制限があ
り、また一回の書き換えに数msecの時間を必要とし、常
時データを書き換える用途には適していない。
長期間保持できるが、データの書き換え回数に制限があ
り、また一回の書き換えに数msecの時間を必要とし、常
時データを書き換える用途には適していない。
他方、RAMは、データの書き換えに要する時間は、100
nsec程度と短かく、書き換え回数に制限はないが、電源
がオフにされると、記憶されたデータが消失される。
nsec程度と短かく、書き換え回数に制限はないが、電源
がオフにされると、記憶されたデータが消失される。
＜課題を解決するための手段＞ 本発明においては、前記の問題を解決するため、揮発
性半導体メモリと不揮発性半導体メモリとを組み合わ
せ、不揮発性半導体メモリは記憶内容の保持の必要性に
応じて動作を切換えられるようにし、揮発性半導体メモ
リの記憶データを不揮発性半導体メモリに転送するため
の電圧印加手段を設けた。さらに本発明においては、セ
ルサイズの縮小をはかるため、不揮発性半導体メモリを
構成する、フローティングゲートを有するMOSトランジ
スタの制限ゲートと、半導体メモリのモードを切換える
半導体装置を構成するMOSトランジスタの制限ゲートと
を別個に設けるのではなく、両者を連結、一体化する構
成とした。
性半導体メモリと不揮発性半導体メモリとを組み合わ
せ、不揮発性半導体メモリは記憶内容の保持の必要性に
応じて動作を切換えられるようにし、揮発性半導体メモ
リの記憶データを不揮発性半導体メモリに転送するため
の電圧印加手段を設けた。さらに本発明においては、セ
ルサイズの縮小をはかるため、不揮発性半導体メモリを
構成する、フローティングゲートを有するMOSトランジ
スタの制限ゲートと、半導体メモリのモードを切換える
半導体装置を構成するMOSトランジスタの制限ゲートと
を別個に設けるのではなく、両者を連結、一体化する構
成とした。
＜作 用＞ データを長期間保存する必要のない場合は、揮発性半
導体メモリとして動作し、100nsec程度でデータの書き
換えができる。一方、データを長期間保存する必要のあ
るときは、不揮発性半導体メモリとして動作するように
モードを切換え、揮発性半導体メモリに記憶されている
データを不揮発性半導体メモリに転送するための電圧を
印加することにより、データ量に無関係で数msecの期間
にデータを転送し、長期間データを保存できる。
導体メモリとして動作し、100nsec程度でデータの書き
換えができる。一方、データを長期間保存する必要のあ
るときは、不揮発性半導体メモリとして動作するように
モードを切換え、揮発性半導体メモリに記憶されている
データを不揮発性半導体メモリに転送するための電圧を
印加することにより、データ量に無関係で数msecの期間
にデータを転送し、長期間データを保存できる。
＜実施例＞ 不揮発性半導体メモリの一例としてEEPROMを用い、揮
発性半導体メモリの一例としてDRAMを用いた一実施例の
回路図を第１図に、その断面図を第２図に示す。EEPROM
及びDRAMは共にMOS技術によって製作されるので製造が
容易であり、DRAMは一つのメモリセルに要する素子数が
最も少ない利点がある。
発性半導体メモリの一例としてDRAMを用いた一実施例の
回路図を第１図に、その断面図を第２図に示す。EEPROM
及びDRAMは共にMOS技術によって製作されるので製造が
容易であり、DRAMは一つのメモリセルに要する素子数が
最も少ない利点がある。
第１図において、３個のMOSトランジスタMT1,MT2及び
MT3が半導体基板の上に直列に形成されている。実際の
メモリは、この組み合わせが多数配列されるのである
が、便宜上１個の単位として動作する部分を取出した。
MOSトランジスタMT1とMOSトランジスタMT2の中間点４に
は、容量素子Ｃが接続され、端子５から所定の電圧が印
加される。MOSトランジスタMT1の端子１は、通常半導体
基板のｎ層となり、メモリの列線に接続され、そのゲー
トG1の端子３は、メモリの行線に接続される。MOSトラ
ンジスタMT2は、通常の制御ゲートG2の下方にフローテ
ィングゲート６を設けEEPROMを構成する。MOSトランジ
スタMT3は、このメモリがEEPROMとして動作するか、DRA
Mとして動作するか、のモード切換え用トランジスタで
あって、そのゲートG3と、MOSトランジスタMT2のゲート
G2には、端子７から電圧が印加されるようになってい
る。第２図に示すように、上記ゲートG2とゲートG3とは
連結、一体化された構成となっている。MOSトランジス
タMT3の端子２は半導体基板のｎ層となる。端子１及び
端子２は、一方がドレイン側となり他方がソース側とな
る。容量素子Ｃは半導体基板のチャネル域を一方の電極
とし、酸化膜を介して設けられたポリシリコン膜を他方
の電極CGとすることができる。
MT3が半導体基板の上に直列に形成されている。実際の
メモリは、この組み合わせが多数配列されるのである
が、便宜上１個の単位として動作する部分を取出した。
MOSトランジスタMT1とMOSトランジスタMT2の中間点４に
は、容量素子Ｃが接続され、端子５から所定の電圧が印
加される。MOSトランジスタMT1の端子１は、通常半導体
基板のｎ層となり、メモリの列線に接続され、そのゲー
トG1の端子３は、メモリの行線に接続される。MOSトラ
ンジスタMT2は、通常の制御ゲートG2の下方にフローテ
ィングゲート６を設けEEPROMを構成する。MOSトランジ
スタMT3は、このメモリがEEPROMとして動作するか、DRA
Mとして動作するか、のモード切換え用トランジスタで
あって、そのゲートG3と、MOSトランジスタMT2のゲート
G2には、端子７から電圧が印加されるようになってい
る。第２図に示すように、上記ゲートG2とゲートG3とは
連結、一体化された構成となっている。MOSトランジス
タMT3の端子２は半導体基板のｎ層となる。端子１及び
端子２は、一方がドレイン側となり他方がソース側とな
る。容量素子Ｃは半導体基板のチャネル域を一方の電極
とし、酸化膜を介して設けられたポリシリコン膜を他方
の電極CGとすることができる。
このような装置は、次のように動作する。
（１） 初期設定 動作を開始する前に、端子７に正電圧を印加し、MOS
トランジスタMT2のフローティングゲート６に電荷を蓄
積する（このときの電荷をQFとする）。
トランジスタMT2のフローティングゲート６に電荷を蓄
積する（このときの電荷をQFとする）。
（２） DRAM動作時 通常のDRAMとして動作させるときは、端子５及び端子
７を接地して、MOSトランジスタMT3をオフ状態にする。
この状態の等価回路は、第３図のようになり、１個の容
量素子と１個のMOSトランジスタよりなるDRAMを構成す
る。MOSトランジスタMT1のドレイン部の端子１に電圧V
CCを印加した状態で、このトランジスタをオン状態にす
ると、容量素子Ｃ（容量をCCとする）に蓄積される電荷
QCは、 Qc＝CcVcc となる。
７を接地して、MOSトランジスタMT3をオフ状態にする。
この状態の等価回路は、第３図のようになり、１個の容
量素子と１個のMOSトランジスタよりなるDRAMを構成す
る。MOSトランジスタMT1のドレイン部の端子１に電圧V
CCを印加した状態で、このトランジスタをオン状態にす
ると、容量素子Ｃ（容量をCCとする）に蓄積される電荷
QCは、 Qc＝CcVcc となる。
（３） DRAMからEEPROMへのデータ転送 前述のDRAMに蓄積されたデータをEEPROMに転送すると
きの等価回路を第４図に示す。
きの等価回路を第４図に示す。
容量素子Ｃに電荷QC、フローティングゲート６に電荷
QFが蓄積されている状態で、端子５に電圧V5を印加する
と、 CL（VF−V4）＋CHVF＝QF …（１） CC（V4−V5）＋CL（V4−VF）＝QC …（２） ここで、 CC:容量素子Ｃの容量 CL:フローティングゲート６と基板間の容量 CH:フローティングゲート６と制御ゲートG2間の容量 V4:端子４の電位 V5:端子５の電圧 VF:フローティングゲート６の電位 QC:容量素子Ｃに蓄積された電荷 QF:フローティングゲート６に蓄積されている電荷 （１），（２）式より、フローティングゲート６と、
容量素子Ｃの一方の電極を構成する拡散層４との間に印
加される電圧Ｖは、下式で表わされる。
QFが蓄積されている状態で、端子５に電圧V5を印加する
と、 CL（VF−V4）＋CHVF＝QF …（１） CC（V4−V5）＋CL（V4−VF）＝QC …（２） ここで、 CC:容量素子Ｃの容量 CL:フローティングゲート６と基板間の容量 CH:フローティングゲート６と制御ゲートG2間の容量 V4:端子４の電位 V5:端子５の電圧 VF:フローティングゲート６の電位 QC:容量素子Ｃに蓄積された電荷 QF:フローティングゲート６に蓄積されている電荷 （１），（２）式より、フローティングゲート６と、
容量素子Ｃの一方の電極を構成する拡散層４との間に印
加される電圧Ｖは、下式で表わされる。
ところで、上記初期設定において、 QF＝−CH・ΔVTH …（４） の電荷が蓄積されている。
ΔVTH:初期設定にてフローティングゲート６に蓄積され
た電荷によるMOSトランジスタMT2のしきい値のシフト値 又、容量素子ＣにVCCを印加することにより QC＝CCVCC …（５） の電荷が蓄積される。
た電荷によるMOSトランジスタMT2のしきい値のシフト値 又、容量素子ＣにVCCを印加することにより QC＝CCVCC …（５） の電荷が蓄積される。
（３），（４）及び（５）式から フローティングゲート６に注入される電流密度JFは、
フローティングゲート６と半導体基板の拡散層４間に印
加された電界EOXで決まり、 となる。A,Bは定数である。
フローティングゲート６と半導体基板の拡散層４間に印
加された電界EOXで決まり、 となる。A,Bは定数である。
で表わされる。ここでtOXはフローティングゲート６と
拡散層４間の薄い酸化膜の厚さである。
拡散層４間の薄い酸化膜の厚さである。
容量素子Ｃに電荷QC＝CCVCCが蓄積されている状態及
び蓄積されていない状態（QC＝０）のEOXをそれぞれ、E
OX1,EOX0とすると、 で表わされる。
び蓄積されていない状態（QC＝０）のEOXをそれぞれ、E
OX1,EOX0とすると、 で表わされる。
容量素子Ｃの電極CGの端子５に電圧V5を印加すること
により、フローティングゲート６に正孔を注入する場
合、容量素子Ｃに電荷QC＝CCVCCが蓄積されているとき
は、蓄積されていない状態よりも、（９）式に示すΔE
OXだけ強い電界で、正孔が注入されることになる。
により、フローティングゲート６に正孔を注入する場
合、容量素子Ｃに電荷QC＝CCVCCが蓄積されているとき
は、蓄積されていない状態よりも、（９）式に示すΔE
OXだけ強い電界で、正孔が注入されることになる。
フローティングゲート６と拡散層４との間の前記の正
孔注入の為の薄い酸化膜の厚さをtOXとするとき、実施
例において tOX＝80Å CC＝50fF CH＝15.8fF CL＝9.2fF VCC＝5V であるとする。
孔注入の為の薄い酸化膜の厚さをtOXとするとき、実施
例において tOX＝80Å CC＝50fF CH＝15.8fF CL＝9.2fF VCC＝5V であるとする。
このとき、（９）式にそれぞれの数値を入れ、ΔEOXを
求めると、 ΔEOX＝3.54（MV/cm） であり、フローティングゲート６と拡散層４との間に印
加される電界がEOX1及びEOX0のときに、フローティング
ゲート６に流れる電流密度をJF1,JF0とすれば、 JF1/JF0≒107 程度となり、容量素子Ｃに電荷が蓄積されている（QC＝
CCVCC）状態では、電荷が蓄積されていない（QC＝０）
状態に比較し、フローティングゲート６に多量の正電荷
が蓄積されることが判る。
求めると、 ΔEOX＝3.54（MV/cm） であり、フローティングゲート６と拡散層４との間に印
加される電界がEOX1及びEOX0のときに、フローティング
ゲート６に流れる電流密度をJF1,JF0とすれば、 JF1/JF0≒107 程度となり、容量素子Ｃに電荷が蓄積されている（QC＝
CCVCC）状態では、電荷が蓄積されていない（QC＝０）
状態に比較し、フローティングゲート６に多量の正電荷
が蓄積されることが判る。
本実施例では、MOSトランジスタMT2の制御ゲートG2を
接地し、容量素子Ｃの一方の電極CGに電圧V5を印加した
が、容量素子Ｃの一方の電極CGを接地し、端子７に電圧
を印加しても、同様なことができる。
接地し、容量素子Ｃの一方の電極CGに電圧V5を印加した
が、容量素子Ｃの一方の電極CGを接地し、端子７に電圧
を印加しても、同様なことができる。
以上のようにして、容量素子Ｃに蓄積されているデー
タを、端子５又は端子７に電圧を印加することにより、
フローティングゲート６に蓄積されるデータとして転送
することができる。前記の構成の記憶素子が多数接続さ
れている場合でも、共通の端子５又は端子７に電圧を印
加することにより、DRAMとして蓄積された大容量のデー
タを、すべて一括してEEPROMへ高速で転送することがで
きる。MOSトランジスタMT2のチャネルの電流の大小、又
は制御ゲートG2から見たゲートしきい値電圧の変化によ
って、EEPROMのデータが判別される。
タを、端子５又は端子７に電圧を印加することにより、
フローティングゲート６に蓄積されるデータとして転送
することができる。前記の構成の記憶素子が多数接続さ
れている場合でも、共通の端子５又は端子７に電圧を印
加することにより、DRAMとして蓄積された大容量のデー
タを、すべて一括してEEPROMへ高速で転送することがで
きる。MOSトランジスタMT2のチャネルの電流の大小、又
は制御ゲートG2から見たゲートしきい値電圧の変化によ
って、EEPROMのデータが判別される。
＜発明の効果＞ 本発明によれば、揮発性半導体記憶装置と不揮発性半
導体記憶装置とを組み合わせ、必要に応じ記憶の書換え
又は保存ができる。DRAMとEEPROMとを組み合わせた不揮
発性RAMは高集積化に適している。さらに、本発明によ
れば、セルサイズの縮小をはかることができるものであ
る。
導体記憶装置とを組み合わせ、必要に応じ記憶の書換え
又は保存ができる。DRAMとEEPROMとを組み合わせた不揮
発性RAMは高集積化に適している。さらに、本発明によ
れば、セルサイズの縮小をはかることができるものであ
る。
第１図は本発明の一実施例の回路図、第２図は同実施例
の断面図、第３図はDRAMとして動作する場合の等価回路
図、第４図はDRAMからEEPROMへデータを転送するときの
等価回路図である。 MT1,MT2,MT3……MOSトランジスタ G1,G2,G3……制御ゲート Ｃ……容量素子、６……フローティングゲート
の断面図、第３図はDRAMとして動作する場合の等価回路
図、第４図はDRAMからEEPROMへデータを転送するときの
等価回路図である。 MT1,MT2,MT3……MOSトランジスタ G1,G2,G3……制御ゲート Ｃ……容量素子、６……フローティングゲート
Claims (1)
- 【請求項１】半導体基板上に不揮発性メモリ素子、揮発
性メモリ素子、半導体記憶装置のモードを切り換えるMO
S型トランジスタ及び上記揮発性メモリ素子のデータを
不揮発性メモリ素子に転送するための電圧印加手段を有
し、 且つ、上記不揮発性メモリ素子は、第１絶縁膜を介し
て、一端は上記半導体基板に形成された第２拡散層と対
向し、他端は上記半導体基板に形成された第１拡散層と
上記第２拡散層との間の第１チャネル領域上に位置する
ように設けられたフローティングゲートと、第２絶縁膜
を介して上記フローティングゲート上に設けられた第１
制御ゲートとを備えており、 且つ、上記揮発性メモリ素子は、上記第２拡散層におい
て上記不揮発性メモリ素子と電気的に接続されており、 且つ、上記モード切換MOS型トランジスタは、第３絶縁
膜を介して、一端は上記第１拡散層と対向するように設
けられ、他端は上記第１拡散層と上記第２拡散層との間
の、上記第１チャネル領域と直列に接続された第２チャ
ネル領域上に設けられた第２制御ゲートを備えており、 且つ、上記第１制御ゲートと上記第２制御ゲートとは同
一導電層により一体形成されていることを特徴とする半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210142A JP2506159B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体記憶装置 |
| US07/308,854 US5075888A (en) | 1988-01-09 | 1989-02-09 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
| US07/490,042 US5043946A (en) | 1988-02-09 | 1990-03-07 | Semiconductor memory device |
| US07/687,243 US5140552A (en) | 1988-02-09 | 1991-04-18 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210142A JP2506159B2 (ja) | 1988-08-24 | 1988-08-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258379A JPH0258379A (ja) | 1990-02-27 |
| JP2506159B2 true JP2506159B2 (ja) | 1996-06-12 |
Family
ID=16584473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63210142A Expired - Lifetime JP2506159B2 (ja) | 1988-01-09 | 1988-08-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506159B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064427A (ja) * | 2003-08-20 | 2005-03-10 | Elpida Memory Inc | 不揮発性ランダムアクセスメモリおよびその製造方法 |
| DE10361718A1 (de) * | 2003-08-22 | 2005-03-17 | Hynix Semiconductor Inc., Ichon | Vorrichtung und Verfahren zum Steuern von nicht flüchtigem DRAM |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209097A (ja) * | 1987-02-25 | 1988-08-30 | Seiko Instr & Electronics Ltd | 半導体不揮発性ｒａｍ |
-
1988
- 1988-08-24 JP JP63210142A patent/JP2506159B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258379A (ja) | 1990-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4888630A (en) | Floating-gate transistor with a non-linear intergate dielectric | |
| US5389567A (en) | Method of forming a non-volatile DRAM cell | |
| US6009011A (en) | Non-volatile memory and method for operating the same | |
| US5065201A (en) | Semiconductor memory device | |
| US4616245A (en) | Direct-write silicon nitride EEPROM cell | |
| JPH0831960A (ja) | 半導体装置およびそれらの製造方法 | |
| EP0177816B1 (en) | Non-volatile dynamic random access memory cell | |
| US5251171A (en) | Method of operating a semiconductor memory device | |
| US4665417A (en) | Non-volatile dynamic random access memory cell | |
| EP0481532B1 (en) | Semiconductor memory device | |
| JPS58143494A (ja) | メモリ・アレイ | |
| JP2002529885A (ja) | メモリセル装置 | |
| JP2506159B2 (ja) | 半導体記憶装置 | |
| JPH06302828A (ja) | 半導体不揮発性記憶装置 | |
| JPH0799622B2 (ja) | 半導体記憶装置 | |
| JP3320474B2 (ja) | 半導体記憶装置 | |
| KR100488583B1 (ko) | 듀얼비트게이트분리형플래쉬메모리소자및그의구동방법 | |
| JPS6367783A (ja) | 半導体記憶装置 | |
| JPS631053A (ja) | 半導体不揮発性ｒａｍ | |
| JP3120923B2 (ja) | 不揮発性半導体記憶装置の使用方法 | |
| EP0176714B1 (en) | Memory cell storing logic data in volatile and non-volatile forms | |
| JPH05110108A (ja) | Ｅｐｒｏｍ | |
| JPH027289A (ja) | 半導体記憶装置 | |
| JP3546896B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH031759B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |