JPH0831960A - 半導体装置およびそれらの製造方法 - Google Patents
半導体装置およびそれらの製造方法Info
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- JPH0831960A JPH0831960A JP6160269A JP16026994A JPH0831960A JP H0831960 A JPH0831960 A JP H0831960A JP 6160269 A JP6160269 A JP 6160269A JP 16026994 A JP16026994 A JP 16026994A JP H0831960 A JPH0831960 A JP H0831960A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭとフラッシュＥＥＰＲＯＭとのメモ
リの書き込み，消去，読み出し特性の長所を併有しうる
半導体装置及びその製造方法を提供する。 【構成】 半導体基板１の上に、容量部１０と電極６と
を設ける。容量部１０に、伝導キャリアの２つの貯蔵領
域１１ａ，１１ｂを設ける。各貯蔵領域１１ａ，１１ｂ
の間に、多重トンネル構造の第１障壁領域１４を形成
し、貯蔵領域１１ａ，１１ｂと半導体基板１，電極６と
の間に第２障壁領域１５を設ける。第１障壁領域１４
は、２つのトンネル障壁１３ａ，１３ｂとその間の低障
壁領域１２とからなる。各貯蔵領域１１ａ，１１ｂの間
で伝導キャリアを移動させて、分極特性を利用してメモ
リとする場合、高い電圧では伝導キャリアの移動確率が
極めて高く、低い電圧では伝導キャリアの移動確率が相
乗的に小さくなる。これにより、ＤＲＡＭとフラッシュ
ＥＥＰＲＯＭとの長所を併有しうる。
リの書き込み，消去，読み出し特性の長所を併有しうる
半導体装置及びその製造方法を提供する。 【構成】 半導体基板１の上に、容量部１０と電極６と
を設ける。容量部１０に、伝導キャリアの２つの貯蔵領
域１１ａ，１１ｂを設ける。各貯蔵領域１１ａ，１１ｂ
の間に、多重トンネル構造の第１障壁領域１４を形成
し、貯蔵領域１１ａ，１１ｂと半導体基板１，電極６と
の間に第２障壁領域１５を設ける。第１障壁領域１４
は、２つのトンネル障壁１３ａ，１３ｂとその間の低障
壁領域１２とからなる。各貯蔵領域１１ａ，１１ｂの間
で伝導キャリアを移動させて、分極特性を利用してメモ
リとする場合、高い電圧では伝導キャリアの移動確率が
極めて高く、低い電圧では伝導キャリアの移動確率が相
乗的に小さくなる。これにより、ＤＲＡＭとフラッシュ
ＥＥＰＲＯＭとの長所を併有しうる。
Description
【０００１】
【産業上の利用分野】本発明は、情報記憶機能を有する
半導体装置およびその製造方法に係り、特に、書換え，
読み出し，記憶保持等の機能の向上対策に関する。
半導体装置およびその製造方法に係り、特に、書換え，
読み出し，記憶保持等の機能の向上対策に関する。
【０００２】
【従来の技術】従来より、半導体を用いて情報の記憶す
る装置（いわゆる半導体メモリ）の一つとしてＤＲＡＭ
(Dynamic Random Access Memory)が広く使用されてい
る。代表的なＤＲＡＭの単位記憶素子（メモリセル）は
１個の蓄積容量と１個のスイッチングＭＯＳ(Metal-Oxi
de-Semiconductor）ＦＥＴからなり、選択されたメモリ
セルの蓄積容量に蓄えられた電荷の状態に対応する電圧
をビット線からデジタル信号の“０”あるいは“１”と
して取り出すことで記憶データを読み出す。ＤＲＡＭの
記憶データは電源を切ると瞬時に消えてしまうつまり揮
発性を有する。また、一度読み出すと消えてしまう“破
壊読み出し”であるため、リフレッシュ動作（読み出し
たデータを再書き込みする動作）が必要である。
る装置（いわゆる半導体メモリ）の一つとしてＤＲＡＭ
(Dynamic Random Access Memory)が広く使用されてい
る。代表的なＤＲＡＭの単位記憶素子（メモリセル）は
１個の蓄積容量と１個のスイッチングＭＯＳ(Metal-Oxi
de-Semiconductor）ＦＥＴからなり、選択されたメモリ
セルの蓄積容量に蓄えられた電荷の状態に対応する電圧
をビット線からデジタル信号の“０”あるいは“１”と
して取り出すことで記憶データを読み出す。ＤＲＡＭの
記憶データは電源を切ると瞬時に消えてしまうつまり揮
発性を有する。また、一度読み出すと消えてしまう“破
壊読み出し”であるため、リフレッシュ動作（読み出し
たデータを再書き込みする動作）が必要である。
【０００３】一方、電源を切っても記憶していたデータ
が保持されていることを特徴とする不揮発性メモリとし
てフラッシュＥＥＰＲＯＭ(Electrically Erasable Pro
grammable Read Only Memory）などがある。代表的なフ
ラッシュＥＥＰＲＯＭのメモリセルは制御ゲート電極と
半導体基板の間に浮遊ゲート電極を有するいわゆるスタ
ックトゲート(Stacked gate)構造の１個のＭＯＳＦＥＴ
からなり、この浮遊ゲートに蓄積された電荷の量による
ＭＯＳＦＥＴのしきい値変化で、データを記憶する。デ
ータを書き込むには、ドレイン領域に高電圧を印加して
発生したホットキャリアがゲート酸化膜のエネルギ障壁
を乗り越えることで、あるいはゲート酸化膜に高電界を
印加してＦ−Ｎ(Fowler-Nordheim）トンネル電流を流す
ことで、電荷（一般には電子）を半導体基板から浮遊ゲ
ートに注入する。データの消去は、上記とは逆方向の高
電界をゲート酸化膜に印加し浮遊ゲートから半導体基板
に電荷をＦ−Ｎトンネルによって引き抜くことにより行
なう。フラッシュＥＥＰＲＯＭはＤＲＡＭの様なリフレ
ッシュ動作が不要な反面、ＤＲＡＭに較べデータ書込み
及び消去に要する時間が桁違いに長い。
が保持されていることを特徴とする不揮発性メモリとし
てフラッシュＥＥＰＲＯＭ(Electrically Erasable Pro
grammable Read Only Memory）などがある。代表的なフ
ラッシュＥＥＰＲＯＭのメモリセルは制御ゲート電極と
半導体基板の間に浮遊ゲート電極を有するいわゆるスタ
ックトゲート(Stacked gate)構造の１個のＭＯＳＦＥＴ
からなり、この浮遊ゲートに蓄積された電荷の量による
ＭＯＳＦＥＴのしきい値変化で、データを記憶する。デ
ータを書き込むには、ドレイン領域に高電圧を印加して
発生したホットキャリアがゲート酸化膜のエネルギ障壁
を乗り越えることで、あるいはゲート酸化膜に高電界を
印加してＦ−Ｎ(Fowler-Nordheim）トンネル電流を流す
ことで、電荷（一般には電子）を半導体基板から浮遊ゲ
ートに注入する。データの消去は、上記とは逆方向の高
電界をゲート酸化膜に印加し浮遊ゲートから半導体基板
に電荷をＦ−Ｎトンネルによって引き抜くことにより行
なう。フラッシュＥＥＰＲＯＭはＤＲＡＭの様なリフレ
ッシュ動作が不要な反面、ＤＲＡＭに較べデータ書込み
及び消去に要する時間が桁違いに長い。
【０００４】その他の不揮発性メモリとしてＮＶ−ＤＲ
ＡＭ(Non-Volatile DRAM）があり、代表的なＮＶ−ＤＲ
ＡＭのメモリセルはゲート絶縁膜として強誘電体膜を用
いた１個のＭＦＳ(Metal-Ferrodielectric-Semiconduct
or）ＦＥＴからなり、この強誘電体膜のイオン分極の状
態を電界を印加する向きにより変化させることで、該Ｍ
ＦＳＦＥＴのしきい値を変えデータを記憶するものがあ
る。また、例えば特開平４−９７５６４号公報に開示さ
れるように、上記強誘電体膜のイオン分極をあたかも
“電子双極子”による分極に置き換えた半導体装置があ
る。これは、図２４および図２５に示されるように絶縁
膜障壁の間に設けられた複数の活性領域が上記強誘電体
膜の単位結晶格子に各々対応し、印加する電界により該
各活性領域内に設けられたトンネル障壁を介して伝導キ
ャリアが行き来することで、該伝導キャリアを局在させ
データを記憶するように構成されている。これらのＮＶ
−ＤＲＡＭは分極のメモリ効果により本質的には不揮発
性であるが、ＤＲＡＭと同様に破壊読み出しであるた
め、読み出し時にはリフレッシュ動作が必要である。
ＡＭ(Non-Volatile DRAM）があり、代表的なＮＶ−ＤＲ
ＡＭのメモリセルはゲート絶縁膜として強誘電体膜を用
いた１個のＭＦＳ(Metal-Ferrodielectric-Semiconduct
or）ＦＥＴからなり、この強誘電体膜のイオン分極の状
態を電界を印加する向きにより変化させることで、該Ｍ
ＦＳＦＥＴのしきい値を変えデータを記憶するものがあ
る。また、例えば特開平４−９７５６４号公報に開示さ
れるように、上記強誘電体膜のイオン分極をあたかも
“電子双極子”による分極に置き換えた半導体装置があ
る。これは、図２４および図２５に示されるように絶縁
膜障壁の間に設けられた複数の活性領域が上記強誘電体
膜の単位結晶格子に各々対応し、印加する電界により該
各活性領域内に設けられたトンネル障壁を介して伝導キ
ャリアが行き来することで、該伝導キャリアを局在させ
データを記憶するように構成されている。これらのＮＶ
−ＤＲＡＭは分極のメモリ効果により本質的には不揮発
性であるが、ＤＲＡＭと同様に破壊読み出しであるた
め、読み出し時にはリフレッシュ動作が必要である。
【０００５】
【発明が解決しようとする課題】一般に、高速化、低消
費電力化、携帯化・小型化といったことが望まれる将来
の電子機器に適用するのに理想的な半導体メモリとは、
ＤＲＡＭとフラッシュＥＥＰＲＯＭとの利点を両者併せ
持ったものである。即ち、下記要件 （ａ） ＤＲＡＭにあってフラッシュＥＥＰＲＯＭに無
い利点として、データの読出しはもちろんのことデータ
の書込み・消去についても数１００ｎ秒あるいはそれ以
下の時間で高速に行なうことができること （ｂ） 同様に、ＤＲＡＭにあってフラッシュＥＥＰＲ
ＯＭに無い利点として１０年の間（１０年は産業上・工
業上の一般的な目安である）果断無くデータ書換えを行
なえるだけの最大書換え回数を有していること （ｃ） フラッシュＥＥＰＲＯＭにあってＤＲＡＭに無
い利点として、ある位置にキャリアが存在すると該キャ
リアを該位置から流失させようとする向きの電界が内部
発生するが、該電界下にあっても一旦記憶したデータを
電源無しで10年間保持し続けることができること （ｄ） 同様に、フラッシュＥＥＰＲＯＭにあってＤＲ
ＡＭに無い利点として、低消費電力の観点から出来れば
破壊読み出しではないこと、即ちデータ読み出しの度の
リフレッシュ動作が不要であることを満たす必要があ
る。
費電力化、携帯化・小型化といったことが望まれる将来
の電子機器に適用するのに理想的な半導体メモリとは、
ＤＲＡＭとフラッシュＥＥＰＲＯＭとの利点を両者併せ
持ったものである。即ち、下記要件 （ａ） ＤＲＡＭにあってフラッシュＥＥＰＲＯＭに無
い利点として、データの読出しはもちろんのことデータ
の書込み・消去についても数１００ｎ秒あるいはそれ以
下の時間で高速に行なうことができること （ｂ） 同様に、ＤＲＡＭにあってフラッシュＥＥＰＲ
ＯＭに無い利点として１０年の間（１０年は産業上・工
業上の一般的な目安である）果断無くデータ書換えを行
なえるだけの最大書換え回数を有していること （ｃ） フラッシュＥＥＰＲＯＭにあってＤＲＡＭに無
い利点として、ある位置にキャリアが存在すると該キャ
リアを該位置から流失させようとする向きの電界が内部
発生するが、該電界下にあっても一旦記憶したデータを
電源無しで10年間保持し続けることができること （ｄ） 同様に、フラッシュＥＥＰＲＯＭにあってＤＲ
ＡＭに無い利点として、低消費電力の観点から出来れば
破壊読み出しではないこと、即ちデータ読み出しの度の
リフレッシュ動作が不要であることを満たす必要があ
る。
【０００６】一般に、近年の不揮発性メモリーは厚さ１
０ｎｍ程度のゲート絶縁膜を有するＭＩＳ型半導体装置
を用いており、その絶縁膜領域の中に少なくとも１０12
個／ｃｍ2 オーダーのキャリアを存在させるか否かによ
ってデータを記憶する方式でとっている。これに伴なう
キャリアの移動は一般に絶縁膜領域の中に設けられた障
壁をトンネルさせることで行なわれており、この時の電
流をＩｔとすると、上記の要件（ａ）〜（ｄ）はより具
体的に各々以下のように言い換えられる。
０ｎｍ程度のゲート絶縁膜を有するＭＩＳ型半導体装置
を用いており、その絶縁膜領域の中に少なくとも１０12
個／ｃｍ2 オーダーのキャリアを存在させるか否かによ
ってデータを記憶する方式でとっている。これに伴なう
キャリアの移動は一般に絶縁膜領域の中に設けられた障
壁をトンネルさせることで行なわれており、この時の電
流をＩｔとすると、上記の要件（ａ）〜（ｄ）はより具
体的に各々以下のように言い換えられる。
【０００７】（Ａ） 書換え・消去時には、１Ａ／ｃｍ
2 程度の大きな電流Ｉｔが必要である。それに加えて、
消費電力や集積回路設計などの観点から必要となる印加
電圧（いわゆる書込み電圧）が大きくとも±２０Ｖ程度
か、それ以下であることが望ましい。
2 程度の大きな電流Ｉｔが必要である。それに加えて、
消費電力や集積回路設計などの観点から必要となる印加
電圧（いわゆる書込み電圧）が大きくとも±２０Ｖ程度
か、それ以下であることが望ましい。
【０００８】（Ｂ） 少なくとも１０16回以上（破壊読
出しでない場合には２〜３桁小さいてもよく例えば１０
14回以上）の書換えが可能でなければならない。
出しでない場合には２〜３桁小さいてもよく例えば１０
14回以上）の書換えが可能でなければならない。
【０００９】（Ｃ） データ保持時において、キャリア
存在による発生電界に相当する所の少なくとも±０．５
Ｖから±１Ｖの電圧範囲内で電流Ｉｔが約１０-16 Ａ／
ｃｍ2 以下の極めて小さい値であることが必要である。
存在による発生電界に相当する所の少なくとも±０．５
Ｖから±１Ｖの電圧範囲内で電流Ｉｔが約１０-16 Ａ／
ｃｍ2 以下の極めて小さい値であることが必要である。
【００１０】（Ｄ） 破壊読出しでなくするには、その
電圧範囲内として読込み時などの実用的な動作電圧範
囲、例えば少なくとも±１Ｖから±２Ｖ程度であること
が望ましい（動作電圧範囲の大きさ以外は上記（Ｃ）と
同じ であり、結果的に上記（Ｃ）の付随的な要件とな
る）。
電圧範囲内として読込み時などの実用的な動作電圧範
囲、例えば少なくとも±１Ｖから±２Ｖ程度であること
が望ましい（動作電圧範囲の大きさ以外は上記（Ｃ）と
同じ であり、結果的に上記（Ｃ）の付随的な要件とな
る）。
【００１１】以上のように、理想的なトンネル障壁は、
およそ１５桁以上にもわたってその抵抗値が可変である
とともに低電界下では絶縁体と同等の高抵抗値を有する
等の厳しい条件を満たす必要がある。そのため、従来技
術において、以上の要件全てを満たす半導体メモリはお
ろか、上記要件（Ａ）あるいは（Ｂ）と（Ｃ）のみを満
たしている不揮発性の半導体メモリも存在しない。ＤＲ
ＡＭは破壊読み出しであるためデータ読み出しの度にリ
フレッシュ動作が必要であるだけでなく、蓄積容量に蓄
えられた電荷が徐々にリークして失われるため、データ
読み出しが全く行なわれない場合でも一定時間（いわゆ
るリフレッシュ時間で、一般に１ｍ秒から１００ｍ秒の
間）の度にリフレッシュ動作が必要である。したがっ
て、データが揮発性であるだけでなく、消費電力が大き
いという欠点がある。
およそ１５桁以上にもわたってその抵抗値が可変である
とともに低電界下では絶縁体と同等の高抵抗値を有する
等の厳しい条件を満たす必要がある。そのため、従来技
術において、以上の要件全てを満たす半導体メモリはお
ろか、上記要件（Ａ）あるいは（Ｂ）と（Ｃ）のみを満
たしている不揮発性の半導体メモリも存在しない。ＤＲ
ＡＭは破壊読み出しであるためデータ読み出しの度にリ
フレッシュ動作が必要であるだけでなく、蓄積容量に蓄
えられた電荷が徐々にリークして失われるため、データ
読み出しが全く行なわれない場合でも一定時間（いわゆ
るリフレッシュ時間で、一般に１ｍ秒から１００ｍ秒の
間）の度にリフレッシュ動作が必要である。したがっ
て、データが揮発性であるだけでなく、消費電力が大き
いという欠点がある。
【００１２】一方、フラッシュＥＥＰＲＯＭなどは電源
を切ってもデータが保持されなおかつリフレッシュ動作
も不要であるといった利点を有する反面、該半導体装置
の内部、特に該ゲート酸化膜に極めて大きな電界（一般
に１０ＭＶ／ｃｍ程度あるいはそれ以上でありシリコン
酸化膜の最大誘電破壊電界近くにまで達する）を印加す
る必要があるために、信頼性の確保が難しく書換え回数
が最大１０4 回から１０5 回程度に制限される。また、
上記信頼性とのトレードオフの関係で書込みないし消去
時の印加電界と電流には一定の上限が存在し、これに対
応してデータ書込み及び消去に要する時間は一般のＤＲ
ＡＭの数１０ｎ秒に較べて桁違いに長い（代表的な書込
みおよび消去時間は各々数１０μ秒および数１０ｍ秒）
という欠点を有する。
を切ってもデータが保持されなおかつリフレッシュ動作
も不要であるといった利点を有する反面、該半導体装置
の内部、特に該ゲート酸化膜に極めて大きな電界（一般
に１０ＭＶ／ｃｍ程度あるいはそれ以上でありシリコン
酸化膜の最大誘電破壊電界近くにまで達する）を印加す
る必要があるために、信頼性の確保が難しく書換え回数
が最大１０4 回から１０5 回程度に制限される。また、
上記信頼性とのトレードオフの関係で書込みないし消去
時の印加電界と電流には一定の上限が存在し、これに対
応してデータ書込み及び消去に要する時間は一般のＤＲ
ＡＭの数１０ｎ秒に較べて桁違いに長い（代表的な書込
みおよび消去時間は各々数１０μ秒および数１０ｍ秒）
という欠点を有する。
【００１３】さらに、フラッシュＥＥＰＲＯＭはスタッ
クトゲート構造のために、その容量カップリング比に応
じた大きい書込みおよび消去電圧が必要となる。例え
ば、図４のＥ４タイプのエネルギーレベル特性を有する
厚さ８ｎｍのゲート酸化膜を持つスタックトゲート型フ
ラッシュＥＥＰＲＯＭの場合には、書込みないしは消去
に１５Ｖから２０Ｖ程度の高電圧を印加する必要が有
る。それ故、集積回路メモリ素子とするには上記高電圧
の発生回路などが別途必要になるなどの弊害と共に、電
圧が高い分だけ余計に電力を消費することになる。ま
た、代表的なホットキャリアによるデータ書込む方式で
は、ホットキャリアの浮遊ゲートへの注入効率があまり
大きくないため書込み時にさらに多くの電力を消費する
欠点を有する。
クトゲート構造のために、その容量カップリング比に応
じた大きい書込みおよび消去電圧が必要となる。例え
ば、図４のＥ４タイプのエネルギーレベル特性を有する
厚さ８ｎｍのゲート酸化膜を持つスタックトゲート型フ
ラッシュＥＥＰＲＯＭの場合には、書込みないしは消去
に１５Ｖから２０Ｖ程度の高電圧を印加する必要が有
る。それ故、集積回路メモリ素子とするには上記高電圧
の発生回路などが別途必要になるなどの弊害と共に、電
圧が高い分だけ余計に電力を消費することになる。ま
た、代表的なホットキャリアによるデータ書込む方式で
は、ホットキャリアの浮遊ゲートへの注入効率があまり
大きくないため書込み時にさらに多くの電力を消費する
欠点を有する。
【００１４】また、代表的なＮＶ−ＤＲＡＭであるＭＦ
ＳＦＥＴに関しては、その強誘電体の材料自体の問題が
大きく、現時点まで実用には至っていない。ＭＦＳＦＥ
Ｔに用いる場合に要求される数１００ｎｍ以下の膜厚ま
で強誘電体膜を薄くしていくと上記イオン分極の程度が
実用上不十分なほど小さくなってしまう傾向、ＦＥＴと
して実用上十分な程度に安定で良好な半導体との界面が
得ることが極めて困難なこと、反応性の高い材料が多い
等のため膜形成の前後の工程が著しく制限されること、
書換え回数に伴って上記イオン分極の程度が弱くなって
いくいわゆる膜疲労（代表的な最大書換え回数はせいぜ
い１０10回程度）、および膜の絶縁破壊など多くの問題
が根深く存在する。
ＳＦＥＴに関しては、その強誘電体の材料自体の問題が
大きく、現時点まで実用には至っていない。ＭＦＳＦＥ
Ｔに用いる場合に要求される数１００ｎｍ以下の膜厚ま
で強誘電体膜を薄くしていくと上記イオン分極の程度が
実用上不十分なほど小さくなってしまう傾向、ＦＥＴと
して実用上十分な程度に安定で良好な半導体との界面が
得ることが極めて困難なこと、反応性の高い材料が多い
等のため膜形成の前後の工程が著しく制限されること、
書換え回数に伴って上記イオン分極の程度が弱くなって
いくいわゆる膜疲労（代表的な最大書換え回数はせいぜ
い１０10回程度）、および膜の絶縁破壊など多くの問題
が根深く存在する。
【００１５】一方、特開平４−９７５６４号公報に記さ
れた半導体装置に関しては、図２２および図２３ないし
は該公報中の特許請求の範囲に示されるように、その絶
縁膜障壁の中に上記強誘電体膜の単位結晶格子に各々対
応するような複数の活性領域が存在し、かつ該各活性領
域内に各々１個のトンネル障壁が存在している。しかし
ながら、特に後者の特徴から該半導体装置は理想的な半
導体メモリに関する上記要件を満たすことが困難であ
る。図４のＥ１タイプのエネルギレベル特性は、上記公
報に示される構造を有しかつ最も単純な活性領域が１個
のみである場合について説明するものであって、活性領
域を両側から囲み込む周辺障壁領域はその内部に存在す
る伝導キャリアが直接トンネルなどで外部にリークしな
いように厚さ６ｎｍ程度とし、直接トンネルが起きる厚
さ３ｎｍ程度のトンネル障壁について、そのエネルギ障
壁ΔＥｔが１．４ｅＶと３．２ｅＶの二つの場合の例を
示した。同図から、現状実在する障壁の中ではかなり高
い部類に属する３．２ｅＶの場合でさえも、データ保持
時の低電圧範囲における電流Ｉｔが極端に大きく上記要
件（Ｃ）及び（Ｄ）を同時に満たすことは極めて困難で
ある。同図から分かるように、より低い１．４ｅＶの障
壁の場合には、データ保持時の低電圧域における電流Ｉ
ｔがさらに大きくなる。このような低電圧域では直接ト
ンネルによる電流が支配的であるが、その一方で、高速
書換えを行なう１０-2Ａ／ｃｍ2 以上の領域では上記ト
ンネル障壁膜におよそ１０ＭＶ／ｃｍ近くの高電界が印
加されており、Ｆ−Ｎトンネル電流成分がかなり支配的
になる。即ち、直接トンネルが起きるような薄いトンネ
ル障壁の場合でも、高速書換え時にはフラッシュＥＥＰ
ＲＯＭとほぼ同程度の高電界がそのトンネル障壁に印加
されることが同図から読み取れる。それ故、フラッシュ
ＥＥＰＲＯＭと同様、上記公報の半導体装置では最大書
換え回数が本質的に制限されるなど上記要件（Ｂ）を満
たすことも困難である。なお、以上の結論は、トンネル
障壁の厚さ、エネルギ障壁ΔＥｔ、および周辺障壁領域
の厚さ等が上記例で用いた値以外であっても、本質的に
変わらない。また、以上は活性領域が１個のみである単
純な場合を例にとって説明したが、複数の活性領域を有
する場合についても全く同じことが言える。以上まとめ
ると、上記公報の半導体装置は上記要件の少なくとも
（Ａ）を満たすことは困難である。また、要件（Ｂ）を
満たすことも困難であり、さらに要件（Ｃ）及び（Ｄ）
を同時に満たすことも困難である。また、図２２および
図２３ないしは該公報中の特許請求の範囲にも示される
ように、上記公報に記された半導体装置は“電子双極
子”による分極効果を利用する性質上、その絶縁膜障壁
の中に存在する活性領域は必ず複数である必要がある。
それ故、該半導体装置の障壁領域の厚さは、例えば周辺
障壁領域およびトンネル障壁3 の厚さをそれぞれ上述の
例と同じ６ｎｍおよび３ｎｍとすると、活性領域が最も
少ない２つあるいは３つの場合でもそれぞれ２４ｎｍお
よび３３ｎｍかそれ以上の値になる。なお以上の試算に
は、活性領域内の低障壁領域の厚さを含んでいないた
め、実際の障壁領域はさらに厚い。現在あるいは近い将
来のＭＩＳ型不揮発性メモリでは微細化・高集積化等を
実現する必要性からそのゲート絶縁膜は１０ｎｍ程度と
薄いことを鑑みると、上記公報に記された半導体装置の
絶縁膜領域はかなり厚く高集積回路装置には本質的に不
向きである。
れた半導体装置に関しては、図２２および図２３ないし
は該公報中の特許請求の範囲に示されるように、その絶
縁膜障壁の中に上記強誘電体膜の単位結晶格子に各々対
応するような複数の活性領域が存在し、かつ該各活性領
域内に各々１個のトンネル障壁が存在している。しかし
ながら、特に後者の特徴から該半導体装置は理想的な半
導体メモリに関する上記要件を満たすことが困難であ
る。図４のＥ１タイプのエネルギレベル特性は、上記公
報に示される構造を有しかつ最も単純な活性領域が１個
のみである場合について説明するものであって、活性領
域を両側から囲み込む周辺障壁領域はその内部に存在す
る伝導キャリアが直接トンネルなどで外部にリークしな
いように厚さ６ｎｍ程度とし、直接トンネルが起きる厚
さ３ｎｍ程度のトンネル障壁について、そのエネルギ障
壁ΔＥｔが１．４ｅＶと３．２ｅＶの二つの場合の例を
示した。同図から、現状実在する障壁の中ではかなり高
い部類に属する３．２ｅＶの場合でさえも、データ保持
時の低電圧範囲における電流Ｉｔが極端に大きく上記要
件（Ｃ）及び（Ｄ）を同時に満たすことは極めて困難で
ある。同図から分かるように、より低い１．４ｅＶの障
壁の場合には、データ保持時の低電圧域における電流Ｉ
ｔがさらに大きくなる。このような低電圧域では直接ト
ンネルによる電流が支配的であるが、その一方で、高速
書換えを行なう１０-2Ａ／ｃｍ2 以上の領域では上記ト
ンネル障壁膜におよそ１０ＭＶ／ｃｍ近くの高電界が印
加されており、Ｆ−Ｎトンネル電流成分がかなり支配的
になる。即ち、直接トンネルが起きるような薄いトンネ
ル障壁の場合でも、高速書換え時にはフラッシュＥＥＰ
ＲＯＭとほぼ同程度の高電界がそのトンネル障壁に印加
されることが同図から読み取れる。それ故、フラッシュ
ＥＥＰＲＯＭと同様、上記公報の半導体装置では最大書
換え回数が本質的に制限されるなど上記要件（Ｂ）を満
たすことも困難である。なお、以上の結論は、トンネル
障壁の厚さ、エネルギ障壁ΔＥｔ、および周辺障壁領域
の厚さ等が上記例で用いた値以外であっても、本質的に
変わらない。また、以上は活性領域が１個のみである単
純な場合を例にとって説明したが、複数の活性領域を有
する場合についても全く同じことが言える。以上まとめ
ると、上記公報の半導体装置は上記要件の少なくとも
（Ａ）を満たすことは困難である。また、要件（Ｂ）を
満たすことも困難であり、さらに要件（Ｃ）及び（Ｄ）
を同時に満たすことも困難である。また、図２２および
図２３ないしは該公報中の特許請求の範囲にも示される
ように、上記公報に記された半導体装置は“電子双極
子”による分極効果を利用する性質上、その絶縁膜障壁
の中に存在する活性領域は必ず複数である必要がある。
それ故、該半導体装置の障壁領域の厚さは、例えば周辺
障壁領域およびトンネル障壁3 の厚さをそれぞれ上述の
例と同じ６ｎｍおよび３ｎｍとすると、活性領域が最も
少ない２つあるいは３つの場合でもそれぞれ２４ｎｍお
よび３３ｎｍかそれ以上の値になる。なお以上の試算に
は、活性領域内の低障壁領域の厚さを含んでいないた
め、実際の障壁領域はさらに厚い。現在あるいは近い将
来のＭＩＳ型不揮発性メモリでは微細化・高集積化等を
実現する必要性からそのゲート絶縁膜は１０ｎｍ程度と
薄いことを鑑みると、上記公報に記された半導体装置の
絶縁膜領域はかなり厚く高集積回路装置には本質的に不
向きである。
【００１６】本発明の目的は、低消費電力で安定かつ高
速に情報の記憶もしくは処理を行なう半導体装置および
その製造方法を提供することにあり、特に上記問題点に
鑑み、少なくとも上記要件（Ａ）及び（Ｃ）を同時に満
たし、より好ましくはすべての要件（Ａ）〜（Ｄ）を同
時に満たすことができる半導体メモリ装置およびその製
造方法を提供することにある。
速に情報の記憶もしくは処理を行なう半導体装置および
その製造方法を提供することにあり、特に上記問題点に
鑑み、少なくとも上記要件（Ａ）及び（Ｃ）を同時に満
たし、より好ましくはすべての要件（Ａ）〜（Ｄ）を同
時に満たすことができる半導体メモリ装置およびその製
造方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、多重トンネル構造を有する障
壁を介して貯蔵領域から伝導キャリアを出入させること
にある。
に本発明が講じた手段は、多重トンネル構造を有する障
壁を介して貯蔵領域から伝導キャリアを出入させること
にある。
【００１８】具体的に請求項１の発明の講じた手段は、
伝導キャリアを貯蔵するための少なくとも一つの伝導キ
ャリア貯蔵部を備えた半導体装置において、上記伝導キ
ャリア貯蔵部を、伝導キャリアの移動に対して抵抗を与
える高いエネルギー準位を有する少なくとも２つの障壁
領域と、上記各障壁領域の間に介設され、上記伝導キャ
リア供給源から供給される伝導キャリアが安定に存在し
うる低いエネルギー準位を有する少なくとも１つの貯蔵
領域とで構成するとともに、上記各障壁領域のうち少な
くとも一方を、伝導キャリアのトンネリングによる通過
が可能なエネルギー準位を有する少なくとも２つのトン
ネル障壁と、該各トンネル障壁の間に介設され上記トン
ネル障壁よりも低いエネルギー準位を有する少なくとも
２つの低障壁領域とからなる多重トンネル構造を有する
ように構成したものである。
伝導キャリアを貯蔵するための少なくとも一つの伝導キ
ャリア貯蔵部を備えた半導体装置において、上記伝導キ
ャリア貯蔵部を、伝導キャリアの移動に対して抵抗を与
える高いエネルギー準位を有する少なくとも２つの障壁
領域と、上記各障壁領域の間に介設され、上記伝導キャ
リア供給源から供給される伝導キャリアが安定に存在し
うる低いエネルギー準位を有する少なくとも１つの貯蔵
領域とで構成するとともに、上記各障壁領域のうち少な
くとも一方を、伝導キャリアのトンネリングによる通過
が可能なエネルギー準位を有する少なくとも２つのトン
ネル障壁と、該各トンネル障壁の間に介設され上記トン
ネル障壁よりも低いエネルギー準位を有する少なくとも
２つの低障壁領域とからなる多重トンネル構造を有する
ように構成したものである。
【００１９】請求項２の発明の講じた手段は、請求項１
記載の半導体装置において、上記伝導キャリア貯蔵部に
配設される貯蔵領域の個数を１つとし、障壁領域の個数
を２つとする。そして、上記２つの障壁領域のうち一方
のみ上記多重トンネル構造を有し、他方は多重トンネル
構造を有しないように構成したものである。
記載の半導体装置において、上記伝導キャリア貯蔵部に
配設される貯蔵領域の個数を１つとし、障壁領域の個数
を２つとする。そして、上記２つの障壁領域のうち一方
のみ上記多重トンネル構造を有し、他方は多重トンネル
構造を有しないように構成したものである。
【００２０】請求項３の発明の講じた手段は、請求項１
記載の半導体装置において、上記伝導キャリア貯蔵部に
配設される貯蔵領域の個数を２つとし、障壁領域の個数
を３つとする。そして、少なくとも上記各貯蔵領域の間
の障壁領域が多重トンネル構造を有するように構成した
ものである。
記載の半導体装置において、上記伝導キャリア貯蔵部に
配設される貯蔵領域の個数を２つとし、障壁領域の個数
を３つとする。そして、少なくとも上記各貯蔵領域の間
の障壁領域が多重トンネル構造を有するように構成した
ものである。
【００２１】請求項４の発明の講じた手段は、請求項３
記載の半導体装置において、上記各貯蔵領域の互いに対
向する面とは反対側の面に隣接する２つの障壁領域を、
多重トンネル構造を有しないように構成したものであ
る。
記載の半導体装置において、上記各貯蔵領域の互いに対
向する面とは反対側の面に隣接する２つの障壁領域を、
多重トンネル構造を有しないように構成したものであ
る。
【００２２】請求項５の発明の講じた手段は、請求項
１，２，３又は４記載の半導体装置において、上記多重
トンネル構造を有する障壁領域内の低障壁領域を、両側
のトンネル障壁のうち一方のトンネル障壁からの入射波
と他方のトンネル障壁からの反射波との位相がほぼ揃う
ように構成したものである。
１，２，３又は４記載の半導体装置において、上記多重
トンネル構造を有する障壁領域内の低障壁領域を、両側
のトンネル障壁のうち一方のトンネル障壁からの入射波
と他方のトンネル障壁からの反射波との位相がほぼ揃う
ように構成したものである。
【００２３】請求項６の発明の講じた手段は、請求項５
記載の半導体装置において、上記多重トンネル構造を有
する障壁領域内の低障壁領域を、伝導キャリアのド・ブ
ロイ波長と同程度又はそれ以下の厚みを有する薄膜材料
で構成したものである。
記載の半導体装置において、上記多重トンネル構造を有
する障壁領域内の低障壁領域を、伝導キャリアのド・ブ
ロイ波長と同程度又はそれ以下の厚みを有する薄膜材料
で構成したものである。
【００２４】請求項７の発明の講じた手段は、請求項５
又は６記載の半導体装置において、上記多重トンネル構
造を有する障壁領域内の低障壁領域を、上記貯蔵領域の
エネルギー準位よりも所定値だけ高いエネルギー準位を
有する薄膜材料で構成したものである。
又は６記載の半導体装置において、上記多重トンネル構
造を有する障壁領域内の低障壁領域を、上記貯蔵領域の
エネルギー準位よりも所定値だけ高いエネルギー準位を
有する薄膜材料で構成したものである。
【００２５】請求項８の発明の講じた手段は、請求項３
又は４記載の半導体装置において、上記伝導キャリア貯
蔵部内に、キャリア供給源を設けたものである。
又は４記載の半導体装置において、上記伝導キャリア貯
蔵部内に、キャリア供給源を設けたものである。
【００２６】請求項９の発明の講じた手段は、請求項
１，２，３又は４記載の半導体装置において、上記伝導
キャリア貯蔵部を半導体基板の上に形成し、上記半導体
基板の表面領域に形成され少なくとも一部が上記伝導キ
ャリア貯蔵部に接する１つのソース・ドレイン領域と、
上記伝導キャリア貯蔵部の上に形成された電極とを備え
るものとする。そして、上記伝導キャリア貯蔵部を、メ
モリ部として機能するように構成したものである。
１，２，３又は４記載の半導体装置において、上記伝導
キャリア貯蔵部を半導体基板の上に形成し、上記半導体
基板の表面領域に形成され少なくとも一部が上記伝導キ
ャリア貯蔵部に接する１つのソース・ドレイン領域と、
上記伝導キャリア貯蔵部の上に形成された電極とを備え
るものとする。そして、上記伝導キャリア貯蔵部を、メ
モリ部として機能するように構成したものである。
【００２７】請求項１０の発明の講じた手段は、請求項
１，２，３又は４記載の半導体装置において、上記伝導
キャリア貯蔵部を半導体基板の上に形成し、上記伝導キ
ャリア貯蔵部の両端付近の下方に設けられた２つのソー
ス・ドレイン領域と、上記伝導キャリア貯蔵部の上に形
成されたゲート電極とを備えるものとする。そして、上
記伝導キャリア貯蔵部を、メモリ部として機能するよう
に構成したものである。
１，２，３又は４記載の半導体装置において、上記伝導
キャリア貯蔵部を半導体基板の上に形成し、上記伝導キ
ャリア貯蔵部の両端付近の下方に設けられた２つのソー
ス・ドレイン領域と、上記伝導キャリア貯蔵部の上に形
成されたゲート電極とを備えるものとする。そして、上
記伝導キャリア貯蔵部を、メモリ部として機能するよう
に構成したものである。
【００２８】請求項１１の発明の講じた手段は、請求項
２記載の半導体装置において、上記伝導キャリア貯蔵部
を半導体基板の上に形成し、上記半導体基板の表面領域
に形成され少なくとも一部が上記伝導キャリア貯蔵部に
接する１つのソース・ドレイン領域と、上記伝導キャリ
ア貯蔵部の上に形成された電極とを備えるものとする。
そして、上記伝導キャリア貯蔵部の貯蔵領域に存在する
伝導キャリア量に対応させて情報の記憶，処理を行うよ
うに構成したものである。
２記載の半導体装置において、上記伝導キャリア貯蔵部
を半導体基板の上に形成し、上記半導体基板の表面領域
に形成され少なくとも一部が上記伝導キャリア貯蔵部に
接する１つのソース・ドレイン領域と、上記伝導キャリ
ア貯蔵部の上に形成された電極とを備えるものとする。
そして、上記伝導キャリア貯蔵部の貯蔵領域に存在する
伝導キャリア量に対応させて情報の記憶，処理を行うよ
うに構成したものである。
【００２９】請求項１２の発明の講じた手段は、請求項
３又は４記載の半導体装置において、上記伝導キャリア
貯蔵部を半導体基板の上に形成し、上記半導体基板の表
面領域に形成され少なくとも一部が上記伝導キャリア貯
蔵部に接する１つのソース・ドレイン領域と、上記伝導
キャリア貯蔵部の上に形成された電極とを備えるものと
する。そして、上記伝導キャリア貯蔵部の内部で上記伝
導キャリアが上記２つの貯蔵領域に分配される割合に対
応させて情報の記憶，処理を行うように構成したもので
ある。
３又は４記載の半導体装置において、上記伝導キャリア
貯蔵部を半導体基板の上に形成し、上記半導体基板の表
面領域に形成され少なくとも一部が上記伝導キャリア貯
蔵部に接する１つのソース・ドレイン領域と、上記伝導
キャリア貯蔵部の上に形成された電極とを備えるものと
する。そして、上記伝導キャリア貯蔵部の内部で上記伝
導キャリアが上記２つの貯蔵領域に分配される割合に対
応させて情報の記憶，処理を行うように構成したもので
ある。
【００３０】請求項１３の発明の講じた手段は、請求項
２記載の半導体装置において、上記伝導キャリア貯蔵部
を半導体基板の上に形成し、上記伝導キャリア貯蔵部の
両端付近の下方に設けられた２つのソース・ドレイン領
域と、上記伝導キャリア貯蔵部の上に形成されたゲート
電極とを備えるものとする。そして、上記伝導キャリア
貯蔵部の貯蔵領域に存在する伝導キャリア量に対応させ
て情報の記憶，処理を行うように構成したものである。
２記載の半導体装置において、上記伝導キャリア貯蔵部
を半導体基板の上に形成し、上記伝導キャリア貯蔵部の
両端付近の下方に設けられた２つのソース・ドレイン領
域と、上記伝導キャリア貯蔵部の上に形成されたゲート
電極とを備えるものとする。そして、上記伝導キャリア
貯蔵部の貯蔵領域に存在する伝導キャリア量に対応させ
て情報の記憶，処理を行うように構成したものである。
【００３１】請求項１４の発明の講じた手段は、請求項
３又は４記載の半導体装置において、上記伝導キャリア
貯蔵部を半導体基板の上に形成し、上記伝導キャリア貯
蔵部の両端付近の下方に設けられた２つのソース・ドレ
イン領域と、上記伝導キャリア貯蔵部の上に形成された
ゲート電極とを備えるものとする。上記伝導キャリア貯
蔵部の内部で上記伝導キャリアが上記２つの貯蔵領域に
分配される割合に対応させて情報の記憶，処理を行うよ
うに構成したものである。
３又は４記載の半導体装置において、上記伝導キャリア
貯蔵部を半導体基板の上に形成し、上記伝導キャリア貯
蔵部の両端付近の下方に設けられた２つのソース・ドレ
イン領域と、上記伝導キャリア貯蔵部の上に形成された
ゲート電極とを備えるものとする。上記伝導キャリア貯
蔵部の内部で上記伝導キャリアが上記２つの貯蔵領域に
分配される割合に対応させて情報の記憶，処理を行うよ
うに構成したものである。
【００３２】請求項１５の発明の講じた手段は、請求項
１０，１３又は１４記載の半導体装置において、上記２
つのソース・ドレイン領域のうち少なくとも一方を上記
伝導キャリア貯蔵部と所定の間隙をもって形成し、上記
伝導キャリア貯蔵部の上記ソース・ドレイン領域と所定
の間隙を隔てた側部にかつ上記間隙の寸法よりも薄く形
成されれた絶縁膜側壁と、上記絶縁膜側壁からソース・
ドレイン領域に亘る半導体基板上に設けられたゲート絶
縁膜と、上記ゲート絶縁膜上のゲート電極とを備えるも
のとする。そして、上記ゲート電極を上記キャリア貯蔵
部の上のゲート電極と共通の導電性部材で構成したもの
である。
１０，１３又は１４記載の半導体装置において、上記２
つのソース・ドレイン領域のうち少なくとも一方を上記
伝導キャリア貯蔵部と所定の間隙をもって形成し、上記
伝導キャリア貯蔵部の上記ソース・ドレイン領域と所定
の間隙を隔てた側部にかつ上記間隙の寸法よりも薄く形
成されれた絶縁膜側壁と、上記絶縁膜側壁からソース・
ドレイン領域に亘る半導体基板上に設けられたゲート絶
縁膜と、上記ゲート絶縁膜上のゲート電極とを備えるも
のとする。そして、上記ゲート電極を上記キャリア貯蔵
部の上のゲート電極と共通の導電性部材で構成したもの
である。
【００３３】請求項１６の発明の講じた手段は、請求項
１，２，３又は４記載の半導体装置において、上記半導
体装置をＤＲＡＭメモリセルとする。そして、上記伝導
キャリア貯蔵部を上記ＤＲＡＭメモリセルの容量電極と
プレート電極との間に介設し、メモリ部として機能する
ように構成したものである。
１，２，３又は４記載の半導体装置において、上記半導
体装置をＤＲＡＭメモリセルとする。そして、上記伝導
キャリア貯蔵部を上記ＤＲＡＭメモリセルの容量電極と
プレート電極との間に介設し、メモリ部として機能する
ように構成したものである。
【００３４】請求項１７の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＳｉ０2 の薄膜で構成し，上
記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域をＳｉ
の薄膜で構成したものである。
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＳｉ０2 の薄膜で構成し，上
記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域をＳｉ
の薄膜で構成したものである。
【００３５】請求項１８の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＳｉ3 Ｎ4 の薄膜で構成し，
上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域を、
Ｓｉの薄膜で構成したものである。
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＳｉ3 Ｎ4 の薄膜で構成し，
上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域を、
Ｓｉの薄膜で構成したものである。
【００３６】請求項１９の発明の講じた手段は、請求項
１４又は１５記載の半導体装置において、上記伝導キャ
リア貯蔵部の貯蔵領域及び低障壁領域を、アモルファス
Ｓｉの薄膜で構成したものである。
１４又は１５記載の半導体装置において、上記伝導キャ
リア貯蔵部の貯蔵領域及び低障壁領域を、アモルファス
Ｓｉの薄膜で構成したものである。
【００３７】請求項２０の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＡｌＡｓの薄膜で構成し，上
記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域をＧａ
Ａｓの薄膜で構成したものである。
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＡｌＡｓの薄膜で構成し，上
記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域をＧａ
Ａｓの薄膜で構成したものである。
【００３８】請求項２１の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＧａＡｌＡｓの薄膜で構成
し，上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域
をＧａＡｓの薄膜で構成したものである。
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＧａＡｌＡｓの薄膜で構成
し，上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域
をＧａＡｓの薄膜で構成したものである。
【００３９】請求項２２の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＳｉ０2 の薄膜で構成し，上
記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域をＳｉ
Ｃの薄膜で構成したものである。
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＳｉ０2 の薄膜で構成し，上
記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域をＳｉ
Ｃの薄膜で構成したものである。
【００４０】請求項２３の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＧａＡｌＮの薄膜で構成し，
上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域をＧ
ａＮの薄膜で構成したものである。
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＧａＡｌＮの薄膜で構成し，
上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域をＧ
ａＮの薄膜で構成したものである。
【００４１】請求項２４の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＳｉの薄膜で構成し，上記伝
導キャリア貯蔵部の貯蔵領域及び低障壁領域をＳｉＧｅ
の薄膜で構成したものである。
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁をＳｉの薄膜で構成し，上記伝
導キャリア貯蔵部の貯蔵領域及び低障壁領域をＳｉＧｅ
の薄膜で構成したものである。
【００４２】請求項２５の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁を単結晶半導体の薄膜で構成
し，上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域
を上記単結晶半導体の表面における格子定数とほぼ等し
い格子定数を有する物質の薄膜で構成したものである。
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３記載の半導体装置において、上記伝導キャリ
ア貯蔵部のトンネル障壁を単結晶半導体の薄膜で構成
し，上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域
を上記単結晶半導体の表面における格子定数とほぼ等し
い格子定数を有する物質の薄膜で構成したものである。
【００４３】請求項２６の発明の講じた手段は、第１導
電性部材と第２導電性部材との間に複合層からなる伝導
キャリア貯蔵層を形成するための半導体装置の製造方法
として、上記伝導キャリア貯蔵層を形成する工程に、伝
導キャリアの移動に対して抵抗を与える高いエネルギー
準位を有する第１絶縁層を形成する工程と、上記第１絶
縁層の上に、伝導キャリアの貯蔵が可能な低いエネルギ
ー準位を有する第１貯蔵層を形成する工程と、上記第１
貯蔵層の上に、伝導キャリアの移動に対して抵抗を与え
る高いエネルギー準位を有する第２絶縁層を形成する工
程とを備える。そして、上記各絶縁層を形成する工程の
うち少なくともいずれか１つの工程では、第１導電性部
材のエネルギー準位より高くかつ伝導キャリアのトンネ
リングによる通過が可能なエネルギー準位を有するトン
ネル絶縁層と、該トンネル絶縁層より低いエネルギー準
位を有する低障壁層とを交互に、かつ最下部及び最上部
がトンネル絶縁層となる多重トンネル構造を有する層を
形成する方法である。
電性部材と第２導電性部材との間に複合層からなる伝導
キャリア貯蔵層を形成するための半導体装置の製造方法
として、上記伝導キャリア貯蔵層を形成する工程に、伝
導キャリアの移動に対して抵抗を与える高いエネルギー
準位を有する第１絶縁層を形成する工程と、上記第１絶
縁層の上に、伝導キャリアの貯蔵が可能な低いエネルギ
ー準位を有する第１貯蔵層を形成する工程と、上記第１
貯蔵層の上に、伝導キャリアの移動に対して抵抗を与え
る高いエネルギー準位を有する第２絶縁層を形成する工
程とを備える。そして、上記各絶縁層を形成する工程の
うち少なくともいずれか１つの工程では、第１導電性部
材のエネルギー準位より高くかつ伝導キャリアのトンネ
リングによる通過が可能なエネルギー準位を有するトン
ネル絶縁層と、該トンネル絶縁層より低いエネルギー準
位を有する低障壁層とを交互に、かつ最下部及び最上部
がトンネル絶縁層となる多重トンネル構造を有する層を
形成する方法である。
【００４４】請求項２７の発明の講じた手段は、請求項
２６記載の半導体装置の製造方法において、上記第１絶
縁層を形成する工程では、上記多重トンネル構造を有す
る絶縁層を形成し、上記第２絶縁層を形成する工程で
は、上記多重トンネル構造を有しない絶縁層を形成する
方法である。
２６記載の半導体装置の製造方法において、上記第１絶
縁層を形成する工程では、上記多重トンネル構造を有す
る絶縁層を形成し、上記第２絶縁層を形成する工程で
は、上記多重トンネル構造を有しない絶縁層を形成する
方法である。
【００４５】請求項２８の発明の講じた手段は、請求項
２６記載の半導体装置の製造方法において、上記第１絶
縁層を形成する工程では、上記多重トンネル構造を有し
ない絶縁層を形成し、上記第２絶縁層を形成する工程で
は、上記多重トンネル構造を有する絶縁層を形成する。
そして、上記伝導キャリア貯蔵層を形成する工程に、さ
らに、 上記第２絶縁層の上に伝導キャリアの貯蔵が可
能な低いエネルギー準位を有する第２貯蔵層を形成する
工程と、上記第２貯蔵層の上に第３絶縁層として伝導キ
ャリアの移動に対する抵抗を与える高いエネルギー準位
を有しかつ上記多重トンネル構造を有しない絶縁層を形
成する工程とを設ける方法である。
２６記載の半導体装置の製造方法において、上記第１絶
縁層を形成する工程では、上記多重トンネル構造を有し
ない絶縁層を形成し、上記第２絶縁層を形成する工程で
は、上記多重トンネル構造を有する絶縁層を形成する。
そして、上記伝導キャリア貯蔵層を形成する工程に、さ
らに、 上記第２絶縁層の上に伝導キャリアの貯蔵が可
能な低いエネルギー準位を有する第２貯蔵層を形成する
工程と、上記第２貯蔵層の上に第３絶縁層として伝導キ
ャリアの移動に対する抵抗を与える高いエネルギー準位
を有しかつ上記多重トンネル構造を有しない絶縁層を形
成する工程とを設ける方法である。
【００４６】請求項２９の発明の講じた手段は、請求項
２８記載の半導体装置の製造方法において、上記第１絶
縁層の形成工程より後でかつ上記第２導電部材の形成工
程より前に伝導キャリアの供給源を形成する工程を設け
る方法である。
２８記載の半導体装置の製造方法において、上記第１絶
縁層の形成工程より後でかつ上記第２導電部材の形成工
程より前に伝導キャリアの供給源を形成する工程を設け
る方法である。
【００４７】請求項３０の発明の講じた手段は、請求項
２９記載の半導体装置の製造方法において、上記伝導キ
ャリアの供給源を、上記第１貯蔵層及び第２貯蔵層のう
ち少なくともいずれか一方に形成する方法である。
２９記載の半導体装置の製造方法において、上記伝導キ
ャリアの供給源を、上記第１貯蔵層及び第２貯蔵層のう
ち少なくともいずれか一方に形成する方法である。
【００４８】請求項３１の発明の講じた手段は、請求項
２９記載の半導体装置の製造方法において、上記伝導キ
ャリアの供給源を、上記各トンネル層のうち少なくとも
いずれか一つに形成する方法である。
２９記載の半導体装置の製造方法において、上記伝導キ
ャリアの供給源を、上記各トンネル層のうち少なくとも
いずれか一つに形成する方法である。
【００４９】請求項３２の発明の講じた手段は、請求項
２８記載の半導体装置の製造方法において、上記第３絶
縁層の上に上記第１貯蔵層から第３絶縁層に亘る複合層
を形成する工程を複数回行って、複数の伝導キャリア貯
蔵層を形成する方法である。
２８記載の半導体装置の製造方法において、上記第３絶
縁層の上に上記第１貯蔵層から第３絶縁層に亘る複合層
を形成する工程を複数回行って、複数の伝導キャリア貯
蔵層を形成する方法である。
【００５０】請求項３３の発明の講じた手段は、請求項
２６，２７，２８，２９，３０，３１又は３２記載の半
導体装置の製造方法において、上記多重トンネル構造を
有する絶縁層を形成する工程では、２つのトンネル絶縁
層と１つの低障壁層とを形成する方法である。
２６，２７，２８，２９，３０，３１又は３２記載の半
導体装置の製造方法において、上記多重トンネル構造を
有する絶縁層を形成する工程では、２つのトンネル絶縁
層と１つの低障壁層とを形成する方法である。
【００５１】請求項３４の発明の講じた手段は、請求項
２６，２７，２８，２９，３０，３１，３２又は３３記
載の半導体装置の製造方法において、上記第１導電性部
材は、半導体基板及び半導体基板の表面領域に形成され
た１つのソース・ドレイン領域であり、上記伝導キャリ
ア貯蔵層を半導体基板及び上記１つのソース・ドレイン
領域の一部の上に亘って形成する方法である。
２６，２７，２８，２９，３０，３１，３２又は３３記
載の半導体装置の製造方法において、上記第１導電性部
材は、半導体基板及び半導体基板の表面領域に形成され
た１つのソース・ドレイン領域であり、上記伝導キャリ
ア貯蔵層を半導体基板及び上記１つのソース・ドレイン
領域の一部の上に亘って形成する方法である。
【００５２】請求項３５の発明の講じた手段は、請求項
２３，２４，２５，２６，２７，２８，２９又は３０記
載の半導体装置の製造方法において、上記第１導電性部
材を、半導体基板及び半導体基板の表面領域に所定の間
隔をもって形成された２つのソース・ドレイン領域とす
る。そして、上記伝導キャリア貯蔵層を、２つのソース
・ドレイン領域の端部及びその間の半導体基板の上に亘
って形成する方法である。
２３，２４，２５，２６，２７，２８，２９又は３０記
載の半導体装置の製造方法において、上記第１導電性部
材を、半導体基板及び半導体基板の表面領域に所定の間
隔をもって形成された２つのソース・ドレイン領域とす
る。そして、上記伝導キャリア貯蔵層を、２つのソース
・ドレイン領域の端部及びその間の半導体基板の上に亘
って形成する方法である。
【００５３】請求項３６の発明の講じた手段は、請求項
２３，２４，２５，２６，２７，２８，２９又は３０記
載の半導体装置の製造方法において、上記第１導電性部
材をＤＲＡＭメモリセルの容量電極とし、上記第２導電
性部材をＤＲＡＭメモリセルのプレート電極とする。そ
して、上記伝導キャリア貯蔵層を上記容量電極とプレー
ト電極との間に形成する方法である。
２３，２４，２５，２６，２７，２８，２９又は３０記
載の半導体装置の製造方法において、上記第１導電性部
材をＤＲＡＭメモリセルの容量電極とし、上記第２導電
性部材をＤＲＡＭメモリセルのプレート電極とする。そ
して、上記伝導キャリア貯蔵層を上記容量電極とプレー
ト電極との間に形成する方法である。
【００５４】請求項３７の発明の講じた手段は、請求項
２７記載の半導体装置の製造方法において、上記第１貯
蔵層を形成する工程及び低障壁層を形成する工程ではシ
リコン膜を形成し、上記各トンネル絶縁層を形成する工
程ではシリコン酸化膜を形成するように行う方法であ
る。
２７記載の半導体装置の製造方法において、上記第１貯
蔵層を形成する工程及び低障壁層を形成する工程ではシ
リコン膜を形成し、上記各トンネル絶縁層を形成する工
程ではシリコン酸化膜を形成するように行う方法であ
る。
【００５５】請求項３８の発明の講じた手段は、請求項
２８記載の半導体装置の製造方法において、上記第１導
電性部材をシリコン半導体で構成する。そして、上記第
１絶縁層を形成する工程では、第１導電性部材の半導体
基板のシリコン半導体の表面付近を酸化，窒化のうち少
なくともいずれかの処理を行う方法である。
２８記載の半導体装置の製造方法において、上記第１導
電性部材をシリコン半導体で構成する。そして、上記第
１絶縁層を形成する工程では、第１導電性部材の半導体
基板のシリコン半導体の表面付近を酸化，窒化のうち少
なくともいずれかの処理を行う方法である。
【００５６】請求項３９の発明の講じた手段は、請求項
２６，２７，２８，２９，３０，３１，３２，３３，３
４，３５，３６，３７又は３８記載の半導体装置の製造
方法において、上記貯蔵層を形成する工程及び低障壁層
を形成する工程では、シリコン膜を形成し、上記各トン
ネル絶縁層を形成する工程では、シリコン酸化膜を形成
するように行う方法である。
２６，２７，２８，２９，３０，３１，３２，３３，３
４，３５，３６，３７又は３８記載の半導体装置の製造
方法において、上記貯蔵層を形成する工程及び低障壁層
を形成する工程では、シリコン膜を形成し、上記各トン
ネル絶縁層を形成する工程では、シリコン酸化膜を形成
するように行う方法である。
【００５７】請求項４０の発明の講じた手段は、請求項
３９記載の半導体装置の製造方法において、上記貯蔵層
を形成する工程及び低障壁層を形成する工程では、アモ
ルファス状のシリコン膜を形成する方法である。
３９記載の半導体装置の製造方法において、上記貯蔵層
を形成する工程及び低障壁層を形成する工程では、アモ
ルファス状のシリコン膜を形成する方法である。
【００５８】請求項４１の発明の講じた手段は、請求項
２６，２７，２８，２９，３０，３１，３２，３３，３
４，３５，３６，３７又は３８記載の半導体装置の製造
方法において、上記貯蔵層を形成する工程及び低障壁層
を形成する工程では、シリコン単結晶膜を形成し、上記
トンネル絶縁層を形成する工程では、上記シリコン単結
晶と接触面での格子定数がほぼ等しい誘電体物質の膜を
形成し、上記各膜をエピタキシャル成長を利用して形成
する方法である。
２６，２７，２８，２９，３０，３１，３２，３３，３
４，３５，３６，３７又は３８記載の半導体装置の製造
方法において、上記貯蔵層を形成する工程及び低障壁層
を形成する工程では、シリコン単結晶膜を形成し、上記
トンネル絶縁層を形成する工程では、上記シリコン単結
晶と接触面での格子定数がほぼ等しい誘電体物質の膜を
形成し、上記各膜をエピタキシャル成長を利用して形成
する方法である。
【００５９】請求項４２の発明の講じた手段は、請求項
２７又は２８記載の半導体装置の製造方法において、上
記多重トンネル構造を有しない絶縁層を形成する工程で
は、シリコン酸化膜，シリコン窒化酸化膜，シリコン窒
化膜及びその複合膜のうちいずれか１つを形成する方法
である。
２７又は２８記載の半導体装置の製造方法において、上
記多重トンネル構造を有しない絶縁層を形成する工程で
は、シリコン酸化膜，シリコン窒化酸化膜，シリコン窒
化膜及びその複合膜のうちいずれか１つを形成する方法
である。
【００６０】請求項４３の発明の講じた手段は、請求項
３５記載の半導体装置の製造方法において、さらに、上
記伝導キャリア貯蔵層を構成する複合層を形成した後、
形成された複合層のうち所望する部分を残してそれ以外
の部分を除去する工程と、上記工程によりパターン化さ
れた複合層の一方の側部に絶縁体膜からなる側壁を形成
する工程と、上記側壁の側方の半導体基板上にゲート絶
縁層を形成する工程と、上記パターン化された複合層，
側壁及びゲート絶縁層の上に上記ゲート電極となる導電
膜を堆積する工程と、少なくとも上記パターン化された
複合層の一部，側壁及び少なくとも上記ゲート絶縁層の
一部とその上方に位置する導電膜とを残すようにパター
ニングする工程と、上記パターニングされたゲート電極
及びその下方の複合層をマスクとして、半導体基板に不
純物イオンの注入を行って上記各ソース・ドレイン領域
を形成する工程とを設ける方法である。
３５記載の半導体装置の製造方法において、さらに、上
記伝導キャリア貯蔵層を構成する複合層を形成した後、
形成された複合層のうち所望する部分を残してそれ以外
の部分を除去する工程と、上記工程によりパターン化さ
れた複合層の一方の側部に絶縁体膜からなる側壁を形成
する工程と、上記側壁の側方の半導体基板上にゲート絶
縁層を形成する工程と、上記パターン化された複合層，
側壁及びゲート絶縁層の上に上記ゲート電極となる導電
膜を堆積する工程と、少なくとも上記パターン化された
複合層の一部，側壁及び少なくとも上記ゲート絶縁層の
一部とその上方に位置する導電膜とを残すようにパター
ニングする工程と、上記パターニングされたゲート電極
及びその下方の複合層をマスクとして、半導体基板に不
純物イオンの注入を行って上記各ソース・ドレイン領域
を形成する工程とを設ける方法である。
【００６１】請求項４４の発明の講じた手段は、請求項
３５記載の半導体装置の製造方法において、上記伝導キ
ャリア貯蔵層を構成する複合層を形成した後、形成され
た複合層のうち所望する部分を残してそれ以外の部分を
除去する工程と、上記工程によりパターン化された複合
層の両側部に絶縁体膜からなる側壁を形成する工程と、
上記各側壁の側方の半導体基板上にゲート絶縁層を形成
する工程と、上記パターン化された複合層，側壁及び各
ゲート絶縁層の上に上記ゲート電極となる導電膜を堆積
する工程と、少なくとも上記パターン化された複合層の
一部，側壁及び少なくとも上記ゲート絶縁層の一部とそ
の上方に位置する導電膜とを残すようにパターニングす
る工程と、上記パターニングされたゲート電極及びその
下方の複合層をマスクとして、半導体基板に不純物イオ
ンの注入を行って上記各ソース・ドレイン領域を形成す
る工程とを設ける方法である。
３５記載の半導体装置の製造方法において、上記伝導キ
ャリア貯蔵層を構成する複合層を形成した後、形成され
た複合層のうち所望する部分を残してそれ以外の部分を
除去する工程と、上記工程によりパターン化された複合
層の両側部に絶縁体膜からなる側壁を形成する工程と、
上記各側壁の側方の半導体基板上にゲート絶縁層を形成
する工程と、上記パターン化された複合層，側壁及び各
ゲート絶縁層の上に上記ゲート電極となる導電膜を堆積
する工程と、少なくとも上記パターン化された複合層の
一部，側壁及び少なくとも上記ゲート絶縁層の一部とそ
の上方に位置する導電膜とを残すようにパターニングす
る工程と、上記パターニングされたゲート電極及びその
下方の複合層をマスクとして、半導体基板に不純物イオ
ンの注入を行って上記各ソース・ドレイン領域を形成す
る工程とを設ける方法である。
【００６２】
【作用】以上の構成又は方法により、各請求項の発明で
は、以下のような作用が得られる。
は、以下のような作用が得られる。
【００６３】請求項１の発明では、伝導キャリア貯蔵部
において、伝導キャリアが貯蔵領域に保持されると、伝
導キャリア貯蔵部の障壁領域を構成する誘電物質の分極
特性を利用して、貯蔵領域における伝導キャリアの存否
つまり情報の読み出しが可能となる。また、多重トンネ
ル構造を有する障壁領域を介して、貯蔵領域と外部との
間で伝導キャリアを移動させる場合、当該障壁領域のエ
ネルギー準位に相当する電圧以下の電圧を印加するだけ
で、伝導キャリアの移動が制御される。したがって、情
報の書き込み，消去のための電圧は低くて済み、高い信
頼性を保持しながら極めて多数回の情報の書換えが可能
となる。
において、伝導キャリアが貯蔵領域に保持されると、伝
導キャリア貯蔵部の障壁領域を構成する誘電物質の分極
特性を利用して、貯蔵領域における伝導キャリアの存否
つまり情報の読み出しが可能となる。また、多重トンネ
ル構造を有する障壁領域を介して、貯蔵領域と外部との
間で伝導キャリアを移動させる場合、当該障壁領域のエ
ネルギー準位に相当する電圧以下の電圧を印加するだけ
で、伝導キャリアの移動が制御される。したがって、情
報の書き込み，消去のための電圧は低くて済み、高い信
頼性を保持しながら極めて多数回の情報の書換えが可能
となる。
【００６４】一方、伝導キャリアが貯蔵領域に存在して
いる状態で情報を読み出す場合、伝導キャリア貯蔵領域
に低い電圧を印加すると、多重トンネル構造を有する障
壁領域を介して、貯蔵領域にある伝導キャリアの一部が
外部に移動しようとするが、複数のトンネル障壁を越え
る確率は単一のトンネル障壁を越える確率を乗じた値と
なることから、極めてわずかの伝導キャリアの移動が生
じるだけである。つまり、非破壊読み出しが可能とな
り、かつ長期間のデータ保持が可能となる。
いる状態で情報を読み出す場合、伝導キャリア貯蔵領域
に低い電圧を印加すると、多重トンネル構造を有する障
壁領域を介して、貯蔵領域にある伝導キャリアの一部が
外部に移動しようとするが、複数のトンネル障壁を越え
る確率は単一のトンネル障壁を越える確率を乗じた値と
なることから、極めてわずかの伝導キャリアの移動が生
じるだけである。つまり、非破壊読み出しが可能とな
り、かつ長期間のデータ保持が可能となる。
【００６５】請求項２の発明では、上記請求項１の発明
の作用を維持しながら、伝導キャリア貯蔵部全体の膜厚
が極めて薄くなり、微細かつ集積度の高い半導体装置を
構成することが可能となる。
の作用を維持しながら、伝導キャリア貯蔵部全体の膜厚
が極めて薄くなり、微細かつ集積度の高い半導体装置を
構成することが可能となる。
【００６６】請求項３の発明では、伝導キャリア貯蔵部
に２つの貯蔵領域が形成され、この２つの貯蔵領域の間
には多重トンネル構造を有する障壁領域が形成されてい
るので、伝導キャリアが存在する貯蔵領域の変化に伴う
分極特性の変化を利用して、請求項１の発明の作用が得
られる。
に２つの貯蔵領域が形成され、この２つの貯蔵領域の間
には多重トンネル構造を有する障壁領域が形成されてい
るので、伝導キャリアが存在する貯蔵領域の変化に伴う
分極特性の変化を利用して、請求項１の発明の作用が得
られる。
【００６７】請求項４の発明では、請求項３の発明の作
用に加え、伝導キャリア貯蔵部の両端が多重トンネル構
造ではない障壁領域で構成されているので、いったん貯
蔵領域に導入された伝導キャリアは、この障壁領域を越
えて外部に流失して失われることがほとんどなく、極め
て長期間のデータ保存が可能となる。
用に加え、伝導キャリア貯蔵部の両端が多重トンネル構
造ではない障壁領域で構成されているので、いったん貯
蔵領域に導入された伝導キャリアは、この障壁領域を越
えて外部に流失して失われることがほとんどなく、極め
て長期間のデータ保存が可能となる。
【００６８】請求項５，６及び７の発明では、多重トン
ネル構造を有する障壁領域を伝導キャリアが通過する
際、低障壁領域で入射波と反射との位相がほぼ一致する
ことで、いわゆる共鳴トンネリングが生じる。したがっ
て、伝導キャリア貯蔵部に印加される電圧が一定の低い
値でも、当該障壁領域を伝導キャリアが通過する確率が
ほぼ「１」となり、情報の書き込み，消去のための電圧
を極めて低く設定することが可能となる。そして、この
ことにより、信頼性がさらに向上し、書換え回数が顕著
に向上することになる。
ネル構造を有する障壁領域を伝導キャリアが通過する
際、低障壁領域で入射波と反射との位相がほぼ一致する
ことで、いわゆる共鳴トンネリングが生じる。したがっ
て、伝導キャリア貯蔵部に印加される電圧が一定の低い
値でも、当該障壁領域を伝導キャリアが通過する確率が
ほぼ「１」となり、情報の書き込み，消去のための電圧
を極めて低く設定することが可能となる。そして、この
ことにより、信頼性がさらに向上し、書換え回数が顕著
に向上することになる。
【００６９】請求項８の発明では、伝導キャリア貯蔵部
以外に設けたキャリア供給源から伝導キャリアを伝導キ
ャリア貯蔵部内に注入する必要がなく、半導体装置の構
成や動作が簡素化される。
以外に設けたキャリア供給源から伝導キャリアを伝導キ
ャリア貯蔵部内に注入する必要がなく、半導体装置の構
成や動作が簡素化される。
【００７０】請求項９及び１０の発明では、半導体装置
が、長期間に亘ってデータの高速書換えが可能でかつ書
換え可能回数の極めて多いフラッシュＥＥＰＲＯＭとし
て機能することになる。特に請求項９の発明では、１つ
のソース・ドレイン領域で済み、構造が極めて簡素化さ
れ、極めて微細な集積度の高い半導体装置を構成するこ
とが可能となる。
が、長期間に亘ってデータの高速書換えが可能でかつ書
換え可能回数の極めて多いフラッシュＥＥＰＲＯＭとし
て機能することになる。特に請求項９の発明では、１つ
のソース・ドレイン領域で済み、構造が極めて簡素化さ
れ、極めて微細な集積度の高い半導体装置を構成するこ
とが可能となる。
【００７１】請求項１１〜１４の発明では、記憶可能な
情報の種類が多様となり、あるいはアナログ情報の記
憶，読み出し等が可能となり、半導体装置の適用分野が
拡大する。
情報の種類が多様となり、あるいはアナログ情報の記
憶，読み出し等が可能となり、半導体装置の適用分野が
拡大する。
【００７２】請求項１５の発明では、伝導キャリア貯蔵
部を備えた記憶用ＭＩＳＦＥＴの側方（又は両側方）に
選択用ＭＩＳＦＥＴが形成されているので、半導体装置
の集積度を高くした場合にもディスターブ現象が防止さ
れる。その際、記憶用ＭＩＳＦＥＴと選択用ＭＩＳＦＥ
Ｔでゲート電極を共有させる構造とすることで、集積度
を高くでき、特に多重トンネル構造を有する障壁領域を
内臓した伝導キャリア貯蔵部をメモリセルとして利用す
る場合に適した構造となる。
部を備えた記憶用ＭＩＳＦＥＴの側方（又は両側方）に
選択用ＭＩＳＦＥＴが形成されているので、半導体装置
の集積度を高くした場合にもディスターブ現象が防止さ
れる。その際、記憶用ＭＩＳＦＥＴと選択用ＭＩＳＦＥ
Ｔでゲート電極を共有させる構造とすることで、集積度
を高くでき、特に多重トンネル構造を有する障壁領域を
内臓した伝導キャリア貯蔵部をメモリセルとして利用す
る場合に適した構造となる。
【００７３】請求項１６の発明では、半導体装置が不揮
発性のＤＲＡＭメモリセルとして機能し、読み出し時の
リフレッシュ動作や、一定時間ごとのリフレッシュ動作
が不要となり、消費電力が大幅に低減する。
発性のＤＲＡＭメモリセルとして機能し、読み出し時の
リフレッシュ動作や、一定時間ごとのリフレッシュ動作
が不要となり、消費電力が大幅に低減する。
【００７４】請求項１７〜２５の発明では、伝導キャリ
ア貯蔵部の各部が適正なエネルギー準位を持った材料で
構成されるので、トンネリング機能の良好な多重トンネ
ル構造を有する障壁領域が得られる。
ア貯蔵部の各部が適正なエネルギー準位を持った材料で
構成されるので、トンネリング機能の良好な多重トンネ
ル構造を有する障壁領域が得られる。
【００７５】請求項２６，２７，２８の方法により、そ
れぞれ請求項１，２，４の発明に対応する半導体装置が
形成される。
れぞれ請求項１，２，４の発明に対応する半導体装置が
形成される。
【００７６】請求項２９〜３１の方法により、伝導キャ
リア貯蔵層内に伝導キャリア供給源が容易に形成され
る。
リア貯蔵層内に伝導キャリア供給源が容易に形成され
る。
【００７７】請求項３２の方法により、情報の書き込
み，消去を高い信頼性をもって行うことが可能な半導体
装置が形成される。
み，消去を高い信頼性をもって行うことが可能な半導体
装置が形成される。
【００７８】請求項３３の方法により、多重トンネル構
造を有する障壁層が極めて薄い膜厚で形成され、半導体
装置の集積度が向上する。
造を有する障壁層が極めて薄い膜厚で形成され、半導体
装置の集積度が向上する。
【００７９】請求項３４又は３５の方法により、それぞ
れ上記請求項９，１０の発明に対応したフラッシュＥＥ
ＰＲＯＭが形成される。
れ上記請求項９，１０の発明に対応したフラッシュＥＥ
ＰＲＯＭが形成される。
【００８０】請求項３６の方法により、請求項１５の発
明に対応する不揮発性のＤＲＡＭメモリセルが形成され
る。
明に対応する不揮発性のＤＲＡＭメモリセルが形成され
る。
【００８１】請求項３７の方法により、薄い絶縁層が容
易に形成される。
易に形成される。
【００８２】請求項３８又は３９の方法により、貯蔵層
と多重トンネル構造を有する層とが比較的容易に形成さ
れ、半導体装置の製造コストが安価となる。
と多重トンネル構造を有する層とが比較的容易に形成さ
れ、半導体装置の製造コストが安価となる。
【００８３】請求項４０又は４１の方法により、多重ト
ンネル構造を有する層を構成する各膜の平滑度が向上す
るので、特に共鳴トンネリングを行わせるのに適した構
造となる。
ンネル構造を有する層を構成する各膜の平滑度が向上す
るので、特に共鳴トンネリングを行わせるのに適した構
造となる。
【００８４】請求項４２の方法により、多重トンネル構
造を有しない絶縁層が容易に形成され、半導体装置の製
造コストが低減する。
造を有しない絶縁層が容易に形成され、半導体装置の製
造コストが低減する。
【００８５】請求項４３，４４の方法により、ディスタ
ーブ現象のない半導体装置が高い集積度で形成されるこ
とになる。
ーブ現象のない半導体装置が高い集積度で形成されるこ
とになる。
【００８６】
【実施例】以下、本発明の実施例について説明する。
【００８７】（第１実施例）まず、第１実施例につい
て、図１（ａ），（ｂ）、図２（ａ），（ｂ）、図３及
び図４を参照しながら説明する。
て、図１（ａ），（ｂ）、図２（ａ），（ｂ）、図３及
び図４を参照しながら説明する。
【００８８】図１（ａ）は、第１実施例による複数のト
ンネル障壁を有する半導体装置の構造を示す断面図であ
り、図１（ｂ）は該装置の電子ポテンシャルエネルギー
の分布を示す模式図である。図１（ａ），（ｂ）におい
て、符号１はＳｉ単結晶からなる半導体基板であり、符
号６は多結晶Ｓｉ膜からなる電極であって、半導体基板
１と電極６との間に、２つの容量部１０，１０（伝導キ
ャリア貯蔵部）が設けられている。なお、この例では半
導体基板１はソース・ドレイン領域となっているが、半
導体基板の代わりに電極としてもよい。また、半導体基
板１を構成する半導体として、Ｓｉ以外のＧｅ，ＧａＡ
ｓ等の半導体を使用してもよい。各容量部１０は、伝導
キャリアが貯蔵可能に構成された２つの貯蔵領域１１
ａ，１１ｂと、各貯蔵領域１１ａ，１１ｂの間に介在す
る第１障壁領域１４と、上記各貯蔵領域１１ａ，１１ｂ
の第１障壁領域１４に隣接する面と対向する面に隣接し
て設けられた３つの第２障壁領域１５，１５とからな
る。ただし、この例では、図中中央の第２障壁領域１５
は、各容量部１０，１０によって共有されている。さら
に、上記第１障壁領域１４は、各貯蔵領域１１ａ，１１
ｂに隣接する２つのトンネル障壁１３ａ，１３ｂと、該
各トンネル障壁１３ａ，１３ｂとの間に介設された低障
壁領域１２とからなり、多重トンネル構造を有してい
る。また、中央の第２障壁領域１５には、伝導キャリア
供給源７が形成されている。
ンネル障壁を有する半導体装置の構造を示す断面図であ
り、図１（ｂ）は該装置の電子ポテンシャルエネルギー
の分布を示す模式図である。図１（ａ），（ｂ）におい
て、符号１はＳｉ単結晶からなる半導体基板であり、符
号６は多結晶Ｓｉ膜からなる電極であって、半導体基板
１と電極６との間に、２つの容量部１０，１０（伝導キ
ャリア貯蔵部）が設けられている。なお、この例では半
導体基板１はソース・ドレイン領域となっているが、半
導体基板の代わりに電極としてもよい。また、半導体基
板１を構成する半導体として、Ｓｉ以外のＧｅ，ＧａＡ
ｓ等の半導体を使用してもよい。各容量部１０は、伝導
キャリアが貯蔵可能に構成された２つの貯蔵領域１１
ａ，１１ｂと、各貯蔵領域１１ａ，１１ｂの間に介在す
る第１障壁領域１４と、上記各貯蔵領域１１ａ，１１ｂ
の第１障壁領域１４に隣接する面と対向する面に隣接し
て設けられた３つの第２障壁領域１５，１５とからな
る。ただし、この例では、図中中央の第２障壁領域１５
は、各容量部１０，１０によって共有されている。さら
に、上記第１障壁領域１４は、各貯蔵領域１１ａ，１１
ｂに隣接する２つのトンネル障壁１３ａ，１３ｂと、該
各トンネル障壁１３ａ，１３ｂとの間に介設された低障
壁領域１２とからなり、多重トンネル構造を有してい
る。また、中央の第２障壁領域１５には、伝導キャリア
供給源７が形成されている。
【００８９】ここで、図１（ｂ）に示すように、貯蔵領
域１１ａ，１１ｂは、各第２障壁領域１５およびトンネ
ル障壁１３ａ，１３ｂよりも電子ポテンシャルエネルギ
ーの小さな半導体、半絶縁体、ないしは金属から構成さ
れ、その内部に伝導電子を閉じ込めることが可能に構成
されている。また、低障壁領域１２も、第２障壁領域１
５およびトンネル障壁１３ａ，１３ｂよりも小さな電子
ポテンシャルエネルギーを有し、真性あるいは半真性の
半導体、半絶縁体、ないしは絶縁体から構成されてい
る。トンネル障壁１３ａ，１３ｂは、貯蔵領域１１ａ，
１１ｂよりもΔＥｔだけ大きい電子ポテンシャルエネル
ギーを有する半絶縁性の半導体、半絶縁体、ないしは絶
縁体から構成される。この例では、上記第２障壁領域１
５及びトンネル障壁１３ａ，１３ｂはＳｉＯ2 膜で構成
され、貯蔵領域１１ａ，１１ｂ及び低障壁領域１２はア
モルファスＳｉで構成されている。伝導キャリア（この
例では電子）を供給するための伝導キャリア供給源７
は、図中中央の第２障壁領域１５を構成するＳｉＯ2 膜
内にドナーとなる不純物原子を導入して形成されてい
る。この伝導キャリア供給源７は、容量部１０の内部に
設ける場合には、第２障壁領域１５、トンネル障壁１３
ａ，１３ｂ、貯蔵領域１１ａ、１１ｂのいずれか、ない
しはその２つあるいは３つの組合せ、ないしはその全部
の領域内部に設けてもよい。また、キャリア供給源７を
容量部１０の外部に設けてもよい。例えば、半導体基板
１と電極６との間に電界を印加して、最初だけＦ−Ｎト
ンネル電流を流して、容量部に注入すれば、その後はそ
の伝導キャリアを容量内部に閉じ込めておくことができ
る。その場合、半導体基板１（具体的にはソース・ドレ
イン）又は電極６のいずれかが伝導キャリア供給源とし
て機能することになる。
域１１ａ，１１ｂは、各第２障壁領域１５およびトンネ
ル障壁１３ａ，１３ｂよりも電子ポテンシャルエネルギ
ーの小さな半導体、半絶縁体、ないしは金属から構成さ
れ、その内部に伝導電子を閉じ込めることが可能に構成
されている。また、低障壁領域１２も、第２障壁領域１
５およびトンネル障壁１３ａ，１３ｂよりも小さな電子
ポテンシャルエネルギーを有し、真性あるいは半真性の
半導体、半絶縁体、ないしは絶縁体から構成されてい
る。トンネル障壁１３ａ，１３ｂは、貯蔵領域１１ａ，
１１ｂよりもΔＥｔだけ大きい電子ポテンシャルエネル
ギーを有する半絶縁性の半導体、半絶縁体、ないしは絶
縁体から構成される。この例では、上記第２障壁領域１
５及びトンネル障壁１３ａ，１３ｂはＳｉＯ2 膜で構成
され、貯蔵領域１１ａ，１１ｂ及び低障壁領域１２はア
モルファスＳｉで構成されている。伝導キャリア（この
例では電子）を供給するための伝導キャリア供給源７
は、図中中央の第２障壁領域１５を構成するＳｉＯ2 膜
内にドナーとなる不純物原子を導入して形成されてい
る。この伝導キャリア供給源７は、容量部１０の内部に
設ける場合には、第２障壁領域１５、トンネル障壁１３
ａ，１３ｂ、貯蔵領域１１ａ、１１ｂのいずれか、ない
しはその２つあるいは３つの組合せ、ないしはその全部
の領域内部に設けてもよい。また、キャリア供給源７を
容量部１０の外部に設けてもよい。例えば、半導体基板
１と電極６との間に電界を印加して、最初だけＦ−Ｎト
ンネル電流を流して、容量部に注入すれば、その後はそ
の伝導キャリアを容量内部に閉じ込めておくことができ
る。その場合、半導体基板１（具体的にはソース・ドレ
イン）又は電極６のいずれかが伝導キャリア供給源とし
て機能することになる。
【００９０】図１（ｂ）に示す例では、第２障壁領域１
５の内部にキャリア供給源７が形成されており、ここか
ら各容量部１０に伝導電子が供給される。この半導体装
置の使用中、伝導電子は貯蔵領域１１ａおよび１１ｂの
いずれかあるいはその両方に主として存在する。トンネ
ル障壁１３ａ，１３ｂは、隣接する両側の低ポテンシャ
ルエネルギー領域の間を電子が熱励起によってではなく
主にトンネル効果によって移動できる程度に、そのエネ
ルギー障壁ΔＥｔを大きくその膜厚を薄く設定する。
５の内部にキャリア供給源７が形成されており、ここか
ら各容量部１０に伝導電子が供給される。この半導体装
置の使用中、伝導電子は貯蔵領域１１ａおよび１１ｂの
いずれかあるいはその両方に主として存在する。トンネ
ル障壁１３ａ，１３ｂは、隣接する両側の低ポテンシャ
ルエネルギー領域の間を電子が熱励起によってではなく
主にトンネル効果によって移動できる程度に、そのエネ
ルギー障壁ΔＥｔを大きくその膜厚を薄く設定する。
【００９１】ここで、上記トンネル障壁１３ａ，１３ｂ
と、低障壁領域１２及び貯蔵領域１１ａ、１１ｂとに用
いる具体的な材料の組み合せとしては、上記第１実施例
におけるＳｉＯ2 とＳｉの他に、例えばＡｌＡｓとＧａ
Ａｓ，ＧａｌＡｓとＧａＡｓ，ＳｉＯ2 とＳｉＣ，Ｓｉ
3 Ｎ4 とＳｉ，ＧａＡｌＮとＧａＮ，ＳｉとＳｉＧｅな
どが考えられる。一般には、各貯蔵領域１１ａ，１１ｂ
は同じ材料を用いる場合が多いが、互いに異なってもよ
く、また両領域の膜厚が異なっていてもよい。一般に
は、低障壁領域１２および貯蔵領域１１ａ、１１ｂのポ
テンシャルエネルギーは互いに異なっていてもよいが、
同じであってもよく、また、両領域に用いる材料も同じ
であってもよい。また、一般に、複数のトンネル障壁１
３ａ，１３ｂの各層に用いる材料および膜厚は同じ場合
が多いが、互いに異なってもよい。一般には、トンネル
障壁１３ａ，１３ｂ、各第２障壁領域１５のポテンシャ
ルエネルギーは互いに異なっていてもよいが、同じであ
ってもよくまたこれらの領域に用いる材料も同じであっ
てもよい。また、各第２障壁領域１５の厚さは互いに異
なっていてもよい。具体的な一例を示すと、各第２障壁
領域１５を厚さ５〜３０ｎｍ程度のＳｉＯ2 膜で、トン
ネル障壁１３ａ，１３ｂを厚さ２〜５ｎｍ程度のＳｉＯ
2 膜で、低障壁領域１２及び貯蔵領域１１ａ、１１ｂを
厚さ５〜３０ｎｍ程度のアモルファスＳｉ膜でそれぞれ
構成し、伝導キャリア供給源７としては例えば上記貯蔵
領域１１ａ、１１ｂを構成するアモルファスＳｉ膜中に
ドナー不純物であるＰ原子を添加したものを用いる。
と、低障壁領域１２及び貯蔵領域１１ａ、１１ｂとに用
いる具体的な材料の組み合せとしては、上記第１実施例
におけるＳｉＯ2 とＳｉの他に、例えばＡｌＡｓとＧａ
Ａｓ，ＧａｌＡｓとＧａＡｓ，ＳｉＯ2 とＳｉＣ，Ｓｉ
3 Ｎ4 とＳｉ，ＧａＡｌＮとＧａＮ，ＳｉとＳｉＧｅな
どが考えられる。一般には、各貯蔵領域１１ａ，１１ｂ
は同じ材料を用いる場合が多いが、互いに異なってもよ
く、また両領域の膜厚が異なっていてもよい。一般に
は、低障壁領域１２および貯蔵領域１１ａ、１１ｂのポ
テンシャルエネルギーは互いに異なっていてもよいが、
同じであってもよく、また、両領域に用いる材料も同じ
であってもよい。また、一般に、複数のトンネル障壁１
３ａ，１３ｂの各層に用いる材料および膜厚は同じ場合
が多いが、互いに異なってもよい。一般には、トンネル
障壁１３ａ，１３ｂ、各第２障壁領域１５のポテンシャ
ルエネルギーは互いに異なっていてもよいが、同じであ
ってもよくまたこれらの領域に用いる材料も同じであっ
てもよい。また、各第２障壁領域１５の厚さは互いに異
なっていてもよい。具体的な一例を示すと、各第２障壁
領域１５を厚さ５〜３０ｎｍ程度のＳｉＯ2 膜で、トン
ネル障壁１３ａ，１３ｂを厚さ２〜５ｎｍ程度のＳｉＯ
2 膜で、低障壁領域１２及び貯蔵領域１１ａ、１１ｂを
厚さ５〜３０ｎｍ程度のアモルファスＳｉ膜でそれぞれ
構成し、伝導キャリア供給源７としては例えば上記貯蔵
領域１１ａ、１１ｂを構成するアモルファスＳｉ膜中に
ドナー不純物であるＰ原子を添加したものを用いる。
【００９２】上記構成は伝導キャリアが電子の場合であ
るが、電子の代わりに正孔を伝導キャリアとして用いて
もよい。この場合、伝導キャリア供給源７としてはドナ
ー不純物の代わりにアクセプタ不純物を導入して形成す
る。この例としては、第２障壁領域１５を厚さ５〜３０
ｎｍ程度のＡｌＡｓ膜で、トンネル障壁１３ａ，１３ｂ
を厚さ２〜５ｎｍ程度のＡｌＡｓ膜で、低障壁領域１２
及び貯蔵領域１１ａ、１１ｂを厚さ５〜３０ｎｍ程度の
ＧａＡｓ膜でそれぞれ構成し、伝導キャリア供給源７と
して、例えば上記第２障壁領域１５を構成するＡｌＡｓ
膜中にアクセプタ不純物であるＭｇ原子を添加したもの
を用いる。
るが、電子の代わりに正孔を伝導キャリアとして用いて
もよい。この場合、伝導キャリア供給源７としてはドナ
ー不純物の代わりにアクセプタ不純物を導入して形成す
る。この例としては、第２障壁領域１５を厚さ５〜３０
ｎｍ程度のＡｌＡｓ膜で、トンネル障壁１３ａ，１３ｂ
を厚さ２〜５ｎｍ程度のＡｌＡｓ膜で、低障壁領域１２
及び貯蔵領域１１ａ、１１ｂを厚さ５〜３０ｎｍ程度の
ＧａＡｓ膜でそれぞれ構成し、伝導キャリア供給源７と
して、例えば上記第２障壁領域１５を構成するＡｌＡｓ
膜中にアクセプタ不純物であるＭｇ原子を添加したもの
を用いる。
【００９３】なお、図１（ａ），（ｂ）では、各容量部
１０の第１障壁領域１４（多重トンネル構造を有する障
壁領域）に２つのトンネル障壁１３ａ，１３ｂを形成し
た場合について説明したが、各第１障壁領域１４には、
トンネル障壁を少なくとも２つ以上設ければよい。即
ち、トンネル障壁は３つ以上設けてもよく、トンネル障
壁が１つ増える度に低障壁領域１２を１つ増やすことに
なる。また、図１（ａ），（ｂ）では２つの容量部１０
が２つの場合について例示したが、容量部１０は１つ以
上あればよく、３つ以上設けてもよい。なお、容量部１
０が１つだけ存在する場合については後の実施例で説明
するが、構造が簡素化され工程上有利になるとともに、
例えばこの容量部１０全体をＭＩＳ型半導体装置の絶縁
層ないしは半絶縁層に置き換えて用いる場合に該絶縁層
ないしは半絶縁層を微細化・集積化する上で充分な程に
薄くすることができるという格別の利点を有する。ま
た、上記実施例では、容量部１０内に２つの貯蔵領域１
１ａ，１１ｂを設けたが、後述の実施例のごとく貯蔵領
域を１つ設けるだけでもよく、あるいは３つ以上設けて
もよい。
１０の第１障壁領域１４（多重トンネル構造を有する障
壁領域）に２つのトンネル障壁１３ａ，１３ｂを形成し
た場合について説明したが、各第１障壁領域１４には、
トンネル障壁を少なくとも２つ以上設ければよい。即
ち、トンネル障壁は３つ以上設けてもよく、トンネル障
壁が１つ増える度に低障壁領域１２を１つ増やすことに
なる。また、図１（ａ），（ｂ）では２つの容量部１０
が２つの場合について例示したが、容量部１０は１つ以
上あればよく、３つ以上設けてもよい。なお、容量部１
０が１つだけ存在する場合については後の実施例で説明
するが、構造が簡素化され工程上有利になるとともに、
例えばこの容量部１０全体をＭＩＳ型半導体装置の絶縁
層ないしは半絶縁層に置き換えて用いる場合に該絶縁層
ないしは半絶縁層を微細化・集積化する上で充分な程に
薄くすることができるという格別の利点を有する。ま
た、上記実施例では、容量部１０内に２つの貯蔵領域１
１ａ，１１ｂを設けたが、後述の実施例のごとく貯蔵領
域を１つ設けるだけでもよく、あるいは３つ以上設けて
もよい。
【００９４】次に、本発明の第１実施例による半導体装
置の動作を説明する。図１（ａ），（ｂ）に示す各容量
部１０において、伝導キャリア供給源７より発生した伝
導キャリア（この例では電子）は主には貯蔵領域１１
ａ，１１ｂのいずれかないしはその両方に存在し、該伝
導電子が該両貯蔵領域１１ａ，１１ｂに分配される割合
に応じて情報を表現、記憶することができる。伝導電子
は上記各容量部１０の内部に閉じ込められ、熱励起など
によって第２障壁領域１５を越えてその外部に流失して
失われることがなく、これによって情報の保持、記憶を
行なうことができる。この為には、例えば第２障壁領域
１５のエネルギー障壁を貯蔵領域１１ａ、１１ｂに対し
ておよそ１〜１．５ｅＶ程度かそれ以上に大きくかつそ
の膜厚を５〜６ｎｍ以上に厚く設定してやればよい。
置の動作を説明する。図１（ａ），（ｂ）に示す各容量
部１０において、伝導キャリア供給源７より発生した伝
導キャリア（この例では電子）は主には貯蔵領域１１
ａ，１１ｂのいずれかないしはその両方に存在し、該伝
導電子が該両貯蔵領域１１ａ，１１ｂに分配される割合
に応じて情報を表現、記憶することができる。伝導電子
は上記各容量部１０の内部に閉じ込められ、熱励起など
によって第２障壁領域１５を越えてその外部に流失して
失われることがなく、これによって情報の保持、記憶を
行なうことができる。この為には、例えば第２障壁領域
１５のエネルギー障壁を貯蔵領域１１ａ、１１ｂに対し
ておよそ１〜１．５ｅＶ程度かそれ以上に大きくかつそ
の膜厚を５〜６ｎｍ以上に厚く設定してやればよい。
【００９５】また、半導体基板１と電極６の間に一定の
電圧を加えることにより上記情報の内容を変化・制御
（書換え）することができ、これを図２（ａ），（ｂ）
を用いて説明する。図２（ａ）は、電極６に半導体基板
１に対してある正の電位を与えた場合のポテンシャルエ
ネルギー分布であり、例えば貯蔵領域１１ａの内部にあ
った伝導電子は、図中矢印で示したように、複数のトン
ネル障壁１３ａ，１３ｂを各々透過して貯蔵領域１１ｂ
へ流れ込む（その時の電流をＩｔとする）。その結果、
各容量部１０内の伝導電子は、図中に示されるように、
その大部分が一方の貯蔵領域１１ｂの内部に分布するよ
うになる。一方、半導体基板１に対して電極６にある負
の電位を与えた場合には、例えば貯蔵領域１１ｂの内部
にあった伝導電子は、前述の場合と同様に、複数のトン
ネル障壁１３ａ，１３ｂを各々透過して今度は他方の貯
蔵領域１１ａへ流れ込む。以上のようにして、各容量部
１０内の伝導電子の大部分は、貯蔵領域１１ａ，１１ｂ
のいずれかに局在するようになる。このように、容量部
１０の内部で伝導電子が局在することにより該半導体装
置には分極が生じ、この分極の向きは外部から印加する
電界によって反転させることができ、また一方で外部か
ら電界を印加しない限りはその分極の向きおよび大きさ
が保存される。その結果、該半導体装置における分極と
外部電界との関係は、図３に示すように、ヒステリシス
を持つ関係になり、該ヒステリシスを用いて情報の記憶
を行なうことができる。
電圧を加えることにより上記情報の内容を変化・制御
（書換え）することができ、これを図２（ａ），（ｂ）
を用いて説明する。図２（ａ）は、電極６に半導体基板
１に対してある正の電位を与えた場合のポテンシャルエ
ネルギー分布であり、例えば貯蔵領域１１ａの内部にあ
った伝導電子は、図中矢印で示したように、複数のトン
ネル障壁１３ａ，１３ｂを各々透過して貯蔵領域１１ｂ
へ流れ込む（その時の電流をＩｔとする）。その結果、
各容量部１０内の伝導電子は、図中に示されるように、
その大部分が一方の貯蔵領域１１ｂの内部に分布するよ
うになる。一方、半導体基板１に対して電極６にある負
の電位を与えた場合には、例えば貯蔵領域１１ｂの内部
にあった伝導電子は、前述の場合と同様に、複数のトン
ネル障壁１３ａ，１３ｂを各々透過して今度は他方の貯
蔵領域１１ａへ流れ込む。以上のようにして、各容量部
１０内の伝導電子の大部分は、貯蔵領域１１ａ，１１ｂ
のいずれかに局在するようになる。このように、容量部
１０の内部で伝導電子が局在することにより該半導体装
置には分極が生じ、この分極の向きは外部から印加する
電界によって反転させることができ、また一方で外部か
ら電界を印加しない限りはその分極の向きおよび大きさ
が保存される。その結果、該半導体装置における分極と
外部電界との関係は、図３に示すように、ヒステリシス
を持つ関係になり、該ヒステリシスを用いて情報の記憶
を行なうことができる。
【００９６】本発明の第１実施例による半導体装置は、
情報の内容を変化させる際に伝導電子が複数の（２つ以
上の）トンネル障壁を透過することを一つの特徴として
おり、これによる作用・効果について図４（ｂ）を用い
て説明する。ある電界において伝導電子が１個のトンネ
ル障壁を透過する確率をＴとすると、ｎ個のトンネル障
壁全てを透過する確率は単純にはＴn で表され、この
時、片方の貯蔵領域（例えば１１ａ）からもう一方の貯
蔵領域（例えば１１ｂ）へ流れる電流Ｉｔはおおむね上
記確率に比例するので、ＩｔはおおよそＩｔ＝ｋＴ
n （ｎは正の整数、ｋは定数）と表記できる。それ故、
本発明の第１実施例であるところのｎ≧２の場合と従来
例であるところのｎ＝１の場合の電流Ｉｔの大きさを比
較すると、前者は後者のＴn-1 倍になる。したがって、
高電界が印加されトンネル確率Ｔが大きい場合には両者
の間には大きな差は殆ど無い一方で、トンネル確率Ｔ自
体が小さい低電界の場合には本発明の第１実施例である
ところの電流Ｉｔは従来例のものに較べ格別に小さく抑
えることができる。
情報の内容を変化させる際に伝導電子が複数の（２つ以
上の）トンネル障壁を透過することを一つの特徴として
おり、これによる作用・効果について図４（ｂ）を用い
て説明する。ある電界において伝導電子が１個のトンネ
ル障壁を透過する確率をＴとすると、ｎ個のトンネル障
壁全てを透過する確率は単純にはＴn で表され、この
時、片方の貯蔵領域（例えば１１ａ）からもう一方の貯
蔵領域（例えば１１ｂ）へ流れる電流Ｉｔはおおむね上
記確率に比例するので、ＩｔはおおよそＩｔ＝ｋＴ
n （ｎは正の整数、ｋは定数）と表記できる。それ故、
本発明の第１実施例であるところのｎ≧２の場合と従来
例であるところのｎ＝１の場合の電流Ｉｔの大きさを比
較すると、前者は後者のＴn-1 倍になる。したがって、
高電界が印加されトンネル確率Ｔが大きい場合には両者
の間には大きな差は殆ど無い一方で、トンネル確率Ｔ自
体が小さい低電界の場合には本発明の第１実施例である
ところの電流Ｉｔは従来例のものに較べ格別に小さく抑
えることができる。
【００９７】図４において、Ｅ２は、本発明の第１実施
例であるところの最も単純な容量部１０が１個でかつト
ンネル障壁１３ａ，１３ｂが２個のみである場合の電子
ポテンシャルエネルギー分布を示し、図中曲線Ｅ２は、
この構造に対応する電流Ｉｔと外部印加電圧Ｖａの関係
を試算して得られた特性曲線である。ここで、第２障壁
領域１５を厚さ６ｎｍ程度、貯蔵領域１１ａ，１１ｂお
よび低障壁領域１２は厚さ１０ｎｍ程度の同じ材料で構
成されているとし、厚さ３ｎｍ程度のトンネル障壁１３
ａ，１３ｂのエネルギギャップ値ΔＥｔが１．４ｅＶ
（破線）及び３．２ｅＶ（実線）である場合について示
している（直接トンネルが生じる条件下である）。エネ
ルギー差ΔＥｔが１．４ｅＶとなるのは、トンネル障壁
１３ａ，１３ｂがＡｌＡｓ膜からなり、貯蔵領域１１
ａ、１１ｂがＧａＡｓ膜からなる場合である。エネルギ
ー差ΔＥｔが３．２ｅＶとなるのは、トンネル障壁１３
ａ，１３ｂがＳｉＯ2 膜からなり、貯蔵領域１１ａ、１
１ｂがＳｉ膜からなる場合である。前述した従来の公報
の半導体装置は、図４のＥ１に示す電子ポテンシャルエ
ネルギー分布を有しており、本発明の第１実施例におけ
る容量部１０の構造（図４のＥ２）に較べ、低障壁領域
１２が無くトンネル障壁が１個である。このような半導
体装置の構造の相違によって、両者のＩｔ−Ｖａ特性に
は大きな相違が生じる。つまり、第１実施例（曲線Ｅ
２）においては、書換えの場合にはこれに要する電圧Ｖ
ａが従来例よりも若干大きくなるものの、従来例（曲線
Ｅ１）と同程度に大きい電流Ｉｔが得られる一方で、デ
ータ保持・読込みの場合に相当する低電圧範囲での電流
Ｉｔは従来例に較べると顕著に低減されていることが判
る。このように、第１実施例では、各容量部１０に複数
の（２つ以上の）トンネル障壁１３ａ，１３ｂ及び低障
壁領域１２からなる多重トンネル構造を有する第１障壁
領域１４を設けることで、本発明が解決しようとする課
題の所で挙げた理想的半導体メモリーに必要な要件
（Ａ）及び（Ｃ）を同時に満たすことができる。すなわ
ち、実用上十分なデータ保持特性を有するという従来例
には無い格別の効果を得ることができる。
例であるところの最も単純な容量部１０が１個でかつト
ンネル障壁１３ａ，１３ｂが２個のみである場合の電子
ポテンシャルエネルギー分布を示し、図中曲線Ｅ２は、
この構造に対応する電流Ｉｔと外部印加電圧Ｖａの関係
を試算して得られた特性曲線である。ここで、第２障壁
領域１５を厚さ６ｎｍ程度、貯蔵領域１１ａ，１１ｂお
よび低障壁領域１２は厚さ１０ｎｍ程度の同じ材料で構
成されているとし、厚さ３ｎｍ程度のトンネル障壁１３
ａ，１３ｂのエネルギギャップ値ΔＥｔが１．４ｅＶ
（破線）及び３．２ｅＶ（実線）である場合について示
している（直接トンネルが生じる条件下である）。エネ
ルギー差ΔＥｔが１．４ｅＶとなるのは、トンネル障壁
１３ａ，１３ｂがＡｌＡｓ膜からなり、貯蔵領域１１
ａ、１１ｂがＧａＡｓ膜からなる場合である。エネルギ
ー差ΔＥｔが３．２ｅＶとなるのは、トンネル障壁１３
ａ，１３ｂがＳｉＯ2 膜からなり、貯蔵領域１１ａ、１
１ｂがＳｉ膜からなる場合である。前述した従来の公報
の半導体装置は、図４のＥ１に示す電子ポテンシャルエ
ネルギー分布を有しており、本発明の第１実施例におけ
る容量部１０の構造（図４のＥ２）に較べ、低障壁領域
１２が無くトンネル障壁が１個である。このような半導
体装置の構造の相違によって、両者のＩｔ−Ｖａ特性に
は大きな相違が生じる。つまり、第１実施例（曲線Ｅ
２）においては、書換えの場合にはこれに要する電圧Ｖ
ａが従来例よりも若干大きくなるものの、従来例（曲線
Ｅ１）と同程度に大きい電流Ｉｔが得られる一方で、デ
ータ保持・読込みの場合に相当する低電圧範囲での電流
Ｉｔは従来例に較べると顕著に低減されていることが判
る。このように、第１実施例では、各容量部１０に複数
の（２つ以上の）トンネル障壁１３ａ，１３ｂ及び低障
壁領域１２からなる多重トンネル構造を有する第１障壁
領域１４を設けることで、本発明が解決しようとする課
題の所で挙げた理想的半導体メモリーに必要な要件
（Ａ）及び（Ｃ）を同時に満たすことができる。すなわ
ち、実用上十分なデータ保持特性を有するという従来例
には無い格別の効果を得ることができる。
【００９８】以上、トンネル障壁３が２個である場合を
例にとって説明したが、３個以上のトンネル障壁を有す
る場合についても上述した傾向がより顕著になること以
外は２個である場合と本質的に同じことが言える。
例にとって説明したが、３個以上のトンネル障壁を有す
る場合についても上述した傾向がより顕著になること以
外は２個である場合と本質的に同じことが言える。
【００９９】また、以上の結論は、トンネル障壁１３
ａ，１３ｂの厚さ、エネルギー差ΔＥｔ、第２障壁領域
１５の厚さ、および低障壁領域１２の厚さ等が上記第１
実施例で用いた値以外であっても、本質的に変わらな
い。なお、低障壁領域１２が半導体の場合には、上記ト
ンネル過程における散乱を最小限に抑える目的から、一
般には真性、半絶縁性、あるいは高抵抗のものを用いる
が、低障壁領域１２を低抵抗の半導体で構成することも
可能である。また、以上は容量部１０が１個のみである
場合についてシミュレーションした結果に基づき説明し
たが、複数の容量部１０を有する場合についても全く同
じことが言える。さらに、伝導キャリアとして電子の代
わりに正孔を用いても、同様の作用・効果が得られる。
ａ，１３ｂの厚さ、エネルギー差ΔＥｔ、第２障壁領域
１５の厚さ、および低障壁領域１２の厚さ等が上記第１
実施例で用いた値以外であっても、本質的に変わらな
い。なお、低障壁領域１２が半導体の場合には、上記ト
ンネル過程における散乱を最小限に抑える目的から、一
般には真性、半絶縁性、あるいは高抵抗のものを用いる
が、低障壁領域１２を低抵抗の半導体で構成することも
可能である。また、以上は容量部１０が１個のみである
場合についてシミュレーションした結果に基づき説明し
たが、複数の容量部１０を有する場合についても全く同
じことが言える。さらに、伝導キャリアとして電子の代
わりに正孔を用いても、同様の作用・効果が得られる。
【０１００】上記第１実施例における容量部１０を、例
えばＤＲＡＭメモリセルを構成する蓄積容量として用い
ることにより、不揮発性のＲＡＭを構成することができ
る。例えば、容量電極とプレート電極との間に容量部を
介設するつまり従来のＤＲＡＭメモリセルの容量絶縁膜
を容量部で置き換えることができる。その場合、第１実
施例による半導体装置が自己分極効果を有するため、Ｄ
ＲＡＭメモリセルのもう一方の構成要素であるところの
スイッチングＭＯＳＦＥＴに流れる電流の大きさ（ない
しは向き）はこの分極の向きおよび大きさに対応して変
化し、これを利用して記憶データを読み出す。それ故、
本発明の第１実施例による不揮発性のＲＡＭは、従来例
のＤＲＡＭと異なりデータ信号を自己増幅する作用を有
し、より高速の読出しが可能である。
えばＤＲＡＭメモリセルを構成する蓄積容量として用い
ることにより、不揮発性のＲＡＭを構成することができ
る。例えば、容量電極とプレート電極との間に容量部を
介設するつまり従来のＤＲＡＭメモリセルの容量絶縁膜
を容量部で置き換えることができる。その場合、第１実
施例による半導体装置が自己分極効果を有するため、Ｄ
ＲＡＭメモリセルのもう一方の構成要素であるところの
スイッチングＭＯＳＦＥＴに流れる電流の大きさ（ない
しは向き）はこの分極の向きおよび大きさに対応して変
化し、これを利用して記憶データを読み出す。それ故、
本発明の第１実施例による不揮発性のＲＡＭは、従来例
のＤＲＡＭと異なりデータ信号を自己増幅する作用を有
し、より高速の読出しが可能である。
【０１０１】また、このような容量部１０を利用した不
揮発性のＲＡＭの分極の向きおよび大きさは、読出し動
作程度の低電界ないしはそれ以下にあっては保存される
ため、従来例のＤＲＡＭのようなリフレッシュ動作が不
要であり、より低消費電力化が達成できるという格別の
利点を有する。以上のように、第１実施例による半導体
装置を用いることで、高速で低消費電力の不揮発性ＲＡ
Ｍを実現することができる。
揮発性のＲＡＭの分極の向きおよび大きさは、読出し動
作程度の低電界ないしはそれ以下にあっては保存される
ため、従来例のＤＲＡＭのようなリフレッシュ動作が不
要であり、より低消費電力化が達成できるという格別の
利点を有する。以上のように、第１実施例による半導体
装置を用いることで、高速で低消費電力の不揮発性ＲＡ
Ｍを実現することができる。
【０１０２】（第２実施例）次に、第２実施例につい
て、図５（ａ），（ｂ）、図６及び図７（ａ）〜（ｆ）
を参照しながら説明する。
て、図５（ａ），（ｂ）、図６及び図７（ａ）〜（ｆ）
を参照しながら説明する。
【０１０３】図５（ａ），（ｂ）は、上記第１実施例で
説明した容量部１０の構造とほぼ同様の構造を有する単
一の容量部１０を搭載したＭＩＳＦＥＴの断面構造及び
電子ポテンシャルエネルギー分布を示す。図５（ａ）に
示すように、半導体基板１の上に容量部１０が設けら
れ、さらに容量部１０の上にゲート電極６が設けられて
いる。そして、容量部１０の両端部の下方に位置する半
導体基板１の表面領域には、半導体基板１内に不純物を
導入してなるソース領域２及びドレイン領域３が形成さ
れている。容量部１０の構造は、図１（ａ）に示す構造
と基本的に同じである。ただし、本実施例では、伝導キ
ャリア供給源７は各トンネル障壁１３ａ，１３ｂに設け
られている。
説明した容量部１０の構造とほぼ同様の構造を有する単
一の容量部１０を搭載したＭＩＳＦＥＴの断面構造及び
電子ポテンシャルエネルギー分布を示す。図５（ａ）に
示すように、半導体基板１の上に容量部１０が設けら
れ、さらに容量部１０の上にゲート電極６が設けられて
いる。そして、容量部１０の両端部の下方に位置する半
導体基板１の表面領域には、半導体基板１内に不純物を
導入してなるソース領域２及びドレイン領域３が形成さ
れている。容量部１０の構造は、図１（ａ）に示す構造
と基本的に同じである。ただし、本実施例では、伝導キ
ャリア供給源７は各トンネル障壁１３ａ，１３ｂに設け
られている。
【０１０４】なお、一般には上記ソース領域２およびド
レイン領域３の不純物原子の分布は同じであるが、互い
に異なっていてもよい。また、図５（ａ），（ｂ）では
伝導キャリア供給源７がトンネル障壁１３ａ，１３ｂの
内部に有る場合について例示したが、前述したように、
伝導キャリア供給源７は、第２障壁領域１５、貯蔵領域
１１ａ、１１ｂ等に設けてもよい。また、容量部１０の
外部に設ける場合は、ソース領域２とドレイン領域３と
の間にホットキャリアを生ぜしめこれを容量部１０に注
入するか、ソース領域２あるいはドレイン領域３とゲー
ト電極６との間に電界を印加してＦ−Ｎトンネル電流を
生ぜしめることで、容量部１０内に伝導キャリアを注入
するようにしてもよい。
レイン領域３の不純物原子の分布は同じであるが、互い
に異なっていてもよい。また、図５（ａ），（ｂ）では
伝導キャリア供給源７がトンネル障壁１３ａ，１３ｂの
内部に有る場合について例示したが、前述したように、
伝導キャリア供給源７は、第２障壁領域１５、貯蔵領域
１１ａ、１１ｂ等に設けてもよい。また、容量部１０の
外部に設ける場合は、ソース領域２とドレイン領域３と
の間にホットキャリアを生ぜしめこれを容量部１０に注
入するか、ソース領域２あるいはドレイン領域３とゲー
ト電極６との間に電界を印加してＦ−Ｎトンネル電流を
生ぜしめることで、容量部１０内に伝導キャリアを注入
するようにしてもよい。
【０１０５】また、図５（ａ），（ｂ）では、各容量部
１０に２つのトンネル障壁１３ａ，１３ｂを形成した場
合について説明したが、各容量部１０には、トンネル障
壁を少なくとも２つ以上設ければよい。即ち、トンネル
障壁は３つ以上設けてもよく、トンネル障壁が１つ増え
る度に低障壁領域を１つ増やすことになる。また、図１
（ａ），（ｂ）では２つの容量部１０が２つの場合につ
いて例示したが、容量部１０は１つ以上あればよく、３
つ以上設けてもよい。しかしながら、特に容量部１０が
１つの場合には、容量部１０全体を非常に簡素な構造と
でき工程上有利であるとともに、容量部１０全体の膜厚
を薄くできる。例えば第２障壁領域１５及びトンネル障
壁１３ａ，１３ｂをＳｉＯ2 膜で構成し、その厚みをそ
れぞれ６ｎｍ，３ｎｍとし、貯蔵領域１１ａ，１１ｂを
及び低障壁領域１２全体を厚さ１０ｎｍのＳｉ膜で構成
した場合、容量部１０全体のＳｉＯ2 に換算した厚みを
２８ｎｍ程度に薄く抑制することができる。したがっ
て、単一の容量部１０のみで済ませることで、半導体装
置の微細化，高集積化を図ることができるという利点が
ある。また、上記実施例では、容量部１０内に２つの貯
蔵領域１１ａ，１１ｂを設けたが、後述の実施例のごと
く貯蔵領域を１つ設けるだけでもよく、あるいは３つ以
上設けてもよい。
１０に２つのトンネル障壁１３ａ，１３ｂを形成した場
合について説明したが、各容量部１０には、トンネル障
壁を少なくとも２つ以上設ければよい。即ち、トンネル
障壁は３つ以上設けてもよく、トンネル障壁が１つ増え
る度に低障壁領域を１つ増やすことになる。また、図１
（ａ），（ｂ）では２つの容量部１０が２つの場合につ
いて例示したが、容量部１０は１つ以上あればよく、３
つ以上設けてもよい。しかしながら、特に容量部１０が
１つの場合には、容量部１０全体を非常に簡素な構造と
でき工程上有利であるとともに、容量部１０全体の膜厚
を薄くできる。例えば第２障壁領域１５及びトンネル障
壁１３ａ，１３ｂをＳｉＯ2 膜で構成し、その厚みをそ
れぞれ６ｎｍ，３ｎｍとし、貯蔵領域１１ａ，１１ｂを
及び低障壁領域１２全体を厚さ１０ｎｍのＳｉ膜で構成
した場合、容量部１０全体のＳｉＯ2 に換算した厚みを
２８ｎｍ程度に薄く抑制することができる。したがっ
て、単一の容量部１０のみで済ませることで、半導体装
置の微細化，高集積化を図ることができるという利点が
ある。また、上記実施例では、容量部１０内に２つの貯
蔵領域１１ａ，１１ｂを設けたが、後述の実施例のごと
く貯蔵領域を１つ設けるだけでもよく、あるいは３つ以
上設けてもよい。
【０１０６】次に、本実施例におけるＭＩＳＦＥＴの動
作について、図６を参照しながら説明する。上記容量部
１０の内部で伝導電子が主に貯蔵領域１１ａにあるか或
いは同領域１１ｂにあるかによって、ＭＩＳＦＥＴは高
いしきい値値ＶT0を示す状態になるか、低いしきい値Ｖ
T1を示す状態になる（ただし、以後しきい値ＶT0及びＶ
T1は所定のドレイン電流Ｉdsを示す電圧値とする）。そ
れ故、図３に示した分極−電界曲線のヒステリシスに対
応して該ＭＩＳＦＥＴのドレイン電流ＩＤのゲート電圧
ＶＧの関係も図６に示すようなヒステリシス特性を示
し、このヒステリシス特性を用いて情報の記憶を行なう
ことができる。上記しきい値ＶT が高い値ＶT0を示す状
態と低い値ＶT1を示す状態とを各々デジタル信号の
“０”あるいは“１”に対応させることで、本実施例に
よるＭＩＳＦＥＴを、例えばフラッシュＥＥＰＲＯＭの
メモリセルの代わりとして用いることができる。
作について、図６を参照しながら説明する。上記容量部
１０の内部で伝導電子が主に貯蔵領域１１ａにあるか或
いは同領域１１ｂにあるかによって、ＭＩＳＦＥＴは高
いしきい値値ＶT0を示す状態になるか、低いしきい値Ｖ
T1を示す状態になる（ただし、以後しきい値ＶT0及びＶ
T1は所定のドレイン電流Ｉdsを示す電圧値とする）。そ
れ故、図３に示した分極−電界曲線のヒステリシスに対
応して該ＭＩＳＦＥＴのドレイン電流ＩＤのゲート電圧
ＶＧの関係も図６に示すようなヒステリシス特性を示
し、このヒステリシス特性を用いて情報の記憶を行なう
ことができる。上記しきい値ＶT が高い値ＶT0を示す状
態と低い値ＶT1を示す状態とを各々デジタル信号の
“０”あるいは“１”に対応させることで、本実施例に
よるＭＩＳＦＥＴを、例えばフラッシュＥＥＰＲＯＭの
メモリセルの代わりとして用いることができる。
【０１０７】また、このときのＶａ−Ｉｔ特性は、上記
図４の特性曲線Ｅ２に示す特性となることは明らかであ
る。したがって、本実施例においては、特に従来のフラ
ッシュＥＥＰＲＯＭと比べて、伝導キャリアは容量部１
０の内部を移動するだけでその外部に流失して失われる
ことがない為に、格段に小さい電力しか消費せずかつ長
期間安定にデータを保存することができるという格別の
利点を有する。また、容量部１０内の伝導電子が２つの
貯蔵領域１１ａ，１１ｂの両方の領域に或る割合で分配
され存在している場合には、この分配率に応じて該ＭＩ
ＳＦＥＴは図６に細い実線で示すように、ＶT0とＶT1の
中間のしきい値ＶTmを持ち、これを利用してアナログ信
号あるいは多値の論理信号を記憶することができる。こ
のような中間的なしきい値ＶTmを示す状態は、容量部１
０内の伝導電子の全数が一方の貯蔵領域１１ａ（又は１
１ｂ）からもう一方の貯蔵領域１１ｂ（又は１１ａ）へ
移動するのに必要な時間に比して書込みまたは消去の際
のパルス幅を充分短くするか、あるいは書込みまたは消
去の電圧を変化させることで実現することができる。さ
らに、上記の性質を利用して、本実施例によるＭＩＳＦ
ＥＴを情報の処理に用いることも可能である。例えば、
書込み用パルス信号の回数に対応して徐々にしきい値Ｖ
T が変化するように書込みのパルス幅を設定し、このこ
とを利用して積算処理を行なうことができる。なお、図
６はｐ型半導体基板１の上に形成されるｎチャンネルＭ
ＩＳＦＥＴの例を示したが、ｎ型の半導体基板１上に形
成されるｐチャンネルＭＩＳＦＥＴについても同様に適
用でき、この場合も上述のｎチャンネルＭＩＳＦＥＴと
全く同様の作用・効果が得られる。
図４の特性曲線Ｅ２に示す特性となることは明らかであ
る。したがって、本実施例においては、特に従来のフラ
ッシュＥＥＰＲＯＭと比べて、伝導キャリアは容量部１
０の内部を移動するだけでその外部に流失して失われる
ことがない為に、格段に小さい電力しか消費せずかつ長
期間安定にデータを保存することができるという格別の
利点を有する。また、容量部１０内の伝導電子が２つの
貯蔵領域１１ａ，１１ｂの両方の領域に或る割合で分配
され存在している場合には、この分配率に応じて該ＭＩ
ＳＦＥＴは図６に細い実線で示すように、ＶT0とＶT1の
中間のしきい値ＶTmを持ち、これを利用してアナログ信
号あるいは多値の論理信号を記憶することができる。こ
のような中間的なしきい値ＶTmを示す状態は、容量部１
０内の伝導電子の全数が一方の貯蔵領域１１ａ（又は１
１ｂ）からもう一方の貯蔵領域１１ｂ（又は１１ａ）へ
移動するのに必要な時間に比して書込みまたは消去の際
のパルス幅を充分短くするか、あるいは書込みまたは消
去の電圧を変化させることで実現することができる。さ
らに、上記の性質を利用して、本実施例によるＭＩＳＦ
ＥＴを情報の処理に用いることも可能である。例えば、
書込み用パルス信号の回数に対応して徐々にしきい値Ｖ
T が変化するように書込みのパルス幅を設定し、このこ
とを利用して積算処理を行なうことができる。なお、図
６はｐ型半導体基板１の上に形成されるｎチャンネルＭ
ＩＳＦＥＴの例を示したが、ｎ型の半導体基板１上に形
成されるｐチャンネルＭＩＳＦＥＴについても同様に適
用でき、この場合も上述のｎチャンネルＭＩＳＦＥＴと
全く同様の作用・効果が得られる。
【０１０８】次に、上記構造を有するＭＩＳＦＥＴの製
造工程について、図７（ａ）〜（ｆ）を参照しながら説
明する。
造工程について、図７（ａ）〜（ｆ）を参照しながら説
明する。
【０１０９】まず、半導体基板１の上に、例えば通常の
熱酸化法により厚さ６ｎｍ程度のＳｉＯ2 膜からなる第
１絶縁膜２２を形成する（同図（ａ）参照）。次に、例
えばＣＶＤ法により、第１絶縁膜２２の上に厚さ１０ｎ
ｍ程度のアモルファスＳｉ膜からなる第１半導体膜２３
を堆積する（同図（ｂ）参照）。
熱酸化法により厚さ６ｎｍ程度のＳｉＯ2 膜からなる第
１絶縁膜２２を形成する（同図（ａ）参照）。次に、例
えばＣＶＤ法により、第１絶縁膜２２の上に厚さ１０ｎ
ｍ程度のアモルファスＳｉ膜からなる第１半導体膜２３
を堆積する（同図（ｂ）参照）。
【０１１０】次に、例えば第１半導体膜２３の表面付近
の層を低温酸化することにより厚さ３ｎｍ程度のＳｉＯ
2 膜からなる第１トンネル絶縁膜２４を形成する。そし
て、例えばＣＶＤ法により、第１トンネル絶縁膜２４の
上に厚さ６ｎｍ程度のアモルファスＳｉ膜からなる半絶
縁性半導体膜２５を堆積した後、その表面付近の層を低
温酸化することにより、厚さ３ｎｍ程度のＳｉＯ2 膜か
らなる第２トンネル絶縁膜２６を形成する（同図（ｃ）
参照）。なお、トンネル障壁の個数が３個以上の場合に
は、アモルファスＳｉ膜の堆積とその表面酸化とをトン
ネル障壁及び低障壁領域の個数に応じて繰り返せばよ
い。
の層を低温酸化することにより厚さ３ｎｍ程度のＳｉＯ
2 膜からなる第１トンネル絶縁膜２４を形成する。そし
て、例えばＣＶＤ法により、第１トンネル絶縁膜２４の
上に厚さ６ｎｍ程度のアモルファスＳｉ膜からなる半絶
縁性半導体膜２５を堆積した後、その表面付近の層を低
温酸化することにより、厚さ３ｎｍ程度のＳｉＯ2 膜か
らなる第２トンネル絶縁膜２６を形成する（同図（ｃ）
参照）。なお、トンネル障壁の個数が３個以上の場合に
は、アモルファスＳｉ膜の堆積とその表面酸化とをトン
ネル障壁及び低障壁領域の個数に応じて繰り返せばよ
い。
【０１１１】次に、例えばＣＶＤ法により、第２トンネ
ル絶縁膜２６の上に厚さ１０ｎｍ程度のアモルファスＳ
ｉ膜からなる第２半導体膜２７を堆積した後、例えばＣ
ＶＤ法により、第２半導体膜２７の上に厚さ６ｎｍ程度
のＳｉＯ2 膜からなる第２絶縁膜２８を形成する。そし
て、例えばＣＶＤ法により、この第２障壁領域１５の上
にリン（Ｐ）をドープした厚さ３００ｎｍ程度の多結晶
Ｓｉ膜２９を堆積する（同図（ｄ）参照）。
ル絶縁膜２６の上に厚さ１０ｎｍ程度のアモルファスＳ
ｉ膜からなる第２半導体膜２７を堆積した後、例えばＣ
ＶＤ法により、第２半導体膜２７の上に厚さ６ｎｍ程度
のＳｉＯ2 膜からなる第２絶縁膜２８を形成する。そし
て、例えばＣＶＤ法により、この第２障壁領域１５の上
にリン（Ｐ）をドープした厚さ３００ｎｍ程度の多結晶
Ｓｉ膜２９を堆積する（同図（ｄ）参照）。
【０１１２】ここで、キャリア供給源７を容量部１０の
内部に設ける場合には、第１絶縁膜２２の形成工程より
後でかつ上記多結晶膜２９の形成工程より前において、
第１絶縁膜２２、第１半導体膜２３、第１トンネル絶縁
膜２４、第２トンネル絶縁膜２６、第２半導体膜２７、
および第２絶縁膜２８のうちのいずれか１つ、２つ、３
つ、４つ、５つ、あるいはその全ての内部に、例えばリ
ン（Ｐ）をイオン注入することで伝導キャリア供給源を
形成する。この処理は伝導キャリア供給源としてドナー
を添加する場合であるが、例えばボロン（Ｂ）のイオン
注入によりアクセプタを添加してもよい。
内部に設ける場合には、第１絶縁膜２２の形成工程より
後でかつ上記多結晶膜２９の形成工程より前において、
第１絶縁膜２２、第１半導体膜２３、第１トンネル絶縁
膜２４、第２トンネル絶縁膜２６、第２半導体膜２７、
および第２絶縁膜２８のうちのいずれか１つ、２つ、３
つ、４つ、５つ、あるいはその全ての内部に、例えばリ
ン（Ｐ）をイオン注入することで伝導キャリア供給源を
形成する。この処理は伝導キャリア供給源としてドナー
を添加する場合であるが、例えばボロン（Ｂ）のイオン
注入によりアクセプタを添加してもよい。
【０１１３】上述のようにして半導体基板１の上に複合
膜を形成した後、例えば通常の露光およびエッチング工
程を用いて、複合膜の一部の領域を除去して、ゲート電
極６及び容量部１０をパターニングする。次に、例えば
パターニングされた複合膜をマスクとして、ヒ素（Ａ
ｓ）をイオン注入することで自己整合的にソース領域２
およびドレイン領域３を形成し、最後に、例えば蒸着法
により厚さ８００ｎｍ程度のＡｌ膜からなるソース電極
４およびドレイン電極５を選択的に形成する（同図
（ｅ）参照）。
膜を形成した後、例えば通常の露光およびエッチング工
程を用いて、複合膜の一部の領域を除去して、ゲート電
極６及び容量部１０をパターニングする。次に、例えば
パターニングされた複合膜をマスクとして、ヒ素（Ａ
ｓ）をイオン注入することで自己整合的にソース領域２
およびドレイン領域３を形成し、最後に、例えば蒸着法
により厚さ８００ｎｍ程度のＡｌ膜からなるソース電極
４およびドレイン電極５を選択的に形成する（同図
（ｅ）参照）。
【０１１４】図７（ｅ）に示す構造を同図（ｄ）の断面
図と比較すれば分かるように、複合膜のパターニングに
よって、第１絶縁膜２２及び第２絶縁膜２８は第２障壁
領域１５，１５となり、第１半導体膜２３及び第２半導
体膜２７は各貯蔵領域１１ａ，１１ｂとなり、第１トン
ネル絶縁膜２４及び第２トンネル絶縁膜２６は各トンネ
ル障壁１３ａ，１３ｂとなり、半絶縁性半導体膜２５は
低障壁領域１２となり、多結晶Ｓｉ膜２９はゲート電極
６となる。
図と比較すれば分かるように、複合膜のパターニングに
よって、第１絶縁膜２２及び第２絶縁膜２８は第２障壁
領域１５，１５となり、第１半導体膜２３及び第２半導
体膜２７は各貯蔵領域１１ａ，１１ｂとなり、第１トン
ネル絶縁膜２４及び第２トンネル絶縁膜２６は各トンネ
ル障壁１３ａ，１３ｂとなり、半絶縁性半導体膜２５は
低障壁領域１２となり、多結晶Ｓｉ膜２９はゲート電極
６となる。
【０１１５】以上の工程により、図５（ａ）に示すよう
な容量部１０を搭載したＭＩＳＦＥＴが形成される。ま
た、上記第１実施例では、半導体装置の製造工程の説明
を省略したが、基本的な構造は本実施例のＭＩＳＦＥＴ
の構造と同じであるから、上記図７（ａ）〜（ｅ）に示
す工程とほぼ同様の工程で形成し得ることがわかる。
な容量部１０を搭載したＭＩＳＦＥＴが形成される。ま
た、上記第１実施例では、半導体装置の製造工程の説明
を省略したが、基本的な構造は本実施例のＭＩＳＦＥＴ
の構造と同じであるから、上記図７（ａ）〜（ｅ）に示
す工程とほぼ同様の工程で形成し得ることがわかる。
【０１１６】なお、上記第１絶縁膜２２、第２絶縁膜２
７、第１トンネル絶縁膜２４、および第２トンネル絶縁
膜２６は、シリコン酸化膜（ＳｉＯ2 膜）だけでなくシ
リコン窒化酸化膜、シリコン窒化膜ないしはその複合膜
を用いてもよい。また、上記伝導キャリア供給源７をあ
る膜中に形成する工程において、その膜形成と同時に該
伝導キャリア供給源７を形成してもよく、例えば第１半
導体膜２３、第２半導体膜２７、あるいはその両方をＳ
ｉ膜形成と同時にリン（Ｐ）をドープするＣＶＤ法によ
り形成してもよい。この場合のＳｉ膜中のリン（Ｐ）の
ドープ量としては、例えば１０17〜１０20（atoms ／ｃ
ｍ-3）の濃度範囲がある。また、場合によっては、上記
半絶縁性半導体膜２５をもっと厚く例えば１０〜３０ｎ
ｍ程度に形成しても良く、あるいは同膜２５として第
１，第２半導体膜２３，２７よりも大きいポテンシャル
エネルギーを有する材料例えばアモルファスＳｉＣから
なる半導体膜を形成してもよい。なお、上記の全工程の
時間的順序が全く逆であってもよい。
７、第１トンネル絶縁膜２４、および第２トンネル絶縁
膜２６は、シリコン酸化膜（ＳｉＯ2 膜）だけでなくシ
リコン窒化酸化膜、シリコン窒化膜ないしはその複合膜
を用いてもよい。また、上記伝導キャリア供給源７をあ
る膜中に形成する工程において、その膜形成と同時に該
伝導キャリア供給源７を形成してもよく、例えば第１半
導体膜２３、第２半導体膜２７、あるいはその両方をＳ
ｉ膜形成と同時にリン（Ｐ）をドープするＣＶＤ法によ
り形成してもよい。この場合のＳｉ膜中のリン（Ｐ）の
ドープ量としては、例えば１０17〜１０20（atoms ／ｃ
ｍ-3）の濃度範囲がある。また、場合によっては、上記
半絶縁性半導体膜２５をもっと厚く例えば１０〜３０ｎ
ｍ程度に形成しても良く、あるいは同膜２５として第
１，第２半導体膜２３，２７よりも大きいポテンシャル
エネルギーを有する材料例えばアモルファスＳｉＣから
なる半導体膜を形成してもよい。なお、上記の全工程の
時間的順序が全く逆であってもよい。
【０１１７】（第３実施例）次に、第３実施例につい
て、図８及び図９（ａ）〜（ｄ）を参照しながら説明す
る。
て、図８及び図９（ａ）〜（ｄ）を参照しながら説明す
る。
【０１１８】図８は、第３実施例における半導体装置の
一部の構造を示す断面図である。本実施例に係る半導体
装置は、上記第２実施例の構造を有するＭＩＳＦＥＴの
チャンネル方向に沿って直列に、通常のＭＩＳＦＥＴを
組み込んだ構造を有する。同図に示すように、ソース領
域２に近い部分（図中の左半分）が図５に示される構造
を有するＭＩＳＦＥＴであり、ドレイン領域３に近い部
分（図中の右半分）は通常のゲート絶縁膜１７を有する
ＭＩＳＦＥＴを構成している。両者は絶縁体あるいは半
絶縁性の半導体よりなる側壁１６によって互いに分離さ
れている一方、そのゲート電極６を共有している。例え
ば半導体基板１がＳｉよりなる場合には、具体的な一例
として、ゲート絶縁膜１７として厚さ５〜３０ｎｍ程度
のＳｉＯ2 膜、側壁１６としてＳｉＯ2 、Ｓｉ3 Ｎ4 あ
るいはその複合膜からなる横方向厚さが５０〜３００ｎ
ｍ程度の膜などがある。このような選択用のＭＩＳＦＥ
Ｔは、半導体メモリー集積回路において或る一つのメモ
リセルに書換え動作を行なう際、それと隣接するメモリ
セルにも干渉してその記憶状態を変化させてしまう所謂
ディスターブ現象を有効に防止するために必要となる場
合がある。図８に示される構造を採用することで、第２
実施例における記憶用ＭＩＳＦＥＴおよび選択用ＭＩＳ
ＦＥＴの両者を極めて小さい面積に詰め込むことがで
き、高集積化と同時に上記ディスターブ現象を有効に防
止することができる。なお、このような選択用ＭＩＳＦ
ＥＴは、図１４に別実施例として示したように（詳細は
後述する）、記憶用ＭＩＳＦＥＴに対してソース側に位
置してもよいし、あるいは図２２に別実施例として示し
たように，記憶用ＭＩＳＦＥＴに対してドレイン領域３
の側とソース領域２の側の両方の位置にあってもよい。
一部の構造を示す断面図である。本実施例に係る半導体
装置は、上記第２実施例の構造を有するＭＩＳＦＥＴの
チャンネル方向に沿って直列に、通常のＭＩＳＦＥＴを
組み込んだ構造を有する。同図に示すように、ソース領
域２に近い部分（図中の左半分）が図５に示される構造
を有するＭＩＳＦＥＴであり、ドレイン領域３に近い部
分（図中の右半分）は通常のゲート絶縁膜１７を有する
ＭＩＳＦＥＴを構成している。両者は絶縁体あるいは半
絶縁性の半導体よりなる側壁１６によって互いに分離さ
れている一方、そのゲート電極６を共有している。例え
ば半導体基板１がＳｉよりなる場合には、具体的な一例
として、ゲート絶縁膜１７として厚さ５〜３０ｎｍ程度
のＳｉＯ2 膜、側壁１６としてＳｉＯ2 、Ｓｉ3 Ｎ4 あ
るいはその複合膜からなる横方向厚さが５０〜３００ｎ
ｍ程度の膜などがある。このような選択用のＭＩＳＦＥ
Ｔは、半導体メモリー集積回路において或る一つのメモ
リセルに書換え動作を行なう際、それと隣接するメモリ
セルにも干渉してその記憶状態を変化させてしまう所謂
ディスターブ現象を有効に防止するために必要となる場
合がある。図８に示される構造を採用することで、第２
実施例における記憶用ＭＩＳＦＥＴおよび選択用ＭＩＳ
ＦＥＴの両者を極めて小さい面積に詰め込むことがで
き、高集積化と同時に上記ディスターブ現象を有効に防
止することができる。なお、このような選択用ＭＩＳＦ
ＥＴは、図１４に別実施例として示したように（詳細は
後述する）、記憶用ＭＩＳＦＥＴに対してソース側に位
置してもよいし、あるいは図２２に別実施例として示し
たように，記憶用ＭＩＳＦＥＴに対してドレイン領域３
の側とソース領域２の側の両方の位置にあってもよい。
【０１１９】図９（ａ）〜（ｄ）は、第３実施例におけ
る半導体装置の製造方法を示す図である。ここでは、上
記第２実施例に示す工程と重複する部分は省略する。上
記図７（ｄ）に示す第２絶縁膜２８を形成する工程まで
行なった後、例えば通常の露光およびエッチング工程を
用いて、第１絶縁膜２２から第２絶縁膜２８までからな
る複合膜（容量部を構成する膜）の一部の領域を除去し
パターニングする（図９（ａ）参照）。
る半導体装置の製造方法を示す図である。ここでは、上
記第２実施例に示す工程と重複する部分は省略する。上
記図７（ｄ）に示す第２絶縁膜２８を形成する工程まで
行なった後、例えば通常の露光およびエッチング工程を
用いて、第１絶縁膜２２から第２絶縁膜２８までからな
る複合膜（容量部を構成する膜）の一部の領域を除去し
パターニングする（図９（ａ）参照）。
【０１２０】次に、例えばＣＶＤ法により、厚さ１０ｎ
ｍ程度のＳｉＯ2 膜からなる絶縁膜を全面に形成した
後、非等方エッチングを用いて上記パターニングされた
複合膜の一方の側部にのみ側壁１６を形成する（同図
（ｂ）参照）。
ｍ程度のＳｉＯ2 膜からなる絶縁膜を全面に形成した
後、非等方エッチングを用いて上記パターニングされた
複合膜の一方の側部にのみ側壁１６を形成する（同図
（ｂ）参照）。
【０１２１】次に、例えば通常の熱酸化法により、上記
パターニングされた複合膜及び側壁１６に覆われずに露
出している一部の半導体基板の上に厚さ１０ｎｍ程度の
ＳｉＯ2 膜からなる絶縁膜３３を形成した後、例えばＣ
ＶＤ法により、リン（Ｐ）をドープした厚さ３００ｎｍ
程度の多結晶Ｓｉ膜２９を全面に形成する（同図（ｃ）
参照）。
パターニングされた複合膜及び側壁１６に覆われずに露
出している一部の半導体基板の上に厚さ１０ｎｍ程度の
ＳｉＯ2 膜からなる絶縁膜３３を形成した後、例えばＣ
ＶＤ法により、リン（Ｐ）をドープした厚さ３００ｎｍ
程度の多結晶Ｓｉ膜２９を全面に形成する（同図（ｃ）
参照）。
【０１２２】次に、同図（ｄ）に示すように、半導体基
板１の上に形成された上記絶縁膜３３、側壁１６、多結
晶Ｓｉ膜２９等からなる複合膜の一部の領域を例えば通
常の露光およびエッチング工程を用いて除去し容量部１
０をパターニングする。そして、このパターニングされ
た容量部１０等を含む複合膜をマスクとして、ヒ素（Ａ
ｓ）のイオン注入を行うことで、自己整合的にソース領
域２およびドレイン領域３を形成する。さらに、例えば
蒸着法により厚さ８００ｎｍ程度のＡｌ膜からなるソー
ス電極４およびドレイン電極５を選択的に形成する。
板１の上に形成された上記絶縁膜３３、側壁１６、多結
晶Ｓｉ膜２９等からなる複合膜の一部の領域を例えば通
常の露光およびエッチング工程を用いて除去し容量部１
０をパターニングする。そして、このパターニングされ
た容量部１０等を含む複合膜をマスクとして、ヒ素（Ａ
ｓ）のイオン注入を行うことで、自己整合的にソース領
域２およびドレイン領域３を形成する。さらに、例えば
蒸着法により厚さ８００ｎｍ程度のＡｌ膜からなるソー
ス電極４およびドレイン電極５を選択的に形成する。
【０１２３】なお、同図（ｄ）に示す工程では、複合膜
の一部の領域をエッチングを用いて除去するが、その複
合膜が除去される領域において、一般には半導体基板１
が露出した状態になるが、第１絶縁膜２２の一部あるい
はその全部を残した状態で上記エッチング工程を行なっ
てもよい。
の一部の領域をエッチングを用いて除去するが、その複
合膜が除去される領域において、一般には半導体基板１
が露出した状態になるが、第１絶縁膜２２の一部あるい
はその全部を残した状態で上記エッチング工程を行なっ
てもよい。
【０１２４】（第４実施例）次に、本発明の第４実施例
による半導体装置について、図１０（ａ），（ｂ）、図
１１（ａ），（ｂ）、及び図１２（ａ），（ｂ）を参照
しながら説明する。
による半導体装置について、図１０（ａ），（ｂ）、図
１１（ａ），（ｂ）、及び図１２（ａ），（ｂ）を参照
しながら説明する。
【０１２５】図１０（ａ）は、第２実施例に係る半導体
装置の構造断面図を示し、幾何学的な断面形状は上記第
１実施例における図１（ａ）の構造と同じであるので、
説明を省略する。ここで、本実施例では、各容量部１０
において、低障壁領域１２及び２つのトンネル障壁１３
ａ，１３ｂにより、共鳴トンネリングを生ぜしめる多重
トンネル障壁が構成されている。図１０（ｂ）および
（ｃ）は、この半導体装置の電子ポテンシャルエネルギ
ーの分布を示し、同図（ｂ）は上記低障壁領域１２が上
記貯蔵領域１１ａ、１１ｂよりも大きいポテンシャルエ
ネルギーを有する場合（第２の場合とする）であり、同
図（ｃ）は上記低障壁領域１２が該伝導キャリアのド・
ブロイ波長と同程度あるいはそれ以下の厚さである場合
（第１の場合とする）である。貯蔵領域１１ａ，１１ｂ
は第２障壁領域１５およびトンネル障壁１３ａ，１３ｂ
よりも電子ポテンシャルエネルギーの小さな半導体、半
絶縁体、ないしは金属から構成され、その内部に伝導電
子を閉じ込めることができる。トンネル障壁１３ａ，１
３ｂは、貯蔵領域１１ａ，１１ｂよりもΔＥｔだけ大き
い電子ポテンシャルエネルギーを有する半絶縁性の半導
体、半絶縁体、ないしは絶縁体から構成され、隣接する
両側の低ポテンシャルエネルギー領域の間を電子が熱励
起によってではなく主にトンネル効果によって移動でき
る程度に、そのエネルギー差ΔＥｔを大きくその膜厚を
薄く設定する。低障壁領域１２は真性あるいは半真性の
半導体、半絶縁体、ないしは絶縁体から構成され、第２
障壁領域１５およびトンネル障壁１３ａ，１３ｂよりも
小さな電子ポテンシャルエネルギーを有し、かつ下記い
ずれかの構成を有する。第１の場合には、低障壁領域１
２の厚さｄｗが伝導キャリアのド・ブロイ波長（例えば
電子の場合約１０ｎｍ）と同程度あるいはそれ以下であ
り、第２の場合には、低障壁領域１５のポテンシャルエ
ネルギーが上記貯蔵領域１１ａ、１１ｂよりもΔＥ0 だ
け大きい。第１の場合のように両側をエネルギー障壁に
囲まれた領域の厚さが伝導キャリアのド・ブロイ波長と
同程度以下になると、各トンネル障壁１３ａ，１３ｂ間
で入射波と反射波との位相がほぼ等しくなる。そして、
低障壁領域１２は定在波を有する所謂量子井戸を構成
し、その内部にエネルギー差ΔＥ0 の量子準位を形成す
るようになる。なお、低障壁領域１２は、上記第１の場
合および第２の場合双方の条件を同時に満たしてもよ
い。
装置の構造断面図を示し、幾何学的な断面形状は上記第
１実施例における図１（ａ）の構造と同じであるので、
説明を省略する。ここで、本実施例では、各容量部１０
において、低障壁領域１２及び２つのトンネル障壁１３
ａ，１３ｂにより、共鳴トンネリングを生ぜしめる多重
トンネル障壁が構成されている。図１０（ｂ）および
（ｃ）は、この半導体装置の電子ポテンシャルエネルギ
ーの分布を示し、同図（ｂ）は上記低障壁領域１２が上
記貯蔵領域１１ａ、１１ｂよりも大きいポテンシャルエ
ネルギーを有する場合（第２の場合とする）であり、同
図（ｃ）は上記低障壁領域１２が該伝導キャリアのド・
ブロイ波長と同程度あるいはそれ以下の厚さである場合
（第１の場合とする）である。貯蔵領域１１ａ，１１ｂ
は第２障壁領域１５およびトンネル障壁１３ａ，１３ｂ
よりも電子ポテンシャルエネルギーの小さな半導体、半
絶縁体、ないしは金属から構成され、その内部に伝導電
子を閉じ込めることができる。トンネル障壁１３ａ，１
３ｂは、貯蔵領域１１ａ，１１ｂよりもΔＥｔだけ大き
い電子ポテンシャルエネルギーを有する半絶縁性の半導
体、半絶縁体、ないしは絶縁体から構成され、隣接する
両側の低ポテンシャルエネルギー領域の間を電子が熱励
起によってではなく主にトンネル効果によって移動でき
る程度に、そのエネルギー差ΔＥｔを大きくその膜厚を
薄く設定する。低障壁領域１２は真性あるいは半真性の
半導体、半絶縁体、ないしは絶縁体から構成され、第２
障壁領域１５およびトンネル障壁１３ａ，１３ｂよりも
小さな電子ポテンシャルエネルギーを有し、かつ下記い
ずれかの構成を有する。第１の場合には、低障壁領域１
２の厚さｄｗが伝導キャリアのド・ブロイ波長（例えば
電子の場合約１０ｎｍ）と同程度あるいはそれ以下であ
り、第２の場合には、低障壁領域１５のポテンシャルエ
ネルギーが上記貯蔵領域１１ａ、１１ｂよりもΔＥ0 だ
け大きい。第１の場合のように両側をエネルギー障壁に
囲まれた領域の厚さが伝導キャリアのド・ブロイ波長と
同程度以下になると、各トンネル障壁１３ａ，１３ｂ間
で入射波と反射波との位相がほぼ等しくなる。そして、
低障壁領域１２は定在波を有する所謂量子井戸を構成
し、その内部にエネルギー差ΔＥ0 の量子準位を形成す
るようになる。なお、低障壁領域１２は、上記第１の場
合および第２の場合双方の条件を同時に満たしてもよ
い。
【０１２６】本実施例においても、伝導キャリアの供給
源７は、ドナーとなる不純物原子により構成され、容量
部１０の内部のいずれかの部位又は容量部１０の外部に
設けてもよい。また、トンネル障壁１３ａ，１３ｂと貯
蔵領域１１ａ、１１ｂに用いる具体的な材料の組み合せ
としては、例えば、ＡｌＡｓとＧａＡｓ、ＳｉＯ2 とＳ
ｉ、ＧａＡｌＡｓとＧａＡｓ、ＳｉＯ2 とＳｉＣ、Ｓｉ
3 Ｎ4 とＳｉ、ＧａＡｌＮとＧａＮ、ＳｉとＳｉＧｅな
どが考えられる。一般には２つの貯蔵領域１１ａ，１１
ｂは同じ材料を用いる場合が多いが、互いに異なっても
よく、また両領域１１ａ，１１ｂの膜厚が異なっていて
もよい。また、一般に複数のトンネル障壁１３ａ，１３
ｂの各層に用いる材料および膜厚は同じ場合が多いが、
互いに異なってもよい。
源７は、ドナーとなる不純物原子により構成され、容量
部１０の内部のいずれかの部位又は容量部１０の外部に
設けてもよい。また、トンネル障壁１３ａ，１３ｂと貯
蔵領域１１ａ、１１ｂに用いる具体的な材料の組み合せ
としては、例えば、ＡｌＡｓとＧａＡｓ、ＳｉＯ2 とＳ
ｉ、ＧａＡｌＡｓとＧａＡｓ、ＳｉＯ2 とＳｉＣ、Ｓｉ
3 Ｎ4 とＳｉ、ＧａＡｌＮとＧａＮ、ＳｉとＳｉＧｅな
どが考えられる。一般には２つの貯蔵領域１１ａ，１１
ｂは同じ材料を用いる場合が多いが、互いに異なっても
よく、また両領域１１ａ，１１ｂの膜厚が異なっていて
もよい。また、一般に複数のトンネル障壁１３ａ，１３
ｂの各層に用いる材料および膜厚は同じ場合が多いが、
互いに異なってもよい。
【０１２７】また、一般にはトンネル障壁１３ａ，１３
ｂ、第２障壁領域１５の電子ポテンシャルエネルギーは
互いに異なっていてもよいが、同じであってもよくまた
これらの領域に用いる材料も同じであってもよい。ま
た、各第２障壁領域１５の厚さは互いに異なっていても
よい。
ｂ、第２障壁領域１５の電子ポテンシャルエネルギーは
互いに異なっていてもよいが、同じであってもよくまた
これらの領域に用いる材料も同じであってもよい。ま
た、各第２障壁領域１５の厚さは互いに異なっていても
よい。
【０１２８】さらに、上記第１の場合には、低障壁領域
１２および貯蔵領域１１ａ、１１ｂの電子ポテンシャル
エネルギーは互いに異なっていてもよいが、同じであっ
てもよくまた両領域に用いる材料も同じであってもよ
い。この場合の具体的な一例を示すと、第２障壁領域１
５はＳｉＯ2 からなる厚さ５〜３０ｎｍ程度の膜、トン
ネル障壁１３ａ，１３ｂはＳｉＯ2 からなる厚さ２〜５
ｎｍ程度の膜、低障壁領域１２および貯蔵領域１１ａ、
１１ｂは共にＳｉからなり各々厚さが２〜１０ｎｍ程度
および５〜３０ｎｍ程度の膜であり、伝導キャリア供給
源７としては例えば上記貯蔵領域１１ａ、１１ｂを構成
するＳｉ膜中にドナー不純物原子であるリン（Ｐ）を添
加したものを用いる。一方、上記第２の場合には、多重
トンネル障壁を構成するところのトンネル障壁１３ａ，
１３ｂと低障壁領域１２に用いる材料の組み合せとし
て、例えば、ＡｌＡｓとＡｌＧａＡｓ、ＳｉＯ2 とＳ
ｉ、ＡｌＡｓとＧａＡｓ、ＳｉＯ2 とＳｉＣ、ＳｉＯ2
とＳｉ3 Ｎ4 、Ｓｉ3 Ｎ4 とＳｉ、ＡｌＮとＧａＡｌ
Ｎ、ＳｉとＳｉＧｅなどが考えられる。この場合の具体
的な一例を示すと、第２障壁領域１５はＳｉＯ2 からな
る厚さ５〜３０ｎｍ程度の膜、トンネル障壁１３ａ，１
３ｂはＳｉＯ2 からなる厚さ２〜５ｎｍ程度の膜、低障
壁領域１２および貯蔵領域１１ａ、１１ｂは共に厚さが
５〜３０ｎｍ程度で各々ＳｉＣおよびＳｉからなる膜で
あり、伝導キャリア供給源７としては例えば上記貯蔵領
域１１ａ、１１ｂを構成するＳｉ膜中にＡｓ（ドナー不
純物原子）を添加したものを用いる。
１２および貯蔵領域１１ａ、１１ｂの電子ポテンシャル
エネルギーは互いに異なっていてもよいが、同じであっ
てもよくまた両領域に用いる材料も同じであってもよ
い。この場合の具体的な一例を示すと、第２障壁領域１
５はＳｉＯ2 からなる厚さ５〜３０ｎｍ程度の膜、トン
ネル障壁１３ａ，１３ｂはＳｉＯ2 からなる厚さ２〜５
ｎｍ程度の膜、低障壁領域１２および貯蔵領域１１ａ、
１１ｂは共にＳｉからなり各々厚さが２〜１０ｎｍ程度
および５〜３０ｎｍ程度の膜であり、伝導キャリア供給
源７としては例えば上記貯蔵領域１１ａ、１１ｂを構成
するＳｉ膜中にドナー不純物原子であるリン（Ｐ）を添
加したものを用いる。一方、上記第２の場合には、多重
トンネル障壁を構成するところのトンネル障壁１３ａ，
１３ｂと低障壁領域１２に用いる材料の組み合せとし
て、例えば、ＡｌＡｓとＡｌＧａＡｓ、ＳｉＯ2 とＳ
ｉ、ＡｌＡｓとＧａＡｓ、ＳｉＯ2 とＳｉＣ、ＳｉＯ2
とＳｉ3 Ｎ4 、Ｓｉ3 Ｎ4 とＳｉ、ＡｌＮとＧａＡｌ
Ｎ、ＳｉとＳｉＧｅなどが考えられる。この場合の具体
的な一例を示すと、第２障壁領域１５はＳｉＯ2 からな
る厚さ５〜３０ｎｍ程度の膜、トンネル障壁１３ａ，１
３ｂはＳｉＯ2 からなる厚さ２〜５ｎｍ程度の膜、低障
壁領域１２および貯蔵領域１１ａ、１１ｂは共に厚さが
５〜３０ｎｍ程度で各々ＳｉＣおよびＳｉからなる膜で
あり、伝導キャリア供給源７としては例えば上記貯蔵領
域１１ａ、１１ｂを構成するＳｉ膜中にＡｓ（ドナー不
純物原子）を添加したものを用いる。
【０１２９】上記構成は伝導キャリアが電子の場合であ
るが、電子の代わりに正孔を伝導キャリアとして用いて
もよい。この場合、伝導キャリア供給源７としてはドナ
ー不純物の代わりにアクセプタ不純物を導入したものを
用いる。例えば上記第２の場合には、第２障壁領域１５
はＡｌＡｓからなる厚さ５〜３０ｎｍ程度の膜、トンネ
ル障壁１３ａ，１３ｂはＡｌＡｓからなる厚さ２〜５ｎ
ｍ程度の膜、低障壁領域１２および貯蔵領域１１ａ、１
１ｂは共に厚さが５〜３０ｎｍ程度で各々ＡｌＧａＡｓ
およびＧａＡｓからなる膜であり、伝導キャリア供給源
７としては例えば上記第２障壁領域１５を構成するＡｌ
Ａｓ膜中にアクセプタ不純物原子であるＭｇを添加した
ものを用いる。
るが、電子の代わりに正孔を伝導キャリアとして用いて
もよい。この場合、伝導キャリア供給源７としてはドナ
ー不純物の代わりにアクセプタ不純物を導入したものを
用いる。例えば上記第２の場合には、第２障壁領域１５
はＡｌＡｓからなる厚さ５〜３０ｎｍ程度の膜、トンネ
ル障壁１３ａ，１３ｂはＡｌＡｓからなる厚さ２〜５ｎ
ｍ程度の膜、低障壁領域１２および貯蔵領域１１ａ、１
１ｂは共に厚さが５〜３０ｎｍ程度で各々ＡｌＧａＡｓ
およびＧａＡｓからなる膜であり、伝導キャリア供給源
７としては例えば上記第２障壁領域１５を構成するＡｌ
Ａｓ膜中にアクセプタ不純物原子であるＭｇを添加した
ものを用いる。
【０１３０】上記図１０（ａ），（ｂ）ではトンネル障
壁１３ａ，１３ｂが２つの場合について例示したが、容
量部１０内のトンネル障壁数は２つ以上であればよい。
即ち、トンネル障壁は３つでも４つでもあるいはそれ以
上の例えば１０個でもよい。この場合、トンネル障壁が
１つ増える度にトンネル障壁および低障壁領域を各々１
つづつ増すことになる。また、図１０（ａ），（ｂ）で
は、容量部１０が２つの場合について例示したが、容量
部の個数は１つ以上であればよい。即ち、容量部の個数
は２つに限らず、３つでも４つでもあるいはそれ以上の
例えば１０個でもよい。なお、容量部が１つの場合に
は、全体を非常に簡単な構造にでき工程上有利になると
ともに、上記容量部１０をＭＩＳ型半導体装置に搭載す
る場合に、半導体装置全体を微細化・集積化する上で充
分な程に容量部の厚みを薄くすることができるという格
別の利点を有する。（上記容量部が１つの場合について
は、図１３にＭＩＳＦＥＴとして構成した例を用いて具
体的に示してあり、後で説明する。） 次に、実施例による半導体装置の動作を説明する。図１
０（ａ）に示す各々の容量部１０において、伝導キャリ
ア供給源７より発生した伝導キャリア（この例では電
子）は主には貯蔵領域１１ａ，１１ｂのいずれかないし
はその両方に存在し、伝導電子が該両貯蔵領域１１ａ，
１１ｂに分配される割合に応じて情報を表現、記憶する
ことができる。伝導電子は上記各容量部１０の内部に閉
じ込められ、熱励起などによって第２障壁領域１５を越
えてその外部に流失して失われることがなく、これによ
って情報の保持、記憶を行なうことができる。この為に
は、例えば第２障壁領域１５のエネルギー障壁を貯蔵領
域１１ａ、１１ｂに対しておよそ１〜１．５ｅＶ程度か
それ以上に大きくかつその膜厚を５〜６ｎｍ以上に厚く
設定してやればよい。また、半導体基板１（又は電極）
と電極６の間に一定の電圧を加えることにより上記情報
の内容を変化・制御（書換え）することができ、これを
上記第１の場合と第２の場合とについて、各々図１１
（ａ），（ｂ）及び図１２（ａ），（ｂ）を用いて説明
する。図１１（ａ）および図１２（ａ）は、半導体基板
１に対して電極６にある正の電位を与えた場合のポテン
シャルエネルギー分布を示し、例えば貯蔵領域１１ａの
内部にあった伝導電子は図中矢印で示したように第１障
壁領域１４（トンネル障壁１３ａ，１３ｂと低障壁領域
１２より構成される多重トンネル構造を有する障壁領
域）を透過して貯蔵領域１１ｂへ流れ込み、その結果、
各容量部１０内の伝導電子は図中に示すごとくその大部
分が貯蔵領域１１ｂの内部に分布するようになる。一
方、図１１（ｂ）および図１２（ｂ）は、半導体基板１
に対して電極６にある負の電位を与えた場合のポテンシ
ャルエネルギー分布を示し、例えば貯蔵領域１１ｂの内
部にあった伝導電子は前述の場合と同様に第１障壁領域
１４を透過して今度はもう一方の貯蔵領域１１ａへ流れ
込み、その結果、各容量部１０内の伝導電子の大部分は
貯蔵領域１１ａの内部に局在するようになる。このよう
に、容量部１０の内部で伝導電子が局在することにより
該半導体装置の内部には分極が生じ、この分極の向きは
外部から印加する電界によって反転させることができ、
また一方で外部から電界を印加しない限りは該分極の向
きおよび大きさは保存される。その結果、該半導体装置
における分極と外部電界との関係は、上述の図３に示す
ように、ヒステリシスを持つ関係になり、該ヒステリシ
スを用いて情報の記憶を行なうことができる。
壁１３ａ，１３ｂが２つの場合について例示したが、容
量部１０内のトンネル障壁数は２つ以上であればよい。
即ち、トンネル障壁は３つでも４つでもあるいはそれ以
上の例えば１０個でもよい。この場合、トンネル障壁が
１つ増える度にトンネル障壁および低障壁領域を各々１
つづつ増すことになる。また、図１０（ａ），（ｂ）で
は、容量部１０が２つの場合について例示したが、容量
部の個数は１つ以上であればよい。即ち、容量部の個数
は２つに限らず、３つでも４つでもあるいはそれ以上の
例えば１０個でもよい。なお、容量部が１つの場合に
は、全体を非常に簡単な構造にでき工程上有利になると
ともに、上記容量部１０をＭＩＳ型半導体装置に搭載す
る場合に、半導体装置全体を微細化・集積化する上で充
分な程に容量部の厚みを薄くすることができるという格
別の利点を有する。（上記容量部が１つの場合について
は、図１３にＭＩＳＦＥＴとして構成した例を用いて具
体的に示してあり、後で説明する。） 次に、実施例による半導体装置の動作を説明する。図１
０（ａ）に示す各々の容量部１０において、伝導キャリ
ア供給源７より発生した伝導キャリア（この例では電
子）は主には貯蔵領域１１ａ，１１ｂのいずれかないし
はその両方に存在し、伝導電子が該両貯蔵領域１１ａ，
１１ｂに分配される割合に応じて情報を表現、記憶する
ことができる。伝導電子は上記各容量部１０の内部に閉
じ込められ、熱励起などによって第２障壁領域１５を越
えてその外部に流失して失われることがなく、これによ
って情報の保持、記憶を行なうことができる。この為に
は、例えば第２障壁領域１５のエネルギー障壁を貯蔵領
域１１ａ、１１ｂに対しておよそ１〜１．５ｅＶ程度か
それ以上に大きくかつその膜厚を５〜６ｎｍ以上に厚く
設定してやればよい。また、半導体基板１（又は電極）
と電極６の間に一定の電圧を加えることにより上記情報
の内容を変化・制御（書換え）することができ、これを
上記第１の場合と第２の場合とについて、各々図１１
（ａ），（ｂ）及び図１２（ａ），（ｂ）を用いて説明
する。図１１（ａ）および図１２（ａ）は、半導体基板
１に対して電極６にある正の電位を与えた場合のポテン
シャルエネルギー分布を示し、例えば貯蔵領域１１ａの
内部にあった伝導電子は図中矢印で示したように第１障
壁領域１４（トンネル障壁１３ａ，１３ｂと低障壁領域
１２より構成される多重トンネル構造を有する障壁領
域）を透過して貯蔵領域１１ｂへ流れ込み、その結果、
各容量部１０内の伝導電子は図中に示すごとくその大部
分が貯蔵領域１１ｂの内部に分布するようになる。一
方、図１１（ｂ）および図１２（ｂ）は、半導体基板１
に対して電極６にある負の電位を与えた場合のポテンシ
ャルエネルギー分布を示し、例えば貯蔵領域１１ｂの内
部にあった伝導電子は前述の場合と同様に第１障壁領域
１４を透過して今度はもう一方の貯蔵領域１１ａへ流れ
込み、その結果、各容量部１０内の伝導電子の大部分は
貯蔵領域１１ａの内部に局在するようになる。このよう
に、容量部１０の内部で伝導電子が局在することにより
該半導体装置の内部には分極が生じ、この分極の向きは
外部から印加する電界によって反転させることができ、
また一方で外部から電界を印加しない限りは該分極の向
きおよび大きさは保存される。その結果、該半導体装置
における分極と外部電界との関係は、上述の図３に示す
ように、ヒステリシスを持つ関係になり、該ヒステリシ
スを用いて情報の記憶を行なうことができる。
【０１３１】上記第１〜第３実施例による半導体装置で
は、前述したように複数のトンネル障壁を一つ一つ透過
して行くことで伝導電子を移動させ書換え動作を行なう
が、本第４実施例の第１および第２の場合については、
高ポテンシャルエネルギー側の貯蔵領域１１ａ，１１ｂ
と低障壁領域１２との間のポテンシャルエネルギー差が
ほぼΔＥ0 に等しくなると所謂「共鳴トンネリング」或
はそれに類した現象が起こり、伝導電子は複数のトンネ
ル障壁１３ａ，１３ｂを一つ一つではなくあたかも図１
１（ａ），（ｂ）及び図１２（ａ），（ｂ）中の矢印で
示したように一挙に透過するようになる。この作用・効
果を次に説明する。
は、前述したように複数のトンネル障壁を一つ一つ透過
して行くことで伝導電子を移動させ書換え動作を行なう
が、本第４実施例の第１および第２の場合については、
高ポテンシャルエネルギー側の貯蔵領域１１ａ，１１ｂ
と低障壁領域１２との間のポテンシャルエネルギー差が
ほぼΔＥ0 に等しくなると所謂「共鳴トンネリング」或
はそれに類した現象が起こり、伝導電子は複数のトンネ
ル障壁１３ａ，１３ｂを一つ一つではなくあたかも図１
１（ａ），（ｂ）及び図１２（ａ），（ｂ）中の矢印で
示したように一挙に透過するようになる。この作用・効
果を次に説明する。
【０１３２】図４の曲線Ｅ４は、最も単純な容量部１０
が１個でかつトンネル障壁１３ａ，１３ｂが２個のみで
ある場合について電流Ｉｔと外部印加電圧Ｖａの関係を
シミュレーションした結果得られた特性曲線である。た
だし、上記第１の場合つまり低障壁領域１２の厚みがド
・ブロイ波長程度ないしそれ以下の場合であって、第２
障壁領域１５を厚さ６ｎｍ程度とし、貯蔵領域１１ａ，
１１ｂおよび低障壁領域１２は同じ材料で構成され各々
の厚さを１０ｎｍ程度および６ｎｍ程度とし、直接トン
ネルが起きる厚さ３ｎｍ程度のトンネル障壁１３ａ，１
３ｂについて、そのエネルギー差ΔＥｔを３．２ｅＶと
した。高ポテンシャルエネルギー側の貯蔵領域と低障壁
領域１２の間のポテンシャルエネルギー差がΔＥ0 に満
たないような低電圧域では、伝導電子は図４のＥ２に矢
印で示したように複数の（２つ以上の）トンネル障壁１
３ａ，１３ｂを一つ一つ順に透過して行くため、データ
保持・読込み時における電流Ｉｔは第１実施例とほぼ同
程度に低く抑えられていることが判る。外部印加電圧が
増え高ポテンシャルエネルギー側の貯蔵領域と低障壁領
域１２の間のポテンシャルエネルギー差がほぼΔＥ0 に
等しくなると、図４のＥ３に矢印で示したように、伝導
電子は、共鳴トンネリングにより、トンネル障壁１３
ａ，１３ｂと低障壁領域１２とにより構成される第１障
壁領域１４を一挙に透過し、これに対応して電流Ｉｔは
急激な増加を示す。さらに外部印加電圧を増やして行く
と、再び共鳴トンネリングは起こらなくなり電流Ｉｔは
急激に減少することが判る。共鳴トンネリングにより第
１障壁領域１４を透過する確率Ｔは基本的に「１」とな
るために従来例よりも大きな書換え時の電流値Ｉｔを得
ることが可能である。一方、書換えに必要な外部電圧及
びその時の内部電界は従来例よりも著しく小さいために
半導体装置の信頼性を向上させることができる。図４の
曲線Ｅ３の例では、共鳴トンネリングによる急激な電流
Ｉｔの増加が見られる約３Ｖ付近をその書込み・消去の
動作範囲として設定することができ、従来の場合の特性
を示す曲線Ｅ１及びＥ４の場合の１０〜２０Ｖに較べる
と、書換えに必要となる外部電圧は格段に小さくて済
む。その一方で、読込みの動作範囲としては、例えば図
４の曲線Ｅ３では実用上十分大きい±１．５〜２Ｖ程度
の範囲に設定することが可能で、上記範囲では電流Ｉｔ
は実用上十分低く抑えられている。なお、上記第２の場
合においても、高ポテンシャルエネルギー側の貯蔵領域
と低障壁領域１２との間のポテンシャルエネルギー差が
ほぼΔＥ0 に等しくなると共鳴トンネリング或はそれに
類した現象が起こり、上述の第１の場合と同様の作用・
効果が得られる。このように、本実施例における各容量
部１０に共鳴トンネルリング作用を有する多重トンネル
障壁を配設したという特徴により、本発明が解決しよう
とする課題の所で挙げた理想的半導体メモリーの要件 （Ａ）極めて高速の書換え・消去動作が比較的低い電圧
で可能であること （Ｂ）実用上十分な最大書換え回数が高信頼性で得られ
ること （Ｃ）実用上十分長いデータ保持特性を有すること （Ｄ）読込み動作範囲を十分大きくでき破壊読出しでな
いこと 等の全て要件を満たすことができるという従来例には無
い格別の効果を得ることができる。
が１個でかつトンネル障壁１３ａ，１３ｂが２個のみで
ある場合について電流Ｉｔと外部印加電圧Ｖａの関係を
シミュレーションした結果得られた特性曲線である。た
だし、上記第１の場合つまり低障壁領域１２の厚みがド
・ブロイ波長程度ないしそれ以下の場合であって、第２
障壁領域１５を厚さ６ｎｍ程度とし、貯蔵領域１１ａ，
１１ｂおよび低障壁領域１２は同じ材料で構成され各々
の厚さを１０ｎｍ程度および６ｎｍ程度とし、直接トン
ネルが起きる厚さ３ｎｍ程度のトンネル障壁１３ａ，１
３ｂについて、そのエネルギー差ΔＥｔを３．２ｅＶと
した。高ポテンシャルエネルギー側の貯蔵領域と低障壁
領域１２の間のポテンシャルエネルギー差がΔＥ0 に満
たないような低電圧域では、伝導電子は図４のＥ２に矢
印で示したように複数の（２つ以上の）トンネル障壁１
３ａ，１３ｂを一つ一つ順に透過して行くため、データ
保持・読込み時における電流Ｉｔは第１実施例とほぼ同
程度に低く抑えられていることが判る。外部印加電圧が
増え高ポテンシャルエネルギー側の貯蔵領域と低障壁領
域１２の間のポテンシャルエネルギー差がほぼΔＥ0 に
等しくなると、図４のＥ３に矢印で示したように、伝導
電子は、共鳴トンネリングにより、トンネル障壁１３
ａ，１３ｂと低障壁領域１２とにより構成される第１障
壁領域１４を一挙に透過し、これに対応して電流Ｉｔは
急激な増加を示す。さらに外部印加電圧を増やして行く
と、再び共鳴トンネリングは起こらなくなり電流Ｉｔは
急激に減少することが判る。共鳴トンネリングにより第
１障壁領域１４を透過する確率Ｔは基本的に「１」とな
るために従来例よりも大きな書換え時の電流値Ｉｔを得
ることが可能である。一方、書換えに必要な外部電圧及
びその時の内部電界は従来例よりも著しく小さいために
半導体装置の信頼性を向上させることができる。図４の
曲線Ｅ３の例では、共鳴トンネリングによる急激な電流
Ｉｔの増加が見られる約３Ｖ付近をその書込み・消去の
動作範囲として設定することができ、従来の場合の特性
を示す曲線Ｅ１及びＥ４の場合の１０〜２０Ｖに較べる
と、書換えに必要となる外部電圧は格段に小さくて済
む。その一方で、読込みの動作範囲としては、例えば図
４の曲線Ｅ３では実用上十分大きい±１．５〜２Ｖ程度
の範囲に設定することが可能で、上記範囲では電流Ｉｔ
は実用上十分低く抑えられている。なお、上記第２の場
合においても、高ポテンシャルエネルギー側の貯蔵領域
と低障壁領域１２との間のポテンシャルエネルギー差が
ほぼΔＥ0 に等しくなると共鳴トンネリング或はそれに
類した現象が起こり、上述の第１の場合と同様の作用・
効果が得られる。このように、本実施例における各容量
部１０に共鳴トンネルリング作用を有する多重トンネル
障壁を配設したという特徴により、本発明が解決しよう
とする課題の所で挙げた理想的半導体メモリーの要件 （Ａ）極めて高速の書換え・消去動作が比較的低い電圧
で可能であること （Ｂ）実用上十分な最大書換え回数が高信頼性で得られ
ること （Ｃ）実用上十分長いデータ保持特性を有すること （Ｄ）読込み動作範囲を十分大きくでき破壊読出しでな
いこと 等の全て要件を満たすことができるという従来例には無
い格別の効果を得ることができる。
【０１３３】以上、トンネル障壁が２個である場合を例
にとって説明したが、３個以上のトンネル障壁を有する
場合についても上述した傾向がより顕著に、あるいはや
や複雑になること以外は２個である場合と本質的に同じ
ことが言える。また、以上の結論は、トンネル障壁１３
ａ，１３ｂの厚さ、エネルギー差ΔＥｔ、第２障壁領域
１５の厚さ、および低障壁領域１２の厚さ等が上記例で
用いた値以外であっても、本質的に変わらない。
にとって説明したが、３個以上のトンネル障壁を有する
場合についても上述した傾向がより顕著に、あるいはや
や複雑になること以外は２個である場合と本質的に同じ
ことが言える。また、以上の結論は、トンネル障壁１３
ａ，１３ｂの厚さ、エネルギー差ΔＥｔ、第２障壁領域
１５の厚さ、および低障壁領域１２の厚さ等が上記例で
用いた値以外であっても、本質的に変わらない。
【０１３４】なお、本実施例の第１の場合においては、
低障壁領域１２の厚さｄｗが小さくなるほど量子効果が
顕著になりΔＥ0 が増加する。それ故、本実施例の第１
の場合にはｄｗを、同第２の場合にはΔＥ0 を各々変化
させることにより、書換えおよび読込みの動作電圧範囲
を制御することが可能である。なお、低障壁領域１２が
半導体の場合には、上記トンネル過程における散乱を最
小限に抑える目的から、一般に真性、半絶縁性、あるい
は高抵抗のものを用いるが、該低障壁領域１２が低抵抗
の半導体であってもかまわない。また、以上は該活性領
域が１個のみである単純な場合を例にとって説明した
が、複数の活性領域を有する場合についても全く同じこ
とが言える。さらに、上記伝導キャリアとして電子の代
わりに正孔を用いても、同様の作用・効果が得られる。
低障壁領域１２の厚さｄｗが小さくなるほど量子効果が
顕著になりΔＥ0 が増加する。それ故、本実施例の第１
の場合にはｄｗを、同第２の場合にはΔＥ0 を各々変化
させることにより、書換えおよび読込みの動作電圧範囲
を制御することが可能である。なお、低障壁領域１２が
半導体の場合には、上記トンネル過程における散乱を最
小限に抑える目的から、一般に真性、半絶縁性、あるい
は高抵抗のものを用いるが、該低障壁領域１２が低抵抗
の半導体であってもかまわない。また、以上は該活性領
域が１個のみである単純な場合を例にとって説明した
が、複数の活性領域を有する場合についても全く同じこ
とが言える。さらに、上記伝導キャリアとして電子の代
わりに正孔を用いても、同様の作用・効果が得られる。
【０１３５】上記本実施例による半導体装置を、例えば
ＤＲＡＭのメモリセルを構成するところの蓄積容量の代
わりとして用いることにより、不揮発性のＤＲＡＭを得
ることができる。本実施例による半導体装置が自己分極
効果を有するため、ＤＲＡＭメモリセルのもう一方の構
成要素であるところのスイッチングＭＯＳＦＥＴに流れ
る電流の大きさ（ないしは向き）はこの分極の向きおよ
び大きさに対応して変化し、これを利用して記憶データ
を読み出す。それ故、本実施例による不揮発性ＤＲＡＭ
は、従来例のＤＲＡＭと異なりデータ信号を自己増幅す
る作用を有し、より高速の読出しが可能である。また、
本実施例による不揮発性ＤＲＡＭの分極の向きおよび大
きさは、読出し動作程度の低電界ないしはそれ以下にあ
っては保存されるため、従来例のＤＲＡＭのようなリフ
レッシュ動作が不要であり、より低消費電力化が達成で
きる。本実施例によるデータの書換え動作は、該障壁領
域内での伝導キャリアの移動を伴うだけで外部の系とは
本質的に電荷のやり取りを行なわないのでさらに従来例
のＤＲＡＭより低消費電力化が可能であり、また従来例
のＤＲＡＭと同程度あるいはそれ以上に高速に書換え動
作が行なえかつ実用上十分な最大書換え回数を実現する
ことが可能であるという格別の利点を有する。以上のよ
うに、第２実施例による半導体装置を用いることで、高
速で極めて低消費電力の不揮発性ＤＲＡＭを実現するこ
とができる。
ＤＲＡＭのメモリセルを構成するところの蓄積容量の代
わりとして用いることにより、不揮発性のＤＲＡＭを得
ることができる。本実施例による半導体装置が自己分極
効果を有するため、ＤＲＡＭメモリセルのもう一方の構
成要素であるところのスイッチングＭＯＳＦＥＴに流れ
る電流の大きさ（ないしは向き）はこの分極の向きおよ
び大きさに対応して変化し、これを利用して記憶データ
を読み出す。それ故、本実施例による不揮発性ＤＲＡＭ
は、従来例のＤＲＡＭと異なりデータ信号を自己増幅す
る作用を有し、より高速の読出しが可能である。また、
本実施例による不揮発性ＤＲＡＭの分極の向きおよび大
きさは、読出し動作程度の低電界ないしはそれ以下にあ
っては保存されるため、従来例のＤＲＡＭのようなリフ
レッシュ動作が不要であり、より低消費電力化が達成で
きる。本実施例によるデータの書換え動作は、該障壁領
域内での伝導キャリアの移動を伴うだけで外部の系とは
本質的に電荷のやり取りを行なわないのでさらに従来例
のＤＲＡＭより低消費電力化が可能であり、また従来例
のＤＲＡＭと同程度あるいはそれ以上に高速に書換え動
作が行なえかつ実用上十分な最大書換え回数を実現する
ことが可能であるという格別の利点を有する。以上のよ
うに、第２実施例による半導体装置を用いることで、高
速で極めて低消費電力の不揮発性ＤＲＡＭを実現するこ
とができる。
【０１３６】（第５実施例）次に、第５実施例につい
て、図１３（ａ）〜（ｃ）を参照しながら説明する。
て、図１３（ａ）〜（ｃ）を参照しながら説明する。
【０１３７】図１３（ａ）は、上記第４実施例で説明し
た構造を有する容量部１０をＭＩＳＦＥＴの上に搭載し
てなる半導体装置の断面構造を示す。また、図１３
（ｂ），（ｃ）は、容量部１０の構造が上記第４実施例
の第２の場合及び第１の場合における電子ポテンシャル
エネルギーの分布を示す。図１３（ａ）に示すように、
半導体基板１の上には単一の容量部１０が設けられ、さ
らに容量部１０の上にゲート電極６が設けられている。
そして、容量部１０の両端部の下方に位置する半導体基
板１の表面領域には、半導体基板内に不純物を導入して
なるソース領域２及びドレイン領域３が形成されてい
る。容量部１０の構造は、図１０（ａ）に示す構造と基
本的に同じである。ただし、本実施例では、伝導キャリ
ア供給源７は各トンネル障壁１３ａ，１３ｂに設けられ
ている。
た構造を有する容量部１０をＭＩＳＦＥＴの上に搭載し
てなる半導体装置の断面構造を示す。また、図１３
（ｂ），（ｃ）は、容量部１０の構造が上記第４実施例
の第２の場合及び第１の場合における電子ポテンシャル
エネルギーの分布を示す。図１３（ａ）に示すように、
半導体基板１の上には単一の容量部１０が設けられ、さ
らに容量部１０の上にゲート電極６が設けられている。
そして、容量部１０の両端部の下方に位置する半導体基
板１の表面領域には、半導体基板内に不純物を導入して
なるソース領域２及びドレイン領域３が形成されてい
る。容量部１０の構造は、図１０（ａ）に示す構造と基
本的に同じである。ただし、本実施例では、伝導キャリ
ア供給源７は各トンネル障壁１３ａ，１３ｂに設けられ
ている。
【０１３８】上記ソース領域２およびドレイン領域３は
通常のＭＩＳＦＥＴに用いられるものと同様のものでも
よく、例えばＳｉ半導体を用いたＭＯＳＦＥＴのように
半導体基板と逆極性の不純物原子を添加すること等で形
成できる。また、一般には上記ソース領域２およびドレ
イン領域３の不純物原子の分布は同じであるが、互いに
異なっていてもよい。図１３（ａ）〜（ｃ）では伝導キ
ャリア供給源７がトンネル障壁１３ａ，１３ｂの内部に
有る場合について例示したが、前述したように該伝導キ
ャリア供給源７は、第２障壁領域１５、トンネル障壁１
３ａ，１３ｂ、貯蔵領域１１ａ，１１ｂのいずれか、な
いしはその２つあるいは３つの組合せ、ないしはその全
部の領域内部に存在していてもよい。また、図１３
（ａ）では容量部１０が１つでトンネル障壁１３ａ，１
３ｂが２つである最も単純な構成の場合について例示し
たが、トンネル障壁および容量部は各々３つ以上および
２つ以上であってもよい。しかしながら、特に容量部が
１つの場合には、容量部を非常に簡単な構造にでき工程
上有利になるとともに、容量部をＭＩＳ型半導体装置に
搭載する場合に、半導体装置を微細化・集積化する上で
充分な程に容量部の膜厚を薄くすることができるという
格別の利点を有する。例えば第２の場合（図１３（ｃ）
の場合）だと、第２障壁領域１５およびトンネル障壁１
３ａ，１３ｂがＳｉＯ2 よりなりその厚さがそれぞれ６
ｎｍおよび３ｎｍ、貯蔵領域１１ａ、１１ｂおよび低障
壁領域１２が厚さ１０ｎｍのＳｉ膜よりなる例を考える
と、容量部１０全体のＳｉＯ2 に換算した厚さが約２８
ｎｍで済むことになる。
通常のＭＩＳＦＥＴに用いられるものと同様のものでも
よく、例えばＳｉ半導体を用いたＭＯＳＦＥＴのように
半導体基板と逆極性の不純物原子を添加すること等で形
成できる。また、一般には上記ソース領域２およびドレ
イン領域３の不純物原子の分布は同じであるが、互いに
異なっていてもよい。図１３（ａ）〜（ｃ）では伝導キ
ャリア供給源７がトンネル障壁１３ａ，１３ｂの内部に
有る場合について例示したが、前述したように該伝導キ
ャリア供給源７は、第２障壁領域１５、トンネル障壁１
３ａ，１３ｂ、貯蔵領域１１ａ，１１ｂのいずれか、な
いしはその２つあるいは３つの組合せ、ないしはその全
部の領域内部に存在していてもよい。また、図１３
（ａ）では容量部１０が１つでトンネル障壁１３ａ，１
３ｂが２つである最も単純な構成の場合について例示し
たが、トンネル障壁および容量部は各々３つ以上および
２つ以上であってもよい。しかしながら、特に容量部が
１つの場合には、容量部を非常に簡単な構造にでき工程
上有利になるとともに、容量部をＭＩＳ型半導体装置に
搭載する場合に、半導体装置を微細化・集積化する上で
充分な程に容量部の膜厚を薄くすることができるという
格別の利点を有する。例えば第２の場合（図１３（ｃ）
の場合）だと、第２障壁領域１５およびトンネル障壁１
３ａ，１３ｂがＳｉＯ2 よりなりその厚さがそれぞれ６
ｎｍおよび３ｎｍ、貯蔵領域１１ａ、１１ｂおよび低障
壁領域１２が厚さ１０ｎｍのＳｉ膜よりなる例を考える
と、容量部１０全体のＳｉＯ2 に換算した厚さが約２８
ｎｍで済むことになる。
【０１３９】次に、本実施例によるＭＩＳＦＥＴの動作
を図６を用いて説明する。上記容量部１０の内部で中の
伝導電子が主に貯蔵領域１１ａにあるか或いは同領域１
１ｂにあるかによって、ＭＩＳＦＥＴのしきい値電圧Ｖ
T は各々高いしきい値ＶT0を示す状態か、低いしきい値
ＶT1を示す状態になり、上記第２実施例と同様に、ドレ
イン電流Ｉｄとゲート電圧Ｖｇとの関係はヒステリシス
を示し、該ヒステリシスを用いて情報の記憶を行なうこ
とができる。そして、しきい値ＶT が高い状態と低い状
態を各々デジタル信号の“０”あるいは“１”に対応さ
せることで、本実施例によるＭＩＳＦＥＴ半導体装置
を、例えばフラッシュＥＥＰＲＯＭのメモリセルの代わ
りとして用いることができる。本実施例においては、特
に従来例のフラッシュＥＥＰＲＯＭと比べて、伝導キャ
リアが該活性領域の内部を移動するだけでその外部に流
失して失われることがない為に格段に小さい電力しか消
費せずかつ長期間安定にデータを保存することができ
る。また、それに加えて、従来例のフラッシュＥＥＰＲ
ＯＭよりも格段に高速に書込み・消去動作が行なえるだ
けでなく、格段に低電界の下で書込み・消去動作が行な
える。したがって、実用上充分な最大書換え回数を実現
することができるという格別の利点を有する。また、容
量部１０内の伝導電子が２つの貯蔵領域１１ａ，１１ｂ
に或る割合で分配され存在している場合には、この分配
率に応じて該ＭＩＳＦＥＴは図６に細い実線で示したよ
うにＶT0とＶT1の中間のしきい値ＶTmを持ち、これを利
用してアナログ信号あるいは多値の論理信号を記憶する
ことができる。このような中間的なしきい値ＶTmを有す
る状態は、容量部１０内の伝導電子全数が一方の貯蔵領
域１１ａ（又は１１ｂ）からもう一方の貯蔵領域１１ｂ
（又は１１ａ）へ移動するのに必要な時間に比して書込
みまたは消去の際のパルス幅を充分短くするか、あるい
は書込みまたは消去の電圧を変化させることで実現する
ことができる。さらに、上記の性質を利用して、本実施
例によるＭＩＳ型半導体装置を情報の処理に用いること
も可能である。例えば、書込み用パルス信号の回数に対
応して徐々にしきい値ＶT が変化するように書込みのパ
ルス幅を設定し、このことを利用して積算処理を行なう
ことができる。
を図６を用いて説明する。上記容量部１０の内部で中の
伝導電子が主に貯蔵領域１１ａにあるか或いは同領域１
１ｂにあるかによって、ＭＩＳＦＥＴのしきい値電圧Ｖ
T は各々高いしきい値ＶT0を示す状態か、低いしきい値
ＶT1を示す状態になり、上記第２実施例と同様に、ドレ
イン電流Ｉｄとゲート電圧Ｖｇとの関係はヒステリシス
を示し、該ヒステリシスを用いて情報の記憶を行なうこ
とができる。そして、しきい値ＶT が高い状態と低い状
態を各々デジタル信号の“０”あるいは“１”に対応さ
せることで、本実施例によるＭＩＳＦＥＴ半導体装置
を、例えばフラッシュＥＥＰＲＯＭのメモリセルの代わ
りとして用いることができる。本実施例においては、特
に従来例のフラッシュＥＥＰＲＯＭと比べて、伝導キャ
リアが該活性領域の内部を移動するだけでその外部に流
失して失われることがない為に格段に小さい電力しか消
費せずかつ長期間安定にデータを保存することができ
る。また、それに加えて、従来例のフラッシュＥＥＰＲ
ＯＭよりも格段に高速に書込み・消去動作が行なえるだ
けでなく、格段に低電界の下で書込み・消去動作が行な
える。したがって、実用上充分な最大書換え回数を実現
することができるという格別の利点を有する。また、容
量部１０内の伝導電子が２つの貯蔵領域１１ａ，１１ｂ
に或る割合で分配され存在している場合には、この分配
率に応じて該ＭＩＳＦＥＴは図６に細い実線で示したよ
うにＶT0とＶT1の中間のしきい値ＶTmを持ち、これを利
用してアナログ信号あるいは多値の論理信号を記憶する
ことができる。このような中間的なしきい値ＶTmを有す
る状態は、容量部１０内の伝導電子全数が一方の貯蔵領
域１１ａ（又は１１ｂ）からもう一方の貯蔵領域１１ｂ
（又は１１ａ）へ移動するのに必要な時間に比して書込
みまたは消去の際のパルス幅を充分短くするか、あるい
は書込みまたは消去の電圧を変化させることで実現する
ことができる。さらに、上記の性質を利用して、本実施
例によるＭＩＳ型半導体装置を情報の処理に用いること
も可能である。例えば、書込み用パルス信号の回数に対
応して徐々にしきい値ＶT が変化するように書込みのパ
ルス幅を設定し、このことを利用して積算処理を行なう
ことができる。
【０１４０】なお、図６はｐ型半導体基板１の上に形成
されるｎチャンネルＭＩＳＦＥＴの例を示したが、ｎ型
の半導体基板１上に形成されるｐチャンネルＭＩＳＦＥ
Ｔについても同様に適用でき、この場合も上述のｎチャ
ンネルと全く同様の作用・効果が得られる。
されるｎチャンネルＭＩＳＦＥＴの例を示したが、ｎ型
の半導体基板１上に形成されるｐチャンネルＭＩＳＦＥ
Ｔについても同様に適用でき、この場合も上述のｎチャ
ンネルと全く同様の作用・効果が得られる。
【０１４１】また、本実施例のＭＩＳ型半導体装置は、
上記第２実施例のＭＩＳ型半導体装置と形状的にはほぼ
同様であり、低障壁領域１２の構造を共鳴トンネリング
を生ぜしめるような膜厚またはポテンシャルエネルギー
に調整する点のみが異なる。したがって、製造工程は省
略するが、上記図７（ａ）〜（ｆ）とほぼ同様の工程で
製造することができる。
上記第２実施例のＭＩＳ型半導体装置と形状的にはほぼ
同様であり、低障壁領域１２の構造を共鳴トンネリング
を生ぜしめるような膜厚またはポテンシャルエネルギー
に調整する点のみが異なる。したがって、製造工程は省
略するが、上記図７（ａ）〜（ｆ）とほぼ同様の工程で
製造することができる。
【０１４２】（第６実施例）次に、第６実施例につい
て、図１４を参照しながら説明する。
て、図１４を参照しながら説明する。
【０１４３】図１４には、上記第５実施例で示した構造
を有するＭＩＳＦＥＴのチャンネル方向に沿って直列に
通常のＭＩＳＦＥＴを組み込んだ実施例を示す。ドレイ
ン領域３に近い部分（図中の右半分）は上記図１３
（ａ）に示す構造を有するＭＩＳＦＥＴであり、ソース
領域２に近い部分（図中の左半分）は通常のゲート絶縁
膜１７を有するＭＩＳＦＥＴを構成している。両者は絶
縁体あるいは半絶縁性の半導体よりなる側壁１６によっ
て互いに分離されている一方、そのゲート電極６を共有
している。例えば半導体基板１がＳｉよりなる場合に
は、具体的な一例として、ゲート絶縁膜１７を厚さ５〜
３０ｎｍ程度のＳｉＯ2 膜で構成し、側壁１６をＳｉＯ
2 膜、Ｓｉ3 Ｎ4 膜あるいはその複合膜からなる横方向
厚さが５０〜３００ｎｍ程度の膜で構成する。このよう
な選択用のＭＩＳＦＥＴは、半導体メモリー集積回路に
おいて或る一つのメモリセルに書換え動作を行なう際、
それと隣接するメモリセルにも干渉してその記憶状態を
変化させてしまう所謂ディスターブ現象を有効に防止す
るために必要となる場合がある。図１４に示すような構
造を採用することで、本実施例による記憶用ＭＩＳＦＥ
Ｔおよび選択用ＭＩＳＦＥＴの両者を極めて小さい面積
に詰め込むことができ、高集積化と同時に上記ディスタ
ーブ現象を防止することができる。なお、このような選
択用ＭＩＳＦＥＴは、上記図８に第３実施例として示し
たごとく記憶用ＭＩＳＦＥＴに対してドレイン側に配設
してもよいし、あるいは図２２に別実施例として示すご
とく記憶用ＭＩＳＦＥＴに対してドレイン側とソース側
の両方に配設してもよい。
を有するＭＩＳＦＥＴのチャンネル方向に沿って直列に
通常のＭＩＳＦＥＴを組み込んだ実施例を示す。ドレイ
ン領域３に近い部分（図中の右半分）は上記図１３
（ａ）に示す構造を有するＭＩＳＦＥＴであり、ソース
領域２に近い部分（図中の左半分）は通常のゲート絶縁
膜１７を有するＭＩＳＦＥＴを構成している。両者は絶
縁体あるいは半絶縁性の半導体よりなる側壁１６によっ
て互いに分離されている一方、そのゲート電極６を共有
している。例えば半導体基板１がＳｉよりなる場合に
は、具体的な一例として、ゲート絶縁膜１７を厚さ５〜
３０ｎｍ程度のＳｉＯ2 膜で構成し、側壁１６をＳｉＯ
2 膜、Ｓｉ3 Ｎ4 膜あるいはその複合膜からなる横方向
厚さが５０〜３００ｎｍ程度の膜で構成する。このよう
な選択用のＭＩＳＦＥＴは、半導体メモリー集積回路に
おいて或る一つのメモリセルに書換え動作を行なう際、
それと隣接するメモリセルにも干渉してその記憶状態を
変化させてしまう所謂ディスターブ現象を有効に防止す
るために必要となる場合がある。図１４に示すような構
造を採用することで、本実施例による記憶用ＭＩＳＦＥ
Ｔおよび選択用ＭＩＳＦＥＴの両者を極めて小さい面積
に詰め込むことができ、高集積化と同時に上記ディスタ
ーブ現象を防止することができる。なお、このような選
択用ＭＩＳＦＥＴは、上記図８に第３実施例として示し
たごとく記憶用ＭＩＳＦＥＴに対してドレイン側に配設
してもよいし、あるいは図２２に別実施例として示すご
とく記憶用ＭＩＳＦＥＴに対してドレイン側とソース側
の両方に配設してもよい。
【０１４４】また、本実施例の構造を有するＭＩＳ型半
導体装置は、上記図９（ａ）〜（ｄ）に示す工程と基本
的に同じ工程で製造することができる。
導体装置は、上記図９（ａ）〜（ｄ）に示す工程と基本
的に同じ工程で製造することができる。
【０１４５】（第７実施例）次に、第７実施例につい
て、図１５（ａ）〜（ｃ）、図１６（ａ），（ｂ）、図
１７（ａ），（ｂ）及び図１８を参照しながら説明す
る。
て、図１５（ａ）〜（ｃ）、図１６（ａ），（ｂ）、図
１７（ａ），（ｂ）及び図１８を参照しながら説明す
る。
【０１４６】図１５（ａ）は、本実施例に係る多重トン
ネル障壁を有する半導体装置の構造断面図を示し、１は
半導体基板（又は電極）、６は電極であって、半導体基
板１と電極６との間に容量部１０が配設されている。こ
こで、本実施例では、上記各実施例とは異なり、容量部
１０に単一の貯蔵領域１１のみが配設され、この貯蔵領
域１１の一方の面に隣接して第１障壁領域１４が設けら
れ、貯蔵領域１１の他方の面に隣接して第２障壁領域１
５が形成されている。上記第１障壁領域１４は、２つの
トンネル障壁１３ａ，１３ｂと、各トンネル障壁１３
ａ，１３ｂ間の低障壁領域１２とからなる。そして、一
方のトンネル障壁１３ａが半導体基板１に隣接し、第２
障壁領域１５が電極６に隣接するように配置されてい
る。上記各実施例と同様に、第１障壁領域１４は多重ト
ンネル障壁となっている。
ネル障壁を有する半導体装置の構造断面図を示し、１は
半導体基板（又は電極）、６は電極であって、半導体基
板１と電極６との間に容量部１０が配設されている。こ
こで、本実施例では、上記各実施例とは異なり、容量部
１０に単一の貯蔵領域１１のみが配設され、この貯蔵領
域１１の一方の面に隣接して第１障壁領域１４が設けら
れ、貯蔵領域１１の他方の面に隣接して第２障壁領域１
５が形成されている。上記第１障壁領域１４は、２つの
トンネル障壁１３ａ，１３ｂと、各トンネル障壁１３
ａ，１３ｂ間の低障壁領域１２とからなる。そして、一
方のトンネル障壁１３ａが半導体基板１に隣接し、第２
障壁領域１５が電極６に隣接するように配置されてい
る。上記各実施例と同様に、第１障壁領域１４は多重ト
ンネル障壁となっている。
【０１４７】図１５（ｂ），（ｃ）は、半導体装置の電
子ポテンシャルエネルギーの分布を示し、同図（ｂ）は
低障壁領域１２が貯蔵領域１１ａよりも大きいポテンシ
ャルエネルギーを有する場合（上記第４実施例と同様
に、第２の場合とする）であり、同図（ｃ）は低障壁領
域１２が伝導キャリアのド・ブロイ波長と同程度あるい
はそれ以下の厚さである場合（上記第４実施例と同様
に、第１の場合とする）である。貯蔵領域１１は、第２
障壁領域１５およびトンネル障壁１３ａ，１３ｂよりも
電子ポテンシャルエネルギーの小さな半導体、半絶縁
体、ないしは金属から構成され、その内部に伝導電子を
閉じ込めることができる。トンネル障壁１３ａ，１３ｂ
は、貯蔵領域１１よりもΔＥｔだけ大きい電子ポテンシ
ャルエネルギーを有する半絶縁性の半導体、半絶縁体、
ないしは絶縁体から構成され、隣接する両側の低いポテ
ンシャルエネルギー領域の間を電子が熱励起によってで
はなく主にトンネル効果によって移動できる程度に、そ
のエネルギー差ΔＥｔを大きくその膜厚を薄く設定す
る。低障壁領域１２は、真性あるいは半真性の半導体，
半絶縁体，ないしは絶縁体から構成され、第２障壁領域
１５およびトンネル障壁１３ａ，１３ｂよりも小さな電
子ポテンシャルエネルギーを有し、かつ上記第１の場合
には、その厚さｄｗが該伝導キャリアのド・ブロイ波長
（例えば電子の場合約１０ｎｍ）と同程度あるいはそれ
以下であり、上記第２の場合にはそのポテンシャルエネ
ルギーが上記貯蔵領域１１あるいは半導体基板１よりも
ΔＥ0 だけ大きい。第１の場合のように両側をエネルギ
ー障壁に囲まれた領域の厚さが伝導キャリアのド・ブロ
イ波長と同程度以下になると、低障壁領域１２は定在波
を有する所謂量子井戸を構成しその内部にエネルギー差
ΔＥ0 の量子準位を形成するようになる。なお、低障壁
領域１２は上記第１の場合および第２の場合における上
記条件の両方を同時に満たしてもよい。
子ポテンシャルエネルギーの分布を示し、同図（ｂ）は
低障壁領域１２が貯蔵領域１１ａよりも大きいポテンシ
ャルエネルギーを有する場合（上記第４実施例と同様
に、第２の場合とする）であり、同図（ｃ）は低障壁領
域１２が伝導キャリアのド・ブロイ波長と同程度あるい
はそれ以下の厚さである場合（上記第４実施例と同様
に、第１の場合とする）である。貯蔵領域１１は、第２
障壁領域１５およびトンネル障壁１３ａ，１３ｂよりも
電子ポテンシャルエネルギーの小さな半導体、半絶縁
体、ないしは金属から構成され、その内部に伝導電子を
閉じ込めることができる。トンネル障壁１３ａ，１３ｂ
は、貯蔵領域１１よりもΔＥｔだけ大きい電子ポテンシ
ャルエネルギーを有する半絶縁性の半導体、半絶縁体、
ないしは絶縁体から構成され、隣接する両側の低いポテ
ンシャルエネルギー領域の間を電子が熱励起によってで
はなく主にトンネル効果によって移動できる程度に、そ
のエネルギー差ΔＥｔを大きくその膜厚を薄く設定す
る。低障壁領域１２は、真性あるいは半真性の半導体，
半絶縁体，ないしは絶縁体から構成され、第２障壁領域
１５およびトンネル障壁１３ａ，１３ｂよりも小さな電
子ポテンシャルエネルギーを有し、かつ上記第１の場合
には、その厚さｄｗが該伝導キャリアのド・ブロイ波長
（例えば電子の場合約１０ｎｍ）と同程度あるいはそれ
以下であり、上記第２の場合にはそのポテンシャルエネ
ルギーが上記貯蔵領域１１あるいは半導体基板１よりも
ΔＥ0 だけ大きい。第１の場合のように両側をエネルギ
ー障壁に囲まれた領域の厚さが伝導キャリアのド・ブロ
イ波長と同程度以下になると、低障壁領域１２は定在波
を有する所謂量子井戸を構成しその内部にエネルギー差
ΔＥ0 の量子準位を形成するようになる。なお、低障壁
領域１２は上記第１の場合および第２の場合における上
記条件の両方を同時に満たしてもよい。
【０１４８】トンネル障壁１３ａ，１３ｂと貯蔵領域１
１に用いる具体的な材料の組み合せとしては、例えば、
ＡｌＡｓとＧａＡｓ、ＳｉＯ2 とＳｉ、ＧａＡｌＡｓと
ＧａＡｓ、ＳｉＯ2 とＳｉＣ、Ｓｉ3 Ｎ4 とＳｉ、Ｇａ
ＡｌＮとＧａＮ、ＳｉとＳｉＧｅなどが考えられる。ま
た、一般に複数のトンネル障壁１３ａ，１３ｂの各層に
用いる材料および膜厚は同じ場合が多いが、互いに異な
ってもよい。一般にはトンネル障壁１３ａ，１３ｂおよ
び第２障壁領域１５のポテンシャルエネルギーは互いに
異なっていてもよいが、同じであってもよくまたこれら
の領域に用いる材料も同じであってもよい。本実施例の
第１の場合には、低障壁領域１２および貯蔵領域１１の
ポテンシャルエネルギーは互いに異なっていてもよい
が、同じであってもよくまた両領域に用いる材料も同じ
であってもよい。この場合の具体的な一例を示すと、第
２障壁領域１５をＳｉＯ2 からなる厚さ５〜３０ｎｍ程
度の膜で構成し、トンネル障壁１３ａ，１３ｂをＳｉＯ
2 からなる厚さ２〜５ｎｍ程度の膜で構成し、低障壁領
域１２および貯蔵領域１１を共にＳｉからなり各々厚さ
が２〜１０ｎｍ程度および５〜３０ｎｍ程度の膜で構成
する。一方、上記第２の場合には、第１障壁領域１４を
構成するところのトンネル障壁１３ａ，１３ｂと低障壁
領域１２に用いる材料の組み合せとして、例えば、Ａｌ
ＡｓとＡｌＧａＡｓ、ＳｉＯ2 とＳｉ、ＡｌＡｓとＧａ
Ａｓ、ＳｉＯ2 とＳｉＣ、ＳｉＯ2 とＳｉ3 Ｎ4 、Ｓｉ
3 Ｎ4 とＳｉ、ＡｌＮとＧａＡｌＮ、ＳｉとＳｉＧｅな
どが考えられる。この場合の具体的な一例を示すと、第
２障壁領域１５をＳｉＯ2 からなる厚さ５〜３０ｎｍ程
度の膜で構成し、トンネル障壁１３ａ，１３ｂをＳｉＯ
2からなる厚さ２〜５ｎｍ程度の膜で構成し、低障壁領
域１２および貯蔵領域１１を共に厚さが５〜３０ｎｍ程
度で各々ＳｉＣおよびＳｉからなる膜で構成する。
１に用いる具体的な材料の組み合せとしては、例えば、
ＡｌＡｓとＧａＡｓ、ＳｉＯ2 とＳｉ、ＧａＡｌＡｓと
ＧａＡｓ、ＳｉＯ2 とＳｉＣ、Ｓｉ3 Ｎ4 とＳｉ、Ｇａ
ＡｌＮとＧａＮ、ＳｉとＳｉＧｅなどが考えられる。ま
た、一般に複数のトンネル障壁１３ａ，１３ｂの各層に
用いる材料および膜厚は同じ場合が多いが、互いに異な
ってもよい。一般にはトンネル障壁１３ａ，１３ｂおよ
び第２障壁領域１５のポテンシャルエネルギーは互いに
異なっていてもよいが、同じであってもよくまたこれら
の領域に用いる材料も同じであってもよい。本実施例の
第１の場合には、低障壁領域１２および貯蔵領域１１の
ポテンシャルエネルギーは互いに異なっていてもよい
が、同じであってもよくまた両領域に用いる材料も同じ
であってもよい。この場合の具体的な一例を示すと、第
２障壁領域１５をＳｉＯ2 からなる厚さ５〜３０ｎｍ程
度の膜で構成し、トンネル障壁１３ａ，１３ｂをＳｉＯ
2 からなる厚さ２〜５ｎｍ程度の膜で構成し、低障壁領
域１２および貯蔵領域１１を共にＳｉからなり各々厚さ
が２〜１０ｎｍ程度および５〜３０ｎｍ程度の膜で構成
する。一方、上記第２の場合には、第１障壁領域１４を
構成するところのトンネル障壁１３ａ，１３ｂと低障壁
領域１２に用いる材料の組み合せとして、例えば、Ａｌ
ＡｓとＡｌＧａＡｓ、ＳｉＯ2 とＳｉ、ＡｌＡｓとＧａ
Ａｓ、ＳｉＯ2 とＳｉＣ、ＳｉＯ2 とＳｉ3 Ｎ4 、Ｓｉ
3 Ｎ4 とＳｉ、ＡｌＮとＧａＡｌＮ、ＳｉとＳｉＧｅな
どが考えられる。この場合の具体的な一例を示すと、第
２障壁領域１５をＳｉＯ2 からなる厚さ５〜３０ｎｍ程
度の膜で構成し、トンネル障壁１３ａ，１３ｂをＳｉＯ
2からなる厚さ２〜５ｎｍ程度の膜で構成し、低障壁領
域１２および貯蔵領域１１を共に厚さが５〜３０ｎｍ程
度で各々ＳｉＣおよびＳｉからなる膜で構成する。
【０１４９】上記構成は貯蔵領域１１に閉じ込める伝導
キャリアが電子の場合であるが、電子の代わりに正孔を
伝導キャリアとして用いてもよい。図１５（ａ）では、
トンネル障壁１３ａ，１３ｂが２つの場合について例示
したが、トンネル障壁が各々の容量部１０に含まれる数
は２つ以上であればよい。即ち、トンネル障壁は３つで
も４つでもあるいはそれ以上の例えば１０個でもよい。
この場合、該トンネル障壁が１つ増える度にトンネル障
壁および低障壁領域を各々１つづつ増すことになる。
キャリアが電子の場合であるが、電子の代わりに正孔を
伝導キャリアとして用いてもよい。図１５（ａ）では、
トンネル障壁１３ａ，１３ｂが２つの場合について例示
したが、トンネル障壁が各々の容量部１０に含まれる数
は２つ以上であればよい。即ち、トンネル障壁は３つで
も４つでもあるいはそれ以上の例えば１０個でもよい。
この場合、該トンネル障壁が１つ増える度にトンネル障
壁および低障壁領域を各々１つづつ増すことになる。
【０１５０】次に、本実施例による半導体装置の動作を
説明する。図１５（ａ）に示す半導体基板１の内部に存
在する伝導キャリア（この例では電子）を、ある一定以
上の大きさの電界を印加することで貯蔵領域１１に注入
し、これにより該貯蔵領域１１に蓄積された電荷の量に
応じて情報を表現、記憶することができる。一旦注入さ
れた伝導電子は該貯蔵領域１１に閉じ込められ、、ある
一定以上の大きさの電界を印加しない限りは熱励起など
によって第２障壁領域１５ないしは複数のトンネル障壁
１３ａ，１３ｂを越えてその外部に流失して失われるこ
とがなく、これによって情報の保持、記憶を行なうこと
ができる。また、半導体基板１と電極６の間に一定の電
圧を加えることにより上記情報の内容を変化・制御（書
換え）することができ、これを本実施例の第１および第
２の場合について各々図１６（ａ），（ｂ）および図１
７（ａ），（ｂ）を用いて説明する。半導体基板１に対
して電極６にある正の電位を与えた場合には、図１６
（ａ）および図１７（ａ）に示すように、半導体基板１
の内部にあった伝導電子は第１障壁領域１４（トンネル
障壁１３ａ，１３ｂと低障壁領域１２より構成される多
重トンネル構造を有する障壁領域）を透過して（図中の
矢印参照）、貯蔵領域１１へ流れ込み、図中に示すよう
に貯蔵領域１１の内部に局在して分布する。一方、半導
体基板１に対して電極６にある負の電位を与えた場合に
には、図１６（ｂ）および図１７（ｂ）に示すように、
貯蔵領域１１の内部にあった伝導電子は前述の場合と同
様に第１障壁領域１４を透過して今度は半導体基板１へ
引き抜かれ、その結果、該貯蔵領域１１の内部には殆ど
伝導電子が無い状態になる。その結果、本実施例におけ
る半導体装置における分極と外部電界との関係は、図１
８に示すように、図３に示す特性とは逆向きのヒステリ
シス特性を有する関係になり、このステリシス特性を利
用して情報の記憶を行なうことができる。
説明する。図１５（ａ）に示す半導体基板１の内部に存
在する伝導キャリア（この例では電子）を、ある一定以
上の大きさの電界を印加することで貯蔵領域１１に注入
し、これにより該貯蔵領域１１に蓄積された電荷の量に
応じて情報を表現、記憶することができる。一旦注入さ
れた伝導電子は該貯蔵領域１１に閉じ込められ、、ある
一定以上の大きさの電界を印加しない限りは熱励起など
によって第２障壁領域１５ないしは複数のトンネル障壁
１３ａ，１３ｂを越えてその外部に流失して失われるこ
とがなく、これによって情報の保持、記憶を行なうこと
ができる。また、半導体基板１と電極６の間に一定の電
圧を加えることにより上記情報の内容を変化・制御（書
換え）することができ、これを本実施例の第１および第
２の場合について各々図１６（ａ），（ｂ）および図１
７（ａ），（ｂ）を用いて説明する。半導体基板１に対
して電極６にある正の電位を与えた場合には、図１６
（ａ）および図１７（ａ）に示すように、半導体基板１
の内部にあった伝導電子は第１障壁領域１４（トンネル
障壁１３ａ，１３ｂと低障壁領域１２より構成される多
重トンネル構造を有する障壁領域）を透過して（図中の
矢印参照）、貯蔵領域１１へ流れ込み、図中に示すよう
に貯蔵領域１１の内部に局在して分布する。一方、半導
体基板１に対して電極６にある負の電位を与えた場合に
には、図１６（ｂ）および図１７（ｂ）に示すように、
貯蔵領域１１の内部にあった伝導電子は前述の場合と同
様に第１障壁領域１４を透過して今度は半導体基板１へ
引き抜かれ、その結果、該貯蔵領域１１の内部には殆ど
伝導電子が無い状態になる。その結果、本実施例におけ
る半導体装置における分極と外部電界との関係は、図１
８に示すように、図３に示す特性とは逆向きのヒステリ
シス特性を有する関係になり、このステリシス特性を利
用して情報の記憶を行なうことができる。
【０１５１】上記第１〜第３実施例による半導体装置で
は、前述したように複数のトンネル障壁を一つ一つ透過
して行くことで伝導電子を移動させ書換え動作を行なう
が、本実施例の第１および第２の場合については、上記
第４実施例で説明したのと同様に、貯蔵領域１１と半導
体基板１のうち高ポテンシャルエネルギー側の領域と低
障壁領域１２との間のポテンシャルエネルギー差がほぼ
ΔＥ0 に等しくなると所謂共鳴トンネリング或はそれに
類した現象が起こり、伝導電子は複数のトンネル障壁１
３ａ，１３ｂを一つ一つではなく一挙に透過するように
なる。それ故、本実施例による半導体装置は図４の曲線
Ｅ３に示す特性と同様のＩｔ−Ｖａ特性を示し、上記第
４実施例と本質的に同じ作用・効果が得られる。即ち、
共鳴トンネリングにより第１障壁領域１４を透過する確
率Ｔは基本的に「１」となるために従来例よりも大きな
書換え時の電流Ｉｔを得ることが可能である。一方、書
換えに必要な外部電圧及びその時の内部電界は従来例よ
りも著しく小さいために該半導体装置の信頼性を向上さ
せることができる。例えば、本実施例においては、共鳴
トンネリングによる急激な電流Ｉｔの増加が約３Ｖ程度
で見られこの近傍をその書込み・消去の動作範囲として
設定することができ、従来例である図４の曲線Ｅ１，Ｅ
４の特性で必要な電圧１０〜２０Ｖに較べると、書換え
に必要となる外部電圧は格段に小さくて済む。しかも、
その一方で、読み出しの動作範囲としては、例えば実用
上十分大きい±１．５〜２Ｖ程度の範囲に設定すること
が可能で、上記範囲では電流Ｉｔは実用上十分低く抑え
られる。なお、本実施例の第２の場合においても、高ポ
テンシャルエネルギー側の貯蔵領域１１と低障壁領域１
２との間のポテンシャルエネルギー差がほぼΔＥ0 に等
しくなると共鳴トンネリング或はそれに類した現象が起
こり、上述の第１の場合と同様の作用・効果が得られ
る。このように、本実施例では、容量部１０に共鳴トン
ネリング作用を有する多重トンネル障壁を配設したとい
う特徴により、本発明が解決しようとする課題の所で挙
げた理想的半導体メモリーとして要求される要件（Ａ）
〜（Ｄ）の全てを満たすことができるという従来例には
無い格別の効果を得ることができる。
は、前述したように複数のトンネル障壁を一つ一つ透過
して行くことで伝導電子を移動させ書換え動作を行なう
が、本実施例の第１および第２の場合については、上記
第４実施例で説明したのと同様に、貯蔵領域１１と半導
体基板１のうち高ポテンシャルエネルギー側の領域と低
障壁領域１２との間のポテンシャルエネルギー差がほぼ
ΔＥ0 に等しくなると所謂共鳴トンネリング或はそれに
類した現象が起こり、伝導電子は複数のトンネル障壁１
３ａ，１３ｂを一つ一つではなく一挙に透過するように
なる。それ故、本実施例による半導体装置は図４の曲線
Ｅ３に示す特性と同様のＩｔ−Ｖａ特性を示し、上記第
４実施例と本質的に同じ作用・効果が得られる。即ち、
共鳴トンネリングにより第１障壁領域１４を透過する確
率Ｔは基本的に「１」となるために従来例よりも大きな
書換え時の電流Ｉｔを得ることが可能である。一方、書
換えに必要な外部電圧及びその時の内部電界は従来例よ
りも著しく小さいために該半導体装置の信頼性を向上さ
せることができる。例えば、本実施例においては、共鳴
トンネリングによる急激な電流Ｉｔの増加が約３Ｖ程度
で見られこの近傍をその書込み・消去の動作範囲として
設定することができ、従来例である図４の曲線Ｅ１，Ｅ
４の特性で必要な電圧１０〜２０Ｖに較べると、書換え
に必要となる外部電圧は格段に小さくて済む。しかも、
その一方で、読み出しの動作範囲としては、例えば実用
上十分大きい±１．５〜２Ｖ程度の範囲に設定すること
が可能で、上記範囲では電流Ｉｔは実用上十分低く抑え
られる。なお、本実施例の第２の場合においても、高ポ
テンシャルエネルギー側の貯蔵領域１１と低障壁領域１
２との間のポテンシャルエネルギー差がほぼΔＥ0 に等
しくなると共鳴トンネリング或はそれに類した現象が起
こり、上述の第１の場合と同様の作用・効果が得られ
る。このように、本実施例では、容量部１０に共鳴トン
ネリング作用を有する多重トンネル障壁を配設したとい
う特徴により、本発明が解決しようとする課題の所で挙
げた理想的半導体メモリーとして要求される要件（Ａ）
〜（Ｄ）の全てを満たすことができるという従来例には
無い格別の効果を得ることができる。
【０１５２】以上、トンネル障壁３が２個である場合を
例にとって説明したが、３個以上のトンネル障壁を有す
る場合についても上述した傾向がより顕著にあるいはや
や複雑になること以外は２個である場合と本質的に同じ
ことが言える。
例にとって説明したが、３個以上のトンネル障壁を有す
る場合についても上述した傾向がより顕著にあるいはや
や複雑になること以外は２個である場合と本質的に同じ
ことが言える。
【０１５３】なお、本実施例の第１の場合においては、
低障壁領域１２の厚さｄｗが小さくなるほど量子効果が
顕著になりΔＥ0 が増加する。それ故、本実施例の第１
の場合には低障壁領域１の厚さｄｗを、同第２の場合に
はエネルギー差ΔＥ0 を各々変化させることにより、書
換えおよび読込みの動作電圧範囲を制御することが可能
である。
低障壁領域１２の厚さｄｗが小さくなるほど量子効果が
顕著になりΔＥ0 が増加する。それ故、本実施例の第１
の場合には低障壁領域１の厚さｄｗを、同第２の場合に
はエネルギー差ΔＥ0 を各々変化させることにより、書
換えおよび読込みの動作電圧範囲を制御することが可能
である。
【０１５４】また、低障壁領域１２が半導体で構成され
る場合には、上記トンネル過程における散乱を最小限に
抑える目的から、一般に真性、半絶縁性、あるいは高抵
抗のものを用いるが、該低障壁領域１２が低抵抗の半導
体であってもかまわない。また、上記伝導キャリアとし
て電子の代わりに正孔を用いても、同様の作用・効果が
得られる。
る場合には、上記トンネル過程における散乱を最小限に
抑える目的から、一般に真性、半絶縁性、あるいは高抵
抗のものを用いるが、該低障壁領域１２が低抵抗の半導
体であってもかまわない。また、上記伝導キャリアとし
て電子の代わりに正孔を用いても、同様の作用・効果が
得られる。
【０１５５】（第８実施例）次に、第８実施例につい
て、図１９，図２０及び図２１（ａ）〜（ｆ）を参照し
ながら説明する。
て、図１９，図２０及び図２１（ａ）〜（ｆ）を参照し
ながら説明する。
【０１５６】図１９は、上記第７実施例で示した構造を
有する容量部１０をＭＩＳＦＥＴ上に搭載してなる半導
体装置の断面構造を示す。同図に示すように、半導体基
板１の上に容量部１０が設けられ、さらに容量部１０の
上にゲート電極６が設けられている。そして、容量部１
０の両端部の下方に位置する半導体基板１の表面領域に
は、半導体基板内に不純物を導入してなるソース領域２
及びドレイン領域３が形成されている。容量部１０の構
造は、図１５（ａ）に示す構造と基本的に同じである。
上記ソース領域２およびドレイン領域３は通常のＭＩＳ
ＦＥＴに用いられるものと同様のものでもよく、例えば
Ｓｉ半導体を用いたＭＯＳＦＥＴのように半導体基板と
逆極性の不純物原子を添加すること等で形成できる。
有する容量部１０をＭＩＳＦＥＴ上に搭載してなる半導
体装置の断面構造を示す。同図に示すように、半導体基
板１の上に容量部１０が設けられ、さらに容量部１０の
上にゲート電極６が設けられている。そして、容量部１
０の両端部の下方に位置する半導体基板１の表面領域に
は、半導体基板内に不純物を導入してなるソース領域２
及びドレイン領域３が形成されている。容量部１０の構
造は、図１５（ａ）に示す構造と基本的に同じである。
上記ソース領域２およびドレイン領域３は通常のＭＩＳ
ＦＥＴに用いられるものと同様のものでもよく、例えば
Ｓｉ半導体を用いたＭＯＳＦＥＴのように半導体基板と
逆極性の不純物原子を添加すること等で形成できる。
【０１５７】また、一般には上記ソース領域２およびド
レイン領域３の不純物原子の分布は同じであるが、互い
に異なっていてもよい。また、図１９ではトンネル障壁
１３ａ，１３ｂが２つである最も単純な構成の場合につ
いて例示したが、該トンネル障壁は３つ以上であっても
よい。しかしながら、上記トンネル障壁領域が２つの場
合には、容量部１０を非常に簡単な構造にでき工程上有
利になるとともに、ＭＩＳ型半導体装置に容量部１０を
絶縁層ないしは半絶縁層に置き換えて搭載した場合に、
半導体装置の微細化・集積化を図る上で充分な程に容量
部１０を薄くすることができるという格別の利点を有す
る。例えば本実施例の第２の場合、第２障壁領域１５お
よびトンネル障壁１３ａ，１３ｂがＳｉＯ2 よりなりそ
の厚さがそれぞれ６ｎｍおよび３ｎｍであって、貯蔵領
域１１および低障壁領域１２が厚さ１０ｎｍのＳｉ膜よ
りなる例を考えると、障壁領域全体のＳｉＯ2 換算した
厚さは上記活性領域が１つの場合では約１９ｎｍで済む
という利点を有する。
レイン領域３の不純物原子の分布は同じであるが、互い
に異なっていてもよい。また、図１９ではトンネル障壁
１３ａ，１３ｂが２つである最も単純な構成の場合につ
いて例示したが、該トンネル障壁は３つ以上であっても
よい。しかしながら、上記トンネル障壁領域が２つの場
合には、容量部１０を非常に簡単な構造にでき工程上有
利になるとともに、ＭＩＳ型半導体装置に容量部１０を
絶縁層ないしは半絶縁層に置き換えて搭載した場合に、
半導体装置の微細化・集積化を図る上で充分な程に容量
部１０を薄くすることができるという格別の利点を有す
る。例えば本実施例の第２の場合、第２障壁領域１５お
よびトンネル障壁１３ａ，１３ｂがＳｉＯ2 よりなりそ
の厚さがそれぞれ６ｎｍおよび３ｎｍであって、貯蔵領
域１１および低障壁領域１２が厚さ１０ｎｍのＳｉ膜よ
りなる例を考えると、障壁領域全体のＳｉＯ2 換算した
厚さは上記活性領域が１つの場合では約１９ｎｍで済む
という利点を有する。
【０１５８】次に、本実施例によるＭＩＳ型半導体装置
の動作について、図２０を参照しながら説明する。上記
貯蔵領域１１の内部に伝導電子があるか或いは無いかに
よって、ＭＩＳＦＥＴのしきい値電圧ＶT は高いしきい
値ＶT0を示す状態になるか、低いしきい値ＶT1を示す状
態になる。すなわち、上記第２実施例と同様にドレイン
電流Ｉｄとゲート電圧Ｖｇとの関係はヒステリシス特性
を示し、このヒステリシス特性を用いて情報の記憶を行
なうことができる。なお、図１８に示した分極と電界の
関係の場合と同様に、本実施例によるＭＩＳＦＥＴは、
上記図６に示すＩｄ−Ｖｇ特性とは逆向きのヒステリシ
ス特性を持つ。そして、上記しきい値ＶT が高い値ＶT0
を示す状態と低い値ＶT1を示す状態を各々デジタル信号
の“０”あるいは“１”に対応させることで、本実施例
によるＭＩＳ型半導体装置を、例えばフラッシュＥＥＰ
ＲＯＭのメモリセルの代わりとして用いることができ
る。本実施例においては、特に従来例のフラッシュＥＥ
ＰＲＯＭに比べて、格段に高速に書込み・消去動作が行
なえるだけでなく、格段に低電界の下で書込み・消去動
作が行なえる為に実用上充分な最大書換え回数を実現す
ることができるという格別の利点を有する。また、本実
施例においては、上記５実施例のような容量部１０の外
部領域との電荷の行き来が本質的にないという利点を有
してはいないが、従来例のフラッシュＥＥＰＲＯＭに較
べると、格段に小さい電圧で書換えが行なえる為、それ
に伴いなお消費電力を少なく済ますことができる。さら
に、上記第５実施例に較べると、貯蔵領域１１および第
２障壁領域１５は各々１個少なくて済み、かつ伝導キャ
リア供給源を容量部１０の内部に設けなくても容易に伝
導キャリアを容量部１０に注入しうるので、より簡単な
構造にでき工程上有利であるという格別の利点を有して
いる。
の動作について、図２０を参照しながら説明する。上記
貯蔵領域１１の内部に伝導電子があるか或いは無いかに
よって、ＭＩＳＦＥＴのしきい値電圧ＶT は高いしきい
値ＶT0を示す状態になるか、低いしきい値ＶT1を示す状
態になる。すなわち、上記第２実施例と同様にドレイン
電流Ｉｄとゲート電圧Ｖｇとの関係はヒステリシス特性
を示し、このヒステリシス特性を用いて情報の記憶を行
なうことができる。なお、図１８に示した分極と電界の
関係の場合と同様に、本実施例によるＭＩＳＦＥＴは、
上記図６に示すＩｄ−Ｖｇ特性とは逆向きのヒステリシ
ス特性を持つ。そして、上記しきい値ＶT が高い値ＶT0
を示す状態と低い値ＶT1を示す状態を各々デジタル信号
の“０”あるいは“１”に対応させることで、本実施例
によるＭＩＳ型半導体装置を、例えばフラッシュＥＥＰ
ＲＯＭのメモリセルの代わりとして用いることができ
る。本実施例においては、特に従来例のフラッシュＥＥ
ＰＲＯＭに比べて、格段に高速に書込み・消去動作が行
なえるだけでなく、格段に低電界の下で書込み・消去動
作が行なえる為に実用上充分な最大書換え回数を実現す
ることができるという格別の利点を有する。また、本実
施例においては、上記５実施例のような容量部１０の外
部領域との電荷の行き来が本質的にないという利点を有
してはいないが、従来例のフラッシュＥＥＰＲＯＭに較
べると、格段に小さい電圧で書換えが行なえる為、それ
に伴いなお消費電力を少なく済ますことができる。さら
に、上記第５実施例に較べると、貯蔵領域１１および第
２障壁領域１５は各々１個少なくて済み、かつ伝導キャ
リア供給源を容量部１０の内部に設けなくても容易に伝
導キャリアを容量部１０に注入しうるので、より簡単な
構造にでき工程上有利であるという格別の利点を有して
いる。
【０１５９】また、上記貯蔵領域１１内の電荷が、高い
しきい値ＶT0を示す状態の時に比べてある割合の量しか
存在していない場合には、この割合に応じてＭＩＳＦＥ
Ｔは図２０に細い実線で示すようにＶT0とＶT1の中間の
しきい値ＶTmを持ち、これを利用してアナログ信号ある
いは多値の論理信号を記憶することができる。このよう
な中間的なしきい値ＶTmを示す状態は、容量部１０内の
伝導電子全数が多重トンネル構造を有する第２障壁領域
１４を透過するのに必要な時間に比して書込みまたは消
去の際のパルス幅を充分短くするか、あるいは書込みま
たは消去の電圧を変化させることで実現することができ
る。さらに、上記の性質を利用して、本３実施例による
ＭＩＳ型半導体装置を情報の処理に用いることも可能で
ある。例えば、書込み用パルス信号の回数に対応して徐
々にしきい値ＶT が変化するように書込みのパルス幅を
設定し、このことを利用して積算処理を行なうことがで
きる。
しきい値ＶT0を示す状態の時に比べてある割合の量しか
存在していない場合には、この割合に応じてＭＩＳＦＥ
Ｔは図２０に細い実線で示すようにＶT0とＶT1の中間の
しきい値ＶTmを持ち、これを利用してアナログ信号ある
いは多値の論理信号を記憶することができる。このよう
な中間的なしきい値ＶTmを示す状態は、容量部１０内の
伝導電子全数が多重トンネル構造を有する第２障壁領域
１４を透過するのに必要な時間に比して書込みまたは消
去の際のパルス幅を充分短くするか、あるいは書込みま
たは消去の電圧を変化させることで実現することができ
る。さらに、上記の性質を利用して、本３実施例による
ＭＩＳ型半導体装置を情報の処理に用いることも可能で
ある。例えば、書込み用パルス信号の回数に対応して徐
々にしきい値ＶT が変化するように書込みのパルス幅を
設定し、このことを利用して積算処理を行なうことがで
きる。
【０１６０】なお、上記図２０はｐ型半導体基板１の上
に形成されるｎチャンネルＭＩＳＦＥＴの例を示した
が、ｎ型の半導体基板１上に形成されるｐチャンネルＭ
ＩＳＦＥＴについても同様に適用でき、この場合も上述
のｎチャンネルと全く同様の作用・効果が得られる。
に形成されるｎチャンネルＭＩＳＦＥＴの例を示した
が、ｎ型の半導体基板１上に形成されるｐチャンネルＭ
ＩＳＦＥＴについても同様に適用でき、この場合も上述
のｎチャンネルと全く同様の作用・効果が得られる。
【０１６１】次に、本実施例のＭＩＳ型半導体装置の製
造方法について、図２１（ａ）〜（ｆ）を参照しながら
説明する。
造方法について、図２１（ａ）〜（ｆ）を参照しながら
説明する。
【０１６２】まず、Ｓｉ単結晶からなる半導体基板１
（あるいは金属の基板ないし膜）の上に、例えば通常の
熱酸化法により、厚さ３ｎｍ程度のＳｉＯ2 からなる第
１絶縁膜２４を形成する（同図（ａ）参照）。次に、例
えばＣＶＤ法により、厚さ６ｎｍ程度のアモルファスＳ
ｉからなる半絶縁性ないしは高抵抗の半導体膜２５を形
成する（同図（ｂ）参照）。次に、半絶縁性半導体膜２
５を低温酸化することにより、厚さ３ｎｍ程度のＳｉＯ
2 からなる第２トンネル絶縁膜２６を形成した後、例え
ばＣＶＤ法により、この第２トンネル絶縁膜２６の上に
厚さ１０ｎｍ程度のアモルファスＳｉからなる半導体膜
３０を形成する（同図（ｃ）参照）。
（あるいは金属の基板ないし膜）の上に、例えば通常の
熱酸化法により、厚さ３ｎｍ程度のＳｉＯ2 からなる第
１絶縁膜２４を形成する（同図（ａ）参照）。次に、例
えばＣＶＤ法により、厚さ６ｎｍ程度のアモルファスＳ
ｉからなる半絶縁性ないしは高抵抗の半導体膜２５を形
成する（同図（ｂ）参照）。次に、半絶縁性半導体膜２
５を低温酸化することにより、厚さ３ｎｍ程度のＳｉＯ
2 からなる第２トンネル絶縁膜２６を形成した後、例え
ばＣＶＤ法により、この第２トンネル絶縁膜２６の上に
厚さ１０ｎｍ程度のアモルファスＳｉからなる半導体膜
３０を形成する（同図（ｃ）参照）。
【０１６３】次に、例えばＣＶＤ法により、半導体膜３
０の上に厚さ８ｎｍ程度のＳｉＯ2からなる絶縁膜３１
を形成する（同図（ｄ）参照）。そして、例えばＣＶＤ
法により、リン（Ｐ）をドープした厚さ３００ｎｍ程度
の多結晶Ｓｉ膜２９を形成する（同図（ｅ）参照）。
０の上に厚さ８ｎｍ程度のＳｉＯ2からなる絶縁膜３１
を形成する（同図（ｄ）参照）。そして、例えばＣＶＤ
法により、リン（Ｐ）をドープした厚さ３００ｎｍ程度
の多結晶Ｓｉ膜２９を形成する（同図（ｅ）参照）。
【０１６４】なお、場合によっては、上記工程のうち第
２トンネル絶縁膜２６および半導体膜３０を順次形成す
る工程を複数回繰返し行なう。
２トンネル絶縁膜２６および半導体膜３０を順次形成す
る工程を複数回繰返し行なう。
【０１６５】そして、半導体基板１上に上記工程による
複合膜を形成した後、ゲート電極及び容量部のパターニ
ングを行い、さらに、パターニングされた複合膜をマス
クとして、ヒ素（Ａｓ）のイオン注入を行って自己整合
的にソース領域２及びドレイン領域３を形成し、その上
に、例えば蒸着法により、厚さ８００ｎｍ程度のＡｌ膜
からなるソース電極４およびドレイン電極５を選択的に
形成する（同図（ｆ）参照）。
複合膜を形成した後、ゲート電極及び容量部のパターニ
ングを行い、さらに、パターニングされた複合膜をマス
クとして、ヒ素（Ａｓ）のイオン注入を行って自己整合
的にソース領域２及びドレイン領域３を形成し、その上
に、例えば蒸着法により、厚さ８００ｎｍ程度のＡｌ膜
からなるソース電極４およびドレイン電極５を選択的に
形成する（同図（ｆ）参照）。
【０１６６】最終的に、上記図２１（ｆ）に示すよう
に、上記第１，第２トンネル絶縁膜２４，２６はトンネ
ル障壁１３ａ，１３ｂとなり、上記半絶縁性半導体膜２
５は低障壁領域１２となり、半導体膜３０は貯蔵領域１
１になり、絶縁膜３１は第２障壁領域１５となり、多結
晶Ｓｉ膜２９はゲート電極６となる。
に、上記第１，第２トンネル絶縁膜２４，２６はトンネ
ル障壁１３ａ，１３ｂとなり、上記半絶縁性半導体膜２
５は低障壁領域１２となり、半導体膜３０は貯蔵領域１
１になり、絶縁膜３１は第２障壁領域１５となり、多結
晶Ｓｉ膜２９はゲート電極６となる。
【０１６７】なお、上記第１トンネル絶縁膜２４、第２
トンネル絶縁膜２６、および絶縁膜３１は、ＳｉＯ2 膜
だけでなくシリコン窒化酸化膜、シリコン窒化膜ないし
はその複合膜を用いてもよい。また、場合によっては、
上記半絶縁性半導体膜２５をもっと厚く例えば１０〜３
０ｎｍ程度に形成しても良く、あるいは同膜２５として
半導体基板１ないし半導体膜３０よりも大きいポテンシ
ャルエネルギーを有する材料例えばアモルファスＳｉＣ
からなる半導体膜を形成してもよい。なお、上記の全工
程の時間的順序が全く逆であってもよい。
トンネル絶縁膜２６、および絶縁膜３１は、ＳｉＯ2 膜
だけでなくシリコン窒化酸化膜、シリコン窒化膜ないし
はその複合膜を用いてもよい。また、場合によっては、
上記半絶縁性半導体膜２５をもっと厚く例えば１０〜３
０ｎｍ程度に形成しても良く、あるいは同膜２５として
半導体基板１ないし半導体膜３０よりも大きいポテンシ
ャルエネルギーを有する材料例えばアモルファスＳｉＣ
からなる半導体膜を形成してもよい。なお、上記の全工
程の時間的順序が全く逆であってもよい。
【０１６８】（第９実施例）次に、第９実施例につい
て、図２２及び図２３（ａ）〜（ｄ）を参照しながら説
明する。
て、図２２及び図２３（ａ）〜（ｄ）を参照しながら説
明する。
【０１６９】図２２は、上記第８実施例において図１９
に示した構造を有するＭＩＳＦＥＴのチャンネル方向に
沿って直列に通常のＭＩＳＦＥＴを配設してなるＭＩＳ
型半導体装置の断面構造を示す。チャンネル領域の真ん
中に位置するのは図１９に示した構造を有するＭＩＳＦ
ＥＴ（記憶用ＭＩＳＦＥＴ）であり、その両端のドレイ
ン領域３およびソース領域２に近い部分はゲート絶縁膜
１７ａ，１７ｂを有する通常のＭＩＳＦＥＴ（選択用Ｍ
ＩＳＦＥＴ）を構成している。両者は絶縁体あるいは半
絶縁性の半導体よりなる側壁１６ａ，１６ｂによって互
いに分離されている一方、そのゲート電極６を共有して
いる。例えば半導体基板１がＳｉよりなる場合には、具
体的な一例として、ゲート絶縁膜１７ａ，１７ｂとして
厚さ５〜３０ｎｍ程度のＳｉＯ2 膜、側壁１６ａ，１６
ｂとしてＳｉＯ2 、Ｓｉ3 Ｎ4 あるいはその複合膜から
なる横方向厚さが５０〜３００ｎｍ程度の膜などがあ
る。このような選択用ＭＩＳＦＥＴは、半導体メモリー
集積回路において或る一つのメモリセルに書換え動作を
行なう際、それと隣接するメモリセルにも干渉してその
記憶状態を変化させてしまう所謂ディスターブ現象を有
効に防止するために必要となる場合がある。特に、図１
９に示される構造を採用することで、記憶用ＭＩＳＦＥ
Ｔおよび選択用ＭＩＳＦＥＴの両者を極めて小さい面積
に詰め込むことができ、高集積化と同時に上記ディスタ
ーブ現象を防止することができる。なお、このような選
択用ＭＩＳＦＥＴは、図８に別実施例として示したよう
に記憶用ＭＩＳＦＥＴに対してドレイン側の片方に位置
してもよいし、あるいはず１４に別実施例として示した
ように記憶用ＭＩＳＦＥＴに対してソース側の片方に位
置してもよい。
に示した構造を有するＭＩＳＦＥＴのチャンネル方向に
沿って直列に通常のＭＩＳＦＥＴを配設してなるＭＩＳ
型半導体装置の断面構造を示す。チャンネル領域の真ん
中に位置するのは図１９に示した構造を有するＭＩＳＦ
ＥＴ（記憶用ＭＩＳＦＥＴ）であり、その両端のドレイ
ン領域３およびソース領域２に近い部分はゲート絶縁膜
１７ａ，１７ｂを有する通常のＭＩＳＦＥＴ（選択用Ｍ
ＩＳＦＥＴ）を構成している。両者は絶縁体あるいは半
絶縁性の半導体よりなる側壁１６ａ，１６ｂによって互
いに分離されている一方、そのゲート電極６を共有して
いる。例えば半導体基板１がＳｉよりなる場合には、具
体的な一例として、ゲート絶縁膜１７ａ，１７ｂとして
厚さ５〜３０ｎｍ程度のＳｉＯ2 膜、側壁１６ａ，１６
ｂとしてＳｉＯ2 、Ｓｉ3 Ｎ4 あるいはその複合膜から
なる横方向厚さが５０〜３００ｎｍ程度の膜などがあ
る。このような選択用ＭＩＳＦＥＴは、半導体メモリー
集積回路において或る一つのメモリセルに書換え動作を
行なう際、それと隣接するメモリセルにも干渉してその
記憶状態を変化させてしまう所謂ディスターブ現象を有
効に防止するために必要となる場合がある。特に、図１
９に示される構造を採用することで、記憶用ＭＩＳＦＥ
Ｔおよび選択用ＭＩＳＦＥＴの両者を極めて小さい面積
に詰め込むことができ、高集積化と同時に上記ディスタ
ーブ現象を防止することができる。なお、このような選
択用ＭＩＳＦＥＴは、図８に別実施例として示したよう
に記憶用ＭＩＳＦＥＴに対してドレイン側の片方に位置
してもよいし、あるいはず１４に別実施例として示した
ように記憶用ＭＩＳＦＥＴに対してソース側の片方に位
置してもよい。
【０１７０】また、本実施例による半導体装置を、例え
ばＤＲＡＭのメモリセルを構成するところの蓄積容量の
代わりとして用いることにより、不揮発性のＤＲＡＭを
得ることができる。その場合、半導体装置が自己分極効
果を有するため、ＤＲＡＭメモリセルのもう一方の構成
要素であるところのスイッチングＭＯＳＦＥＴに流れる
電流の大きさ（ないしは向き）はこの分極の向きおよび
大きさに対応して変化し、これを利用して記憶データを
読み出す。それ故、本実施例による不揮発性ＤＲＡＭ
は、従来例のＤＲＡＭと異なりデータ信号を自己増幅す
る作用を有し、より高速の読出しが可能である。また、
本実施例による不揮発性ＤＲＡＭの分極の向きおよび大
きさは、読出し動作程度の低電界ないしはそれ以下にあ
っては保存されるため、従来例のＤＲＡＭのようなリフ
レッシュ動作が不要であり、より低消費電力化が達成で
きる。また、本実施例においては、従来例のＤＲＡＭと
同程度あるいはそれ以上に高速で書換え動作が行なえ、
かつ実用上十分な最大書換え回数を実現することが可能
である。以上のように、本実施例による半導体装置を用
いることで、高速で極めて低消費電力の不揮発性ＤＲＡ
Ｍを実現することができるという格別の利点を有する。
ばＤＲＡＭのメモリセルを構成するところの蓄積容量の
代わりとして用いることにより、不揮発性のＤＲＡＭを
得ることができる。その場合、半導体装置が自己分極効
果を有するため、ＤＲＡＭメモリセルのもう一方の構成
要素であるところのスイッチングＭＯＳＦＥＴに流れる
電流の大きさ（ないしは向き）はこの分極の向きおよび
大きさに対応して変化し、これを利用して記憶データを
読み出す。それ故、本実施例による不揮発性ＤＲＡＭ
は、従来例のＤＲＡＭと異なりデータ信号を自己増幅す
る作用を有し、より高速の読出しが可能である。また、
本実施例による不揮発性ＤＲＡＭの分極の向きおよび大
きさは、読出し動作程度の低電界ないしはそれ以下にあ
っては保存されるため、従来例のＤＲＡＭのようなリフ
レッシュ動作が不要であり、より低消費電力化が達成で
きる。また、本実施例においては、従来例のＤＲＡＭと
同程度あるいはそれ以上に高速で書換え動作が行なえ、
かつ実用上十分な最大書換え回数を実現することが可能
である。以上のように、本実施例による半導体装置を用
いることで、高速で極めて低消費電力の不揮発性ＤＲＡ
Ｍを実現することができるという格別の利点を有する。
【０１７１】次に、本実施例のＭＩＳ型半導体装置の製
造工程について、図２３（ａ）〜（ｄ）を参照しながら
説明する。
造工程について、図２３（ａ）〜（ｄ）を参照しながら
説明する。
【０１７２】本実施例では、上記第８実施例における図
２１（ａ）〜（ｄ）までの工程と同様の工程を行った
後、以下の工程を行う。
２１（ａ）〜（ｄ）までの工程と同様の工程を行った
後、以下の工程を行う。
【０１７３】まず、通常の露光およびエッチング工程を
用いて、第１トンネル絶縁膜２４から絶縁膜３１までか
らなる複合膜の一部の領域を除去し、容量部１０のパタ
ーニングを行う（同図（ａ）参照）。次に、例えばＣＶ
Ｄ法により、厚さ１０ｎｍ程度のＳｉＯ2 からなる絶縁
膜を全面に形成した後、非等方エッチングを用いてパタ
ーニングされた容量部１０の両側部に側壁１６ａ，１６
ｂを形成する（同図（ｂ）参照）。次に、例えば通常の
熱酸化法により、パターニングされた容量部１０と側壁
１６ａ，１６ｂとに覆われずに露出している一部の半導
体基板１の上に厚さ１０ｎｍ程度のＳｉＯ2 からなる絶
縁膜３３を形成した後、例えばＣＶＤ法によりリン
（Ｐ）をドープした厚さ３００ｎｍ程度の多結晶Ｓｉ膜
２９を全面に堆積する（同図（ｃ）参照）。
用いて、第１トンネル絶縁膜２４から絶縁膜３１までか
らなる複合膜の一部の領域を除去し、容量部１０のパタ
ーニングを行う（同図（ａ）参照）。次に、例えばＣＶ
Ｄ法により、厚さ１０ｎｍ程度のＳｉＯ2 からなる絶縁
膜を全面に形成した後、非等方エッチングを用いてパタ
ーニングされた容量部１０の両側部に側壁１６ａ，１６
ｂを形成する（同図（ｂ）参照）。次に、例えば通常の
熱酸化法により、パターニングされた容量部１０と側壁
１６ａ，１６ｂとに覆われずに露出している一部の半導
体基板１の上に厚さ１０ｎｍ程度のＳｉＯ2 からなる絶
縁膜３３を形成した後、例えばＣＶＤ法によりリン
（Ｐ）をドープした厚さ３００ｎｍ程度の多結晶Ｓｉ膜
２９を全面に堆積する（同図（ｃ）参照）。
【０１７４】そして、容量部１０の両側のゲート絶縁膜
３３及び多結晶Ｓｉ膜２９からなる複合膜の一部の領域
を、例えば通常の露光およびエッチング工程を用いて除
去した後、このパターニングされた複合膜をマスクとし
て、ヒ素（Ａｓ）をイオン注入することで自己整合的に
ソース領域２及びドレイン領域３を形成し、さらに、例
えば蒸着法により、厚さ８００ｎｍ程度のＡｌ膜からな
るソース電極４およびドレイン電極５を選択的に形成す
る（同図（ｄ）参照）。
３３及び多結晶Ｓｉ膜２９からなる複合膜の一部の領域
を、例えば通常の露光およびエッチング工程を用いて除
去した後、このパターニングされた複合膜をマスクとし
て、ヒ素（Ａｓ）をイオン注入することで自己整合的に
ソース領域２及びドレイン領域３を形成し、さらに、例
えば蒸着法により、厚さ８００ｎｍ程度のＡｌ膜からな
るソース電極４およびドレイン電極５を選択的に形成す
る（同図（ｄ）参照）。
【０１７５】以上の工程によって、図２２に示す構造を
有するＭＩＳ型半導体装置が容易に形成されることがわ
かる。
有するＭＩＳ型半導体装置が容易に形成されることがわ
かる。
【０１７６】
【発明の効果】以上説明したように、請求項１の発明に
よれば、伝導キャリアを貯蔵可能な伝導キャリア貯蔵部
を搭載した半導体装置として、伝導キャリア貯蔵部を、
伝導キャリアの貯蔵領域と、その両側の少なくとも２つ
の障壁領域で構成し、さらに少なくとも一方の障壁領域
を多重トンネル構造を有するもので構成したので、多重
トンネル構造を介して貯蔵領域と外部の間で伝導キャリ
アを移動させて貯蔵領域における伝導キャリアの有無を
利用して、情報の書き込み，消去のための電圧の低減
と、高い信頼性と、極めて多数回の情報の書換えと、非
破壊読み出しと、長期間のデータ保持という特性を満足
する理想的なメモリを提供することができる。
よれば、伝導キャリアを貯蔵可能な伝導キャリア貯蔵部
を搭載した半導体装置として、伝導キャリア貯蔵部を、
伝導キャリアの貯蔵領域と、その両側の少なくとも２つ
の障壁領域で構成し、さらに少なくとも一方の障壁領域
を多重トンネル構造を有するもので構成したので、多重
トンネル構造を介して貯蔵領域と外部の間で伝導キャリ
アを移動させて貯蔵領域における伝導キャリアの有無を
利用して、情報の書き込み，消去のための電圧の低減
と、高い信頼性と、極めて多数回の情報の書換えと、非
破壊読み出しと、長期間のデータ保持という特性を満足
する理想的なメモリを提供することができる。
【０１７７】請求項２の発明によれば、伝導キャリア貯
蔵部全体の膜厚を極めて薄くでき、よって、半導体装置
の微細化及び高集積化を図ることができる。
蔵部全体の膜厚を極めて薄くでき、よって、半導体装置
の微細化及び高集積化を図ることができる。
【０１７８】請求項３の発明によれば、２つの貯蔵領域
の間には多重トンネル構造を有する障壁領域が形成され
ているので、伝導キャリアが存在する貯蔵領域の変化に
伴う分極特性の変化を利用して、容易に請求項１の発明
の効果を得ることができる。
の間には多重トンネル構造を有する障壁領域が形成され
ているので、伝導キャリアが存在する貯蔵領域の変化に
伴う分極特性の変化を利用して、容易に請求項１の発明
の効果を得ることができる。
【０１７９】請求項４の発明によれば、伝導キャリア貯
蔵部の両端を多重トンネル構造ではない障壁領域で構成
したので、いったん貯蔵領域に導入された伝導キャリア
を半永久的に伝導キャリア貯蔵部に保存したままメモリ
として利用することができ、よって、極めて長期間のデ
ータ保存を図ることができる。
蔵部の両端を多重トンネル構造ではない障壁領域で構成
したので、いったん貯蔵領域に導入された伝導キャリア
を半永久的に伝導キャリア貯蔵部に保存したままメモリ
として利用することができ、よって、極めて長期間のデ
ータ保存を図ることができる。
【０１８０】請求項５，６及び７の発明によれば、多重
トンネル構造を有する障壁領域を伝導キャリアが通過す
る際における共鳴トンネリング作用を利用して情報の書
き込み，消去を行うようにしたので、情報の書き込み，
消去のための電圧を極めて低く設定することができ、よ
って、信頼性及び書換え回数の向上効果を顕著に発揮す
ることができる。
トンネル構造を有する障壁領域を伝導キャリアが通過す
る際における共鳴トンネリング作用を利用して情報の書
き込み，消去を行うようにしたので、情報の書き込み，
消去のための電圧を極めて低く設定することができ、よ
って、信頼性及び書換え回数の向上効果を顕著に発揮す
ることができる。
【０１８１】請求項８の発明によれば、別途キャリア供
給源を設け、伝導キャリアを伝導キャリア貯蔵部内に注
入する必要ｗ無くすことで、半導体装置の構成や動作の
簡素化を図ることができる。
給源を設け、伝導キャリアを伝導キャリア貯蔵部内に注
入する必要ｗ無くすことで、半導体装置の構成や動作の
簡素化を図ることができる。
【０１８２】請求項９及び１０の発明によれば、半導体
装置を、長期間に亘ってデータの高速書換えが可能でか
つ書換え可能回数の極めて多いフラッシュＥＥＰＲＯＭ
として機能させることができる。特に請求項９の発明で
は、１つのソース・ドレイン領域で済み、構造が極めて
簡素化され、極めて微細な集積度の高い半導体装置を構
成することができる。
装置を、長期間に亘ってデータの高速書換えが可能でか
つ書換え可能回数の極めて多いフラッシュＥＥＰＲＯＭ
として機能させることができる。特に請求項９の発明で
は、１つのソース・ドレイン領域で済み、構造が極めて
簡素化され、極めて微細な集積度の高い半導体装置を構
成することができる。
【０１８３】請求項１１〜１４の発明によれば、記憶可
能な情報の種類を多様に設定し、あるいはアナログ情報
を記憶させることができ、よって、半導体装置の適用分
野の拡大を図ることができる。
能な情報の種類を多様に設定し、あるいはアナログ情報
を記憶させることができ、よって、半導体装置の適用分
野の拡大を図ることができる。
【０１８４】請求項１５の発明によれば、伝導キャリア
貯蔵部を備えた記憶用ＭＩＳＦＥＴの側方（又は両側
方）に設けられた選択用ＭＩＳＦＥＴにより、半導体装
置の集積度を高くしながら、デスターブ現象を有効に防
止することができ、よって、多重トンネル構造を有する
障壁領域を内臓した伝導キャリア貯蔵部を利用して、集
積度及び信頼性の極めて高いメモリセルを構成すること
ができる。
貯蔵部を備えた記憶用ＭＩＳＦＥＴの側方（又は両側
方）に設けられた選択用ＭＩＳＦＥＴにより、半導体装
置の集積度を高くしながら、デスターブ現象を有効に防
止することができ、よって、多重トンネル構造を有する
障壁領域を内臓した伝導キャリア貯蔵部を利用して、集
積度及び信頼性の極めて高いメモリセルを構成すること
ができる。
【０１８５】請求項１６の発明によれば、半導体装置を
不揮発性のＤＲＡＭメモリセルとして機能させることが
でき、よって、リフレッシュ動作の不要化と消費電力の
大幅な低減とを図ることができる。
不揮発性のＤＲＡＭメモリセルとして機能させることが
でき、よって、リフレッシュ動作の不要化と消費電力の
大幅な低減とを図ることができる。
【０１８６】請求項１７〜２５の発明によれば、伝導キ
ャリア貯蔵部を構成する各領域を適正なエネルギー準位
を有する材料で構成したので、トンネリング機能の良好
な多重トンネル構造を有する障壁領域を得ることができ
る。
ャリア貯蔵部を構成する各領域を適正なエネルギー準位
を有する材料で構成したので、トンネリング機能の良好
な多重トンネル構造を有する障壁領域を得ることができ
る。
【０１８７】請求項２６，２７，２８の方法によれば、
それぞれ請求項１，２，４の発明に対応する半導体装置
を容易に形成することができる。
それぞれ請求項１，２，４の発明に対応する半導体装置
を容易に形成することができる。
【０１８８】請求項２９〜３１の方法によれば、伝導キ
ャリア貯蔵層内に伝導キャリア供給源を容易に形成する
ことができる。
ャリア貯蔵層内に伝導キャリア供給源を容易に形成する
ことができる。
【０１８９】請求項３２の方法によれば、情報の書き込
み，消去を高い信頼性をもって行うことが可能な半導体
装置を形成することができる。
み，消去を高い信頼性をもって行うことが可能な半導体
装置を形成することができる。
【０１９０】請求項３３の方法によれば、多重トンネル
構造を有する障壁層が極めて薄い膜厚で形成されるの
で、半導体装置の集積度の向上を図ることができる。
構造を有する障壁層が極めて薄い膜厚で形成されるの
で、半導体装置の集積度の向上を図ることができる。
【０１９１】請求項３４又は３５の方法によれば、それ
ぞれ上記請求項９，１０の発明に対応したフラッシュＥ
ＥＰＲＯＭを形成することができる。
ぞれ上記請求項９，１０の発明に対応したフラッシュＥ
ＥＰＲＯＭを形成することができる。
【０１９２】請求項３６の方法によれば、請求項１５の
発明に対応する不揮発性のＤＲＡＭメモリセルを形成す
ることができる。
発明に対応する不揮発性のＤＲＡＭメモリセルを形成す
ることができる。
【０１９３】請求項３７の方法によれば、薄い絶縁層を
容易に形成することができる。
容易に形成することができる。
【０１９４】請求項３８又は３９の方法によれば、貯蔵
層と多重トンネル構造を有する層とを比較的容易に形成
することができ、半導体装置の製造コストの低減を図る
ことができる。
層と多重トンネル構造を有する層とを比較的容易に形成
することができ、半導体装置の製造コストの低減を図る
ことができる。
【０１９５】請求項４０又は４１の方法によれば、多重
トンネル構造を有する層を構成する各膜の平滑度が向上
することで、特に共鳴トンネリングを行わせるのに適し
た構造とできる。
トンネル構造を有する層を構成する各膜の平滑度が向上
することで、特に共鳴トンネリングを行わせるのに適し
た構造とできる。
【０１９６】請求項４２の方法によれば、多重トンネル
構造を有しない絶縁層を容易に形成することができ、よ
って、半導体装置の製造コストの低減を図ることができ
る。
構造を有しない絶縁層を容易に形成することができ、よ
って、半導体装置の製造コストの低減を図ることができ
る。
【０１９７】請求項４３，４４の方法によれば、ディス
ターブ現象のない半導体装置を高い集積度で形成するこ
とができる。
ターブ現象のない半導体装置を高い集積度で形成するこ
とができる。
【図１】第１実施例に係る半導体装置の断面図及び電子
ポテンシャルエネルギーの分布を示す図である。
ポテンシャルエネルギーの分布を示す図である。
【図２】第１実施例に係る半導体装置の電極に正及び負
の電圧を印加した場合の電子ポテンシャルエネルギーの
分布を示す図である。
の電圧を印加した場合の電子ポテンシャルエネルギーの
分布を示す図である。
【図３】第１実施例に係る半導体装置における分極と電
界の関係を示す図である。
界の関係を示す図である。
【図４】各種の半導体装置における記憶電荷の移動に伴
う電流Ｉｔと外部印加電圧Ｖａの関係をシミュレーショ
ンした結果とその電子ポテンシャルエネルギーの分布の
モードを示す図である。
う電流Ｉｔと外部印加電圧Ｖａの関係をシミュレーショ
ンした結果とその電子ポテンシャルエネルギーの分布の
モードを示す図である。
【図５】第１実施例に係るＭＩＳＦＥＴ半導体装置の断
面図および電子ポテンシャルエネルギーの分布を示す図
である。
面図および電子ポテンシャルエネルギーの分布を示す図
である。
【図６】第２実施例に係るＭＩＳＦＥＴ半導体装置にお
けるドレイン電流Ｉｄとゲート電圧Ｖｇの関係を示す特
性図である。
けるドレイン電流Ｉｄとゲート電圧Ｖｇの関係を示す特
性図である。
【図７】第２実施例に係る半導体装置の製造工程におけ
る構造の変化を示す断面図である。
る構造の変化を示す断面図である。
【図８】第３実施例に係る半導体装置の断面図である。
【図９】第４実施例に係る半導体装置の製造工程におけ
る構造を変化を示す断面図である。
る構造を変化を示す断面図である。
【図１０】第４実施例に係る半導体装置の基本的な構造
を示す断面図及び低障壁領域の構造が第１，第２の場合
における電子ポテンシャルエネルギーの分布を示す図で
ある。
を示す断面図及び低障壁領域の構造が第１，第２の場合
における電子ポテンシャルエネルギーの分布を示す図で
ある。
【図１１】第４実施例の低障壁領域の構造が第１の場合
における電極にそれぞれ正，負の電圧を印加した場合の
電子ポテンシャルエネルギーの分布を示す図である。
における電極にそれぞれ正，負の電圧を印加した場合の
電子ポテンシャルエネルギーの分布を示す図である。
【図１２】第４実施例の低障壁領域の構造が第２の場合
における電極にそれぞれ正，負の電圧を印加した場合の
電子ポテンシャルエネルギーの分布を示す図である。
における電極にそれぞれ正，負の電圧を印加した場合の
電子ポテンシャルエネルギーの分布を示す図である。
【図１３】第５実施例に係る半導体装置の基本的な構造
を示す断面図及び低障壁領域の構造が第１，第２の場合
における電子ポテンシャルエネルギーの分布を示す図で
ある。
を示す断面図及び低障壁領域の構造が第１，第２の場合
における電子ポテンシャルエネルギーの分布を示す図で
ある。
【図１４】第６実施例に係る半導体装置の断面図であ
る。
る。
【図１５】第７実施例に係る半導体装置の基本的な構造
を示す断面図及び低障壁領域の構造が第１，第２の場合
における電子ポテンシャルエネルギーの分布を示す図で
ある。
を示す断面図及び低障壁領域の構造が第１，第２の場合
における電子ポテンシャルエネルギーの分布を示す図で
ある。
【図１６】第７実施例の低障壁領域の構造が第１の場合
における電極にそれぞれ正，負の電圧を印加した場合の
電子ポテンシャルエネルギーの分布を示す図である。
における電極にそれぞれ正，負の電圧を印加した場合の
電子ポテンシャルエネルギーの分布を示す図である。
【図１７】第７実施例の低障壁領域の構造が第２の場合
における電極にそれぞれ正，負の電圧を印加した場合の
電子ポテンシャルエネルギーの分布を示す図である。
における電極にそれぞれ正，負の電圧を印加した場合の
電子ポテンシャルエネルギーの分布を示す図である。
【図１８】第７実施例に係る半導体装置における分極と
電界の関係を示す特性図である。
電界の関係を示す特性図である。
【図１９】第８実施例に係る半導体装置の断面図であ
る。
る。
【図２０】第８実施例に係る半導体装置におけるドレイ
ン電流Ｉｄとゲート電圧Ｖｇとの関係を示す特性図であ
る。
ン電流Ｉｄとゲート電圧Ｖｇとの関係を示す特性図であ
る。
【図２１】第８実施例に係る半導体装置の製造工程にお
ける構造の変化を示す断面図である。
ける構造の変化を示す断面図である。
【図２２】第９実施例に係る半導体装置の断面図であ
る。
る。
【図２３】第９実施例に係る半導体装置の製造工程にお
ける構造の変化を示す断面図である。
ける構造の変化を示す断面図である。
【図２４】従来の公報に記載された半導体装置の概略を
示す斜視図である。
示す斜視図である。
【図２５】従来の公報に記載された半導体装置の電子ポ
テンシャルエネルギー分布を示す図である。
テンシャルエネルギー分布を示す図である。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ４ ソース電極 ５ ドレイン電極 ６ 電極（ゲート電極） ７ キャリア供給源 １０ 容量部 １１ 貯蔵領域 １２ 低障壁領域 １３ トンネル障壁 １４ 第１障壁領域 １５ 第２障壁領域 １６ 側壁 １７ ゲート絶縁膜 ２２ 第１絶縁膜 ２３ 第１半導体膜 ２４ 第２トンネル絶縁膜 ２５ 半絶縁性半導体膜 ２６ 第２トンネル絶縁膜 ２７ 第２半導体膜 ２８ 第２絶縁膜 ２９ 多結晶Ｓｉ膜 ３０ 半導体膜 ３１ 絶縁膜 ３３ 絶縁膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 27/115 29/06 29/66 Ｈ０１Ｌ 27/10 ４３４
Claims (44)
- 【請求項１】 伝導キャリアを貯蔵可能な少なくとも一
つの伝導キャリア貯蔵部を備えた半導体装置において、 上記伝導キャリア貯蔵部は、 伝導キャリアの移動に対して抵抗を与える高いエネルギ
ー準位を有する少なくとも２つの障壁領域と、 上記各障壁領域の間に介設され、上記伝導キャリア供給
源から供給される伝導キャリアが安定に存在しうる低い
エネルギー準位を有する少なくとも１つの貯蔵領域とを
備えるとともに、 上記各障壁領域のうち少なくとも一方は、 伝導キャリアのトンネリングによる通過が可能なエネル
ギー準位を有する少なくとも２つのトンネル障壁と、該
各トンネル障壁の間に介設され上記トンネル障壁よりも
低いエネルギー準位を有する少なくとも２つの低障壁領
域とからなる多重トンネル構造を有することを特徴とす
る半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記伝導キャリア貯蔵部に配設される貯蔵領域の個数は
１つであり、障壁領域の個数は２つであり、 上記２つの障壁領域のうち一方のみ上記多重トンネル構
造を有し、他方は多重トンネル構造を有しないことを特
徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 上記伝導キャリア貯蔵部に配設される貯蔵領域の個数は
２つであり、障壁領域の個数は３つであり、 少なくとも上記各貯蔵領域の間の障壁領域が多重トンネ
ル構造を有することを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 上記各貯蔵領域の互いに対向する面とは反対側の面に隣
接する２つの障壁領域は、多重トンネル構造を有しない
ことを特徴とする半導体装置。 - 【請求項５】 請求項１，２，３又は４記載の半導体装
置において、 上記多重トンネル構造を有する障壁領域内の低障壁領域
は、両側のトンネル障壁のうち一方のトンネル障壁から
の入射波と他方のトンネル障壁からの反射波との位相が
ほぼ揃うように構成されていることを特徴とする半導体
装置。 - 【請求項６】 請求項５記載の半導体装置において、 上記多重トンネル構造を有する障壁領域内の低障壁領域
は、伝導キャリアのド・ブロイ波長と同程度又はそれ以
下の厚みを有する薄膜材料で構成されていることを特徴
とする半導体装置。 - 【請求項７】 請求項５又は６記載の半導体装置におい
て、 上記多重トンネル構造を有する障壁領域内の低障壁領域
は、上記貯蔵領域のエネルギー準位よりも所定値だけ高
いエネルギー準位を有する薄膜材料で構成されているこ
とを特徴とする半導体装置。 - 【請求項８】 請求項３又は４記載の半導体装置におい
て、 上記伝導キャリア貯蔵部内には、キャリア供給源が設け
られていることを特徴とする半導体装置。 - 【請求項９】 請求項１，２，３又は４記載の半導体装
置において、 上記伝導キャリア貯蔵部は、半導体基板の上に形成され
ており、 上記半導体基板の表面領域に形成され、少なくとも一部
が上記伝導キャリア貯蔵部に接する１つのソース・ドレ
イン領域と、 上記伝導キャリア貯蔵部の上に形成された電極とを備
え、 上記伝導キャリア貯蔵部は、メモリ部として機能するこ
とを特徴とする半導体装置。 - 【請求項１０】 請求項１，２，３又は４記載の半導体
装置において、 上記伝導キャリア貯蔵部は、半導体基板の上に形成され
ており、 上記伝導キャリア貯蔵部の両端付近の下方に設けられた
２つのソース・ドレイン領域と、 上記伝導キャリア貯蔵部の上に形成されたゲート電極と
を備え、 上記伝導キャリア貯蔵部は、メモリ部として機能するこ
とを特徴とする半導体装置。 - 【請求項１１】 請求項２記載の半導体装置において、 上記伝導キャリア貯蔵部は、半導体基板の上に形成され
ており、 上記半導体基板の表面領域に形成され、少なくとも一部
が上記伝導キャリア貯蔵部に接する１つのソース・ドレ
イン領域と、 上記伝導キャリア貯蔵部の上に形成された電極とを備
え、 上記伝導キャリア貯蔵部の貯蔵領域に存在する伝導キャ
リア量に対応させて情報の記憶，処理を行うように構成
されていることを特徴とする半導体装置。 - 【請求項１２】 請求項３又は４記載の半導体装置にお
いて、 上記伝導キャリア貯蔵部は、半導体基板の上に形成され
ており、 上記半導体基板の表面領域に形成され、少なくとも一部
が上記伝導キャリア貯蔵部に接する１つのソース・ドレ
イン領域と、 上記伝導キャリア貯蔵部の上に形成された電極とを備
え、 上記伝導キャリア貯蔵部の内部で上記伝導キャリアが上
記２つの貯蔵領域に分配される割合に対応させて情報の
記憶，処理を行うように構成されていることを特徴とす
る半導体装置。 - 【請求項１３】 請求項２記載の半導体装置において、 上記伝導キャリア貯蔵部は、半導体基板の上に形成され
ており、 上記伝導キャリア貯蔵部の両端付近の下方に設けられた
２つのソース・ドレイン領域と、 上記伝導キャリア貯蔵部の上に形成されたゲート電極と
を備え、 上記伝導キャリア貯蔵部の貯蔵領域に存在する伝導キャ
リア量に対応させて情報の記憶，処理を行うように構成
されていることを特徴とする半導体装置。 - 【請求項１４】 請求項３又は４記載の半導体装置にお
いて、 上記伝導キャリア貯蔵部は、半導体基板の上に形成され
ており、 上記伝導キャリア貯蔵部の両端付近の下方に設けられた
２つのソース・ドレイン領域と、 上記伝導キャリア貯蔵部の上に形成されたゲート電極と
を備え、 上記伝導キャリア貯蔵部の内部で上記伝導キャリアが上
記２つの貯蔵領域に分配される割合に対応させて情報の
記憶，処理を行うように構成されていることを特徴とす
る半導体装置。 - 【請求項１５】 請求項１０，１３又は１４記載の半導
体装置において、 上記２つのソース・ドレイン領域のうち少なくとも一方
は、上記伝導キャリア貯蔵部と所定の間隙をもって形成
されており、 上記伝導キャリア貯蔵部の上記ソース・ドレイン領域と
所定の間隙を隔てた側部に、かつ上記間隙の寸法よりも
薄く形成されれた絶縁膜側壁と、 上記絶縁膜側壁からソース・ドレイン領域に亘る半導体
基板上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜上のゲート電極とを備え、 上記ゲート電極は上記キャリア貯蔵部の上のゲート電極
と共通の導電性部材で形成されていることを特徴とする
半導体装置。 - 【請求項１６】 請求項１，２，３又は４記載の半導体
装置において、 上記半導体装置は、ＤＲＡＭメモリセルであり、 上記伝導キャリア貯蔵部は、上記ＤＲＡＭメモリセルの
容量電極とプレート電極との間に介設され、メモリ部と
して機能することを特徴とする半導体装置。 - 【請求項１７】 請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２又は１３記載の半導体装置に
おいて、 上記伝導キャリア貯蔵部のトンネル障壁は、Ｓｉ０2 の
薄膜で構成され，上記伝導キャリア貯蔵部の貯蔵領域及
び低障壁領域は、Ｓｉの薄膜で構成されていることを特
徴とする半導体装置。 - 【請求項１８】 請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２又は１３記載の半導体装置に
おいて、 上記伝導キャリア貯蔵部のトンネル障壁は、Ｓｉ3 Ｎ4
の薄膜で構成され，上記伝導キャリア貯蔵部の貯蔵領域
及び低障壁領域は、Ｓｉの薄膜で構成されていることを
特徴とする半導体装置。 - 【請求項１９】 請求項１４又は１５記載の半導体装置
において、 上記伝導キャリア貯蔵部の貯蔵領域及び低障壁領域は、
アモルファスＳｉの薄膜で構成されていることを特徴と
する半導体装置。 - 【請求項２０】 請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２又は１３記載の半導体装置に
おいて、 上記伝導キャリア貯蔵部のトンネル障壁は、ＡｌＡｓの
薄膜で構成され，上記伝導キャリア貯蔵部の貯蔵領域及
び低障壁領域は、ＧａＡｓの薄膜で構成されていること
を特徴とする半導体装置。 - 【請求項２１】 請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２又は１３記載の半導体装置に
おいて、 上記伝導キャリア貯蔵部のトンネル障壁は、ＧａＡｌＡ
ｓの薄膜で構成され，上記伝導キャリア貯蔵部の貯蔵領
域及び低障壁領域は、ＧａＡｓの薄膜で構成されている
ことを特徴とする半導体装置。 - 【請求項２２】 請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２又は１３記載の半導体装置に
おいて、 上記伝導キャリア貯蔵部のトンネル障壁は、Ｓｉ０2 の
薄膜で構成され，上記伝導キャリア貯蔵部の貯蔵領域及
び低障壁領域は、ＳｉＣの薄膜で構成されていることを
特徴とする半導体装置。 - 【請求項２３】 請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２又は１３記載の半導体装置に
おいて、 上記伝導キャリア貯蔵部のトンネル障壁は、ＧａＡｌＮ
の薄膜で構成され，上記伝導キャリア貯蔵部の貯蔵領域
及び低障壁領域は、ＧａＮの薄膜で構成されていること
を特徴とする半導体装置。 - 【請求項２４】 請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２又は１３記載の半導体装置に
おいて、 上記伝導キャリア貯蔵部のトンネル障壁は、Ｓｉの薄膜
で構成され，上記伝導キャリア貯蔵部の貯蔵領域及び低
障壁領域は、ＳｉＧｅの薄膜で構成されていることを特
徴とする半導体装置。 - 【請求項２５】 請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２又は１３記載の半導体装置に
おいて、 上記伝導キャリア貯蔵部のトンネル障壁は、単結晶半導
体の薄膜で構成され，上記伝導キャリア貯蔵部の貯蔵領
域及び低障壁領域は、上記単結晶半導体の表面における
格子定数とほぼ等しい格子定数を有する物質の薄膜で構
成されていることを特徴とする半導体装置。 - 【請求項２６】 第１導電性部材と第２導電性部材との
間に複合層からなる伝導キャリア貯蔵層を形成するため
の半導体装置の製造方法であって、 上記伝導キャリア貯蔵層を形成する工程として、 伝導キャリアの移動に対して抵抗を与える高いエネルギ
ー準位を有する第１絶縁層を形成する工程と、 上記第１絶縁層の上に、伝導キャリアの貯蔵が可能な低
いエネルギー準位を有する第１貯蔵層を形成する工程
と、 上記第１貯蔵層の上に、伝導キャリアの移動に対して抵
抗を与える高いエネルギー準位を有する第２絶縁層を形
成する工程とを備え、 上記各絶縁層を形成する工程のうち少なくともいずれか
１つの工程では、第１導電性部材のエネルギー準位より
高くかつ伝導キャリアのトンネリングによる通過が可能
なエネルギー準位を有するトンネル絶縁層と、該トンネ
ル絶縁層より低いエネルギー準位を有する低障壁層とを
交互に、かつ最下部及び最上部がトンネル絶縁層となる
多重トンネル構造を有する層を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２７】 請求項２６記載の半導体装置の製造方
法において、 上記第１絶縁層を形成する工程では、上記多重トンネル
構造を有する絶縁層を形成し、 上記第２絶縁層を形成する工程では、上記多重トンネル
構造を有しない絶縁層を形成することを特徴とする半導
体装置の製造方法。 - 【請求項２８】 請求項２６記載の半導体装置の製造方
法において、 上記第１絶縁層を形成する工程では、上記多重トンネル
構造を有しない絶縁層を形成し、 上記第２絶縁層を形成する工程では、上記多重トンネル
構造を有する絶縁層を形成するとともに、 上記伝導キャリア貯蔵層を形成する工程は、さらに、 上記第２絶縁層の上に、伝導キャリアの貯蔵が可能な低
いエネルギー準位を有する第２貯蔵層を形成する工程
と、 上記第２貯蔵層の上に、第３絶縁層として、伝導キャリ
アの移動に対する抵抗を与える高いエネルギー準位を有
しかつ上記多重トンネル構造を有しない絶縁層を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項２９】 請求項２８記載の半導体装置の製造方
法において、 上記第１絶縁層の形成工程より後でかつ上記第２導電部
材の形成工程より前に伝導キャリアの供給源を形成する
工程を有することを特徴とする半導体装置の製造方法。 - 【請求項３０】 請求項２９記載の半導体装置の製造方
法において、 上記伝導キャリアの供給源を、上記第１貯蔵層及び第２
貯蔵層のうち少なくともいずれか一方に形成することを
特徴とする半導体装置の製造方法。 - 【請求項３１】 請求項２９記載の半導体装置の製造方
法において、 上記伝導キャリアの供給源を、上記各トンネル層のうち
少なくともいずれか一つに形成することを特徴とする半
導体装置の製造方法。 - 【請求項３２】 請求項２８記載の半導体装置の製造方
法において、 上記第３絶縁層の上に上記第１貯蔵層から第３絶縁層に
亘る複合層を形成する工程を複数回行って、 複数の伝導キャリア貯蔵層を形成することを特徴とする
半導体装置の製造方法。 - 【請求項３３】 請求項２６，２７，２８，２９，３
０，３１又は３２記載の半導体装置の製造方法におい
て、 上記多重トンネル構造を有する絶縁層を形成する工程で
は、２つのトンネル絶縁層と１つの低障壁層とを形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項３４】 請求項２６，２７，２８，２９，３
０，３１，３２又は３３記載の半導体装置の製造方法に
おいて、 上記第１導電性部材は、半導体基板及び半導体基板の表
面領域に形成された１つのソース・ドレイン領域であ
り、 上記伝導キャリア貯蔵層は半導体基板及び上記１つのソ
ース・ドレイン領域の一部の上に亘って形成されている
ことを特徴とする半導体装置の製造方法。 - 【請求項３５】 請求項２３，２４，２５，２６，２
７，２８，２９又は３０記載の半導体装置の製造方法に
おいて、 上記第１導電性部材は、半導体基板及び半導体基板の表
面領域に所定の間隔をもって形成された２つのソース・
ドレイン領域であり、 上記伝導キャリア貯蔵層は、２つのソース・ドレイン領
域の端部及びその間の半導体基板の上に亘って形成され
ることを特徴とする半導体装置の製造方法。 - 【請求項３６】 請求項２３，２４，２５，２６，２
７，２８，２９又は３０記載の半導体装置の製造方法に
おいて、 上記第１導電性部材は、ＤＲＡＭメモリセルの容量電極
であり、 上記第２導電性部材は、ＤＲＡＭメモリセルのプレート
電極であり、 上記伝導キャリア貯蔵層は、上記容量電極とプレート電
極との間に形成されることを特徴とする半導体装置の製
造方法。 - 【請求項３７】 請求項２７記載の半導体装置の製造方
法において、 上記第１貯蔵層を形成する工程及び低障壁層を形成する
工程では、シリコン膜を形成し、 上記各トンネル絶縁層を形成する工程では、シリコン酸
化膜を形成するように行うことを特徴とする半導体装置
の製造方法。 - 【請求項３８】 請求項２８記載の半導体装置の製造方
法において、 上記第１導電性部材は、シリコン半導体で構成されてお
り、 上記第１絶縁層を形成する工程では、第１導電性部材の
半導体基板のシリコン半導体の表面付近を酸化，窒化の
うち少なくともいずれかの処理を行うことを特徴とする
半導体装置の製造方法。 - 【請求項３９】 請求項２６，２７，２８，２９，３
０，３１，３２，３３，３４，３５，３６，３７又は３
８記載の半導体装置の製造方法において、 上記貯蔵層を形成する工程及び低障壁層を形成する工程
では、シリコン膜を形成し、 上記各トンネル絶縁層を形成する工程では、シリコン酸
化膜を形成するように行うことを特徴とする半導体装置
の製造方法。 - 【請求項４０】 請求項３９記載の半導体装置の製造方
法において、 上記貯蔵層を形成する工程及び低障壁層を形成する工程
では、アモルファス状のシリコン膜を形成することを特
徴とする半導体装置の製造方法。 - 【請求項４１】 請求項２６，２７，２８，２９，３
０，３１，３２，３３，３４，３５，３６，３７又は３
８記載の半導体装置の製造方法において、 上記貯蔵層を形成する工程及び低障壁層を形成する工程
では、シリコン単結晶膜を形成し、 上記トンネル絶縁層を形成する工程では、上記シリコン
単結晶と接触面での格子定数がほぼ等しい誘電体物質の
膜を形成し、 上記各膜はエピタキシャル成長を利用して形成すること
を特徴とする半導体装置の製造方法。 - 【請求項４２】 請求項２７又は２８記載の半導体装置
の製造方法において、 上記多重トンネル構造を有しない絶縁層を形成する工程
では、シリコン酸化膜，シリコン窒化酸化膜，シリコン
窒化膜及びその複合膜のうちいずれか１つを形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４３】 請求項３５記載の半導体装置の製造方
法において、 上記伝導キャリア貯蔵層を構成する複合層を形成した
後、形成された複合層のうち所望する部分を残してそれ
以外の部分を除去する工程と、 上記工程によりパターン化された複合層の一方の側部に
絶縁体膜からなる側壁を形成する工程と、 上記側壁の側方の半導体基板上にゲート絶縁層を形成す
る工程と、 上記パターン化された複合層，側壁及びゲート絶縁層の
上に上記ゲート電極となる導電膜を堆積する工程と、 少なくとも上記パターン化された複合層の一部，側壁及
び少なくとも上記ゲート絶縁層の一部とその上方に位置
する導電膜とを残すようにパターニングする工程と、 上記パターニングされたゲート電極及びその下方の複合
層をマスクとして、半導体基板に不純物イオンの注入を
行って上記各ソース・ドレイン領域を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項４４】 請求項３５記載の半導体装置の製造方
法において、 上記伝導キャリア貯蔵層を構成する複合層を形成した
後、形成された複合層のうち所望する部分を残してそれ
以外の部分を除去する工程と、 上記工程によりパターン化された複合層の両側部に絶縁
体膜からなる側壁を形成する工程と、 上記各側壁の側方の半導体基板上にゲート絶縁層を形成
する工程と、 上記パターン化された複合層，側壁及び各ゲート絶縁層
の上に上記ゲート電極となる導電膜を堆積する工程と、 少なくとも上記パターン化された複合層の一部，側壁及
び少なくとも上記ゲート絶縁層の一部とその上方に位置
する導電膜とを残すようにパターニングする工程と、 上記パターニングされたゲート電極及びその下方の複合
層をマスクとして、半導体基板に不純物イオンの注入を
行って上記各ソース・ドレイン領域を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160269A JP2991931B2 (ja) | 1994-07-12 | 1994-07-12 | 半導体装置およびそれらの製造方法 |
| KR1019950020396A KR0151659B1 (ko) | 1994-07-12 | 1995-07-11 | 반도체장치 및 그 제조방법 |
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| JP6160269A JP2991931B2 (ja) | 1994-07-12 | 1994-07-12 | 半導体装置およびそれらの製造方法 |
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