JPS6276779A - メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ 発明の分野 この発明はプログラム可能リードオンリメモリ（Ｐ　Ｒ
ＯＭ　）集積回路側ｒ−に関するものであって、特に電
気的に門人可能なＰＲＯＭ集積回路素子のための単一ト
ランジスタセル構造およびそのようなセルにストアされ
たデータを消去するための方法に関するものである。

関連技術の説明 現在の集積回路技術では、２つの基本的なＦＲＯＭ（Ｅ
ＰＲＯＭ）水子の形がある。すなわ１５プログラマが潤
去Ｌ１能を果たりために入射する紫外線（ＵＶ）を用い
るＥＦＲＯＭＳと、そしてメモリセルの消去を行なうた
めに電気的な電位を用いる［［Ｐ１マ０ＭＳである。

セルの各々の型では、浮動ゲート上に、すなわら薄い誘
電体層によって各セルのサブストレートとその他の層か
ら分離された半導体領域上に電荷注入することによって
、プログラム段階の間にストアされた電気的な電位によ
ってデータが表わされる。

ＵＶ　　ＥＰＲＯＭでは、電荷は、入射光子がス叶アさ
れた電子に十分なエネルギを伝え、ぞれらがゲートを離
れて移動覆ることができる状態に励起させるとぎ除去さ
れる。これはパッケージがダイス上にＵＶの透明ウィン
ド・りを、一般的には高価な品目である石英の蓋を右ザ
ることを必要とする。

ＥＥＰＲＯＭでは、２つの一般的な機構が消去）幾能を
行なうために存在Ｊる。素子の一方の型は浮動ゲートの
下方にトンネルしている可逆電子を利用する。プログラ
ムモードの間に用いられる電位と逆である比較的高電位
を、上に小なっている制御ゲート上に置くことによって
、ストアされた電荷はり“ブストレートから浮動ゲート
を分離させている狭いトンネル酸化物領域を介して浮動
ゲートを離れて駆動される。他方の型は３干のポリシリ
コン層構造で、第１の層は接地基準プレートを提供し、
第２は浮動ゲートであり、そして第３はプログラム／消
去制御ラインである。選択１−ランジスタである第２の
トランジスタは消去するだめのビットを選択するために
用いられ、そして電圧パルスは電ｒを引張っ【浮動ゲー
トから離すためにピッｉ−ライン上に置かれる。ＥＥＦ
ＲＯＭのための先行技術の！ＩＩｊ型的な回路は第１図
に示される９゜これらの素子の各々は固有の不利な点を
示す。

第１Δ図に示されるように、両方のＥＥＰＲＯＭ　Ｋ（
了では、それを介して電子がｌ〜ンネルする、典型的に
は二酸化シリコンである誘電体層は比較的薄い。トンネ
リング構造における典型的な薄い酸化物は、わずか１１
０オングストロームであるかもしれない。薄い酸化物は
消去の間、低い駆動電位、一般的には約２５ポル１−で
電子の移動を容易にする。しかしながら、はとｌυどの
素子はわずか５ポルｉ−またはそれより少ない通常の動
作電気バイアス電位を何する。消去ザイクルの間、与え
られる比較的高い電圧は結果としてこれらの薄い酸化物
層の破壊を生じる。トンネル酸化物の恕化はセルのデー
タ保持能力に影′ｌｊ″ｆＪる漏洩を誘引する１、約１
０，０００回の消去の後、ＥＥＦＲＯＭはトンネル酸化
物の究極的な破壊のために事実上、摩滅する。

その上、さらに別の不利な点は、ＥＥＰＲＯＭ索子がセ
ルを形成するために「選択」水子を、ずなわちデータの
１ビツトをスｉ−アＪるために２つの索子を必要とする
ことＣある。これは小さいが強力なデータプロセス機械
に望ましい、高いバッキング密度を達成することを難し
くする。。

Ｕ　Ｖ　　Ｅ　Ｐ　ＲＯＭ素子では、消去時間はＵＶス
ペクトル密度および強度およびＥＦＲＯＭセルアレイ２
と関連して用いられるセンス増幅器によって設定される
しきい値電圧のような消去率要因に依存している。第２
図はＥＲＡＳＥ七−ドの間のキ１ｒリア動作を示づ。一
般に、消去処理は遅く、一般にナノＣカント領域で動作
するシステムにおいて数分を必要とする。

［発明の要約］ この発明の目的は集積回路チップ上の高いバッキング密
度に従うＥＥＰｆｌＯＭセルを提供することである。

この発明のさらに別の目的は、セル構造の浮動ゲート領
域上にホットホールを注入することによって消去され１
７るＥＥＰＲＯＭセルを提供づ゛ることである。

この発明のさらに別の目的は、ＥＥＦＲＯＭセルを消去
する方法を提供することである。

この発明のさらに別の目的は、ＥＥＰＲＯＭｔルを消去
するための迅速で非破壊的な方法を提供することである
。

その広い局面において、この発明は比較的非破壊的であ
るスフツブバック〔−ドでバイアスされることができる
単一の７１１ＦＩＩゲートトランジスタである。そのよ
うなバイアスの結果、データビットを表わし浮動ゲート
上にス１−アされるいかなる電荷も消去される。さらに
別の広い局面においては、この発明は浮動ゲート上にホ
ットホール注入をすることによって単一の浮動ゲート￥
導体メ七り索子を消去する方法を提示する。

この発明の利点はセルが単一のトランジスタしか含まな
いことで、ずなわち選択トランジスタをなりシ、こうし
て各記憶セルに必要とされるダイス上の面積の約５０％
の節約が達成される。

この発明のさらに別の利点は、消去モードサイクルの間
、素子の薄い酸化物層上への破壊効果が減少することで
ある。

この発明のさらに別の利点は、チップ上のより密度の高
いバッキングを可能にする「ショートチャネル」素子を
それが含むことである。

この発明のさらに別の利点は、ＵＶ　　ＥＰＲＯＭ１？
ルアレイに必要とされる、高価で、遅いＵ■消去処理の
必要性が実質的になくされることである。

この発明のその他の目的、特徴および利点は以下の詳細
な説明および添付の図面を考慮するとより明らかとなり
、そこではすべての図面を通して同様の参照符号が同じ
特徴を表わす。

この説明に関連した図面は、特に記されている場合を除
いて一定の割合で描かれでいないことが理解されるべき
である。ざらに、図面はこの発明に従って製作される集
積回路の構成要素のみを例示することが意図されている
。

［発明の詳細な説明］ 発明を実行するｌこめに現在考えられている最良のモー
ドを例示する、この発明の特定の実施例に対して詳細に
ここで参照がなされる。代わりの実施例もまた応用ｉｊ
Ｊ能なものとして簡単に説明される。

概して、第３図は酸化物層にいかなる重大な損傷も引起
こさずに、「スナップバック」または（“スナップ回復
」モードでの動作を可能にする態様で製作されたＰＲＯ
Ｍセルトランジスタの断面図を示ず。

多くの出版物が集積回路構成要素の製作段階において用
いられる共通の技術の詳細を説明していることが認めら
れるべきである。たとえば、Ｆ半ｈｎｉｑｕｅｓ　）レ
ストン出版社、フ１アチ１フイルドコーポレーシ」ン（
Ｆａｉｒｃｈｉｌｄ　　Ｃｏｒｐｏｒａｔｉｏｎ）によ
る著作権１９７９年、を参照されたい。それらの技術は
一般的にこの発明の構造の製作で採用されることができ
る。さらに、そのような方法の個々の段階は市場で入手
可能な集積回路製作機械を用いて行なわれ１ｇる。この
発明の理解に１、°Ｉ定に必要とされるものとして、例
示の技術ｆ−夕が現在の技術をもとにして先に述べられ
る。この技術における将来の開発は当業台にとつ−Ｃ明
らかと／ｊろうように、適当な調整を要求Ｊ−るか６し
れない。

第１の導電性型たとえばｐ型を有するウェハサブストレ
ート１２は一般的に結晶シリコンまたはエビタキシ１ｒ
ルに形成されたシリコン層から形成される。この発明に
従つ′Ｃ構成された素子のサブストレート１２はボウ索
イオンで、約７．５Ｘ１０１４／Ｃｍ３の濃度にまでド
ープされる。

サブストレート１２の領域１６は、サブストレー　ト−
１２の表面１４に隣接して第２の導電性型、たどλばｎ
４型を有するようにドープされ、ＭＯＳＦＥＴ　　Ｅｌ
三ＰＲＯＭセル１０のソース領Ｌ１１Ｇを形成する。

ソース領域１６と同じ第２の導電性型を有する、表面１
４に隣接したドープされた領域１ｉよセル１０のドレイ
ン領域１８を形成する。

ソース１６とドレイン倍の間にあるサブストレート１２
の領域はショー１〜チヤネル２０である。

この発明に従って構成された例示の素子では、ソース領
域１６の寸法（長さＸ幅×深さ）はほぼ１．５Ｘ１．５
Ｘ０．２ミクロンである。ソース領域１６のドーピング
は約１Ｑ　２２　／　ｃｍ３であった。ドレイン寸法は
約１．５Ｘ１．５Ｘ０．２ミク［］ンであった。ドレイ
ン領域倍のドーピングは約１０２２／Ｃｌｌ３であった
。チャネル領域は約１．３Ｘ１．７て゛あった。製作技
術にＪ３けるざらなる改良が起これば極小のチ１Ｆネル
の長さが期待されるだろう。

集積回路の種々の領域を分離さＶるために用いられる誘
電体領域２２．２２−はサブストレート表面１４の上に
ある。１型的には、これらの領域は二酸化シリコン、ま
た一般に単に「酸化物」と貯ばれるような絶縁体または
誘電体材料から形成される。これらの領ＶＡ２２．１−
ｉよび２２′はセルへの電気的なコンタクトが確立され
得るように、それらの中に形成されるアパーチャ２３を
有するように形成される。

浮動ゲート２４はチャネル２０、ソース１６及びドレイ
ン１４の一部の上に重なり、データのビットを表わす電
荷をストアするために用いられる。

ポリシリコンまたはさらに別の半導体または導電体材わ
１は一般に浮動ゲートを形成するために用いられる。浮
動ゲート２４は、酸化物領域２２の層２６１、：よって
サブストレート・表面１４から分離される。例示の素子
では、浮動ゲートの寸法はほぼ２．９Ｘ１．３Ｘ０．２
５であっｌζ。

類似の寸法を有する１１１ＩＩ御ゲート２８は浮動ゲー
ト２４の上に徂なる。制御ゲート２８ちまたポリシリコ
ンから製作されることができる。制御ゲート２８は酸化
物領域２２のさらに別の府３０によってン甲勅ゲ〜ト２
４から分離される。

一般に金属層である相ひ接続導電領域３２．３４（１３
よび３６はセル１０の動作の要求に従って、それぞれソ
ース１６、制御ゲート２８およびドレイン１８を電気的
に結合する。

関係するプログラミング機構、ずなわらデータビットを
表わづ電傭を書込みそして浮動ゲート２４からン肖ムす
ることはヂ〜２ネルホットキャリア１支術である。

第４Δ図を参照すると、書込し〜ド、すなわちデータビ
ットのセルへの占込みは１゛２動ゲー１へへのチャネル
ホット？ｒｉ子注入を通して達成される。これに関して
は、セルにデータを書込むこの発明の試みは先行技術の
素子で用いられたものと同様である。簡単には、第４Ｂ
で示されるように電位差がドレインとゲートの間で作ら
れ、バイアス電圧ＶＪおよびＶｄにより素子１０をオン
にする。チャネル領域２０のホット電子はサブストレー
ト１２と薄い酸化物層２６の間のサブストレート表面１
４に存在するエネルギ障壁をのりこえることができる。

一旦酸化物層２６にはいると、これらの電子（ま酸化物
層２６にかかる電位差電界によって駆動されて浮動ゲー
ト２４に引張られる。ポリシリコンのような誘電体材料
から製作される浮動ゲ−ｈ　２４はこれらの電子をトラ
ップし、これがしぎい値雷Ｊ、ＥＶｔｈ（素子をオンに
Ｊるのに必要なゲート−ソース電圧）の増加を引起こす
。それによってｔ”ｉ’　！ＰＪＪゲート２４　ｔよ電
荷、寸なわらデータビットを非常に艮い１υ］間ストア
する。

先行技術のＵＶまた１よ選択トランジスタによって強制
された消去技術は浮動ゲート２４から電子を引出す。先
行技術の前１ｆｆｌの不利な点を克服するために、この
発明は浮動ゲート２４上へのホットホール注入ににって
、消去された状態を達成する。

これはそこにストアされｋ　ｔ’ｊ’Ｊの電荷を中和す
る。

それゆえこの動作は、ｖｔｈをデータ保持状態の前に存
在した値にシフトし直すであろう。

第５Ａ図および第５Ｂ図で示されるように、消去モード
が技術分野では「スナップ」または「スナップバンク」
モードどして周知である本質的に非破壊的モードで動作
するように設計されｌｃ、素子１０によって達成される
。このモードは先行技術の素子に勝る前述の動作の有利
さを提供する。

セルを消去するために、ドレインバイアス電圧Ｖｄはほ
ぼ１秒間定常状態レベルに設定され、素子１０をオフの
状態に維持覆る。例示の素子ではＶｄはほぼ７ボルトに
設定され７ｊ０高いドレイン−ソース電位Ｖｄｓはドレ
イン領域倍のまわりに広いフィールドを作るであろう。

それから比較的高い電流の流れがソース１６からドレイ
ン１８まで存在するであろう。

ほぼ１ミリ秒の持続期間のほぼ１３ボルトのパルスＶｇ
はこの期間の間、制御ゲート２８に！ｊえられる。比較
的短いソース−ドレインチャネル寸法は、（τｂいソー
ス−ドレイン電流の流れを促進する。

それゆえサブストレートは電位降下を経験し、工してソ
ース−サブストレート接合は順方面にバイアスされる。

こうして、ゲートパルスのトリガリングの後、素子１０
は正のフィードバックモードの中にある。ドレイン１七
流は第７図に示されるように、ハイレベルに維持される
。

この態様で素子１０をバイアスすること（、上セルを強
制的にスナップバック状態にさせた。ソース１６に対し
て流れる、チャネル領域２ｏのドレイン領域倍の近くで
雨撃イ牙ン化によって発止された比較的多数のホールは
、浮動ゲート２４に移る。浮動ゲート２４は比較的低い
電位であるので、ホール注入を受取るには好ましい状態
である。ゆえに、けルは迅速に消去される。

前述のプログラミング技術を用いるよ込Ｊ３よび消去モ
ードに対Ｊる線形の領域におけるトレイン電流対Ｖｏｓ
特性のプロットが第６図に示される。

例示の素子１０は出込と消去モードの間に約５ボルトか
ら７ボル１−の広いｖｔｈウィンドウを示す。

この値はチ１？ネルの良さ、接合の深さおよびゲート酸
化物の厚みのようなけルのジオメトリに依存する。ゆえ
に、この発明の耐久特性は集積回路製作技術の現在の技
術状態に従った適切な暴準化によって高められる。

上に述べられたバイアス電位は、現在の技術で周知の多
数の集積回路のいずれか１つによって発生され１ｑる。

この発明の好ましい実施例の前述の説明は例示と説明の
目的Ｃ提示されＣさた。これは余すところないものぐは
なく、まｌｃは例示された正確な形に発明を制限するよ
うにら意図されていない。明らかに、多くの修正および
変形が当業者には明白であろう。この発明はＰチャネル
領域の開発のようなものとともに、その他の技術で実現
されることが可能である。相対的な素子の大きさｄ３よ
びドーピングの濃度は製作技術の状態に依存している。

実施例はこの発明の原理Ｊ３よびその実用的な応用をＲ
善に説明し、それによって種々の実施例のために、およ
び考慮される特定の使用に適している神々の修正ととも
に、発明を当業者が理解することを可能にするために選
択されそして説明された。

この発明の範囲は添付の特許請求の範囲およびそれらの
同等物によって規定されることが意図される。

【図面の簡単な説明】

第１図は先行技術の［ＥＰＲＯＭセルの電気略回路図で
ある。 第１Δ図は第１図に示された先行技術のＥ［［）ＲＯＭ
セルの断面を示１　、。 第２図は消去処理の間の先行技術のＵＶ　　ＥＰＲＯＭ
の断面を示づ。 第３図はこの発明に従った単一のトランジスタＥ　Ｅ　
Ｐ　ＲＯＭ　セルの断面図ぐある。 第４Ａ図は動作の占込七−ドの間の例示のギヤリア動作
を示づ、第３図に示されるこの発明の断面図である。 第４Ｂ図は第４Δ図に示されるｎ込［−ドの間に使われ
るゲートおよびドレインバイアス電圧のグラフ表示を示
す。 第５Ａ図は動作の消去モードの間の例示のキャリア動作
を示す、第３図に示されるこの発明の断面図である。 第５Ｂ図は第５Δ図に示される消去モードの間に用いら
れるグーｈ　Ｊ３よびドレインバイアス’Ｒｆｆのグラ
フ表示を示Ｊ０ 第６図はプログラミングおよび消去［−ドの間のトレイ
ン電流対ゲート−ソース電圧のグラフ表示を示す。 第７図はスリップバックモードのドレインソース？Ｕ流
対バイアス電圧のグラフ表示を示す。 図において、１０はＭＯＳＦＥＴ　　ＥＥＰＲ○〜ルル
、１２はウニハリ゛ブストレート、１４は表面、１６は
ソース領域、１８はドレイン領域、２０はショートチャ
ネル、２２および２２−は誘電体領域、２３はアパーチ
１Ｆ、２４は浮動ゲート、２Ｇは酸化物層、２８は１−
制御ゲート、３０はさらに別の層、３２．３４　Ｊ３よ
び３６　ｉ；ｉ相豆１妄続４電領域である。 １・１許出願人　アドバンス：〜・マイクロ・ディバ（
＋Ｊか２名）４．記゛ 「−コ いく て　ト Ｈ―

Claims (20)

【特許請求の範囲】
1. （１）メモリセルのアレイをバイアスするための手段を
   有する集積回路のためのメモリセルであって： データビットを表わす電気的負荷をストアし、前記デー
   タが前記セルから消去されるようにスナップバック状態
   にバイアスされるように前記バイアス手段に結合される
   半導体素子を含む、セル。
2. （２）前記半導体素子が： 前記データビットをストアするための浮動ゲートを有し
   、そのため前記セルが前記スナップバック状態の間前記
   浮動ゲートへのホットホール注入によって消去されるト
   ランジスタを含む、特許請求の範囲第１項に記載のメモ
   リセル。
3. （３）データビットを表わす電荷をストアするための浮
   動ゲートを有し、スナップバックモードに本質的に非破
   壊的にバイアス可能であるので前記浮動ゲートへのホッ
   トホール注入が前記電荷を中和し、それによつて前記デ
   ータビットが消去される、金属酸化物半導体電界効果ト
   ランジスタを含む、半導体集積回路メモリ構成要素。
4. （４）半導体集積回路のための単一の構成要素メモリセ
   ルであつて、前記セルに複数個の予め定められた電気的
   信号を与えるための回路を有し：第１の導電性型を有す
   るサブストレートと；第２の導電性型を有し、前記回路
   に結合される前記サブストレート内の第１の領域と； 前記第２の導電性型を有し、前記回路に結合される前記
   サブストレート内の第２の領域と；前記第１の領域と前
   記第２の領域の間の前記サブストレート内の第３の領域
   と； 前記第３の領域の上に重なり、データビットを表わすた
   めに前記第２の導電性型の電気的キャリアをストアする
   ための絶縁された半導体要素と；前記半導体要素の上に
   重なり、前記回路に結合される絶縁された導電要素とを
   含み、 前記回路からの前記予め定められた電気信号は、前記第
   １の導電性型の電気キャリアが前記第３の領域から前記
   半導体要素まで移ることを引起こし、それによつて前記
   半導体要素上の前記第２の導電性型の前記電気キヤリア
   が中和される、セル。
5. （５）前記第１の領域がＭＯＳＦＥＴドレインを含む、
   特許請求の範囲第４項に記載のセル。
6. （６）前記第２の領域がＭＯＳＦＥＴソースを含む、特
   許請求の範囲第５項に記載のセル。
7. （７）前記第３の領域がＭＯＳＦＥＴチヤネルを含む、
   特許請求の範囲第６項に記載のセル。
8. （８）前記半導体要素がＭＯＳＦＥＴ浮動ゲートを含む
   、特許請求の範囲第７項に記載のセル。
9. （９）前記導電要素がＭＯＳＦＥＴ制御ゲートを含む、
   特許請求の範囲第８項に記載のセル。
10. （１０）複数個の基準電位を発生するための手段を有す
    る電気的に消去可能でプログラム可能なリードオンリメ
    モリ集積回路素子において、：第１の導電性型を有する
    サブストレートと；第２の導電性型を有する前記サブス
    トレート内のドレイン領域と； 前記第２の導電性型を有する前記サブストレート内のソ
    ース領域と； 前記ソース領域と前記ドレイン領域の間のチャネル領域
    と； 前記サブストレート上に重なる誘電体層と；データのビ
    ットを示す電荷をストアするための、前記チャネル領域
    上に重なる前記誘電体層内の第１のゲート領域と；さら
    に 前記第１のゲート層の上に重なり、そしてそれから分離
    されている前記誘電体層の第２のゲート領域とを特徴と
    し、前記ドレイン領域、ソース領域および第２のゲート
    領域が、前記発生手段に結合され前記セルが前記データ
    ビットを消去するためにスナップバック状態にバイアス
    されるように改良されたメモリセル。
11. （１１）前記第１のゲート領域が、前記スナップバック
    状態の間、前記チヤネル領域からホットホールを受取り
    、第１のゲート手段をバイアスして前記電荷を中和し、
    そして前記データビットを消去する、特許請求の範囲第
    １０項に記載のメモリセル。
12. （１２）前記ドレイン領域は前記発生手段から第１の電
    気的電位バイアスを受取るために結合される、特許請求
    の範囲第１１項に記載のセル。
13. （１３）前記ソース領域が前記素子のために電気的な接
    地電位に結合される、特許請求の範囲第１２項に記載の
    セル。
14. （１４）前記第２のゲート手段が前記発生手段から第２
    の電気的電位バイアスを受取るために結合され、それに
    よつて前記バイアスは強制的に前記セルをスナップバッ
    ク状態にさせる、特許請求の範囲第１３項に記載のセル
    。
15. （１５）前記記憶手段へのホットホール注入を含む、デ
    ータビット記憶手段を有する電気的に消去可能でプログ
    ラム可能なメモリセルを消去するための方法。
16. （１６）ホットホール注入の前記段階が： 前記セルをスナップバックモードにバイアスする段階を
    さらに含む、特許請求の範囲第１５項に記載の方法。
17. （１７）単一の、浮動ゲートの電界効果トランジスタを
    有する、消去可能でプログラム可能なリードオンリメモ
    リセルを消去するための方法であつて： 前記トランジスタのソースに、その導電性型に相伴うバ
    イアス電位まで、電気的バイアスを与える段階と； 前記トランジスタのドレインに、第１の電圧電位まで、
    電気的バイアスを与える段階と； 前記第１の電圧電位より大きさが大きい第２の電圧電位
    を有するパルスで、前記ドレインバイアスの間、前記ト
    ランジスタの制御ゲートをパルス動作させる段階を含み
    、そのため前記トランジスタはスナップバックモードに
    バイアスされ、それによって前記データビットは前記浮
    動ゲートから消去される、方法。
18. （１８）前記トランジスタがｎチャネル型で、前記ソー
    スをバイアスする前記段階が： 前記ソースをセルの接地電位に結合させる段階をさらに
    含む、特許請求の範囲第１７項に記載の方法。
19. （１９）前記ドレインをバイアスする前記段階が： 前記ソースをほぼ１秒間、第１の正の電位に結合させる
    段階をさらに含む、特許請求の範囲第１８項に記載の方
    法。
20. （２０）前記パルス動作させる段階が： 前記制御ゲートを、ほぼ１ミリ秒の間、前記第１の正の
    電位の大きさのほぼ２倍の第２の正の電位に結合させる
    段階をさらに含む、特許請求の範囲第１９項に記載の方
    法。