JPH11214683A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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JPH11214683A
JPH11214683A JP10012560A JP1256098A JPH11214683A JP H11214683 A JPH11214683 A JP H11214683A JP 10012560 A JP10012560 A JP 10012560A JP 1256098 A JP1256098 A JP 1256098A JP H11214683 A JPH11214683 A JP H11214683A
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gate electrode
layer
forming
nitrogen
semiconductor material
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Motoshige Igarashi
元繁 五十嵐
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Abstract

(57)【要約】 【課題】 MOS構造の半導体装置において、ゲート電極
をイオン注入のチャネリングに対して強い構造とする。 【解決手段】 半導体基板上でゲート絶縁膜の上に半導
体材料を堆積してゲート電極を形成する。このゲート電
極の表面または内部に非晶質層を形成する。その後、ゲ
ートサイドウォールを形成し、ゲート電極およびサイド
ウォールをマスクとして半導体基板に不純物をイオン注
入し、ソース／ドレインを形成する。非晶質層として
は、窒素を１×１０20〜１×１０22／ｃｍ3個含む層を
形成する。これを、熱処理に対する不純物析出抑制層と
し、イオン注入に対するチャネリング防止層とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法及び半導体装置に関するものであり、特にMOSトラ
ンジスタを含む半導体装置の製造方法及びそのゲート電
極構造に関するものである。
【０００２】
【従来の技術】MOSトランジスタの短チャネル化に伴
い、ゲート電極のアスペクト比が高くなる問題から電極
材料の薄膜化が求められている。しかし一般にゲート電
極には、チャネル領域の不純物濃度を一定に保つ目的か
らイオン照射に対してマスク性（阻止性）が求められる
ため、薄膜化には限界があった。
【０００３】図１４〜図１６は、従来の半導体装置の製
造方法を説明するための斜視図である。図１４は半導体
基板１の上に、ゲート絶縁膜２を形成し、さらにその上
にゲート電極３を形成した構造を示す。ここで示す電極
材質は、一般によく用いられているリンをドーピングし
たポリシリコン（Poly - Si ）電極である。ゲート電極
３のパターニング後は、LDD層を備えたMOSトランジスタ
の場合であれば、イオン注入等で不純物層が注入され、
LDD層５が形成される。
【０００４】図１５はゲート電極３の上にサイドウォー
ル形成用の膜６が堆積された直後の図である。この場
合、サイドウォール形成用の膜６は、TEOS膜７とSiN膜
８の２層構造になっている。プロセス中の熱処理により
ゲート電極３のPoly - Si のグレインサイズが巨大化
し、かつそのグレインバウンダリBには不純物析出層Cが
形成されている。特に不純物が高濃度にドーピングされ
たPoly- Si 電極では、この傾向が顕著である。
【０００５】図１６はサイドウォール９の形成後の図で
ある。ゲート電極３の上表面にあらわれていた不純物析
出層は、サイドウォール形成用膜６を異方性エッチング
で取り除くときに、シリコン単結晶部分よりエッチング
レートが速いため、グレインバウンダリBに沿って若干
の削れ部分Dが発生することが多い。これを局所的削れ
現象と称する。
【０００６】図１７は、ゲート電極３およびサイドウォ
ール９をマスクとして、半導体基板１に不純物をイオン
注入して、ソース／ドレイン（S/D）領域１０を形成し
たトランジスタを示す図である。ゲート電極３にあらわ
れた不純物析出層はイオン照射時のチャネリングを起こ
しやすい材質となるため、このような析出層が電極高さ
方向に沿って存在するゲート電極３のマスク性は局所的
に低下する。これを局所的チャネリング現象と称する。
また局所的削れ部分では、チャネリングはより起こりや
すい状況にある。
【０００７】上記のような局所的削れ現象及び局所的チ
ャネリング現象によるデバイス特性への影響は、短チャ
ネルトランジスタの特性ばらつきや、ゲート絶縁膜の信
頼性低下という問題としてあらわれていた。短チャネル
トランジスタの特性ばらつきのひとつは、オフリーク電
流の増加である。この現象は不純物析出層に沿った不純
物のチャネリングにより、部分的にチャネル濃度が変化
し、その部分についてソースドレイン間リーク電流が増
える現象である。
【０００８】短チャネルトランジスタでは、ゲート長が
グレインサイズに近づくため、グレインバウンダリがゲ
ート電極のチャネル方向に横切る確率が一層高くなる。
よってチャネル方向を横切るようにチャネリングを起こ
したトランジスタの存在確率が高くなっていた。
【０００９】次にプロセス中に加わる熱処理工程を電極
形状に着目しながら考えてみる。ゲートパターニング後
の熱処理時は、ゲート電極がさらされた表面部分（電極
上表面と電極側壁）から内部に向かって熱が伝搬するた
め、不純物析出層はゲート電極の上表面や電極側壁ほど
厚く形成されていた。よってゲート長サイズがPoly -Si
のグレインサイズと同等もしくは小さいような短チャ
ネルトランジスタにおいては、局所的チャネリングが非
常に起こりやすい状態になっていた。
【００１０】以上のような不良トランジスタを多数含む
大規模集積回路では、わずかなリーク電流がスタンバイ
電流の増加としてあらわれ、低消費電力化を目指す半導
体素子にとって疎外要因であった。またオフリークレベ
ルの増加は、時にしきい値電圧をも変化させるため、低
電圧化回路を実現する上で大きな問題になっていた。
【００１１】またゲート絶縁膜に直接不純物がチャネリ
ングすることは、本質的な絶縁膜の膜質劣化と界面準位
の発生を促進させることから、ゲート絶縁膜の信頼性や
トランジスタのホットキャリア信頼性を低下させる要因
にもなっていた。
【００１２】
【発明が解決しようとする課題】この発明は、このよう
な従来の課題を解決するためになされたもので、半導体
装置特にMOS構造の半導体装置において、ゲート電極を
イオン注入のチャネリングに対して強い構造とし、微細
化の疎外要因になっている高アスペクト化を緩和させる
半導体装置の製造方法およびこれによる半導体装置を提
供しようとするものである。また、この発明は、ゲート
電極における局所的なチャネリングを防止することによ
り、オフリーク電流のばらつき低減、しきい値制御の高
精度化、ゲート絶縁膜の信頼性向上を図った半導体装置
を提供しようとするものである。
【００１３】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上にゲート絶縁膜を形成する工
程と、このゲート絶縁膜の上に半導体材料を堆積してゲ
ート電極を形成する工程と、このゲート電極の表面また
は内部に、並びに／又は、ゲート電極の側面に、非晶質
層を形成する工程と、上記ゲート電極にサイドウォール
を形成する工程と、上記ゲート電極および上記サイドウ
ォールをマスクとして上記半導体基板に不純物をイオン
注入する工程とを含むことを特徴とするものである。
【００１４】また、この発明の半導体装置の製造方法
は、上記非晶質層として、グレインサイズが０．０５μ
ｍ以下の半導体材料層を形成することを特徴とするもの
である。
【００１５】また、この発明の半導体装置の製造方法
は、上記非晶質層として、上記ゲート電極の表面または
内部に、窒素を１×１０20〜１×１０22／ｃｍ3個含む
半導体材料層を形成することを特徴とするものである。
【００１６】また、この発明の半導体装置の製造方法
は、上記非晶質層として、上記ゲート電極の側面に、窒
素を１×１０20〜１×１０21／ｃｍ3個含む半導体材料
層を形成することを特徴とするものである。
【００１７】また、この発明の半導体装置の製造方法
は、上記窒素をイオン注入により形成することを特徴と
するものである。
【００１８】また、この発明の半導体装置の製造方法
は、上記窒素をゲート電極の堆積と同時に混入させるこ
とを特徴とするものである。
【００１９】また、この発明の半導体装置の製造方法
は、上記非晶質層として、上記ゲート電極の表面及び／
又は側面を酸化処理して形成することを特徴とするもの
である。
【００２０】また、この発明の半導体装置の製造方法
は、上記窒素を、窒素雰囲気中で上記ゲート電極をアニ
ールすることにより混入することを特徴とするものであ
る。
【００２１】また、この発明の半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜の上に半導体材料を複数回に分割して堆
積してゲート電極を形成する工程と、上記ゲート電極に
サイドウォールを形成する工程と、上記ゲート電極およ
び上記サイドウォールをマスクとして上記半導体基板に
不純物をイオン注入する工程とを含むことを特徴とする
ものである。
【００２２】また、この発明の半導体装置の製造方法
は、半導体材料を堆積した上に絶縁膜を形成し、さらに
その上に半導体材料を堆積してゲート電極を形成するこ
とを特徴とするものである。
【００２３】また、この発明の半導体装置の製造方法
は、半導体基板上の異なる導電型の領域にそれぞれゲー
ト絶縁膜を形成する工程と、このゲート絶縁膜の上にそ
れぞれ半導体材料を堆積してゲート電極を形成する工程
と、このゲート電極の表面または内部に、及び／もしく
は、ゲート電極の側面に、上記半導体基板の導電型に対
応して異なる濃度の窒素を含む半導体材料層を形成する
工程と、上記ゲート電極にサイドウォールを形成する工
程と、上記ゲート電極および上記サイドウォールをマス
クとして上記半導体基板に不純物をイオン注入する工程
とを含むことを特徴とするものである。
【００２４】また、この発明の半導体装置の製造方法
は、上記ゲート電極を形成する工程として、半導体材料
を堆積した上に、上記半導体材料の金属化合物層または
金属層を堆積することを特徴とするものである。
【００２５】また、この発明の半導体装置は、上記それ
ぞれの項に記載した製造方法により製造したことを特徴
とするものである。
【００２６】また、この発明の半導体装置は、半導体基
板と、この半導体基板の上に形成したゲート絶縁膜と、
このゲート絶縁膜の上に半導体材料を堆積して形成さ
れ、その表面または内部に、及び／もしくは、側面に、
グレインサイズが０．０５μｍ以下の非晶質層が形成さ
れたゲート電極と、上記非晶質層の形成の後に上記半導
体基板にイオン注入により形成された導電領域とを備え
たことを特徴とするものである。
【００２７】また、この発明の半導体装置は、上記非晶
質層として、窒素が混入された半導体材料層を有するこ
とを特徴とするものである。
【００２８】また、この発明の半導体装置は、上記非晶
質層として、上記ゲート電極の表面または内部に窒素を
１×１０20〜１×１０22／ｃｍ3個含む半導体材料層を
有し、且つ／又は、上記ゲート電極の側面に窒素を１×
１０20〜１×１０21／ｃｍ3個含む半導体材料層を有す
ることを特徴とするものである。
【００２９】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお、図中同一の符号
は、それぞれ同一または相当の部分を示す。 実施の形態１．図１〜図４は、この発明の実施の形態１
による半導体装置の製造方法を説明するための斜視図で
ある。図１に示すように、この半導体装置、具体例とし
ては、MOSトランジスタでは、シリコン半導体基板１の
上に、ゲート酸化膜２が形成され、その上にゲート電極
３が形成されている。ゲート電極３は、ポリシリコン
（以下において、適宜Poly - Siと記す）あるいはαシ
リコン（以下において、適宜α-Siと記す）などの半導
体材料を堆積して形成されており、その上層部には所定
濃度の窒素を含んだ非晶質層４（以下において、適宜ア
モルファス層と称する）が形成されている。この窒素を
含んだ層あるいは非晶質層４は、その機能からみれば不
純物析出抑制層あるいはチャネリング防止層と称するこ
とができる。また、このゲート電極３には、図示されて
いるように、通常はグレインがいくらか成長しており、
図示されているようなグレインバウンダリBがある。こ
のようなゲート電極３がパターニングされた後、LDD層
を備えるMOSトランジスタの場合には、ゲート電極３を
マスクとして半導体基板１にイオン注入が施されて、LD
D層５が形成される。
【００３０】次いで、図６に示すように、このゲート電
極３の上に、サイドウォール形成用の絶縁膜６が堆積さ
れる。サイドウォール形成用の絶縁膜６は、この場合TE
OSによる絶縁膜７とSiN膜８の２層構造になっている。
これらの膜を堆積するときには、成膜条件に応じた熱が
半導体基板１（以下において、適宜、ウェーハと称す
る）に加わる。成膜温度の一例は、LPCVD-TEOSが650〜7
00℃、LPCVD-SiN膜が750℃前後である。
【００３１】一方、ゲート電極材料となるPoly - Siの
成膜温度は600℃前後、α- Si においても500〜550℃と
低温である。よって、サイドウォール材料の成膜やその
他のプロセス中のアニール処理など、ゲート電極材料
（α-Si , Poly - Si など）の成膜温度より高温で加わ
る熱処理すべては、ゲート電極材料のグレイン、特にPo
ly - Si グレインへ影響を与える。従来の製造方法で
は、この影響が大きく、特に不純物がドーピングされた
α-Si ,Poly - Si 電極では、熱処理によりPoly - Si
のグレインサイズが巨大化し、かつそのグレインバウン
ダリには不純物析出層が形成される。この析出層が従来
の技術で説明したチャネリング現象を引き起こす原因と
なり、不良トランジスタを発生させていた。
【００３２】これに対して、本実施の形態に示すゲート
電極３の上層部の非晶質層４に含まれる窒素は、後工程
で加わるプロセス中の熱処理で電極材料、特にPoly - S
i のグレインが巨大化することを抑制する効果があり、
また、グレインバウンダリに形成される不純物析出層の
増大を抑制する効果がある。
【００３３】図３は、サイドウォール形成用の絶縁膜６
をエッチバックして、サイドウォール９をパターニング
した状態を示している。図３においては、従来例の図１
５に示したようなゲート電極３の局所的削れが出ていな
い。また、図４は、ゲート電極３及びサイドウォール９
をマスクとして、半導体基板１に対して不純物のイオン
注入を行い、導電領域１０、具体的にはソース／ドレイ
ン領域１０を形成した状態を示している。図４において
は、従来例の図１７で示したようなイオン注入における
局所的チャネリングが生じていない。以上のように、こ
の実施の形態によれば、図２〜図４の工程を経ても、局
所的削れ現象や局所的チャネリング現象をほとんど起さ
ずに、トランジスタを形成することが可能となる。
【００３４】以上説明したこの実施の形態を一般化して
述べると、イオン注入工程における局所的チャネリング
を防止するという意味においては、ゲート電極３の上表
面に非晶質層４（あるいはアモルファス層）が形成され
ているということである。これはまた、図５に示すよう
に、ゲート電極３の内部に非晶質層４（アモルファス
層）を有している構造であってもよい。この非晶質層４
は、機能的にみれば、熱処理に対してはゲート電極材料
のグレインサイズの巨大化と不純物析出層の形成を抑制
する不純物析出抑制層であり、ゲート電極をマスクとす
るイオン注入に対しては、局所的チャネリングを防止す
るチャネリング防止層あるいはチャネリングストッパー
層ということができる。
【００３５】この非晶質層４としては、ゲート電極を形
成する半導体材料層に、グレインサイズが０．０５μｍ
以下の層を形成することが有効であることが分かった。
【００３６】また、このような非晶質層（アモルファス
層）の形成方法としては、上記の窒素の混入が一つの方
法である。この窒素の混入方法としては、窒素のイオン
注入（以下において、適宜、イオンインプラとも称す
る）を用いる製造方法がある。また、他の窒素の混入方
法としては、CVD法により窒素をin-situ堆積（インシチ
ュー堆積）する製造方法もある。すなわち、ゲート電極
３を堆積しながら窒素を含む層を同時に堆積する方法で
ある。
【００３７】この窒素を含む層における窒素の濃度は、
この実施の形態においては、実験の結果として、１×１
０20〜１×１０22／ｃｍ3個含む層を形成することが望
ましいことが分かった。必要な窒素濃度そのものについ
ては、Poly - Si 電極の成膜条件（成膜温度、グレイン
サイズ、不純物濃度）や、イオン注入前に加わるプロセ
ス中の熱処理（温度、時間）などに依存する。過剰の窒
素の混入は、ゲート電極の不活性化（高抵抗化や空乏
化）を招くため望ましくない。したがってその混入量に
上限を設けるとともに、必要な厚さに限定して形成する
のがよい。
【００３８】その他の非晶質層（アモルファス層）の形
成方法としては、シリコンとの結合により窒素と同様な
振る舞いをする原子を混入する方法がある。また、さら
に他の非晶質層（アモルファス層）の形成方法として
は、インプラ前に酸化処理をおこないゲート電極３の表
面を酸化膜にしてアモルファス化させておくことも一手
法である。
【００３９】さて先に、ゲート電極３に形成する非晶質
層４は、ゲート電極３の表面でも内部でもよいことを述
べたが、図５に示したのと同様に、窒素を含む層をゲー
ト電極３の内部に半導体基板１の表面に平行に形成して
もよい。すなわち、窒素を含む層と含まない層を有する
積層ゲート電極構造とすることも可能である。
【００４０】積層ゲート電極構造のメリットは、一般に
ドーパントの不活性化をもたらす窒素混入層の場所を任
意に設定できる点にある。例えばゲート絶縁膜近傍は、
ゲート電極の空乏化を抑えるために不純物は十分活性化
していることが望まれる。よってゲート電極の下部、つ
まりゲート絶縁膜近傍にはなるべく窒素を含まないα-S
i , Poly - Si 電極を形成することが望まれる。そのひ
とつの構造として、ゲート電極の上表面にのみに窒素を
含む層を設けた構造が考えられる。
【００４１】またシリサイドプロセスにおいては、時に
高濃度の窒化シリコン層はシート抵抗の上昇をもたら
す。よって少なくともゲート電極最表面には高濃度の窒
化層を形成させないという構造も考えられる。この場合
には、ゲート電極３の中間層に窒素を含む層を設けるこ
とが可能である。
【００４２】なお、非晶質層形成の一態様として、少な
くともイオンインプラ前に電極表面が絶縁膜で覆われる
ように、ゲート電極のパターニング時からある種の絶縁
膜を堆積しておく方法も考えられる。但しその場合で
も、プロセス中で加わる熱処理によっては、Poly - Si
電極中に不純物析出層が形成されるため、チャネリング
防止のためには十分な膜厚のストッパー絶縁膜が必要と
なる。この点ではゲート電極の低アスペクト化の実現に
は反することになる。
【００４３】以上説明したように、この実施の形態によ
れば、ゲート電極に非晶質層を形成することにより、グ
レインサイズの巨大化と不純物析出層の形成を抑制し、
イオン注入における局所的チャネリングを防止すること
ができる。これにより、ゲート電極の薄膜化が可能とな
ること、短チャネルトランジスタの特性ばらつきを低減
できること、ゲート絶縁膜の信頼性が向上することなど
の効果がある。また、ゲート電極における局所的なチャ
ネリングを防止することにより、オフリーク電流のばら
つき低減、しきい値制御の高精度化、ゲート絶縁膜の信
頼性向上を図ることができる。
【００４４】実施の形態２．図６は、この発明の実施の
形態２による半導体装置におけるゲート電極の製造方法
および構造を説明するための斜視図である。図７は、比
較説明のために示す従来の短チャネルトランジスタの斜
視図である。図７に示す短チャネルトランジスタのゲー
ト電極構造では、ゲート電極３の幅（ゲート長あるいは
チャンネル長）がその高さと同程度となり、このように
ゲート長が短くなるほど、電極３の上表面および側壁に
あらわれる不純物析出層Cの影響が顕著となる。
【００４５】図６は、このような短チャンネルトランジ
スタにおいて、特にインプラ時のチャネリングを低減す
るためのゲート電極の構造を示す。このゲート電極３で
は、ポリシリコン（Poly - Si）などの半導体材料によ
るゲート電極３の側面に窒素を所定濃度に含む半導体材
料層を非晶質層１０として形成している。図６及び図７
における、その他の構成部分は図１〜図４と同様である
から、重複した説明を省略する。この窒素を含む層の存
在により、実施の形態１で説明したのと同様に、プロセ
ス中の熱処理による側壁からのPoly - Si のグレイン成
長が抑制される。
【００４６】この実施の形態を一般化して述べれば、ゲ
ート電極３をマスクとするイオン注入において、ゲート
電極の側壁部分に起因した局所的チャネリングを抑制す
るという点で、イオン注入前にゲート電極の側面に非晶
質層１０（アモルファス化した層）を形成する構造であ
る。この非晶質層４は、機能的にみれば、熱処理におけ
る不純物析出抑制層であり、イオン注入におけるチャネ
リング防止層あるいはチャネリングストッパー層であ
る。この実施の形態の場合には、Poly - Si で形成した
ゲート電極３の側面をアモルファス化して形成した構造
である。
【００４７】この非晶質層１０としては、ゲート電極を
形成する半導体材料層に、グレインサイズが０．０５μ
ｍ以下の層を形成することが有効であることが分かっ
た。
【００４８】非晶質層（アモルファス層）の形成方法と
しては、上記のように窒素の混入が一つの方法である。
また、他の非晶質層（アモルファス層）の形成方法とし
ては、イオンインプラ前に酸化処理をおこない電極側面
を酸化膜にしてアモルファス化させておくことも一手法
である。
【００４９】ゲート電極３の側壁に窒素混入層を形成す
る方法としては、ゲートパターニング後、イオン注入法
の斜め注入により形成する製造方法が適する。また、窒
化雰囲気（NH3,NO,N2O）でアニールすることによりゲー
ト電極側壁を窒化する製造方法をとってもよい。
【００５０】このゲート電極の側面における窒素含有層
の窒素濃度は、実験の結果として、１×１０20〜１×１
０21／ｃｍ3個含む層を形成することが望ましいことが
分かった。このように、ゲート電極の側面に混入する窒
素量は、ゲート電極の空乏化を生じないようにするため
に、ゲート電極の上面に混入する窒素量よりは抑制して
入れる方がよい。必要な窒素濃度そのものについては、
実施の形態１で説明したのと同様に、Poly - Si 電極の
成膜条件（成膜温度、グレインサイズ、不純物濃度）
や、イオン注入前に加わるプロセス中の熱処理（温度、
時間）などに依存する。過剰の窒素の混入は、ゲート電
極の不活性化（高抵抗化や空乏化）を招くため望ましく
ない。したがってその混入量に上限を設けるとともに、
必要な厚さに限定して形成するのがよい。
【００５１】ゲート電極側壁への窒化のメリットとして
は、側壁から進行するグレイン成長およびグレインバウ
ンダリに形成される不純物析出層の生成を抑制する効果
があげられる。短チャネルトランジスタではゲート長の
サイズがPoly - Si のグレインサイズと同等もしくはそ
れ以下となる場合がある。このような場合はゲート電極
の両側壁から生成されていく不純物析出層を抑制してい
くことがより重要となる。図６に示したようにゲート電
極３の側壁付近に窒素を存在させることにより、ゲート
電極３の空乏化は極力小さく抑えることができる。ま
た、実効チャネル長Leffも合わせて短くすることが可能
である。
【００５２】他にもゲート電極の側面の耐酸化性が向上
するため、酸化処理時のゲートバーズビークが低減す
る。さらに窒化の効果により、特にゲートエッジ近傍の
信頼性が向上する。すなわち、ゲート絶縁膜の信頼性が
向上する、トランジスタのホットキャリア寿命が向上す
るなどの効果がある。また、ゲートパターニング後に電
極を窒化しようとすると、基板も同時に窒化される。基
板表面を適度に窒化することは界面準位の発生を抑制
し、トランジスタのホットキャリア寿命がよくなること
もメリットとして確認されている。
【００５３】以上説明したように、この実施の形態によ
れば、ゲート電極の側面に非晶質層を形成することによ
り、後工程のプロセスで、ゲート電極が堆積された温度
以上の熱処理が加わっても、ゲート電極側面におけるグ
レインサイズの巨大化と不純物析出層の形成を抑制し、
サイドウォール形成前または後におこなわれるイオン注
入に対して局所的チャネリングを防止することができ
る。これにより、ゲート電極の薄膜化が可能となるこ
と、短チャネルトランジスタの特性ばらつきを低減でき
ること、ゲート絶縁膜の信頼性が向上することなどの効
果がある。
【００５４】実施の形態３．図８は、この発明の実施の
形態３による半導体装置におけるゲート電極の製造方法
および構造を説明するための斜視図である。図９は、比
較説明のために示す従来の短チャネルトランジスタの斜
視図である。図９は、SiN/TEOSを用いた従来の２重サイ
ドウォール形成後のゲート電極の斜視図を示す。図３に
示した製造工程において、サイドウォール形成の枠付け
ドライエッチングの条件を調節することにより、図９の
ようなゲート電極構造を得ることができる。この構造の
メリットはシリサイドゲート電極においてシート抵抗を
低減できる点が報告されている。
【００５５】しかしながらこの構造は、ゲート電極に不
純物析出層が形成された場合、チャネリングが発生しや
すいというデメリットがあった。つまりゲート電極の上
表面の窒化の効果や、電極の側壁部分の窒化の効果を利
用しても、場合によっては図９に示すＡの方向からのイ
ンプラに対してはチャネリング耐性が弱かった。理由
は、このようなサイドウォール形状を得ようとすると、
ゲート電極が少なからず削れてしまい、チャネリング抑
制層となるアモルファス層が膜減ってしまうことがあげ
られた。またこれに対応するため、ゲート電極の上表
面、側壁双方に対する窒素濃度を高濃度化することは、
ゲート電極の空乏化を引き起こすため不可能であった。
【００５６】図８は、このような課題に対する対策とな
るゲート電極構造であり、ゲート電極３の上面と側面に
それぞれ濃度の異なる窒素を混入した層を非晶質層４お
よび１０として有するものである。この構造の特徴は、
実施の形態１や２で説明した効果を得ながら、特に不純
物析出層を抑制したいゲート電極３の上表面は濃度の高
い窒素混入層を設け、電極の空乏化を引き起こしやすい
側壁からの窒化は適度に少なくする構造としたものであ
る。他にも、側面の窒素濃度を独立に制御できるメリッ
トは、半導体基板１（シリコン基板）に対する窒素濃度
を適度に設定できることを意味する。
【００５７】図１０は、この発明の実施の形態による他
のゲート電極構造を示す図である。この実施の形態によ
れば、図１０に示す構造のように、ゲート電極３の側壁
に接しているサイドウォール絶縁膜９が一部後退してい
るような構造においても、チャネリング抑制効果が同様
に得られる。
【００５８】この実施の形態を一般化して述べると、イ
オン注入工程における局所的チャネリングを防止すると
いう意味において、ゲート電極の上表面またはゲート電
極内部にチャネリングのストッパー層としての非晶質層
（アモルファス層）を有していると同時に、ゲート電極
の側壁部分に起因した局所的チャネリングを抑制すると
いう点で、ゲート電極の側面に非晶質層（アモルファス
化した層）を有する構造である。
【００５９】この非晶質層４，１０としては、ゲート電
極を形成する半導体材料層に、グレインサイズが０．０
５μｍ以下の層を形成することが有効であることが分か
った。
【００６０】また、この窒素を含む層における窒素の濃
度は、ゲート電極の上面に対しては、１×１０20〜１×
１０22／ｃｍ3個含む層、ゲート電極の側面に対して
は、上面より少なくして、１×１０20〜１×１０21／ｃ
ｍ3個含む層を形成することが望ましいことが分かっ
た。必要な窒素濃度そのものについては、実施の形態
１，２で説明したのと同様に、Poly - Si 電極の成膜条
件や、イオン注入前に加わるプロセス中の熱処理などに
依存する。過剰の窒素の混入は、ゲート電極の不活性化
を招くため望ましくない。したがってその混入量に上限
を設けるとともに、必要な厚さに限定して形成するのが
よい。
【００６１】以上説明したように、この実施の形態によ
れば、ゲート電極の上表面または内部とゲート電極の側
面にそれぞれ濃度の異なる窒素を含む層を有することに
より、ゲート電極のグレインサイズの巨大化と不純物析
出層の形成を抑制し、局所的チャネリングを防止する。
これにより、ゲート電極の薄膜化が可能となること、短
チャネルトランジスタの特性ばらつきを低減できるこ
と、ゲート絶縁膜の信頼性が向上することなどの効果が
ある。
【００６２】実施の形態４．図１１は、この発明の実施
の形態４による、ゲート電極の製造方法と構造を説明す
るための図である。一般に、ゲート電極において、不純
物析出層を介したチャネリングを防止するためには、グ
レインバウンダリが不連続的になるようにするゲート電
極構造が考えられる。図１１はこれを実現する構造であ
り、ゲート電極３の下層部分３１を堆積したのち、一旦
堆積を休止する。その後、必要に応じ堆積条件を変え
て、上層部分３２を堆積する。すなわち、Poly - Siの
成膜を途中で一旦止めるなどして２度に分けて堆積させ
ればよい。これは不純物析出層をゲート電極高さ方向に
ついて、不連続にするという意図がある。
【００６３】図１２は、この発明の実施の形態４によ
る、他のゲート電極の製造方法と構造を説明するための
図である。一般に、ゲート電極において、グレインバウ
ンダリを強制的に不連続的にするために、ゲート電極の
中間層に薄い絶縁膜を挟んだ構造にすることが考えられ
る。図１２は、これを実現する構造であり、ゲート電極
３の下層部分３１を堆積したのち、一旦堆積を休止して
酸化膜などの絶縁膜３３を形成させる。その後、必要に
応じ堆積条件を変えて、上層部分３２を堆積する。な
お、窒素を含むPoly - Si 層は、不純物析出層の生成を
抑制するだけでなく、グレインバウンダリを不連続にす
るという効果も含んでいる。
【００６４】以上のように、この実施の形態では、半導
体基板上にゲート絶縁膜を形成したのち、このゲート絶
縁膜の上に半導体材料を複数回に分割して堆積してゲー
ト電極を形成する。あるいはまた、半導体材料を堆積し
た上に絶縁膜を形成し、さらにその上に半導体材料を堆
積してゲート電極を形成する。その後の工程は、他の実
施の形態と同様であるから、重複説明は省略する。以上
説明したように、この実施の形態においては、ゲート電
極材料のグレインバウンダリを不連続的にすることによ
り、イオン注入における局所的チャネリングを防止する
ことができる。
【００６５】実施の形態５．次に、NMOSトランジスタと
PMOSトランジスタを含むDualゲート構造の半導体装置に
おいては、PMOSトランジスタのゲート電極の方がゲート
電極の空乏化がおこりやすい。従って、このようなDual
ゲート構造におけるPMOSトランジスタなどにおいて、空
乏化が生じるのを防ぐために、NMOSトランジスタとPMOS
トランジスタとでゲート電極の窒素濃度を変えた構造と
するのがよい。すなわち、PMOSトランジスタのゲート電
極については窒素濃度を下げたゲート電極構造を用い
る。その場合は写真製版を用いてマスクをかけ、イオン
インプラで打ちわける方法などが考えられる。
【００６６】このような半導体装置の製造工程は次のと
おりである。先ず、NMOSトランジスタとPMOSトランジス
タを形成するために、半導体基板上の異なる導電型（ｐ
型、ｎ型）の領域にそれぞれゲート絶縁膜を形成する。
このゲート絶縁膜の上にそれぞれ半導体材料を堆積して
ゲート電極を形成する。このゲート電極の表面または内
部に、半導体基板の導電型に対応してそれぞれ異なる濃
度の窒素を含む層を形成する。あるいは、このゲート電
極の側面に、半導体基板の導電型に対応してそれぞれ異
なる濃度の窒素を含む層を形成する。もしくは、このゲ
ート電極の表面または内部と、ゲート電極の側面とに、
半導体基板の導電型に対応してそれぞれ異なる濃度の窒
素を含む層を形成する。しかる後に、このゲート電極に
サイドウォールを形成する。次いで、ゲート電極および
サイドウォールをマスクとして半導体基板に不純物をイ
オン注入し、ソース／ドレインを形成する。
【００６７】このようにすれば、Dualゲート構造におけ
るPMOSトランジスタのゲート電極の空乏化を防ぎなが
ら、イオン注入におけるチャネリングを防止することが
できる。この実施の形態によれば、NMOSトランジスタと
PMOSトランジスタを含むDualゲート構造の半導体装置に
おいて、他の実施の形態と同様な効果が得られる。
【００６８】実施の形態６．図１３は、この発明の実施
の形態６による半導体装置におけるゲート電極の製造方
法および構造を説明するための斜視図である。実施の形
態１〜５では、ゲート電極としてα- Si やPoly - Siな
どの半導体材料によるゲート電極を形成した場合につい
て述べた。しかし、ゲート電極の構造としては、α- Si
やPoly - Siなどの半導体材料を下部層として、その上
に半導体材料と金属との化合物層あるいは金属層を形成
したポリサイド構造やメタルポリサイド構造のゲート電
極を形成する場合がある。このような場合にも、上記各
実施の形態と同様に、半導体材料層に非晶質層を形成
し、不純物析出抑制とチャネリング防止を図るようにす
ることができる。
【００６９】すなわち、図１３に示すように、ゲート電
極３Aの下層部３１Aが半導体材料で形成され、ゲート電
極３Aの上部３２AがCVDやスパッタ等で形成されたシリ
サイド膜（例えばタングステンシリサイド）やメタル材
料（例えば、タングステン、チタン、コバルトなど）の
場合も、下部のα- Si やPoly - Si 電極のチャネリン
グ現象は同様に起こり得ることである。よって、図１３
に示すように、半導体材料層の中に非晶質層４を設ける
ことにより、チャネリングを抑制でき、特性のそろった
信頼性の高いデバイスを形成することが可能となる。こ
の非晶質層４は、上記の各実施の形態で説明したとお
り、例えば所定濃度に窒素を混入した層であり、不純物
析出抑制層であり、また、チャネリング防止層として機
能するものである。
【００７０】以上のように、この実施の形態によれば、
ポリサイド構造やメタルポリサイド構造のゲート電極を
備えた半導体装置においても、ゲート電極のグレインサ
イズの巨大化と不純物析出層の形成を抑制し、局所的チ
ャネリングを防止することができる。
【００７１】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート電極をマスクとしたイオン注入に対して、ゲ
ート電極に非晶質層を設けることにより、熱処理に対し
ては不純物析出抑制層として、ゲート電極材料のグレイ
ンサイズの巨大化と不純物析出層の形成を抑制し、ゲー
ト電極をマスクとするイオン注入に対しては、チャネリ
ング防止層として局所的チャネリングを防止することが
できる。また、この発明によれば、ゲート電極をマスク
としたイオン注入に対して、ゲート電極に生じるグレイ
ンバウンダリを不連続にすることにより、局所的チャネ
リングを防止することができる。これにより、ゲート電
極の薄膜化が可能となり、ゲート電極の高アスペクト化
を緩和させて、半導体装置の微細化を促進させることが
できる。また、ゲート電極における局所的なチャネリン
グを防止することにより、オフリーク電流のばらつき低
減、しきい値制御の高精度化、ゲート絶縁膜の信頼性向
上を図った半導体装置をえることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の
製造方法を説明するための斜視図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を説明するための斜視図である。
【図３】 この発明の実施の形態１による半導体装置の
製造方法を説明するための斜視図である。
【図４】 この発明の実施の形態１による半導体装置の
製造方法を説明するための斜視図である。
【図５】 この発明の実施の形態１による半導体装置の
製造方法を説明するための斜視図である。
【図６】 この発明の実施の形態２による半導体装置に
おけるゲート電極の製造方法および構造を説明するため
の斜視図である。
【図７】 比較説明のために示す従来の短チャネルトラ
ンジスタの斜視図である。
【図８】 この発明の実施の形態３による半導体装置に
おけるゲート電極の製造方法および構造を説明するため
の斜視図である。
【図９】 比較説明のために示す従来の短チャネルトラ
ンジスタの斜視図である。
【図１０】 この発明の実施の形態３による半導体装置
におけるゲート電極の製造方法および構造を説明するた
めの斜視図である。
【図１１】 この発明の実施の形態４による、ゲート電
極の製造方法と構造を説明するための図である。
【図１２】 この発明の実施の形態４による、他のゲー
ト電極の製造方法と構造を説明するための図である。
【図１３】 この発明の実施の形態６による半導体装置
におけるゲート電極の製造方法および構造を説明するた
めの斜視図である。
【図１４】 従来の半導体装置の製造方法を説明するた
めの斜視図である。
【図１５】 従来の半導体装置の製造方法を説明するた
めの斜視図である。
【図１６】 従来の半導体装置の製造方法を説明するた
めの斜視図である。
【図１７】 従来の半導体装置の製造方法を説明するた
めの斜視図である。
【符号の説明】
１ 半導体基板、 ２ ゲート酸化膜、 ３ ゲート電
極、 ４ 非晶質層、５ LDD層、 ６ サイドウォー
ル形成用の絶縁膜、 ７ TEOSによる絶縁膜、 ８ Si
N膜、 ９ サイドウォール、 １０ 非晶質層。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート絶縁膜を形成する
    工程と、このゲート絶縁膜の上に半導体材料を堆積して
    ゲート電極を形成する工程と、このゲート電極の表面ま
    たは内部に非晶質層を形成する工程と、上記ゲート電極
    にサイドウォールを形成する工程と、上記ゲート電極お
    よび上記サイドウォールをマスクとして上記半導体基板
    に不純物をイオン注入する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】 上記非晶質層として、グレインサイズが
    ０．０５μｍ以下の半導体材料層を形成することを特徴
    とする請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 上記非晶質層として、窒素を１×１０20
    〜１×１０22／ｃｍ3個含む半導体材料層を形成するこ
    とを特徴とする請求項１又は２に記載の半導体装置の製
    造方法。
  4. 【請求項４】 上記窒素をイオン注入により形成するこ
    とを特徴とする請求項３に記載の半導体装置の製造方
    法。
  5. 【請求項５】 上記窒素をゲート電極の堆積と同時に混
    入させることを特徴とする請求項３に記載の半導体装置
    の製造方法。
  6. 【請求項６】 上記非晶質層として、上記ゲート電極の
    表面を酸化処理して形成することを特徴とする請求項１
    又は２に記載の半導体装置の製造方法。
  7. 【請求項７】 半導体基板上にゲート絶縁膜を形成する
    工程と、このゲート絶縁膜の上に半導体材料を堆積して
    ゲート電極を形成する工程と、このゲート電極の側面に
    非晶質層を形成する工程と、上記ゲート電極にサイドウ
    ォールを形成する工程と、上記ゲート電極および上記サ
    イドウォールをマスクとして上記半導体基板に不純物を
    イオン注入する工程とを含むことを特徴とする半導体装
    置の製造方法。
  8. 【請求項８】 上記非晶質層として、グレインサイズが
    ０．０５μｍ以下の半導体材料層を形成することを特徴
    とする請求項１に記載の半導体装置の製造方法。
  9. 【請求項９】 上記非晶質層として、窒素を１×１０20
    〜１×１０21／ｃｍ3個含む半導体材料層を形成するこ
    とを特徴とする請求項１又は２に記載の半導体装置の製
    造方法
  10. 【請求項１０】 上記窒素を、イオン注入により混入す
    ることを特徴とする請求項３に記載の半導体装置の製造
    方法。
  11. 【請求項１１】 上記窒素を、窒素雰囲気中で上記ゲー
    ト電極をアニールすることにより混入することを特徴と
    する請求項３に記載の半導体装置の製造方法。
  12. 【請求項１２】 上記非晶質層として、上記ゲート電極
    の側面を酸化処理して形成することを特徴とする請求項
    １又は２に記載の半導体装置の製造方法。
  13. 【請求項１３】 半導体基板上にゲート絶縁膜を形成す
    る工程と、このゲート絶縁膜の上に半導体材料を堆積し
    てゲート電極を形成する工程と、このゲート電極の表面
    または内部に非晶質層を形成する工程と、このゲート電
    極の側面に非晶質層を形成する工程と、上記ゲート電極
    にサイドウォールを形成する工程と、上記ゲート電極お
    よび上記サイドウォールをマスクとして上記半導体基板
    に不純物をイオン注入する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  14. 【請求項１４】 上記非晶質層として、グレインサイズ
    が０．０５μｍ以下の半導体材料層を形成することを特
    徴とする請求項１に記載の半導体装置の製造方法。
  15. 【請求項１５】 上記ゲート電極の表面または内部に形
    成する非晶質層として、窒素を１×１０20〜１×１０22
    ／ｃｍ3個含む半導体材料層を形成し、上記ゲート電極
    の側面に形成する非晶質層として、窒素を１×１０20〜
    １×１０21／ｃｍ3個含む半導体材料層を形成すること
    を特徴とする請求項１又は２に記載の半導体装置の製造
    方法。
  16. 【請求項１６】 上記窒素をイオン注入により形成する
    ことを特徴とする請求項３に記載の半導体装置の製造方
    法。
  17. 【請求項１７】 半導体基板上にゲート絶縁膜を形成す
    る工程と、このゲート絶縁膜の上に半導体材料を複数回
    に分割して堆積してゲート電極を形成する工程と、上記
    ゲート電極にサイドウォールを形成する工程と、上記ゲ
    ート電極および上記サイドウォールをマスクとして上記
    半導体基板に不純物をイオン注入する工程とを含むこと
    を特徴とする半導体装置の製造方法。
  18. 【請求項１８】 半導体材料を堆積した上に絶縁膜を形
    成し、さらにその上に半導体材料を堆積してゲート電極
    を形成することを特徴とする請求項１に記載の半導体装
    置の製造方法。
  19. 【請求項１９】 半導体基板上の異なる導電型の領域に
    それぞれゲート絶縁膜を形成する工程と、このゲート絶
    縁膜の上にそれぞれ半導体材料を堆積してゲート電極を
    形成する工程と、このゲート電極の表面または内部、及
    び／もしくは側面に上記半導体基板の導電型に対応して
    異なる濃度の窒素を含む半導体材料層を形成する工程
    と、上記ゲート電極にサイドウォールを形成する工程
    と、上記ゲート電極および上記サイドウォールをマスク
    として上記半導体基板に不純物をイオン注入する工程と
    を含むことを特徴とする半導体装置の製造方法。
  20. 【請求項２０】 上記ゲート電極を形成する工程とし
    て、半導体材料を堆積した上に、上記半導体材料の金属
    化合物層または金属層を堆積することを特徴とする請求
    項１〜１９のいずれかに記載の半導体装置の製造方法。
  21. 【請求項２１】 請求項１〜２０に記載の製造方法によ
    り製造したことを特徴とする半導体装置。
  22. 【請求項２２】 半導体基板と、この半導体基板の上に
    形成したゲート絶縁膜と、このゲート絶縁膜の上に半導
    体材料を堆積して形成され、その表面または内部、及び
    ／もしくは、側面に、グレインサイズが０．０５μｍ以
    下の非晶質層が形成されたゲート電極と、上記非晶質層
    の形成の後に上記半導体基板にイオン注入により形成さ
    れた導電領域とを備えたことを特徴とする半導体装置。
  23. 【請求項２３】 上記非晶質層として、窒素が混入され
    た半導体材料層を有することを特徴とする請求項１に記
    載の半導体装置。
  24. 【請求項２４】 上記非晶質層として、上記ゲート電極
    の表面または内部に窒素を１×１０20〜１×１０22／ｃ
    ｍ3個含む半導体材料層を有し、且つ／又は、上記ゲー
    ト電極の側面に窒素を１×１０20〜１×１０21／ｃｍ3
    個含む半導体材料層を有することを特徴とする請求項１
    に記載の半導体装置。
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