JPWO2008078363A1 - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

ｎＭＩＳ形成領域の多結晶シリコン膜に不活性ガス、例えば窒素を多結晶シリコン膜の上面から所定の深さまでイオン注入することにより、多結晶シリコン膜の上部をアモルファス化してアモルファス／多結晶シリコン膜を形成する。その後、アモルファス／多結晶シリコン膜にｎ型不純物、例えばリンをイオン注入してｎ型アモルファス／多結晶シリコン膜を形成し、ｎ型アモルファス／多結晶シリコン膜を加工して０．１μｍよりも短いゲート長を有するゲート電極を形成し、ゲート電極の側壁に絶縁膜からなるサイドウォールを形成し、ソース・ドレイン拡散層を形成した後、ゲート電極の上部にコバルトシリサイド（ＣｏＳｉ２）層をサリサイド技術により形成する。

Description

本発明は、半導体装置の製造技術および半導体装置に関し、特に、電界効果トランジスタの製造に適用して有効な技術に関するものである。
例えばｎＭＯＳトランジスタのゲート電極に、電気的に不活性かつ比較的質量数が大きい（質量数７０以上）例えばＧｅイオンをイオン注入した後、９５０〜１１００℃程度の熱処理を行うことにより、ゲート電極の内部に強い圧縮応力を残留させ、それに伴い、ゲート電極の下方のチャネル領域に引っ張り応力を加えて、ｎＭＯＳトランジスタのキャリア移動度を向上させる技術が日本特開２００４−１７２３８９号公報（特許文献１参照）に開示されている。
また、導電層および金属層からなるゲートパターンが形成された半導体基板上に不活性イオン、例えばＡｒまたはＮ２を傾斜注入した後、低温の熱処理を行うことにより、導電層のみを選択的に酸化させることによって導電層の側壁を補償し、また、金属層の表面に窒化金属層を形成する技術が日本特開２００３−７８０２７号公報（特許文献２参照）に開示されている。
また、シリサイド用チタン膜を形成する前に熱処理工程を導入してゲート電極およびソース／ドレイン領域の表面を粗面化することにより、結晶核を増加させ、形成したチタン膜の相転移を起こしやすくして低抵抗のチタンシリサイド層を得る技術が日本特開２００３−６８６７０号公報（特許文献３参照）に開示されている。
特開２００４−１７２３８９号公報（段落［００４３］〜［００４５］、図１２） 特開２００３−７８０２７号公報（段落［００５８］〜［００６１］、図５） 特開２００３−６８６７０号公報（段落［００３２］〜［００３８］、図８）
半導体装置の高集積化が進むにつれて、電界効果トランジスタはスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで例えば０．２μｍ以下のゲート長を有する電界効果トランジスタにおいては、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗のシリサイド層、例えばコバルトシリサイド層またはニッケルシリサイド層等を形成することにより、ゲートやソース・ドレインを１０Ω／□以下の低抵抗とするサリサイド技術が検討されている。
しかしながら、０．１μｍ以下のゲート長を有する電界効果トランジスタについは、以下に説明する種々の技術的課題が存在する。
現在、０．０８５μｍのゲート長を有する電界効果トランジスタを採用したＳＲＡＭ（Static Random Access Memory）における製造歩留まり低下の主な原因の一つにメモリ部で発生するシングルビット不良がある。このシングルビット不良の多くは、ゲートの上部に形成されたシリサイド層が断線している箇所で生じていることから、シリサイド層が断線したことによりゲートが高抵抗となることに起因していると考えられる。すなわち、例えばコバルトシリサイド層の抵抗は６〜８Ω／□であるのに対し、多結晶シリコンからなる導電膜の抵抗は１２０〜１４０Ω／□であり、コバルトシリサイド層が断線した箇所では断線していない箇所に比べて、ゲートの抵抗は２０倍程度高くなってしまう。
シリサイド層の断線によるゲートの高抵抗化を抑える方法としては、例えば多結晶シリコンからなる導電膜に多量の不純物を添加し、その抵抗を低くする方法がある。しかし、ＳＲＡＭのメモリ部以外の回路部においては、多結晶シリコンからなる導電膜のみからなる配線を使用している箇所があり、多結晶シリコンからなる導電膜に添加される不純物量を自由に変更することができない。
また、上記シリサイド層の断線は、多結晶シリコンからなる導電膜をドライエッチングにより加工してゲートを形成したときに、導電膜の上面端部において多結晶シリコンの一部の結晶粒が欠けて、シリサイド層が形成されるゲートの上面のゲート長方向の幅が細くなることに起因している。従って、多結晶シリコンからなる導電膜に添加する不純物量を変更する事で多結晶シリコンの結晶粒径を、例えば２０ｎｍよりも小さくして、結晶粒の欠けを小さくすることができれば、シリサイド層の断線を防ぐことは可能である。しかし、前述したように、多結晶シリコンからなる導電膜に添加される不純物量は自由に変更することができない。上記不純物量を変更することができたとしても、多結晶シリコンからなる導電膜の空乏化による電界効果トランジスタの特性変動等の問題が生じてしまう。
本発明の目的は、製造歩留まりを低下させることなく、０．１μｍよりも短いゲート長を有し、その上部にシリサイド層が形成された低抵抗のゲートを有する電界効果トランジスタを製造することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、電界効果型トランジスタの製造方法であって、基板の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、多結晶シリコン膜の上面から所定の深さまでに不活性ガスをイオン注入して、多結晶シリコン膜の上部をアモルファス化する工程と、多結晶シリコン膜に第１導電型の不純物をイオン注入する工程と、多結晶シリコン膜を加工してゲート電極を形成する工程と、ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程と、ゲート電極およびサイドウォールをマスクとして第１導電型の不純物を基板にイオン注入してソース・ドレイン拡散領域を形成する工程と、ゲート電極を構成するシリコン膜の上部にシリサイド層を形成する工程とを有するものである。
本発明は、基板の表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された多結晶シリコン膜およびシリサイド層からなるゲート電極と、ゲート電極の側壁に形成されたサイドウォールとを有する電界効果型トランジスタであって、ゲート電極を構成する多結晶シリコン膜は不活性ガスを含むものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
０．１μｍよりも短いゲートの上部に、断線することなくほぼ均一な所定の幅のシリサイド層を形成することができるので、製造歩留まりを低下させることなく、低抵抗のゲートを有する電界効果トランジスタを製造することができる。
本発明の一実施の形態によるＣＭＯＳトランジスタの製造工程を示す半導体基板の要部断面図である。 図１に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図２に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図３に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図４に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図５に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図６に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図７に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図８に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図９に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図１０に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図１１に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図１２に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 （ａ）は窒素をイオン注入した多結晶シリコン膜からなるｎＭＩＳのゲート電極の拡大平面図と拡大断面図、（ｂ）は窒素をイオン注入しない多結晶シリコン膜からなるｎＭＩＳのゲート電極の拡大平面図と拡大断面図である。 図１３に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 図１５に続くＣＭＯＳトランジスタの製造工程中の図１と同じ箇所の要部断面図である。 （ａ）および（ｂ）はそれぞれｎＭＩＳおよびｐＭＩＳの容量（Ｃ）とゲート印加電圧（Ｖｇ）との関係を示すグラフ図である。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、便宜的にＭＯＳと記載しても非酸化膜を除外するものではない。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を広く指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、シリコン膜、シリコン部、シリコン部材等というときは、明らかにそうでないときまたはそうでない旨明示されているときを除き、純粋なシリコンばかりでなく、不純物を含むもの、ＳｉＧｅまたはＳｉＧｅＣ等のシリコンを主要な成分の一つとする合金等（歪シリコンを含む）、添加物を含むものを含むことはいうまでもない。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の実施の形態１によるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図１から図１７を用いて説明する。図１〜図１３、図１５および図１６はＣＭＯＳデバイスの要部断面図、図１４（ａ）および（ｂ）はそれぞれ窒素をイオン注入した多結晶シリコン膜からなるｎＭＩＳのゲート電極の拡大平面図と拡大断面図、および窒素をイオン注入しない多結晶シリコン膜からなるｎＭＩＳのゲート電極の拡大平面図と拡大断面図、図１７（ａ）および（ｂ）はそれぞれｎＭＩＳおよびｐＭＩＳの容量（Ｃ）とゲート印加電圧（Ｖｇ）との関係を示すグラフ図である。
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は、半導体基板１をエッチングして深さ０．３５μｍの溝を形成し、続いて半導体基板１の主面上にＣＶＤ（Chemical Vapor Deposition）法により絶縁膜、例えば酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法により除去することによって形成する。
次に、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板１のｎＭＩＳ形成領域にｐ型不純物、例えばボロン（Ｂ）をイオン注入する。同様に、ｎＭＩＳ形成領域をレジストパターンにより覆い、半導体基板１のｐＭＩＳ形成領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。この後、半導体基板１に熱処理を施して、上記ｐ型不純物および上記ｎ型不純物を活性化させて、ｎＭＩＳ形成領域にｐ型ウェル３およびｐＭＩＳ形成領域にｎ型ウェル４を形成する。ｐ型ウェル３またはｎ型ウェル４にｎＭＩＳまたはｐＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。
次に、図２に示すように、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングにより半導体基板１の表面を洗浄した後、半導体基板１を熱酸化して、例えば厚さ５ｎｍ程度のゲート絶縁膜５を半導体基板１の表面（ｐ型ウェル３およびｎ型ウェル４のそれぞれの表面）に形成する。続いてゲート絶縁膜５上に、例えば厚さ１８０ｎｍ程度の多結晶シリコン膜６をＣＶＤ法により堆積する。多結晶シリコン膜６の結晶粒径は２０ｎｍよりも小さく、また多結晶シリコン膜６に代えてアモルファスシリコン膜を堆積してもよい。
次に、図３に示すように、ｎＭＩＳ形成領域をレジストパターン７により覆い、ｐＭＩＳ形成領域の多結晶シリコン膜６にｐ型不純物、例えばボロンをイオン注入する。ボロンのイオン注入条件は、例えばエネルギー５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２である。
次に、レジストパターン７を除去した後、図４に示すように、ｐＭＩＳ形成領域をレジストパターン８により覆い、ｎＭＩＳ形成領域の多結晶シリコン膜６に不活性ガス、例えば窒素（Ｎ２）を多結晶シリコン膜６の上面から６０ｎｍ程度の深さ（単結晶Siの場合、Ｒｐ＝３３ｎｍ）までにイオン注入する。これにより、多結晶シリコン膜６の上面から所定の深さ、例えば５０〜６０ｎｍ程度までをアモルファス化する。図中、アモルファス構造のシリコン層を符号６ａ、多結晶構造のシリコン層を符号６ｃで示し、全て多結晶シリコンからなる多結晶シリコン膜６と区別して、２層構造のシリコン膜をアモルファス／多結晶シリコン膜６ａｃと記している。
窒素のイオン注入条件は、例えばエネルギー１〜５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２以上である。厚さ１８０ｎｍの多結晶シリコン膜６に対して、窒素を５０ｋｅＶよりも高いエネルギーで多結晶シリコン膜６にイオン注入すると、窒素がゲート絶縁膜５と半導体基板１（ｐ型ウェル３）との界面に達してｎＭＩＳの動作特性が変わる、または多結晶シリコン膜６の上部がアモルファス化しないなどの理由により、窒素のイオン注入のエネルギーは、例えば１〜５０ｋｅＶが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては５〜４０ｋｅＶが考えられるが、さらに２０〜３５ｋｅＶ等の３０ｋｅＶを中心値とする範囲が最も好適と考えられる。
なお、不活性ガスは、窒素に限定されるものではなく、例えば第１８族元素であるヘリウム（Ｎｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）またはＲｎ（ラドン）などでもよい。アルゴンを多結晶シリコン膜６にイオン注入する場合のイオン注入条件は、例えば１〜１００ｋｅＶ、ドーズ量５×１０１４ｃｍ−２以上である。
次に、図５に示すように、ｐＭＩＳ形成領域をレジストパターン８により覆った状態で、ｎＭＩＳ形成領域のアモルファス／多結晶シリコン膜６ａｃにｎ型不純物、例えばリンをイオン注入する。リンのイオン注入条件は、例えばエネルギー２０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２である。
次に、図６に示すように、レジストパターン８を除去した後、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて温度９００℃程度の熱処理を０〜３０秒程度施すことにより、イオン照射による損傷を修復すると同時に、ｐＭＩＳ形成領域の多結晶シリコン膜６にイオン注入したｐ型不純物を活性化してｐ型多結晶シリコン膜６ｐを形成し、ｎＭＩＳ形成領域のアモルファス／多結晶シリコン膜６ａｃにイオン注入したｎ型不純物を活性化してｎ型アモルファス／多結晶シリコン膜６ａｃｎを形成する。このとき、ｎＭＩＳ形成領域のアモルファス／多結晶シリコン膜６ａｃにイオン注入した窒素は活性化されず、ｎ型アモルファス／多結晶シリコン膜６ａｃｎ内に留まる。この熱処理により、ｐＭＩＳ形成領域のｐ型多結晶シリコン膜６ｐおよびｎＭＩＳ形成領域のｎ型アモルファス／多結晶シリコン膜６ａｃｎの結晶粒径の若干の成長は見られるが、ｐＭＩＳ形成領域のｐ型多結晶シリコン膜６ｐは２０ｎｍよりも小さい結晶粒径を有する多結晶構造であり、またｎＭＩＳ形成領域のｎ型アモルファス／多結晶シリコン膜６ａｃｎのｎ型アモルファスシリコン層６ａｎは約２０ｎｍ程度の結晶粒径を有する多結晶構造、ｎ型多結晶シリコン膜６ｃｎは２０〜４０ｎｍ程度の結晶粒径を有する多結晶構造である。なお、熱処理条件によっては、ｎＭＩＳ形成領域のｎ型アモルファス／多結晶シリコン膜６ａｃｎのｎ型アモルファスシリコン層６ａｎが結晶化しない場合もある。
次に、図７に示すように、レジストパターンをマスクとしたドライエッチングによりｎ型アモルファス／多結晶シリコン膜６ａｃｎを加工し、ｎＭＩＳ形成領域にｎ型アモルファス／多結晶シリコン膜６ａｃｎで構成され、０．０８５μｍ程度のゲート長を有するゲート電極６Ｇｎを形成する。同時に、レジストパターンをマスクとしたドライエッチングによりｐ型多結晶シリコン膜６ｐを加工し、ｐＭＩＳ形成領域にｐ型多結晶シリコン膜６ｐで構成され、０．０８５μｍ程度のゲート長を有するゲート電極６Ｇｐを形成する。
ｎ型アモルファス／多結晶シリコン膜６ａｃｎの上部は２０ｎｍよりも小さい結晶粒径からなる多結晶構造であることから、ドライエッチングにより加工された後の多結晶シリコン膜６ａｃｎからなるゲート電極６Ｇｎの上面端部の欠けを防ぐことができる。同様に、ｐ型多結晶シリコン膜６ｐの結晶粒径は２０ｎｍよりも小さいことから、ドライエッチングにより加工された後のｐ型多結晶シリコン膜６ｐからなるゲート電極６Ｇｐの上面端部の欠けを防ぐことができる。
次に、図８に示すように、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極６Ｇｎをマスクとして半導体基板１のｎＭＩＳ形成領域にｎ型不純物、例えばリンまたはヒ素をイオン注入し、ｎＭＩＳの相対的に低濃度なソース・ドレイン拡張領域９を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極６Ｇｐをマスクとして半導体基板１のｐＭＩＳ形成領域にｐ型不純物、例えばフッ化ボロン（ＢＦ２）をイオン注入し、ｐＭＩＳの相対的に低濃度なソース・ドレイン拡張領域１０を形成する。上記ソース・ドレイン拡張領域９，１０の深さは、例えば３０ｎｍ程度である。
次に、図９に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜１１をＣＶＤ法により堆積した後、さらに酸化シリコン膜１１上に窒化シリコン膜をＣＶＤ法により堆積する。さらに続いて、この窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法により異方性エッチングして、ｎＭＩＳのゲート電極６ＧｎおよびｐＭＩＳのゲート電極６Ｇｐのそれぞれの側壁にサイドウォール１３を形成する。
次に、図１０に示すように、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極６Ｇｎおよびサイドウォール１３をマスクとしてｐ型ウェル３にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳの相対的に高濃度なソース・ドレイン拡散領域１４を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極６Ｇｐおよびサイドウォール１３をマスクとしてｎ型ウェル４にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳの相対的に高濃度なソース・ドレイン拡散領域１５を形成する。上記ソース・ドレイン拡散領域１４，１５の深さは、例えば５０ｎｍ程度である。
次に、半導体基板１にＲＴＡ法を用いて温度１０００℃程度の熱処理を１秒程度施すことにより、イオン照射による損傷を修復すると同時に、ｐＭＩＳ形成領域のｎ型ウェル４にイオン注入したｐ型不純物およびｎＭＩＳ形成領域のｐ型ウェル３にイオン注入したｎ型不純物を活性化する。このとき、ｎＭＩＳ形成領域のｎ型アモルファスシリコン層６ａｎおよびｎ型多結晶シリコン膜６ｃｎ内の窒素は活性化されず、ｎＭＩＳのゲート電極６Ｇｎ内に留まる。
次に、サリサイド技術によりｎＭＩＳのゲート電極６Ｇｎおよびソース・ドレイン拡散領域１４の表面、ならびにｐＭＩＳのゲート電極６Ｇｐおよびソース・ドレイン拡散領域１５の表面に低抵抗、例えば１０Ω／□程度のコバルトシリサイド層を形成する。
まず、図１１に示すように、ｎＭＩＳのゲート電極６Ｇｎおよびソース・ドレイン拡散領域１４の表面、ならびにｐＭＩＳのゲート電極６Ｇｐおよびソース・ドレイン拡散領域１５の表面を露出させた後、半導体基板１の主面上にスパッタリング法によりコバルト膜１６および窒化チタン膜１７を順次堆積する。コバルト膜１６の厚さは、例えば８ｎｍ程度、窒化チタン膜１７の厚さは、例えば１５ｎｍ程度である。窒化チタン膜１７はコバルト膜１６の酸化を防止するためにコバルト膜１６上に設けられ、窒化チタン膜１７に代えてチタン膜を用いてもよい。
次に、図１２に示すように、半導体基板１に温度４８０℃程度の熱処理を３０秒程度施すことにより、コバルト膜１６とｎＭＩＳのゲート電極６Ｇｎを構成するｎ型アモルファス／多結晶シリコン膜６ａｃｎおよびコバルト膜１６とｎＭＩＳのソース・ドレイン拡散領域１４が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてコバルトシリサイド（ＣｏＳｉ）層１８を形成する。同様に、コバルト膜１６とｐＭＩＳのゲート電極６Ｇｐを構成するｐ型多結晶シリコン膜６ｐおよびコバルト膜１６とｐＭＩＳのソース・ドレイン拡散領域１５が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてコバルトシリサイド（ＣｏＳｉ）層１８を形成する。
このとき、ｎ型多結晶シリコン膜６ａｃｎに含まれる窒素の量が多いと、コバルトとシリコンとの反応が窒素により阻害されて、所望する厚さのコバルトシリサイド（ＣｏＳｉ）層１８が形成されず、例えば、後に形成されるコバルトシリサイド（ＣｏＳｉ２）層を上部に有するｎＭＩＳのゲート電極６Ｇｎにおいて、所望する抵抗が得られないという問題等が生ずる。本実施の形態では、多結晶シリコン膜６にイオン注入した窒素のドーズ量を５×１０１４ｃｍ−２以上としたが、そのドーズ量の上限はコバルトシリサイド（ＣｏＳｉ）層１８の形成を阻害することのない値、例えば５×１０１５ｃｍ−２以下とすることが望ましい。
また、ｎ型アモルファス／多結晶シリコン膜６ａｃｎの上部のシリコンがコバルト膜１６に取り込まれることによって、コバルトシリサイド（ＣｏＳｉ）層１８は形成される。従って、ｎ型アモルファスシリコン層６ａｎのシリコンがコバルト膜１６に取り込まれてコバルトシリサイド（ＣｏＳｉ）層１８が形成されるので、コバルトシリサイド（ＣｏＳｉ）層１８が形成された後のｎＭＩＳのゲート電極６Ｇｎは、コバルトシリサイド（ＣｏＳｉ）層１８と多結晶シリコン層６ｃｎとの積層構造となる。
次に、図１３に示すように、硫酸を用いたウエット洗浄、または硫酸と過酸化水素水とを用いたウエット洗浄等により、未反応のコバルト膜１６および窒化チタン膜１７を除去した後、半導体基板１に温度７００℃程度の熱処置を６０秒程度施すことにより、６〜８Ω／□程度の抵抗を有するコバルトシリサイド（ＣｏＳｉ２）層１９を形成する。なお、多結晶シリコン膜６にイオン注入された窒素は、半導体基板１に施される各熱処理によりその一部は抜けていくが、そのほとんどはｎ型多結晶シリコン膜６ｃｎ内に留まる。
図１４（ａ）に窒素をイオン注入した多結晶シリコンからなるｎＭＩＳのゲート電極の拡大平面図と、拡大平面図のＡ−Ａ′線におけるシリサイド層を形成しないときのゲート電極の拡大断面図およびシリサイド層を形成したときのゲート電極の拡大断面図を示す。前述したように、ゲート電極６Ｇｎの上面端部の欠けが小さいまたは無いことから、ｎＭＩＳのゲート電極６Ｇｎの断面形状はドライエッチングの条件にも依存するが、ほぼ矩形あるいは台形となる。従って、サイドウォール１３が形成された後のゲート電極６Ｇｎの上部に、断線することなくほぼ均一な所定の幅のコバルトシリサイド（ＣｏＳｉ２）層１９を形成することができる。これにより、低抵抗のゲート電極６Ｇｎを得ることができる。
比較のため、図１４（ｂ）に窒素をイオン注入しない多結晶シリコンからなるｎＭＩＳのゲート電極の拡大平面図と、拡大平面図のＢ−Ｂ′線におけるシリサイド層を形成しないときのゲート電極の拡大断面図およびシリサイド層を形成したときのゲート電極の拡大断面図を示す。窒素をイオン注入しない多結晶シリコンからなるｎＭＩＳのゲート電極では、ゲート電極の上面端部に欠けが生じやすい。ゲート電極６Ｇｎの上面端部に欠けが有ると、サイドウォール１３が形成された後のシリサイド層が形成されるゲート電極６Ｇｎの上面のゲート長方向の幅（図中のＬｇ）が細くなるため、ゲート電極６Ｇｎは高抵抗となる。欠けがさらに大きい場合は、コバルトシリサイド（ＣｏＳｉ２）層１９が断線して、ゲート電極６Ｇｎの抵抗はｎ型多結晶シリコン膜６ｃｎの抵抗とほぼ同じとなってしまう。
なお、窒素をイオン注入したことにより、ｎＭＩＳのゲート電極６Ｇｎの上面端部の欠けは無くなるが、前述したように、コバルトシリサイド（ＣｏＳｉ）層１８を形成する際の反応が窒素により阻害されて、所望する厚さのコバルトシリサイド（ＣｏＳｉ）層１８、すなわち、所望する抵抗のコバルトシリサイド（ＣｏＳｉ２）層１９が形成されずに、ゲート電極６Ｇｎの抵抗が高くなる可能性がある。しかし、本実施の形態において示したｎ型アモルファス／多結晶シリコン膜６ａｃｎの形成条件およびコバルトシリサイド（ＣｏＳｉ２）層１９の形成条件を用いることにより、所望する抵抗を有するコバルトシリサイド（ＣｏＳｉ２）層１９を上部に有するゲート電極６Ｇｎを形成することができる。例えばリンがエネルギー２０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２でイオン注入された多結晶シリコン膜の上部にコバルトシリサイド（ＣｏＳｉ２）層が形成されたゲート電極のシート抵抗は５．５Ω／□であり、例えばリンがエネルギー２０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２でイオン注入され、窒素がエネルギー２０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２でイオン注入された多結晶シリコン膜の上部にコバルトシリサイド（ＣｏＳｉ２）層が形成されたゲート電極のシート抵抗は７．５Ω／□であり、窒素をイオン注入することによる抵抗の増加が見られるものの、１０Ω／□以下のシート抵抗を得ることができる。
ｎＭＩＳのゲート電極６Ｇｎおよびソース・ドレイン拡散領域１４の表面ならびにｐＭＩＳのゲート電極６Ｇｐおよびソース・ドレイン拡散領域１５の表面に低抵抗のコバルトシリサイド（ＣｏＳｉ２）層１９を形成した後は、ＣＭＯＳデバイスの他、半導体基板１上に形成された種々の半導体素子を電気的に接続する配線が形成される。
次に、図１５に示すように、半導体基板１の主面上にＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜２０ａを形成する。続いて第１絶縁膜２０ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜２０ｂを形成し、第１および第２絶縁膜２０ａ，２０ｂからなる層間絶縁膜を形成する。その後、第２絶縁膜２０ｂの表面をＣＭＰ法により研磨する。下地段差に起因して第１絶縁膜２０ａの表面に凹凸形状が形成されていても、第２絶縁膜２０ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜が得られる。
次に、レジストパターンをマスクとして第１および第２絶縁膜２０ａ，２０ｂをエッチングし、ｎＭＩＳおよびｐＭＩＳのコバルトシリサイド層１９に達する接続孔２１を所定の箇所に形成する。続いて半導体基板１の主面上にバリアメタル膜２２を形成する。バリアメタル膜２２は、例えばチタン膜、窒化チタン膜等である。さらにバリアメタル膜２２上に金属膜、例えばタングステン膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することによって接続孔２１の内部に金属膜を埋め込みプラグ２３を形成する。
次に、半導体基板１の主面上にストッパ絶縁膜２４および配線形成用の絶縁膜２５を順次形成する。ストッパ絶縁膜２４は絶縁膜２５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２５に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２４は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２５は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜２４および絶縁膜２５の所定の領域に配線溝２６を形成した後、半導体基板１の主面上にバリアメタル膜２７を形成する。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜２７上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝２６の内部を埋め込む。続いて配線溝２６以外の領域の銅めっき膜、シード層およびバリアメタル膜２７をＣＭＰ法により除去して、銅膜を主導電材料とする第１層目の配線Ｍ１を形成する。
次に、デュアルダマシン法により第２層目の配線を形成する。まず、半導体基板１の主面上にキャップ絶縁膜２８、層間絶縁膜２９および配線形成用のストッパ絶縁膜３０を順次形成する。キャップ絶縁膜２８および層間絶縁膜２９には、後に説明するように接続孔が形成される。キャップ絶縁膜２８は、層間絶縁膜２９に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜２８は第１層目の配線Ｍ１を構成する銅の拡散を防止する保護膜としての機能を有している。層間絶縁膜２９は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。ストッパ絶縁膜３０は、層間絶縁膜２９および後にストッパ絶縁膜３０の上層に堆積される配線形成用の絶縁膜に対してエッチング選択比を有する絶縁材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。
次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜３０を加工した後、ストッパ絶縁膜３０上に配線形成用の絶縁膜３１を形成する。絶縁膜３１は、例えばＴＥＯＳ膜とすることができる。
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３１を加工する。この際、ストッパ絶縁膜３０がエッチングストッパとして機能する。続いてストッパ絶縁膜３０および配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜２９を加工する。この際、キャップ絶縁膜２８がエッチングストッパとして機能する。続いて露出したキャップ絶縁膜２８をドライエッチングにより除去することにより、キャップ絶縁膜２８および層間絶縁膜２９に接続孔３２が形成され、ストッパ絶縁膜３０および絶縁膜３１に配線溝３３が形成される。
次に、接続孔３２および配線溝３３の内部に第２層目の配線を形成する。第２層目の配線は、バリアメタル層および主導電材料である銅膜からなり、この配線と下層配線である第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線と一体に形成される。まず、接続孔３２および配線溝３３の内部を含む半導体基板１の主面上にバリアメタル膜３４を形成する。バリアメタル膜３４は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜３４上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔３２および配線溝３３の内部を埋め込む。続いて接続孔３２および配線溝３３以外の領域の銅めっき膜、シード層およびバリアメタル膜３４をＣＭＰ法により除去して、銅膜を主導電材料とする第２層目の配線Ｍ２を形成する。
その後、図１６に示すように、例えば前述した第２層目の配線Ｍ２と同様な方法によりさらに上層の配線を形成する。図１６では、第３層目から第６層目の配線Ｍ３，Ｍ４，Ｍ５，Ｍ６を形成したＣＭＯＳデバイスを例示している。続いて第６層目の配線Ｍ６上に窒化シリコン膜３５を形成し、窒化シリコン膜３５上に酸化シリコン膜３６を形成する。これら窒化シリコン膜３５および酸化シリコン膜３６は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜として機能する。
次に、窒化シリコン膜３５および酸化シリコン膜３６をレジストパターンをマスクとしたエッチングにより加工して、第６層目の配線Ｍ６の一部（ボンディングパッド部）を露出させる。続いて露出した第６層目の配線Ｍ６上に金膜およびニッケル膜等の積層膜からなるバンプ下地電極３７を形成し、バンプ下地電極３７上に金または半田等からなるバンプ電極３８を形成することにより、本実施の形態であるＣＭＯＳデバイスが略完成する。なお、このバンプ電極３８は外部接続用電極となる。この後、半導体ウエハから半導体チップに個々に切り分けられ、パッケージ基板等に実装されて半導体装置が完成するが、それらの説明は省略する。
なお、本実施の形態では、ｎＭＩＳ形成領域の多結晶シリコン膜６に不活性ガスをイオン注入した後、ｎ型不純物をイオン注入したが、ｎ型不純物をイオン注入した後、不活性ガスをイオン注入してもよい。
また、本実施の形態では、ｎＭＩＳ形成領域の多結晶シリコン膜６に窒素をイオン注入して、多結晶シリコン膜６の上面から所定の深さまでをアモルファス化したが、ｐＭＩＳ形成領域の多結晶シリコン膜６に不活性ガス、例えば窒素あるいは第１８族元素であるヘリウム、ネオン、アルゴン、クリプトン、キセノンまたはラドンをイオン注入して、多結晶シリコン膜６の上面から所定の深さまでをアモルファス化してもよい。ただし、不活性ガスをイオン注入するとｐ型不純物をイオン注入した後のｐ型多結晶シリコン膜６ｐが空乏化しやすくなることから、ｐＭＩＳ形成領域の多結晶シリコン膜６への不活性ガスの添加とｎＭＩＳ形成領域の多結晶シリコン膜６への不純物の添加とでは、互いに異なるイオン注入条件を採用する必要がある。
図１７に、窒素がイオン注入された多結晶シリコン膜のＣ−Ｖ特性の一例を示す。図１７（ａ）は、窒素をイオン注入したｎ型多結晶シリコン膜からなるゲート電極を有するｎＭＩＳおよび窒素をイオン注入しないｎ型多結晶シリコン膜からなるゲート電極を有するｎＭＩＳにおける容量（Ｃ）とゲート印加電圧（Ｖｇ）との関係、図１７（ｂ）は、窒素をイオン注入したｐ型多結晶シリコン膜からなるゲート電極を有するｐＭＩＳおよび窒素をイオン注入しないｐ型多結晶シリコン膜からなるゲート電極を有するｐＭＩＳにおける容量（Ｃ）とゲート印加電圧（Ｖｇ）との関係である。ｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜へ添加される窒素のイオン注入条件は同じであり、例えばエネルギー２０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２である。
図１７（ａ）に示すように、ｎ型多結晶シリコン膜から構成されるゲート電極を有するｎＭＩＳでは、窒素をイオン注入したことによるｎ型多結晶シリコン膜の空乏化は見られない。これに対して、同図（ｂ）に示すように、ｐ型多結晶シリコン膜から構成されるゲート電極を有するｎＭＩＳでは、窒素をイオン注入したｐ型多結晶シリコン膜からなるゲート電極では、容量が低下しており、空乏化していることが分かる。従って、ｐＭＩＳ形成領域の多結晶シリコン膜にイオン注入を実施する場合、不活性ガスのドーズ量及びエネルギーはｎＭＩＳ形成領域の多結晶シリコン膜にイオン注入される不活性ガスの条件から最適化することが望ましい。
このように、本実施の形態によれば、上部にアモルファス構造または２０ｎｍよりも小さい結晶粒径からなる多結晶構造を有するｎ型多結晶シリコン膜６ａｃｎをドライエッチングで加工することにより、ゲート電極６Ｇｎの上面端部の欠けを防ぐことができる。これにより、サイドウォール１３が形成された後のゲート電極６Ｇｎの上面に、断線することなくほぼ均一な所定の幅のコバルトシリサイド（ＣｏＳｉ２）層１９を形成することができて、ゲート電極６Ｇｎの高抵抗化を防止することができる。従って、例えばＳＲＡＭのメモリ部を構成するｎＭＩＳに本願発明を適用した場合、シングルビット不良の発生を防止することができて、製造歩留まりを向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、多結晶シリコン上にシリサイドを有する電界効果トランジスタを備える半導体製品に適用することができる。

Claims (32)

  1. 第１導電型の電界効果型トランジスタを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）前記第１導電型とは異なる第２導電型の基板の表面にゲート絶縁膜を形成する工程；
    （ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程；
    （ｃ）前記シリコン膜に前記第１導電型の不純物をイオン注入する工程；
    （ｄ）前記（ｃ）工程の後、前記シリコン膜を加工してゲート電極を形成する工程；
    （ｅ）前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程；
    （ｆ）前記ゲート電極および前記サイドウォールをマスクとして前記第１導電型の不純物を前記基板にイオン注入する工程；
    （ｇ）前記ゲート電極を構成する前記シリコン膜の上部にシリサイド層を形成する工程、
    さらに、前記（ｂ）工程と前記（ｃ）工程との間、または前記（ｃ）工程と前記（ｄ）工程との間に、以下の工程を含む：
    （ｈ）前記シリコン膜の上面から所定の深さまでに不活性ガスをイオン注入する工程。
  2. 請求項１記載の半導体装置の製造方法において、前記不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンまたはラドンであることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記不活性ガスのイオン注入条件は、エネルギー１〜１００ｋｅＶ、ドーズ量５×１０１４ｃｍ−２以上であることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記（ｈ）工程でイオン注入される前記不活性ガスは、前記基板と前記ゲート絶縁膜との界面には達しないことを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記不活性ガスのイオン注入により、前記シリコン膜の上部をアモルファス構造とすることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記第１導電型はｎ型であることを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記ゲート電極のシート抵抗は１０Ω／□程度であることを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、前記ゲート電極のゲート長は０．１μｍよりも短いことを特徴とする半導体装置の製造方法。
  9. 第１領域に第１導電型の電界効果型トランジスタを形成し、前記第１領域とは異なる第２領域に前記第１導電型とは異なる第２導電型の電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）前記第１および第２領域の基板の表面にゲート絶縁膜を形成する工程；
    （ｂ）前記ゲート絶縁膜上にシリコン膜を形成する工程；
    （ｃ）前記第２領域の前記シリコン膜に前記第２導電型の不純物をイオン注入する工程；
    （ｄ）前記第１領域の前記シリコン膜に前記第１導電型の不純物をイオン注入する工程；
    （ｅ）前記（ｄ）工程の後、前記シリコン膜を加工して前記第１および第２領域にゲート電極をそれぞれ形成する工程；
    （ｆ）前記第１および第２領域の前記ゲート電極の側壁に絶縁膜からなるサイドウォールをそれぞれ形成する工程；
    （ｇ）前記ゲート電極および前記サイドウォールをマスクとして、前記第１領域の前記基板に前記第１導電型の不純物をイオン注入する工程；
    （ｈ）前記ゲート電極および前記サイドウォールをマスクとして、前記第２領域の前記基板に前記第２導電型の不純物をイオン注入する工程；
    （ｉ）前記第１および第２領域の前記ゲート電極を構成する前記シリコン膜の上部にシリサイド層をそれぞれ形成する工程、
    さらに、前記（ｃ）工程と前記（ｄ）工程との間、または前記（ｄ）工程と前記（ｅ）工程との間に、以下の工程を含む：
    （ｊ）前記第１領域の前記シリコン膜の上面から所定の深さまでに第１不活性ガスをイオン注入する工程。
  10. 請求項９記載の半導体装置の製造方法において、前記第１不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンまたはラドンであることを特徴とする半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、前記第１不活性ガスのイオン注入条件は、エネルギー１〜１００ｋｅＶ、ドーズ量５×１０１４ｃｍ−２以上であることを特徴とする半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、前記（ｊ）工程でイオン注入される前記第１不活性ガスは、前記第１領域の前記基板と前記ゲート絶縁膜との界面には達しないことを特徴とする半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、前記第１不活性ガスのイオン注入により、前記第１領域の前記シリコン膜の上部をアモルファス構造とすることを特徴とする半導体装置の製造方法。
  14. 請求項９記載の半導体装置の製造方法において、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体装置の製造方法。
  15. 請求項９記載の半導体装置の製造方法において、前記第１領域の前記ゲート電極のシート抵抗は１０Ω／□程度であることを特徴とする半導体装置の製造方法。
  16. 請求項９記載の半導体装置の製造方法において、前記第１領域の前記ゲート電極のゲート長は０．１μｍよりも短いことを特徴とする半導体装置の製造方法。
  17. 請求項９記載の半導体装置の製造方法において、さらに、前記（ｂ）工程と前記（ｃ）工程との間、または前記（ｃ）工程と前記（ｄ）工程との間に、以下の工程を含む：
    （ｋ）前記第２領域の前記シリコン膜の上面から所定の深さまでに第２不活性ガスをイオン注入する工程。
  18. 請求項１７記載の半導体装置の製造方法において、前記第２不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンまたはラドンであることを特徴とする半導体装置の製造方法。
  19. 請求項１７記載の半導体装置の製造方法において、前記第２不活性ガスのイオン注入条件は、エネルギー１〜１００ｋｅＶ、ドーズ量５×１０１４ｃｍ−２以上であることを特徴とする半導体装置の製造方法。
  20. 請求項１７記載の半導体装置の製造方法において、前記（ｋ）工程でイオン注入される前記第２不活性ガスは、前記第２領域の前記基板と前記ゲート絶縁膜との界面には達しないことを特徴とする半導体装置の製造方法。
  21. 請求項１７記載の半導体装置の製造方法において、前記第２不活性ガスのイオン注入により、前記第２領域の前記シリコン膜の上部をアモルファス構造とすることを特徴とする半導体装置の製造方法。
  22. 請求項１７記載の半導体装置の製造方法において、前記第１領域の前記シリコン膜にイオン注入される前記第１不活性ガスのドーズ量およびプロファイルが、前記第２領域の前記シリコン膜にイオン注入される前記第２不活性ガスのドーズ量およびプロファイルとは異なることを特徴とする半導体装置の製造方法。
  23. 第１領域および第２領域の基板の表面に形成されたゲート絶縁膜と、
    前記第１領域の前記ゲート絶縁膜上に形成された第１導電型のシリコン膜およびシリサイド層からなる第１ゲート電極と、
    前記第２領域の前記ゲート絶縁膜上に形成された前記第１導電型とは異なる第２導電型のシリコン膜およびシリコン層からなる第２ゲート電極と、
    前記第１および第２ゲート電極の側壁に形成されたサイドウォールとを有する半導体装置であって、
    前記第１ゲート電極を構成する前記シリコン膜は第１不活性ガスを含むことを特徴とする半導体装置。
  24. 請求項２３記載の半導体装置において、前記第１不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンまたはラドンであることを特徴とする半導体装置。
  25. 請求項２３記載の半導体装置において、前記第１導電型はｎ型、前記第２導電型はｐ型であることを特徴とする半導体装置。
  26. 請求項２３記載の半導体装置法において、前記第１ゲート電極を構成する前記シリコン膜は多結晶構造であることを特徴とする半導体装置。
  27. 請求項２３記載の半導体装置において、前記第１ゲート電極のシート抵抗は１０Ω／□以下であることを特徴とする半導体装置。
  28. 請求項２３記載の半導体装置において、前記第１ゲート電極のゲート長は０．１μｍよりも短いことを特徴とする半導体装置。
  29. 請求項２３記載の半導体装置において、さらに前記第２ゲート電極を構成する前記シリコン膜は第２不活性ガスを含むことを特徴とする半導体装置。
  30. 請求項２９記載の半導体装置において、前記第２不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノンまたはラドンであることを特徴とする半導体装置。
  31. 請求項２９記載の半導体装置において、前記第１ゲート電極を構成する前記シリコン膜に含まれる前記第１不活性ガスの濃度およびプロファイルが前記第２ゲート電極を構成すｓる前記シリコン膜に含まれる前記第２不活性ガスの濃度およびプロファイルとは異なることを特徴とする半導体装置。
  32. 請求項２９記載の半導体装置において、前記第２ゲート電極を構成する前記シリコン膜は多結晶構造であることを特徴とする半導体装置。
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