JP2000307110A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 サリサイド化反応時におけるシリコン層中の
ドーパントとシリサイド層との相互作用を抑制して、所
定の動作特性で確実に動作する半導体装置を提供する。 【解決手段】 シリコン層３，５３のシリサイド層１
１，６１側の表面近傍に窒素分布層３Ｎ，５３Ｎを形成
する。ソース／ドレイン領域９，５９の形成のためのイ
オン注入時にシリコン層３，５３中へもドーパントが注
入されて、窒素分布層３Ｎ，５３Ｎよりも深い領域にホ
ウ素分布層３Ｂ又はリン分布層５３Ｐが形成される。シ
リコン層３，５３及びｐ+型層８，５８を覆うようにコ
バルトを堆積し、サリサイド化反応によりシリサイド層
１１，６１，１０，６０を形成する。窒素分布層３Ｎ，
５３Ｎ中の窒素によりホウ素及びリンによる上記相互作
用が抑制されて、低抵抗のゲート電極５，５５及び所定
のしきい値を有するＭＯＳトランジスタが製造される。
ドーパントとシリサイド層との相互作用を抑制して、所
定の動作特性で確実に動作する半導体装置を提供する。 【解決手段】 シリコン層３，５３のシリサイド層１
１，６１側の表面近傍に窒素分布層３Ｎ，５３Ｎを形成
する。ソース／ドレイン領域９，５９の形成のためのイ
オン注入時にシリコン層３，５３中へもドーパントが注
入されて、窒素分布層３Ｎ，５３Ｎよりも深い領域にホ
ウ素分布層３Ｂ又はリン分布層５３Ｐが形成される。シ
リコン層３，５３及びｐ+型層８，５８を覆うようにコ
バルトを堆積し、サリサイド化反応によりシリサイド層
１１，６１，１０，６０を形成する。窒素分布層３Ｎ，
５３Ｎ中の窒素によりホウ素及びリンによる上記相互作
用が抑制されて、低抵抗のゲート電極５，５５及び所定
のしきい値を有するＭＯＳトランジスタが製造される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、いわゆるサリサ
イド構造の電極を有するＭＯＳトランジスタ及びその製
造方法に関する。
の製造方法に関するものであり、特に、いわゆるサリサ
イド構造の電極を有するＭＯＳトランジスタ及びその製
造方法に関する。
【０００２】
【従来の技術】一般的に、半導体集積回路にＣＭＯＳト
ランジスタを適用することによって、同集積回路の消費
電力の低減化やより広い動作マージンの確保等を図って
いる。更に、ＭＯＳトランジスタの微細化・低電圧化の
要請に対しては、ＰＭＯＳトランジスタのしきい値電圧
の低減化が比較的に容易であるデュアルゲ−トＣＭＯＳ
構造を採用している。
ランジスタを適用することによって、同集積回路の消費
電力の低減化やより広い動作マージンの確保等を図って
いる。更に、ＭＯＳトランジスタの微細化・低電圧化の
要請に対しては、ＰＭＯＳトランジスタのしきい値電圧
の低減化が比較的に容易であるデュアルゲ−トＣＭＯＳ
構造を採用している。
【０００３】標準的なデュアルゲ−トＣＭＯＳトランジ
スタでは、ＮＭＯＳトランジスタのポリサイドゲート電
極にｎ型のポリシリコンが用いられ、ＰＭＯＳトランジ
スタの同ゲート電極にｐ型のポリシリコンが用いられ
る。このとき、デュアルゲートＣＭＯＳトランジスタの
ＰＭＯＳトランジスタには表面チャンネル型が適用され
る。これに対して、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタの両ポリサイドゲート電極にｎ型ポリシリ
コンを用いたシングルゲートＣＭＯＳトランジスタのＰ
ＭＯＳトランジスタには、埋め込みチャンネル型が適用
される。表面チャンネル型トランジスタは埋め込みチャ
ンネル型トランジスタよりもパンチスルーに強いので、
ＭＯＳトランジスタの微細化に有利な構造である。
スタでは、ＮＭＯＳトランジスタのポリサイドゲート電
極にｎ型のポリシリコンが用いられ、ＰＭＯＳトランジ
スタの同ゲート電極にｐ型のポリシリコンが用いられ
る。このとき、デュアルゲートＣＭＯＳトランジスタの
ＰＭＯＳトランジスタには表面チャンネル型が適用され
る。これに対して、ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタの両ポリサイドゲート電極にｎ型ポリシリ
コンを用いたシングルゲートＣＭＯＳトランジスタのＰ
ＭＯＳトランジスタには、埋め込みチャンネル型が適用
される。表面チャンネル型トランジスタは埋め込みチャ
ンネル型トランジスタよりもパンチスルーに強いので、
ＭＯＳトランジスタの微細化に有利な構造である。
【０００４】ここで、従来のデュアルゲートＣＭＯＳト
ランジスタの製造方法を図１７〜図２１に示す各工程で
の縦断面図を用いて説明する。まず、シリコン基板１０
０を準備する。そして、図１７に示すように、シリコン
基板１００の所定の領域に分離酸化膜１０１を形成した
後、ＮＭＯＳトランジスタ領域を成すｐ型のウェル（以
下、「ｐウェル」とも呼ぶ）１０２及びＰＭＯＳトラン
ジスタ領域を成すｎ型のウェル（以下、「ｎウェル」と
も呼ぶ）１０３を形成する。
ランジスタの製造方法を図１７〜図２１に示す各工程で
の縦断面図を用いて説明する。まず、シリコン基板１０
０を準備する。そして、図１７に示すように、シリコン
基板１００の所定の領域に分離酸化膜１０１を形成した
後、ＮＭＯＳトランジスタ領域を成すｐ型のウェル（以
下、「ｐウェル」とも呼ぶ）１０２及びＰＭＯＳトラン
ジスタ領域を成すｎ型のウェル（以下、「ｎウェル」と
も呼ぶ）１０３を形成する。
【０００５】次に、図１８に示すように、シリコン基板
１００の両ウェル１０２，１０３側の表面にシリコン酸
化膜１０４を形成し、続いて、ポリシリコン層１０５を
ＣＶＤ法により堆積する。その後、リソグラフィ技術及
び異方性エッチング技術を用いてポリシリコン層１０５
及びシリコン酸化膜１０４をパターニングして、ｐウェ
ル１０２上の所定の位置にポリシリコン層１０５Ｎ及び
シリコン酸化膜１０４Ｎを形成すると共に、ｎウェル１
０３上の所定の位置にポリシリコン層１０５Ｐ及びシリ
コン酸化膜１０４Ｐを形成する（図１９参照）。
１００の両ウェル１０２，１０３側の表面にシリコン酸
化膜１０４を形成し、続いて、ポリシリコン層１０５を
ＣＶＤ法により堆積する。その後、リソグラフィ技術及
び異方性エッチング技術を用いてポリシリコン層１０５
及びシリコン酸化膜１０４をパターニングして、ｐウェ
ル１０２上の所定の位置にポリシリコン層１０５Ｎ及び
シリコン酸化膜１０４Ｎを形成すると共に、ｎウェル１
０３上の所定の位置にポリシリコン層１０５Ｐ及びシリ
コン酸化膜１０４Ｐを形成する（図１９参照）。
【０００６】そして、フォトレジスト等でＰＭＯＳトラ
ンジスタ領域を被覆した後に、ｐウェル１０２内にｎ型
のドーパントないしは不純物、例えばヒ素（Ａｓ）をイ
オン注入してｎ-型層１０８を形成する（図１９参
照）。続いて、同様の方法により、ｐ型のドーパント、
例えばホウ素（Ｂ）の注入によりｎウェル１０３内にｐ
-型層１０９を形成する。なお、各層１０８，１０９の
形成順序は逆であっても構わない。
ンジスタ領域を被覆した後に、ｐウェル１０２内にｎ型
のドーパントないしは不純物、例えばヒ素（Ａｓ）をイ
オン注入してｎ-型層１０８を形成する（図１９参
照）。続いて、同様の方法により、ｐ型のドーパント、
例えばホウ素（Ｂ）の注入によりｎウェル１０３内にｐ
-型層１０９を形成する。なお、各層１０８，１０９の
形成順序は逆であっても構わない。
【０００７】その後、シリコン基板１００のポリシリコ
ン層１０５Ｐ，１０５Ｎ側の表面全体を覆うようにＴＥ
ＯＳ酸化膜を堆積し、当該酸化膜を異方性エッチバック
することよってポリシリコン層１０５Ｐ，１０５Ｎ及び
シリコン酸化膜１０４Ｐ，１０４Ｎの側壁にゲート側壁
スペーサ１１０を形成する（図２０参照）。
ン層１０５Ｐ，１０５Ｎ側の表面全体を覆うようにＴＥ
ＯＳ酸化膜を堆積し、当該酸化膜を異方性エッチバック
することよってポリシリコン層１０５Ｐ，１０５Ｎ及び
シリコン酸化膜１０４Ｐ，１０４Ｎの側壁にゲート側壁
スペーサ１１０を形成する（図２０参照）。
【０００８】次に、フォトレジスト等でＰＭＯＳトラン
ジスタ領域を被覆した後に、ｐウェル１０２内にｎ型の
ドーパント、例えばヒ素をイオン注入して、上記ｎ-型
層１０８と共にソース／ドレイン領域を成すｎ+型層１
１１を形成する。このとき、ポリシリコン層１０５Ｎ中
にも同時にヒ素が注入されてポリシリコン層１０５Ｎは
ｎ型になる（図２０中のヒ素分布層１１３参照）。同様
に、例えばホウ素のイオン注入によりｎウェル１０３内
に、上記ｐ-型層１０９と共にソース／ドレイン領域を
成すｐ+型層１１２を形成する。このとき、ポリシリコ
ン層１０５Ｐ中にもホウ素が注入されてポリシリコン層
１０５Ｐはｐ型になる（図２０中のホウ素分布層１１４
参照）。なお、各ウェル１０２，１０３へのイオン注入
の順序は逆であっても構わない。その後、適当な熱処理
工程（例えば８００〜９００゜Ｃ程度の温度で３０分程
度）等により注入したドーパントを活性化させる（アニ
ール処理）。
ジスタ領域を被覆した後に、ｐウェル１０２内にｎ型の
ドーパント、例えばヒ素をイオン注入して、上記ｎ-型
層１０８と共にソース／ドレイン領域を成すｎ+型層１
１１を形成する。このとき、ポリシリコン層１０５Ｎ中
にも同時にヒ素が注入されてポリシリコン層１０５Ｎは
ｎ型になる（図２０中のヒ素分布層１１３参照）。同様
に、例えばホウ素のイオン注入によりｎウェル１０３内
に、上記ｐ-型層１０９と共にソース／ドレイン領域を
成すｐ+型層１１２を形成する。このとき、ポリシリコ
ン層１０５Ｐ中にもホウ素が注入されてポリシリコン層
１０５Ｐはｐ型になる（図２０中のホウ素分布層１１４
参照）。なお、各ウェル１０２，１０３へのイオン注入
の順序は逆であっても構わない。その後、適当な熱処理
工程（例えば８００〜９００゜Ｃ程度の温度で３０分程
度）等により注入したドーパントを活性化させる（アニ
ール処理）。
【０００９】続いて、シリコン基板１００のポリシリコ
ン層１０５Ｎ，１０５Ｐ等が形成されている側の表面全
体を覆うように、例えばタングステン（Ｗ）等の金属を
堆積する。そして、熱処理を施すことによって、タング
ステンとシリコンとが接している部分のみに選択的に且
つ自己整合的にシリサイド化反応ないしはサリサイド化
反応を生じさせる。その後、スペーサ１１０等上の未反
応のタングステンを除去する。これにより、図２１に示
すように、ポリシリコン層１０５Ｐ，１０５Ｎ，ｎ+型
層１１１及びｐ+型層１１２上に、寄生抵抗低減のため
のシリサイド層１１６，１１８，１１５，１１７が形成
される。なお、ポリシリコン層１０５Ｎ，１０５Ｐとシ
リサイド層１１６，１１８とから成る要素を「ゲート電
極」と呼ぶ。
ン層１０５Ｎ，１０５Ｐ等が形成されている側の表面全
体を覆うように、例えばタングステン（Ｗ）等の金属を
堆積する。そして、熱処理を施すことによって、タング
ステンとシリコンとが接している部分のみに選択的に且
つ自己整合的にシリサイド化反応ないしはサリサイド化
反応を生じさせる。その後、スペーサ１１０等上の未反
応のタングステンを除去する。これにより、図２１に示
すように、ポリシリコン層１０５Ｐ，１０５Ｎ，ｎ+型
層１１１及びｐ+型層１１２上に、寄生抵抗低減のため
のシリサイド層１１６，１１８，１１５，１１７が形成
される。なお、ポリシリコン層１０５Ｎ，１０５Ｐとシ
リサイド層１１６，１１８とから成る要素を「ゲート電
極」と呼ぶ。
【００１０】シリサイド層の他の形成方法として、シリ
サイド材料自体を堆積する方法がある。このとき、ポリ
シリコン層１０５Ｐ，１０５Ｎと共にゲート電極を成す
シリサイド層１１８，１１６の形成方法として、ポリシ
リコン層１０５の形成（図１８参照）に続いてシリサイ
ド材料自体を堆積し、当該シリサイド層をポリシリコン
層１０５のパターニング（図１９参照）と同時にパター
ニングする方法がある。
サイド材料自体を堆積する方法がある。このとき、ポリ
シリコン層１０５Ｐ，１０５Ｎと共にゲート電極を成す
シリサイド層１１８，１１６の形成方法として、ポリシ
リコン層１０５の形成（図１８参照）に続いてシリサイ
ド材料自体を堆積し、当該シリサイド層をポリシリコン
層１０５のパターニング（図１９参照）と同時にパター
ニングする方法がある。
【００１１】
【発明が解決しようとする課題】さて、ＣＭＯＳトラン
ジスタのゲート電極がポリサイドの場合、以下の問題点
がある。
ジスタのゲート電極がポリサイドの場合、以下の問題点
がある。
【００１２】シリコンとシリサイドとの偏析係数の違い
により、製造工程中の熱処理工程時にポリサイドゲート
電極を成すポリシリコン層中のドーパントはシリサイド
層中に取り込まれやすい。このため、シリサイド層をポ
リシリコン層の形成に引き続いてシリサイド材料自体を
堆積して形成する場合、シリサイド層はＭＯＳトランジ
スタの製造工程の初期時に形成されるため、その後の熱
処理工程、例えばソース／ドレイン領域へのドーパント
のイオン注入後のアニール処理（例えば８００〜９００
゜Ｃ程度の温度で３０分程度）時によって、シリコン層
中のドーパント濃度が低下してしまう場合がある。一般
的にシリサイド中におけるドーパントの拡散速度は非常
に大きい。このため、デュアルＣＭＯＳトランジスタを
成すＰＭＯＳトランジスタとＮＭＯＳトランジスタとの
各ゲート電極を共有する構成の場合、各ポリシリコン層
中のドーパントがシリサイド層を介して急速に相互に拡
散してしまうので、上述のドーパント濃度の低下が著し
い。その結果、ＭＯＳトランジスタのしきい値電圧が所
定の値から大きく変動する場合がある。かかる点に鑑み
れば、シリサイド層を製造工程の終期においてサリサイ
ド化反応を用いて形成する、上述の製造方法の方が優位
性を有していると言える。
により、製造工程中の熱処理工程時にポリサイドゲート
電極を成すポリシリコン層中のドーパントはシリサイド
層中に取り込まれやすい。このため、シリサイド層をポ
リシリコン層の形成に引き続いてシリサイド材料自体を
堆積して形成する場合、シリサイド層はＭＯＳトランジ
スタの製造工程の初期時に形成されるため、その後の熱
処理工程、例えばソース／ドレイン領域へのドーパント
のイオン注入後のアニール処理（例えば８００〜９００
゜Ｃ程度の温度で３０分程度）時によって、シリコン層
中のドーパント濃度が低下してしまう場合がある。一般
的にシリサイド中におけるドーパントの拡散速度は非常
に大きい。このため、デュアルＣＭＯＳトランジスタを
成すＰＭＯＳトランジスタとＮＭＯＳトランジスタとの
各ゲート電極を共有する構成の場合、各ポリシリコン層
中のドーパントがシリサイド層を介して急速に相互に拡
散してしまうので、上述のドーパント濃度の低下が著し
い。その結果、ＭＯＳトランジスタのしきい値電圧が所
定の値から大きく変動する場合がある。かかる点に鑑み
れば、シリサイド層を製造工程の終期においてサリサイ
ド化反応を用いて形成する、上述の製造方法の方が優位
性を有していると言える。
【００１３】しかしながら、サリサイド反応ないしはシ
リサイド化反応によりシリサイド層を形成する場合、シ
リコン層中に高濃度のドーバントが存在するとシリサイ
ド化反応が妨げられてしまうという問題がある。このた
め、当該シリサイド層の抵抗、従って、ゲート電極の抵
抗は、シリコン層が高濃度のドーパントを含まない場合
の同シリサイド層よりも高い値を有することとなる。
リサイド化反応によりシリサイド層を形成する場合、シ
リコン層中に高濃度のドーバントが存在するとシリサイ
ド化反応が妨げられてしまうという問題がある。このた
め、当該シリサイド層の抵抗、従って、ゲート電極の抵
抗は、シリコン層が高濃度のドーパントを含まない場合
の同シリサイド層よりも高い値を有することとなる。
【００１４】また、シリコン層中にホウ素（Ｂ）が存在
すると、シリサイド化反応時にシリサイド層がホウ素を
吸い上げるという現象が知られている。このため、ＰＭ
ＯＳトランジスタのドーパントとしてホウ素を用いた場
合には、シリサイド化反応によってゲート電極を成すポ
リシリコン層中のホウ素濃度が低下してポリシリコン層
の空乏化を引き起こす。その結果、シリサイドの形成後
のポリシリコン層の抵抗値、従って、ゲート電極の抵抗
値は所望の値よりも高くなってしまう。更に、ポリシリ
コン層の空乏化は、ＭＯＳトランジスタのしきい値電圧
の増大という問題を有している。なお、かかる空乏化
は、製造工程の初期時にシリサイド材料自体の堆積によ
ってシリサイド層を形成する場合であっても、その後の
熱処理工程で生じうる。
すると、シリサイド化反応時にシリサイド層がホウ素を
吸い上げるという現象が知られている。このため、ＰＭ
ＯＳトランジスタのドーパントとしてホウ素を用いた場
合には、シリサイド化反応によってゲート電極を成すポ
リシリコン層中のホウ素濃度が低下してポリシリコン層
の空乏化を引き起こす。その結果、シリサイドの形成後
のポリシリコン層の抵抗値、従って、ゲート電極の抵抗
値は所望の値よりも高くなってしまう。更に、ポリシリ
コン層の空乏化は、ＭＯＳトランジスタのしきい値電圧
の増大という問題を有している。なお、かかる空乏化
は、製造工程の初期時にシリサイド材料自体の堆積によ
ってシリサイド層を形成する場合であっても、その後の
熱処理工程で生じうる。
【００１５】このとき、ポリシリコン層の空乏化を回避
しうる手段の一つとして、シリサイド層による吸い上げ
分だけホウ素の濃度を更に増大させる方法が考えられ
る。しかしながら、上述のように、ポリシリコン層が高
濃度のホウ素、即ち、ドーパントを含んでいる場合に
ば、当該ホウ素によってシリサイド化反応が阻害されて
しまう。更に、ホウ素がゲート絶縁膜を成すシリコン酸
化膜を越えてシリコン基板に拡散する（いわゆる突き抜
け現象）ことにより、しきい値電圧が所定の値から変動
してしまうという新たな問題が惹起される。
しうる手段の一つとして、シリサイド層による吸い上げ
分だけホウ素の濃度を更に増大させる方法が考えられ
る。しかしながら、上述のように、ポリシリコン層が高
濃度のホウ素、即ち、ドーパントを含んでいる場合に
ば、当該ホウ素によってシリサイド化反応が阻害されて
しまう。更に、ホウ素がゲート絶縁膜を成すシリコン酸
化膜を越えてシリコン基板に拡散する（いわゆる突き抜
け現象）ことにより、しきい値電圧が所定の値から変動
してしまうという新たな問題が惹起される。
【００１６】本発明は、上述の問題点に鑑みてなされた
ものであり、シリサイド層をサリサイド化により形成す
る場合であっても、シリコン層中のドーパントによるシ
リサイド化の阻害やホウ素の吸い上げ現象等の相互作用
を抑制可能な、半導体装置の製造方法を提供することを
第１の目的とする。
ものであり、シリサイド層をサリサイド化により形成す
る場合であっても、シリコン層中のドーパントによるシ
リサイド化の阻害やホウ素の吸い上げ現象等の相互作用
を抑制可能な、半導体装置の製造方法を提供することを
第１の目的とする。
【００１７】更に、本発明は、第１の目的の実現と同時
に、いわゆるホウ素の突き抜け現象を抑制しうる、半導
体装置の製造方法を提供することを第２の目的とする。
に、いわゆるホウ素の突き抜け現象を抑制しうる、半導
体装置の製造方法を提供することを第２の目的とする。
【００１８】加えて、本発明は、第１及び第２の目的の
実現により、所定の動作特性で以て確実に且つ高速に動
作しうる半導体装置を提供することを第３の目的とす
る。
実現により、所定の動作特性で以て確実に且つ高速に動
作しうる半導体装置を提供することを第３の目的とす
る。
【００１９】
【課題を解決するための手段】（１）請求項１に記載の
発明に係る半導体装置の製造方法は、（a）主面を有す
るシリコン基板を準備する工程と、（b）前記シリコン
基板の前記主面の側に、少なくとも表面近傍に窒素を含
み、且つ、層内に所定の導電型を有するドーパントが導
入されたシリコン層を形成する工程と、（c）前記工程
（b）の後に、前記シリコン基板の前記主面全体を覆う
ように金属層を形成する工程と、（d）前記金属層の内
でシリコンと接する部分のみを選択的に且つ自己整合的
にシリサイド化してシリサイド層を形成する工程とを備
えることを特徴とする。
発明に係る半導体装置の製造方法は、（a）主面を有す
るシリコン基板を準備する工程と、（b）前記シリコン
基板の前記主面の側に、少なくとも表面近傍に窒素を含
み、且つ、層内に所定の導電型を有するドーパントが導
入されたシリコン層を形成する工程と、（c）前記工程
（b）の後に、前記シリコン基板の前記主面全体を覆う
ように金属層を形成する工程と、（d）前記金属層の内
でシリコンと接する部分のみを選択的に且つ自己整合的
にシリサイド化してシリサイド層を形成する工程とを備
えることを特徴とする。
【００２０】（２）請求項２に記載の発明に係る半導体
装置の製造方法は、請求項１に記載の半導体装置の製造
方法であって、前記シリコン層は、ＭＯＳトランジスタ
のゲート電極の一部を成す層であり、前記工程（c）の
前に、前記ＭＯＳトランジスタのソース／ドレイン領域
に対するアニール処理工程を更に備えることを特徴とす
る。
装置の製造方法は、請求項１に記載の半導体装置の製造
方法であって、前記シリコン層は、ＭＯＳトランジスタ
のゲート電極の一部を成す層であり、前記工程（c）の
前に、前記ＭＯＳトランジスタのソース／ドレイン領域
に対するアニール処理工程を更に備えることを特徴とす
る。
【００２１】（３）請求項３に記載の発明に係る半導体
装置の製造方法は、請求項１に記載の半導体装置の製造
方法であって、前記シリコン層は、ＭＯＳトランジスタ
のゲート電極の一部を成す層と同ソース／ドレイン領域
との内の少なくとも一方であり、前記工程（b）におい
て、前記窒素の前記シリコン層への導入をイオン注入法
により実施することを特徴とする。
装置の製造方法は、請求項１に記載の半導体装置の製造
方法であって、前記シリコン層は、ＭＯＳトランジスタ
のゲート電極の一部を成す層と同ソース／ドレイン領域
との内の少なくとも一方であり、前記工程（b）におい
て、前記窒素の前記シリコン層への導入をイオン注入法
により実施することを特徴とする。
【００２２】（４）請求項４に記載の発明に係る半導体
装置の製造方法は、請求項１に記載の半導体装置の製造
方法であって、前記シリコン層は、ＭＯＳトランジスタ
のゲート電極の一部を成す層であり、前記工程（b）に
おいて、窒素含有雰囲気中で前記シリコン層を形成する
ことにより前記シリコン層内の全体に前記窒素を含ませ
ることを特徴とする。
装置の製造方法は、請求項１に記載の半導体装置の製造
方法であって、前記シリコン層は、ＭＯＳトランジスタ
のゲート電極の一部を成す層であり、前記工程（b）に
おいて、窒素含有雰囲気中で前記シリコン層を形成する
ことにより前記シリコン層内の全体に前記窒素を含ませ
ることを特徴とする。
【００２３】（５）請求項５に記載の発明に係る半導体
装置の製造方法は、請求項１乃至４のいずれかに記載の
半導体装置の製造方法であって、前記シリコン層は、Ｍ
ＯＳトランジスタのゲート電極の一部を成す層であり、
前記工程（b）の前に、前記シリコン基板と前記シリコ
ン層との間に、膜中全体に窒素を含む絶縁膜を形成する
工程を更に備えることを特徴とする。
装置の製造方法は、請求項１乃至４のいずれかに記載の
半導体装置の製造方法であって、前記シリコン層は、Ｍ
ＯＳトランジスタのゲート電極の一部を成す層であり、
前記工程（b）の前に、前記シリコン基板と前記シリコ
ン層との間に、膜中全体に窒素を含む絶縁膜を形成する
工程を更に備えることを特徴とする。
【００２４】（６）請求項６に記載の発明に係る半導体
装置は、請求項１乃至５のいずれかに記載の半導体装置
の製造方法により製造されることを特徴とする。
装置は、請求項１乃至５のいずれかに記載の半導体装置
の製造方法により製造されることを特徴とする。
【００２５】（７）請求項７に記載の発明に係る半導体
装置は、所定の導電型のドーパントを含むと共に、少な
くとも表面近傍に窒素分布層を備えるシリコン層と、前
記シリコン層の前記表面上に、前記シリコン層を覆うよ
うに配置された金属層の内で前記シリコン層の前記表面
に接する部分のみを選択的に且つ自己整合的にシリサイ
ド化して形成されたシリサイド層とを備えることを特徴
とする。
装置は、所定の導電型のドーパントを含むと共に、少な
くとも表面近傍に窒素分布層を備えるシリコン層と、前
記シリコン層の前記表面上に、前記シリコン層を覆うよ
うに配置された金属層の内で前記シリコン層の前記表面
に接する部分のみを選択的に且つ自己整合的にシリサイ
ド化して形成されたシリサイド層とを備えることを特徴
とする。
【００２６】（８）請求項８に記載の発明に係る半導体
装置は、請求項７に記載の半導体装置であって、前記ド
ーパントはイオン注入法により前記シリコン層の前記表
面側から注入されて前記シリコン層内に配置されてお
り、前記窒素分布層は、注入された前記ドーパントの平
均飛程近傍よりも前記シリコン層の前記表面側に配置さ
れていることを特徴とする。
装置は、請求項７に記載の半導体装置であって、前記ド
ーパントはイオン注入法により前記シリコン層の前記表
面側から注入されて前記シリコン層内に配置されてお
り、前記窒素分布層は、注入された前記ドーパントの平
均飛程近傍よりも前記シリコン層の前記表面側に配置さ
れていることを特徴とする。
【００２７】（９）請求項９に記載の発明に係る半導体
装置は、請求項７に記載の半導体装置であって、前記シ
リコン層全体が前記窒素分布層を成すことを特徴とす
る。
装置は、請求項７に記載の半導体装置であって、前記シ
リコン層全体が前記窒素分布層を成すことを特徴とす
る。
【００２８】（１０）請求項１０に記載の発明に係る半
導体装置は、請求項７乃至９のいずれかに記載の半導体
装置であって、前記シリコン層及び前記シリサイド層
は、ＭＯＳトランジスタのゲート電極を成すことを特徴
とする。
導体装置は、請求項７乃至９のいずれかに記載の半導体
装置であって、前記シリコン層及び前記シリサイド層
は、ＭＯＳトランジスタのゲート電極を成すことを特徴
とする。
【００２９】（１１）請求項１１に記載の発明に係る半
導体装置は、請求項１０に記載の半導体装置であって、
前記シリコン層の前記表面と反対側の表面に対面して配
置されたシリコン基板と、前記シリコン基板と前記シリ
コン層との間に当該シリコン基板及びシリコン層の双方
に接して配置された、その層内の全体に窒素を含むゲー
ト絶縁層とを更に備えることを特徴とする。
導体装置は、請求項１０に記載の半導体装置であって、
前記シリコン層の前記表面と反対側の表面に対面して配
置されたシリコン基板と、前記シリコン基板と前記シリ
コン層との間に当該シリコン基板及びシリコン層の双方
に接して配置された、その層内の全体に窒素を含むゲー
ト絶縁層とを更に備えることを特徴とする。
【００３０】（１２）請求項１２に記載の発明に係る半
導体装置は、請求項７乃至１１のいずれかに記載の半導
体装置であって、前記シリコン層及び前記シリサイド層
は、ＭＯＳトランジスタのソース電極と同ドレイン電極
との内の少なくとも一方を成すことを特徴とする。
導体装置は、請求項７乃至１１のいずれかに記載の半導
体装置であって、前記シリコン層及び前記シリサイド層
は、ＭＯＳトランジスタのソース電極と同ドレイン電極
との内の少なくとも一方を成すことを特徴とする。
【００３１】
【発明の実施の形態】＜実施の形態１＞図１は、実施の
形態１に係るデュアルゲートＣＭＯＳトランジスタの模
式的な縦断面図である。図１に示すように、シリコン基
板１の表面ないしは主面に配置された分離酸化膜１０１
によって、ＰＭＯＳトランジスタ領域とＮＭＯＳトラン
ジスタ領域とが区切られている。そして、ＰＭＯＳトラ
ンジスタ領域には、上記表面から所定の深さを有するｎ
ウェル１Ｗが形成されている。同様に、ＮＭＯＳトラン
ジスタ領域には、ｐウェル５１Ｗが形成されている。各
ウェル１Ｗ，５１Ｗの表面上ないしは上記一方の表面上
の所定の領域にゲート絶縁膜であるシリコン酸化膜（以
下、単に「酸化膜」とも呼ぶ）２，５２が配置されてい
る。
形態１に係るデュアルゲートＣＭＯＳトランジスタの模
式的な縦断面図である。図１に示すように、シリコン基
板１の表面ないしは主面に配置された分離酸化膜１０１
によって、ＰＭＯＳトランジスタ領域とＮＭＯＳトラン
ジスタ領域とが区切られている。そして、ＰＭＯＳトラ
ンジスタ領域には、上記表面から所定の深さを有するｎ
ウェル１Ｗが形成されている。同様に、ＮＭＯＳトラン
ジスタ領域には、ｐウェル５１Ｗが形成されている。各
ウェル１Ｗ，５１Ｗの表面上ないしは上記一方の表面上
の所定の領域にゲート絶縁膜であるシリコン酸化膜（以
下、単に「酸化膜」とも呼ぶ）２，５２が配置されてい
る。
【００３２】そして、各シリコン酸化膜２，５２のシリ
コン基板１と反対側の表面上にポリシリコン層（シリコ
ン層）３，５３が配置されており、ポリシリコン層３，
５３のシリコン基板１と反対側の表面上にコバルトシリ
サイド（ＣｏＳｉ2）層（以下、単に「シリサイド層」
とも呼ぶ）１１，６１が配置されている。かかるシリコ
ン層及び当該シリコン層上のシリサイド層がＭＯＳトラ
ンジスタの「ゲート電極」を成す（図１中のゲート電極
５，５５参照）。特に、各ポリシリコン層３，５３のシ
リサイド層１１，６１側の表面近傍、例えば表面から約
１００オングストローム近傍の深さに至る領域にそれぞ
れ窒素を含む窒素分布層３Ｎ，５３Ｎが形成されてい
る。更に、各ポリシリコン層３，５３内であって窒素分
布層３Ｎ，５３Ｎよりもシリコン基板１側にそれぞれホ
ウ素（Ｂ）を含むホウ素分布層３Ｂ，リン（Ｐ）を含む
リン分布層５３Ｐが形成されている。
コン基板１と反対側の表面上にポリシリコン層（シリコ
ン層）３，５３が配置されており、ポリシリコン層３，
５３のシリコン基板１と反対側の表面上にコバルトシリ
サイド（ＣｏＳｉ2）層（以下、単に「シリサイド層」
とも呼ぶ）１１，６１が配置されている。かかるシリコ
ン層及び当該シリコン層上のシリサイド層がＭＯＳトラ
ンジスタの「ゲート電極」を成す（図１中のゲート電極
５，５５参照）。特に、各ポリシリコン層３，５３のシ
リサイド層１１，６１側の表面近傍、例えば表面から約
１００オングストローム近傍の深さに至る領域にそれぞ
れ窒素を含む窒素分布層３Ｎ，５３Ｎが形成されてい
る。更に、各ポリシリコン層３，５３内であって窒素分
布層３Ｎ，５３Ｎよりもシリコン基板１側にそれぞれホ
ウ素（Ｂ）を含むホウ素分布層３Ｂ，リン（Ｐ）を含む
リン分布層５３Ｐが形成されている。
【００３３】シリコン基板１の上記表面上に、ポリシリ
コン層３，５３（又はゲート電極５，５５）及びシリコ
ン酸化膜２，１５２を両側から挟むように例えばシリコ
ン酸化膜から成るゲート側壁スペーサ（以下、単に「ス
ペーサ」とも呼ぶ）ないしはサイドウォール７，５７が
配置されている。また、ｎウェル１Ｗ内には、スペーサ
７の直下に当該ウェル１Ｗの表面から所定の深さに至る
領域にｐ型のドーパント（例えばホウ素）を含むｐ-型
層６が形成されており、ウェル５１Ｗ内の同等の領域に
ｎ型のドーパント（例えばリン）を含むｎ-型層５６が
形成されている。ｐ-型層６及びｎ-型層５６は、いわゆ
るＬＤＤ層である。
コン層３，５３（又はゲート電極５，５５）及びシリコ
ン酸化膜２，１５２を両側から挟むように例えばシリコ
ン酸化膜から成るゲート側壁スペーサ（以下、単に「ス
ペーサ」とも呼ぶ）ないしはサイドウォール７，５７が
配置されている。また、ｎウェル１Ｗ内には、スペーサ
７の直下に当該ウェル１Ｗの表面から所定の深さに至る
領域にｐ型のドーパント（例えばホウ素）を含むｐ-型
層６が形成されており、ウェル５１Ｗ内の同等の領域に
ｎ型のドーパント（例えばリン）を含むｎ-型層５６が
形成されている。ｐ-型層６及びｎ-型層５６は、いわゆ
るＬＤＤ層である。
【００３４】そして、ウェル１Ｗ，５１Ｗの上記各表面
上に各スペーサ７，５７の端部に接し当該エッジから遠
ざかる方向に延在するシリサイド層１０，６０が配置さ
れている。シリサイド層１０の直下のｎウェル１Ｗ内で
あって当該シリサイド層１０に接し所定の深さに至る領
域に、ｐ型のドーパントを含むｐ+型層８が形成されて
おり、ウェル５１Ｗ内に同等のｎ型のドーパントを含む
ｎ+型層５８が形成されている。なお、ｐ+型層８及びｎ
+型層５８の各ドーパント濃度はｐ-型層６又はｎ-型層
５６のそれよりも高い。なお、ｐ-型層及びｐ+型層とｎ
-型層及びｎ+型層とを総称してそれぞれ「ソース／ドレ
イン領域」と呼ぶ（図１中のソース／ドレイン領域９，
５９参照）と共に、ソース／ドレイン領域及びシリサイ
ド層から成る構成要素を「ソース／ドレイン電極」と呼
ぶ（図１中のソース／ドレイン電極１５，６５参照）こ
とにする。
上に各スペーサ７，５７の端部に接し当該エッジから遠
ざかる方向に延在するシリサイド層１０，６０が配置さ
れている。シリサイド層１０の直下のｎウェル１Ｗ内で
あって当該シリサイド層１０に接し所定の深さに至る領
域に、ｐ型のドーパントを含むｐ+型層８が形成されて
おり、ウェル５１Ｗ内に同等のｎ型のドーパントを含む
ｎ+型層５８が形成されている。なお、ｐ+型層８及びｎ
+型層５８の各ドーパント濃度はｐ-型層６又はｎ-型層
５６のそれよりも高い。なお、ｐ-型層及びｐ+型層とｎ
-型層及びｎ+型層とを総称してそれぞれ「ソース／ドレ
イン領域」と呼ぶ（図１中のソース／ドレイン領域９，
５９参照）と共に、ソース／ドレイン領域及びシリサイ
ド層から成る構成要素を「ソース／ドレイン電極」と呼
ぶ（図１中のソース／ドレイン電極１５，６５参照）こ
とにする。
【００３５】次に、図１のデュアルＣＭＯＳトランジス
タの内のＰＭＯＳトランジスタの製造方法を図２〜図１
０を用いて説明する。図２〜図１０は、本製造方法の各
工程を説明するための模式的な縦断面図である。ここで
は、ＰＭＯＳトランジスタの製造方法を説明するが、以
下の製造方法と同様の製造方法によりＮＭＯＳトランジ
スタを製造することは可能であるし、従来の製造方法と
同様に両製造方法を組み合わせることにより図１のデュ
アルＣＭＯＳトランジスタを製造することも可能であ
る。
タの内のＰＭＯＳトランジスタの製造方法を図２〜図１
０を用いて説明する。図２〜図１０は、本製造方法の各
工程を説明するための模式的な縦断面図である。ここで
は、ＰＭＯＳトランジスタの製造方法を説明するが、以
下の製造方法と同様の製造方法によりＮＭＯＳトランジ
スタを製造することは可能であるし、従来の製造方法と
同様に両製造方法を組み合わせることにより図１のデュ
アルＣＭＯＳトランジスタを製造することも可能であ
る。
【００３６】まず、シリコン基板１を準備する。そし
て、図２に示すように、シリコン基板１の表面（主面）
１Ｓから所定の深さに至る領域にｎ型の不純物、例えば
リン（Ｐ）を注入してｎウエル１Ｗを形成する。なお、
イオン注入後のアニール処（例えば８００〜９００゜Ｃ
程度の温度で３０分程度）は、各注入工程後に行っても
良いし、又は複数の注入工程後にまとめて実施しても良
い。
て、図２に示すように、シリコン基板１の表面（主面）
１Ｓから所定の深さに至る領域にｎ型の不純物、例えば
リン（Ｐ）を注入してｎウエル１Ｗを形成する。なお、
イオン注入後のアニール処（例えば８００〜９００゜Ｃ
程度の温度で３０分程度）は、各注入工程後に行っても
良いし、又は複数の注入工程後にまとめて実施しても良
い。
【００３７】次に、図２の状態のシリコン基板１の表面
１Ｓ（ｎウェル１Ｗの表面でもある）を熱酸化法等によ
り酸化して、シリコン酸化膜２Ａを形成する（図３参
照）。なお、酸化膜２Ａの形成後における表面１Ｓと
は、酸化膜２Ａ（酸化膜２Ａに種々の処理が施されて後
に形成された同等の酸化膜を含む）との界面を成す、シ
リコン基板のシリコン材料の表面を言うものとする。そ
して、酸化膜２Ａの露出している表面２ＳＡ上にポリシ
リコン層３Ａ（例えば２０００オングストローム程度）
を例えばＣＶＤ法により形成する（図３参照）。
１Ｓ（ｎウェル１Ｗの表面でもある）を熱酸化法等によ
り酸化して、シリコン酸化膜２Ａを形成する（図３参
照）。なお、酸化膜２Ａの形成後における表面１Ｓと
は、酸化膜２Ａ（酸化膜２Ａに種々の処理が施されて後
に形成された同等の酸化膜を含む）との界面を成す、シ
リコン基板のシリコン材料の表面を言うものとする。そ
して、酸化膜２Ａの露出している表面２ＳＡ上にポリシ
リコン層３Ａ（例えば２０００オングストローム程度）
を例えばＣＶＤ法により形成する（図３参照）。
【００３８】その後、図４に示すように、ポリシリコン
層３Ａの露出している表面３ＳＡ側から窒素をイオン注
入法により注入して、ポリシリコン層３内に窒素分布層
３ＮＡ（後に窒素分布層３Ｎになる）を形成する。この
とき、例えば加速エネルギーを約１０ｋｅＶ以下とし、
ドーズ量を２Ｅ１５／ｃｍ2程度に制御することによっ
て、窒素の表面３ＳＡからの注入深さ（ないしは飛程）
の平均を約１００オングストローム以下にすることがで
きる。このとき、窒素分布層３Ｎの窒素濃度は２Ｅ２０
／ｃｍ3程度という（従来のＭＯＳトランジスタにおけ
るポリシリコン層と比較して）比較的高い濃度とするこ
とができる。
層３Ａの露出している表面３ＳＡ側から窒素をイオン注
入法により注入して、ポリシリコン層３内に窒素分布層
３ＮＡ（後に窒素分布層３Ｎになる）を形成する。この
とき、例えば加速エネルギーを約１０ｋｅＶ以下とし、
ドーズ量を２Ｅ１５／ｃｍ2程度に制御することによっ
て、窒素の表面３ＳＡからの注入深さ（ないしは飛程）
の平均を約１００オングストローム以下にすることがで
きる。このとき、窒素分布層３Ｎの窒素濃度は２Ｅ２０
／ｃｍ3程度という（従来のＭＯＳトランジスタにおけ
るポリシリコン層と比較して）比較的高い濃度とするこ
とができる。
【００３９】そして、リソグラフィ（写真製版）技術及
び異方性エッチング技術を用いてポリシリコン層３Ａ及
び酸化膜２Ａをパターニングして、図５に示すポリシリ
コン層３及びシリコン酸化膜２を形成する。図５（及び
図１）に示すように、当該ポリシリコン層３は、上記窒
素分布層３ＮＡの一部から成る窒素分布層３Ｎを有す
る。また、表面３ＳＡの内の残存する部分を「表面３
Ｓ」と呼ぶ。なお、本工程において酸化膜２Ａの一部を
残存させる製造方法もあることを付記する。
び異方性エッチング技術を用いてポリシリコン層３Ａ及
び酸化膜２Ａをパターニングして、図５に示すポリシリ
コン層３及びシリコン酸化膜２を形成する。図５（及び
図１）に示すように、当該ポリシリコン層３は、上記窒
素分布層３ＮＡの一部から成る窒素分布層３Ｎを有す
る。また、表面３ＳＡの内の残存する部分を「表面３
Ｓ」と呼ぶ。なお、本工程において酸化膜２Ａの一部を
残存させる製造方法もあることを付記する。
【００４０】次に、図６に示すように、シリコン基板１
にｐ型のドーパント、例えばホウ素を２フッ化ホウ素
（ＢＦ2）イオンとしてイオン注入法により注入して、
ポリシリコン層３及び酸化膜２で被覆されている部分を
除くｎウエル１Ｗ内にｐ-型層６Ａを形成する。このと
き、例えば加速エネルギーを約１０ｋｅＶ程度とし、ド
ーズ量を１Ｅ１４／ｃｍ2程度に制御する。本イオン注
入工程において、ポリシリコン層３にもホウ素が導入さ
れる。なお、以下の説明では、ホウ素及びホウ素の化合
物の各イオンを総称して「ホウ素イオン」とも呼ぶ。
にｐ型のドーパント、例えばホウ素を２フッ化ホウ素
（ＢＦ2）イオンとしてイオン注入法により注入して、
ポリシリコン層３及び酸化膜２で被覆されている部分を
除くｎウエル１Ｗ内にｐ-型層６Ａを形成する。このと
き、例えば加速エネルギーを約１０ｋｅＶ程度とし、ド
ーズ量を１Ｅ１４／ｃｍ2程度に制御する。本イオン注
入工程において、ポリシリコン層３にもホウ素が導入さ
れる。なお、以下の説明では、ホウ素及びホウ素の化合
物の各イオンを総称して「ホウ素イオン」とも呼ぶ。
【００４１】その後、露出している表面１Ｓ，ポリシリ
コン層３及び酸化膜２の全体を覆うようにＴＥＯＳ酸化
膜をＣＶＤ法で堆積し、当該ＴＥＯＳ酸化膜に対して異
方性エッチバックを施して、図７に示すスペーサ７を形
成する。
コン層３及び酸化膜２の全体を覆うようにＴＥＯＳ酸化
膜をＣＶＤ法で堆積し、当該ＴＥＯＳ酸化膜に対して異
方性エッチバックを施して、図７に示すスペーサ７を形
成する。
【００４２】そして、図８に示すように、例えば２０〜
３０ｋｅＶ程度の加速エネルギー及び１Ｅ１５／ｃｍ2
程度のドーズ量で以てＢＦ2イオンのイオン注入法を行
って、ｎウエル１Ｗの表面１Ｓの内でポリシリコン層３
（及び酸化膜２）及びスペーサ７で被覆されている部分
を除く領域にｐ+型層８を形成する。なお、表面１Ｓの
内でｐ+型層８の表面を「表面８Ｓ」とも呼ぶ。上記ｐ-
型層６Ａ（図７参照）の内でスペーサ７の直下の部分、
即ち、上記ｐ-型層６Ａの内で本工程後に残存し、ｐ+型
層８よりもドーパント濃度が低い部分をｐ-型層６を成
す。
３０ｋｅＶ程度の加速エネルギー及び１Ｅ１５／ｃｍ2
程度のドーズ量で以てＢＦ2イオンのイオン注入法を行
って、ｎウエル１Ｗの表面１Ｓの内でポリシリコン層３
（及び酸化膜２）及びスペーサ７で被覆されている部分
を除く領域にｐ+型層８を形成する。なお、表面１Ｓの
内でｐ+型層８の表面を「表面８Ｓ」とも呼ぶ。上記ｐ-
型層６Ａ（図７参照）の内でスペーサ７の直下の部分、
即ち、上記ｐ-型層６Ａの内で本工程後に残存し、ｐ+型
層８よりもドーパント濃度が低い部分をｐ-型層６を成
す。
【００４３】図８に示すように、本イオン注入工程で
は、ポリシリコン層３にもホウ素が導入されてホウ素分
布層３Ｂが形成される。このとき、上述の注入条件によ
れば、ポリシリコン層３の表面３Ｓからの平均注入深さ
（ないしは飛程）が約１５０オングストローム以上の領
域近傍に、従って、窒素分布層３Ｎよりもシリコン基板
１側にホウ素分布層３Ｂが形成される。また、ホウ素分
布層３Ｂの濃度はおおよそ１０21〜１０22／ｃｍ3のオ
ーダーである。
は、ポリシリコン層３にもホウ素が導入されてホウ素分
布層３Ｂが形成される。このとき、上述の注入条件によ
れば、ポリシリコン層３の表面３Ｓからの平均注入深さ
（ないしは飛程）が約１５０オングストローム以上の領
域近傍に、従って、窒素分布層３Ｎよりもシリコン基板
１側にホウ素分布層３Ｂが形成される。また、ホウ素分
布層３Ｂの濃度はおおよそ１０21〜１０22／ｃｍ3のオ
ーダーである。
【００４４】次に、図９に示すように、露出している表
面１Ｓ，３Ｓ及びスペーサ７の全体を覆うように例えば
コバルト（Ｃｏ）（金属層）１１Ａをスパッタ法等によ
り堆積する。なお、コバルトの代わりに、チタン（Ｔ
ｉ），タングステン（Ｗ），モリブデン（Ｍｏ），タン
タル（Ｔａ），ニッケル（Ｎｉ），白金（Ｐｔ）等の金
属を用いても良い。特に、コバルト層１１Ａの形成工程
までにソース／ドレイン領域９に対するアニール処理工
程等の熱処理工程が終了していることが望ましい。その
後、熱処理を実施してコバルト１１Ａとポリシリコン層
３及びｐ+型層８との間にシリサイド化反応を生じさせ
る。このとき、本熱処理は、いわゆるＲＴＡ（Rapid Th
ermal Anneal）で以て、例えば１０００゜Ｃの温度，１
０秒程度の短時間（ソース／ドレイン領域９形成時のア
ニール処理時間と比較して短時間である）で以て実施さ
れる。なお、本熱処理は複数回のＲＴＡで以て行っても
良く、そのような場合であっても、ソース／ドレイン領
域９形成時のアニール処理時間よりも短時間である。シ
リサイド化反応はシリコン材料とコバルトとの間でのみ
選択的に且つ自己整合的にシリサイド化する（いわゆる
サリサイド化）。このため、サリサイド化の後にコバル
ト１１Ａの未反応部分を除去することにより、表面３Ｓ
上及び表面８Ｓ上に図１０に示すコバルトシリサイド層
１０，１１が得られる。なお、シリサイド層の形成後に
おいては、各シリサイド層１１，１０との界面を成す、
ポリシリコン層３及びシリコン基板１の各シリコン材料
の表面をそれぞれ「表面１Ｓ」，「表面８Ｓ」と呼ぶこ
とにする。
面１Ｓ，３Ｓ及びスペーサ７の全体を覆うように例えば
コバルト（Ｃｏ）（金属層）１１Ａをスパッタ法等によ
り堆積する。なお、コバルトの代わりに、チタン（Ｔ
ｉ），タングステン（Ｗ），モリブデン（Ｍｏ），タン
タル（Ｔａ），ニッケル（Ｎｉ），白金（Ｐｔ）等の金
属を用いても良い。特に、コバルト層１１Ａの形成工程
までにソース／ドレイン領域９に対するアニール処理工
程等の熱処理工程が終了していることが望ましい。その
後、熱処理を実施してコバルト１１Ａとポリシリコン層
３及びｐ+型層８との間にシリサイド化反応を生じさせ
る。このとき、本熱処理は、いわゆるＲＴＡ（Rapid Th
ermal Anneal）で以て、例えば１０００゜Ｃの温度，１
０秒程度の短時間（ソース／ドレイン領域９形成時のア
ニール処理時間と比較して短時間である）で以て実施さ
れる。なお、本熱処理は複数回のＲＴＡで以て行っても
良く、そのような場合であっても、ソース／ドレイン領
域９形成時のアニール処理時間よりも短時間である。シ
リサイド化反応はシリコン材料とコバルトとの間でのみ
選択的に且つ自己整合的にシリサイド化する（いわゆる
サリサイド化）。このため、サリサイド化の後にコバル
ト１１Ａの未反応部分を除去することにより、表面３Ｓ
上及び表面８Ｓ上に図１０に示すコバルトシリサイド層
１０，１１が得られる。なお、シリサイド層の形成後に
おいては、各シリサイド層１１，１０との界面を成す、
ポリシリコン層３及びシリコン基板１の各シリコン材料
の表面をそれぞれ「表面１Ｓ」，「表面８Ｓ」と呼ぶこ
とにする。
【００４５】さて、ホウ素等のドーパントは、シリコン
中の空孔を介して熱拡散ないしは移動する。このとき、
図１に示すように、実施の形態１に係るデュアルＣＭＯ
Ｓトランジスタの各ポリシリコン層３，５３中の窒素分
布層３Ｎ，５３Ｎは、ホウ素分布層３Ｂ及びリン分布層
５３Ｐよりもシリサイド層１１，６１側に存在する。こ
のため、熱処理工程において窒素分布層３Ｎ，５３Ｎ中
の窒素がホウ素及びリンよりも速く熱拡散してポリシリ
コン中の空孔を埋めるので、ポリシリコン層３の表面３
Ｓ付近のドーパント濃度は、熱処理工程前と同程度に保
たれている。従って、ポリシリコン層３中の各ドーパン
トがシリサイド化反応を阻害する現象を十分に抑制する
ことができる。このため、本ＭＯＳトランジスタのシリ
サイド層１１，６１の抵抗は、窒素分布層３Ｎ，５３Ｎ
を有さない従来のＭＯＳトランジスタのそれよりも大幅
に低減されている。かかる点は、他のｐ型又はｎ型のド
ーパントについても妥当である。特に、ホウ素の熱拡散
速度は他のドーパントよりも速いので、ＰＭＯＳトラン
ジスタのドーパントにホウ素を用いた場合には、上述の
シリサイド化反応の阻害抑制効果は顕著であり、シリサ
イド層１１を確実に低抵抗化することができる。
中の空孔を介して熱拡散ないしは移動する。このとき、
図１に示すように、実施の形態１に係るデュアルＣＭＯ
Ｓトランジスタの各ポリシリコン層３，５３中の窒素分
布層３Ｎ，５３Ｎは、ホウ素分布層３Ｂ及びリン分布層
５３Ｐよりもシリサイド層１１，６１側に存在する。こ
のため、熱処理工程において窒素分布層３Ｎ，５３Ｎ中
の窒素がホウ素及びリンよりも速く熱拡散してポリシリ
コン中の空孔を埋めるので、ポリシリコン層３の表面３
Ｓ付近のドーパント濃度は、熱処理工程前と同程度に保
たれている。従って、ポリシリコン層３中の各ドーパン
トがシリサイド化反応を阻害する現象を十分に抑制する
ことができる。このため、本ＭＯＳトランジスタのシリ
サイド層１１，６１の抵抗は、窒素分布層３Ｎ，５３Ｎ
を有さない従来のＭＯＳトランジスタのそれよりも大幅
に低減されている。かかる点は、他のｐ型又はｎ型のド
ーパントについても妥当である。特に、ホウ素の熱拡散
速度は他のドーパントよりも速いので、ＰＭＯＳトラン
ジスタのドーパントにホウ素を用いた場合には、上述の
シリサイド化反応の阻害抑制効果は顕著であり、シリサ
イド層１１を確実に低抵抗化することができる。
【００４６】更に、同様の理由により、窒素分布層３Ｎ
によれば、シリサイド化反応時のホウ素の吸い上げ現象
を確実に抑制して、ポリシリコン層３中のホウ素濃度の
低下ないしはポリシリコン層３の空乏化を抑制すること
ができる。このため、ポリシリコン層３の抵抗は、上述
の従来のＭＯＳトランジスタのそれよりも大幅に低減さ
れている。
によれば、シリサイド化反応時のホウ素の吸い上げ現象
を確実に抑制して、ポリシリコン層３中のホウ素濃度の
低下ないしはポリシリコン層３の空乏化を抑制すること
ができる。このため、ポリシリコン層３の抵抗は、上述
の従来のＭＯＳトランジスタのそれよりも大幅に低減さ
れている。
【００４７】このように、本ＭＯＳトランジスタのゲー
ト電極（シリコン層及びシリサイド層から成る）５，５
５は、上述の従来のＭＯＳトランジスタよりも格段に低
減化されている。従って、ＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタ共に省電力化を実現することができ
る。
ト電極（シリコン層及びシリサイド層から成る）５，５
５は、上述の従来のＭＯＳトランジスタよりも格段に低
減化されている。従って、ＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタ共に省電力化を実現することができ
る。
【００４８】加えて、上述の吸い上げ現象の抑制効果に
よって、ＰＭＯＳトランジスタのしきい値電圧の変動を
生じることなく、本ＰＭＯＳトランジスタは設計された
所定のしきい値電圧で以て確実に動作しうる。その結
果、本ＰＭＯＳトランジスタは、従来のＭＯＳトランジ
スタよりも高速の動作が可能である。
よって、ＰＭＯＳトランジスタのしきい値電圧の変動を
生じることなく、本ＰＭＯＳトランジスタは設計された
所定のしきい値電圧で以て確実に動作しうる。その結
果、本ＰＭＯＳトランジスタは、従来のＭＯＳトランジ
スタよりも高速の動作が可能である。
【００４９】このとき、ポリシリコン層３，５３中への
窒素の導入をサリサイド化反応の工程前までに実施すれ
ば、上述の効果を発揮しうるＭＯＳトランジスタを製造
可能である。また、窒素分布層の窒素濃度が約１１０18
／ｃｍ3オーダー以上であれば、同層はかかる効果を発
揮しうる。
窒素の導入をサリサイド化反応の工程前までに実施すれ
ば、上述の効果を発揮しうるＭＯＳトランジスタを製造
可能である。また、窒素分布層の窒素濃度が約１１０18
／ｃｍ3オーダー以上であれば、同層はかかる効果を発
揮しうる。
【００５０】なお、ホウ素のコバルトシリサイド中の拡
散速度は、タングステンシリサイド（ＷＳｉ2）中のそ
れと比較して小さいことに鑑みれば（IEEE'91 "Technol
ogy Limitation for N+/P+ Polycide Gate CMOS due to
Lateral Diffusion in Silicide/Polysilicon Layers"
のFIG.1を参照）、たとえホウ素がシリサイド層中に移
動・拡散した場合であっても、金属層としてコバルトを
適用した実施の形態１に係るＰＭＯＳトランジスタによ
れば、同金属層にタングステンを用いた場合よりもシリ
サイド層中でのホウ素の拡散を抑制可能であることを付
記する。
散速度は、タングステンシリサイド（ＷＳｉ2）中のそ
れと比較して小さいことに鑑みれば（IEEE'91 "Technol
ogy Limitation for N+/P+ Polycide Gate CMOS due to
Lateral Diffusion in Silicide/Polysilicon Layers"
のFIG.1を参照）、たとえホウ素がシリサイド層中に移
動・拡散した場合であっても、金属層としてコバルトを
適用した実施の形態１に係るＰＭＯＳトランジスタによ
れば、同金属層にタングステンを用いた場合よりもシリ
サイド層中でのホウ素の拡散を抑制可能であることを付
記する。
【００５１】さて、従来のＭＯＳトランジスタにおいて
もゲート電極を成すポリシリコン層中にＮイオンが注入
される場合がある。しかしながら、かかる窒素の導入
は、例えばホウ素がゲート絶縁膜を越えてシリコン基板
内に移動・拡散する現象（ホウ素の突き抜け現象）を抑
制することを目的としている。このため、当該ポリシリ
コン層中の窒素分布層は、ホウ素の分布深さ（飛程）と
同程度又はそれよりも深い部分（ゲート電極側）に形成
される。従って、実施の形態１に係るＭＯＳトランジス
タとは、窒素分布層の形成位置が明らかに異なる。
もゲート電極を成すポリシリコン層中にＮイオンが注入
される場合がある。しかしながら、かかる窒素の導入
は、例えばホウ素がゲート絶縁膜を越えてシリコン基板
内に移動・拡散する現象（ホウ素の突き抜け現象）を抑
制することを目的としている。このため、当該ポリシリ
コン層中の窒素分布層は、ホウ素の分布深さ（飛程）と
同程度又はそれよりも深い部分（ゲート電極側）に形成
される。従って、実施の形態１に係るＭＯＳトランジス
タとは、窒素分布層の形成位置が明らかに異なる。
【００５２】また、ゲート電極の一部を成すポリシリコ
ン層中に窒素を注入する工程を有するＭＯＳトランジス
タの製造方法が、特開平７−３０１０８号公報に開示さ
れている（以下、先行技術と呼ぶ）。先行技術に係
る製造方法は、ＭＯＳトランジスタの製造工程の初期時
に、ゲート電極を成すシリサイド層をシリサイド材料自
体を堆積して形成している。このため、双方のゲート電
極を共有するデュアルゲートＣＭＯＳトランジスタを製
造する場合において、シリサイド層の形成後の熱処理工
程、例えばソース／ドレイン領域に対するアニール処理
時に両ＭＯＳトランジスタの各ポリシリコン層中のドー
パントがシリサイド層を介して相互に拡散することを抑
制するために、上述の窒素の導入を実施する。しかしな
がら、上述のように、先行技術に係る製造方法は、Ｍ
ＯＳトランジスタの製造工程の初期時にシリサイド層を
シリサイド材料自体を堆積して形成する点で、同製造工
程の終期においてシリサイド化（サリサイド化）反応に
よりゲート電極の一部を成すシリサイド層を形成すると
いう実施の形態１に係る製造方法とは大きく異なる。
ン層中に窒素を注入する工程を有するＭＯＳトランジス
タの製造方法が、特開平７−３０１０８号公報に開示さ
れている（以下、先行技術と呼ぶ）。先行技術に係
る製造方法は、ＭＯＳトランジスタの製造工程の初期時
に、ゲート電極を成すシリサイド層をシリサイド材料自
体を堆積して形成している。このため、双方のゲート電
極を共有するデュアルゲートＣＭＯＳトランジスタを製
造する場合において、シリサイド層の形成後の熱処理工
程、例えばソース／ドレイン領域に対するアニール処理
時に両ＭＯＳトランジスタの各ポリシリコン層中のドー
パントがシリサイド層を介して相互に拡散することを抑
制するために、上述の窒素の導入を実施する。しかしな
がら、上述のように、先行技術に係る製造方法は、Ｍ
ＯＳトランジスタの製造工程の初期時にシリサイド層を
シリサイド材料自体を堆積して形成する点で、同製造工
程の終期においてシリサイド化（サリサイド化）反応に
よりゲート電極の一部を成すシリサイド層を形成すると
いう実施の形態１に係る製造方法とは大きく異なる。
【００５３】このとき、上記シリサイド層の形成工程の
相違に起因して、実施の形態１に係る製造方法は、先行
技術に対して以下の格別なる優位性を有している。即
ち、実施の形態１に係る製造方法においてコバルト層１
１Ａの形成工程までにソース／ドレイン領域９に対する
アニール処理工程等の熱処理を終了させておくことが可
能である。従って、かかる場合、（ｉ）ソース／ドレイ
ン領域９に対するアニール処理工程等の熱処理時にシリ
サイド層自体が未形成であるので、上述のデュアルゲー
トＣＭＯＳトランジスタを製造する場合に生じる上記ア
ニール処理工程等におけるシリサイド層を介したドーパ
ントの相互拡散が全く生じ得ない。従って、かかる相互
拡散に起因するポリシリコン層の空乏化が生じない。ま
た、（ｉｉ）コバルト層１１Ａの形成工程までにソース
／ドレイン領域９に対するアニール処理工程等を終了さ
せておくことにより、ポリシリコン層３中のドーパント
とシリサイド層１１との相互作用を生じうる要因をシリ
サイド化反応工程以外に無くすることができる。従っ
て、そのような相互作用に起因するポリシリコン層の空
乏化を十分に抑制することができる。このとき、一般的
にソース／ドレイン領域のアニール処理時間はシリサイ
ド化反応のための熱処理時間よりも長いことに鑑みれ
ば、かかる効果（ｉ），（ｉｉ）は非常に大きいと言え
る。
相違に起因して、実施の形態１に係る製造方法は、先行
技術に対して以下の格別なる優位性を有している。即
ち、実施の形態１に係る製造方法においてコバルト層１
１Ａの形成工程までにソース／ドレイン領域９に対する
アニール処理工程等の熱処理を終了させておくことが可
能である。従って、かかる場合、（ｉ）ソース／ドレイ
ン領域９に対するアニール処理工程等の熱処理時にシリ
サイド層自体が未形成であるので、上述のデュアルゲー
トＣＭＯＳトランジスタを製造する場合に生じる上記ア
ニール処理工程等におけるシリサイド層を介したドーパ
ントの相互拡散が全く生じ得ない。従って、かかる相互
拡散に起因するポリシリコン層の空乏化が生じない。ま
た、（ｉｉ）コバルト層１１Ａの形成工程までにソース
／ドレイン領域９に対するアニール処理工程等を終了さ
せておくことにより、ポリシリコン層３中のドーパント
とシリサイド層１１との相互作用を生じうる要因をシリ
サイド化反応工程以外に無くすることができる。従っ
て、そのような相互作用に起因するポリシリコン層の空
乏化を十分に抑制することができる。このとき、一般的
にソース／ドレイン領域のアニール処理時間はシリサイ
ド化反応のための熱処理時間よりも長いことに鑑みれ
ば、かかる効果（ｉ），（ｉｉ）は非常に大きいと言え
る。
【００５４】＜実施の形態２＞次に、実施の形態２に係
るＰＭＯＳトランジスタの構造及び製造方法を図１１〜
図１３を用いて説明する。なお、本ＰＭＯＳトランジス
タの構造及び製造方法は既述の実施の形態１に係るＰＭ
ＯＳトランジスタのそれらを基本としているため、ここ
では、本ＰＭＯＳトランジスタの特徴部分を中心に説明
する。このため、既述の構成要素と同等の構成要素には
同一の符号を付して、その説明を援用する。かかる点は
以下の説明において同様とする。
るＰＭＯＳトランジスタの構造及び製造方法を図１１〜
図１３を用いて説明する。なお、本ＰＭＯＳトランジス
タの構造及び製造方法は既述の実施の形態１に係るＰＭ
ＯＳトランジスタのそれらを基本としているため、ここ
では、本ＰＭＯＳトランジスタの特徴部分を中心に説明
する。このため、既述の構成要素と同等の構成要素には
同一の符号を付して、その説明を援用する。かかる点は
以下の説明において同様とする。
【００５５】図１１に示すように、実施の形態２に係る
ＰＭＯＳトランジスタは、ソース／ドレイン領域９内の
表面１Ｓから所定の深さの領域に、既述の窒素分布層３
Ｎと同等の窒素分布層１Ｎを更に備える。かかる窒素分
布層１１は以下の製造方法により形成される。
ＰＭＯＳトランジスタは、ソース／ドレイン領域９内の
表面１Ｓから所定の深さの領域に、既述の窒素分布層３
Ｎと同等の窒素分布層１Ｎを更に備える。かかる窒素分
布層１１は以下の製造方法により形成される。
【００５６】まず、実施の形態１に係る製造方法と同様
にして、図３に示す状態のシリコン基板１を準備する。
そして、本製造方法では、実施の形態１に係る製造方法
では引き続いて実施されるＮイオン注入工程を実施する
ことなく、ポリシリコン層３Ａ及び酸化膜２Ａをパター
ニングして、図１２に示すポリシリコン層３及び酸化膜
２を形成する。このため、図１２と既述の図５とを比較
して分かるように、図１２に示す実施の形態２に係るポ
リシリコン層３は図５中の窒素分布層３Ｎを有さない。
にして、図３に示す状態のシリコン基板１を準備する。
そして、本製造方法では、実施の形態１に係る製造方法
では引き続いて実施されるＮイオン注入工程を実施する
ことなく、ポリシリコン層３Ａ及び酸化膜２Ａをパター
ニングして、図１２に示すポリシリコン層３及び酸化膜
２を形成する。このため、図１２と既述の図５とを比較
して分かるように、図１２に示す実施の形態２に係るポ
リシリコン層３は図５中の窒素分布層３Ｎを有さない。
【００５７】その後、図１３に示すように、約１０ｋｅ
Ｖ以下の加速エネルギー及び２Ｅ１５／ｃｍ2程度のド
ーズ量で以て、シリコン基板１の表面１Ｓ全面に対する
Ｎイオン注入を行う。かかる注入により、ポリシリコン
層３中に窒素分布層３Ｎが形成されると共に、ポリシリ
コン層３及び酸化膜２で覆われた部分を除くシリコン基
板１の表面１Ｓ内に窒素分布層１Ｎが形成される。この
とき、両窒素分布層１Ｎ，３Ｎの各表面１Ｓ，３Ｓから
の平均深さは約１００オングストローム以下である。
Ｖ以下の加速エネルギー及び２Ｅ１５／ｃｍ2程度のド
ーズ量で以て、シリコン基板１の表面１Ｓ全面に対する
Ｎイオン注入を行う。かかる注入により、ポリシリコン
層３中に窒素分布層３Ｎが形成されると共に、ポリシリ
コン層３及び酸化膜２で覆われた部分を除くシリコン基
板１の表面１Ｓ内に窒素分布層１Ｎが形成される。この
とき、両窒素分布層１Ｎ，３Ｎの各表面１Ｓ，３Ｓから
の平均深さは約１００オングストローム以下である。
【００５８】そして、２回のＢＦ2イオン注入工程等の
実施の形態１に係る製造方法と同様の工程を実施して各
層等を形成することにより、図１１のＰＭＯＳトランジ
スタが完成する。なお、同様の工程によって、ＮＭＯＳ
トランジスタのソース／ドレイン領域５９（図１参照）
中に窒素分布層を形成可能である。
実施の形態１に係る製造方法と同様の工程を実施して各
層等を形成することにより、図１１のＰＭＯＳトランジ
スタが完成する。なお、同様の工程によって、ＮＭＯＳ
トランジスタのソース／ドレイン領域５９（図１参照）
中に窒素分布層を形成可能である。
【００５９】ソース／ドレイン領域中の窒素分布層によ
れば、ポリシリコン層中の窒素分布層と同様に、シリサ
イド化（サリサイド化）反応時におけるソース／ドレイ
ン領域内のドーパントと当該領域上のシリサイド層との
相互作用を、従来のＭＯＳトランジスタよりも大幅に抑
制することができる。これにより、低抵抗のソース／ド
レイン電極を形成することができる。このとき、ソース
／ドレイン領域を「シリコン層」と捉えることができる
ので、当該ソース／ドレイン電極は、シリコン層及び当
該シリコン層上のシリサイド層から成る。従って、本Ｍ
ＯＳトランジスタによれば、実施の形態１に係るＭＯＳ
トランジスタと比較して、更に省電力化を推進すること
ができる。
れば、ポリシリコン層中の窒素分布層と同様に、シリサ
イド化（サリサイド化）反応時におけるソース／ドレイ
ン領域内のドーパントと当該領域上のシリサイド層との
相互作用を、従来のＭＯＳトランジスタよりも大幅に抑
制することができる。これにより、低抵抗のソース／ド
レイン電極を形成することができる。このとき、ソース
／ドレイン領域を「シリコン層」と捉えることができる
ので、当該ソース／ドレイン電極は、シリコン層及び当
該シリコン層上のシリサイド層から成る。従って、本Ｍ
ＯＳトランジスタによれば、実施の形態１に係るＭＯＳ
トランジスタと比較して、更に省電力化を推進すること
ができる。
【００６０】更に、ソース／ドレイン領域内の窒素分布
層によれば、接合リーク電流を低減することができる。
また、ドーパントにホウ素を用いたＰＭＯＳトランジス
タの場合には、ソース／ドレイン電極形成時におけるホ
ウ素の吸い上げ現象を抑制可能である。その結果、所定
の動作特性を確実に発揮しうるＭＯＳトランジスタを得
られる。このとき、当該ＭＯＳトランジスタを高速で駆
動することができる。
層によれば、接合リーク電流を低減することができる。
また、ドーパントにホウ素を用いたＰＭＯＳトランジス
タの場合には、ソース／ドレイン電極形成時におけるホ
ウ素の吸い上げ現象を抑制可能である。その結果、所定
の動作特性を確実に発揮しうるＭＯＳトランジスタを得
られる。このとき、当該ＭＯＳトランジスタを高速で駆
動することができる。
【００６１】なお、ポリシリコン層のパターニング形成
後からサリサイド化反応のための熱処理工程前までの間
に上記Ｎイオン注入工程を実施すれば、ソース／ドレイ
ン領域内に窒素分布層を形成することができ、上述の効
果を発揮しうるＭＯＳトランジスタを製造可能である。
このとき、同一の反応炉においてイオン種を切り替える
ことによって本製造方法に係るＮイオン注入工程とソー
ス／ドレイン領域形成のための１回目又は２回目のＢＦ
2イオン注入工程とを連続して（順序は問わない）実施
するときには、実施の形態１に係る製造方法よりも製造
時間を短縮することができる。また、ソース電極とドレ
イン電極との内の一方のソース／ドレイン領域内に窒素
分布層を形成した場合であっても、上述の効果を一定程
度に得ることができる。
後からサリサイド化反応のための熱処理工程前までの間
に上記Ｎイオン注入工程を実施すれば、ソース／ドレイ
ン領域内に窒素分布層を形成することができ、上述の効
果を発揮しうるＭＯＳトランジスタを製造可能である。
このとき、同一の反応炉においてイオン種を切り替える
ことによって本製造方法に係るＮイオン注入工程とソー
ス／ドレイン領域形成のための１回目又は２回目のＢＦ
2イオン注入工程とを連続して（順序は問わない）実施
するときには、実施の形態１に係る製造方法よりも製造
時間を短縮することができる。また、ソース電極とドレ
イン電極との内の一方のソース／ドレイン領域内に窒素
分布層を形成した場合であっても、上述の効果を一定程
度に得ることができる。
【００６２】ここで、２回目のＢＦ2イオン注入工程の
前又は後に（即ち、スペーサ７の形成後に）Ｎイオン注
入工程を実施して製造されたＰＭＯＳトランジスタを図
１４に示す。図１４に示すように、当該ＰＭＯＳトラン
ジスタは、スペーサ７の直下のｐ-型層６内には窒素分
布層を有さず、ｐ+型層８の領域内のみに上記窒素分布
層１Ｎと同等の窒素分布層１Ｎ２を有する。当該ＰＭＯ
Ｓトランジスタによっても上述の効果を得ることができ
る。
前又は後に（即ち、スペーサ７の形成後に）Ｎイオン注
入工程を実施して製造されたＰＭＯＳトランジスタを図
１４に示す。図１４に示すように、当該ＰＭＯＳトラン
ジスタは、スペーサ７の直下のｐ-型層６内には窒素分
布層を有さず、ｐ+型層８の領域内のみに上記窒素分布
層１Ｎと同等の窒素分布層１Ｎ２を有する。当該ＰＭＯ
Ｓトランジスタによっても上述の効果を得ることができ
る。
【００６３】さて、ソース／ドレイン領域に対してＮイ
オンの注入を行う製造方法が、特開平９−８２９７号公
報に開示されている（以下、先行技術と呼ぶ）。先行
技術は、シリサイド層用の金属材料としてコバルトや
ニッケルを用いる場合において、シリサイド化反応を上
記金属材料とシリコン材料との界面内で均一に進行させ
るための技術である。詳細には、シリコン基板上にポリ
シリコン層３に相当するポリシリコン層を形成し、同基
板内にソース／ドレイン領域を形成した後に、シリコン
材料であるポリシリコン層及びソース／ドレイン領域上
に上記金属材料をスパッタ積層する。その後、上記シリ
コン材料と上記堆積された金属層との界面に存在して当
該界面内での均一なシリサイド化反応を阻害する、シリ
コン材料の表面上の自然酸化膜を、当該界面に対するＮ
イオン注入によって粉砕する。かかる粉砕処理の後に、
シリサイド化（サリサイド化）反応を実施することによ
って、平坦な且つ膜厚が均一なシリサイド層を形成しう
るとしている。
オンの注入を行う製造方法が、特開平９−８２９７号公
報に開示されている（以下、先行技術と呼ぶ）。先行
技術は、シリサイド層用の金属材料としてコバルトや
ニッケルを用いる場合において、シリサイド化反応を上
記金属材料とシリコン材料との界面内で均一に進行させ
るための技術である。詳細には、シリコン基板上にポリ
シリコン層３に相当するポリシリコン層を形成し、同基
板内にソース／ドレイン領域を形成した後に、シリコン
材料であるポリシリコン層及びソース／ドレイン領域上
に上記金属材料をスパッタ積層する。その後、上記シリ
コン材料と上記堆積された金属層との界面に存在して当
該界面内での均一なシリサイド化反応を阻害する、シリ
コン材料の表面上の自然酸化膜を、当該界面に対するＮ
イオン注入によって粉砕する。かかる粉砕処理の後に、
シリサイド化（サリサイド化）反応を実施することによ
って、平坦な且つ膜厚が均一なシリサイド層を形成しう
るとしている。
【００６４】このとき、先行技術では、Ｎイオン注入
の目的に鑑みて、上述のように、コバルト層等を形成し
た後にＮイオンの注入を行うことを提案している。これ
に対して、実施の形態２に係る製造方法では、異方性エ
ッチングによるポリシリコン層３の形成後から金属層１
１Ａをサリサイド化反応するための熱処理工程前までの
間に、窒素分布層３Ｎの形成のためのＮイオン注入工程
を実施可能であるので、製造工程の自由度が非常に大き
い。このため、上述のように、Ｎイオン注入工程を導入
した場合であっても、先行技術に係る製造方法と比較
して製造時間の増加を大幅に抑えることができる。
の目的に鑑みて、上述のように、コバルト層等を形成し
た後にＮイオンの注入を行うことを提案している。これ
に対して、実施の形態２に係る製造方法では、異方性エ
ッチングによるポリシリコン層３の形成後から金属層１
１Ａをサリサイド化反応するための熱処理工程前までの
間に、窒素分布層３Ｎの形成のためのＮイオン注入工程
を実施可能であるので、製造工程の自由度が非常に大き
い。このため、上述のように、Ｎイオン注入工程を導入
した場合であっても、先行技術に係る製造方法と比較
して製造時間の増加を大幅に抑えることができる。
【００６５】また、先行技術では、上記金属材料であ
るコバルト層等を介してＮイオン注入を行うので、１０
ｋｅＶ以上という比較的に高い加速エネルギー及びｌＥ
１５／ｃｍ2程度という（上記自然酸化膜の粉砕が目的
であるため）比較的に低いドーズ量で以てＮイオン注入
を行うことを提案している。これに対して、実施の形態
２に係る製造方法では、シリコン中のドーパントとシリ
サイド層との相互作用を抑制するために、先行技術に
係る加速エネルギーよりも低いエネルギー（約１０ｋｅ
Ｖ以下）及び同ドーズ量よりも高いドーズ量（２Ｅ１５
／ｃｍ2程度）で以てＮイオン注入する。このように、
Ｎイオン注入条件において両Ｎイオン注入工程に明らか
な差異が認められる。
るコバルト層等を介してＮイオン注入を行うので、１０
ｋｅＶ以上という比較的に高い加速エネルギー及びｌＥ
１５／ｃｍ2程度という（上記自然酸化膜の粉砕が目的
であるため）比較的に低いドーズ量で以てＮイオン注入
を行うことを提案している。これに対して、実施の形態
２に係る製造方法では、シリコン中のドーパントとシリ
サイド層との相互作用を抑制するために、先行技術に
係る加速エネルギーよりも低いエネルギー（約１０ｋｅ
Ｖ以下）及び同ドーズ量よりも高いドーズ量（２Ｅ１５
／ｃｍ2程度）で以てＮイオン注入する。このように、
Ｎイオン注入条件において両Ｎイオン注入工程に明らか
な差異が認められる。
【００６６】＜実施の形態３＞実施の形態３に係るＰＭ
ＯＳトランジスタの縦断面図を図１５に示す。図１５に
示すように、本ＰＭＯＳトランジスタは、図１０のＰＭ
ＯＳトランジスタ中のシリコン酸化膜２の代わりに、窒
素を含むゲート絶縁膜であるシリコン窒化酸化膜（Ｓｉ
ＯＮ）１２を備える。シリコン窒化酸化膜１２は以下の
形成工程により形成可能である。
ＯＳトランジスタの縦断面図を図１５に示す。図１５に
示すように、本ＰＭＯＳトランジスタは、図１０のＰＭ
ＯＳトランジスタ中のシリコン酸化膜２の代わりに、窒
素を含むゲート絶縁膜であるシリコン窒化酸化膜（Ｓｉ
ＯＮ）１２を備える。シリコン窒化酸化膜１２は以下の
形成工程により形成可能である。
【００６７】まず、既述のシリコン酸化膜２Ａの形成工
程（図３参照）に代えて、シリコン基板１の表面１Ｓに
対してＮＯガス雰囲気等の窒素含有雰囲気中での熱処理
を実施する。このとき、シリコン窒化酸化膜中の窒素濃
度を上述の窒素分布層と同程度に設定する。そして、そ
の後のスペーサ７の形成工程における異方性エッチング
によって上記熱処理により得られたシリコン窒化酸化膜
がパターニングされて、シリコン窒化酸化膜１２が形成
される。上述のＮＯガス雰囲気中での熱処理以外の他の
工程は、実施の形態１の製造工程を適用可能である。
程（図３参照）に代えて、シリコン基板１の表面１Ｓに
対してＮＯガス雰囲気等の窒素含有雰囲気中での熱処理
を実施する。このとき、シリコン窒化酸化膜中の窒素濃
度を上述の窒素分布層と同程度に設定する。そして、そ
の後のスペーサ７の形成工程における異方性エッチング
によって上記熱処理により得られたシリコン窒化酸化膜
がパターニングされて、シリコン窒化酸化膜１２が形成
される。上述のＮＯガス雰囲気中での熱処理以外の他の
工程は、実施の形態１の製造工程を適用可能である。
【００６８】シリコン窒化酸化膜はシリコン酸化膜より
もホウ素の拡散防止作用が大きいため、シリコン窒化酸
化膜１２によれば、熱処理工程におけるポリシリコン層
３中のホウ素がシリコン基板１へ突き抜ける現象を大幅
に抑制することができる。その結果、本ＰＭＯＳトラン
ジスタは、設計された所定のしきい値電圧で以て確実に
且つ高速に動作しうる。更に、シリコン窒化酸化膜をゲ
ート絶縁膜に用いることによって、シリコン酸化膜から
成るゲート絶縁膜を有するＭＯＳトランジスタよりも、
ホットキャリア耐性が高いという効果を得ることができ
る（かかる効果は、ドーパントがホウ素の場合に限られ
ない）。
もホウ素の拡散防止作用が大きいため、シリコン窒化酸
化膜１２によれば、熱処理工程におけるポリシリコン層
３中のホウ素がシリコン基板１へ突き抜ける現象を大幅
に抑制することができる。その結果、本ＰＭＯＳトラン
ジスタは、設計された所定のしきい値電圧で以て確実に
且つ高速に動作しうる。更に、シリコン窒化酸化膜をゲ
ート絶縁膜に用いることによって、シリコン酸化膜から
成るゲート絶縁膜を有するＭＯＳトランジスタよりも、
ホットキャリア耐性が高いという効果を得ることができ
る（かかる効果は、ドーパントがホウ素の場合に限られ
ない）。
【００６９】なお、上述の特開平７−３０１０８号公報
に、ゲート絶縁膜を形成した後及びゲート絶縁膜上にポ
リシリコン層を形成した後にそれぞれゲート絶縁膜の表
面及びポリシリコン層の表面にＮ2プラズマ照射を実施
して、当該表面を窒化させる技術（以下、先行技術と
呼ぶ）が開示されている。かかる窒化処理によってゲー
ト絶縁膜／ポリシリコン層の界面及びポリシリコン層／
シリサイド層（既述のように、シリサイド材料自体を堆
積して形成される）の界面に窒素を含む領域を形成し
て、ＰＭＯＳトランジスタのゲート電極中のホウ素によ
る突き抜け現象及びデュアルゲートＣＭＯＳトランジス
タの上記両ゲート電極中のドーパントの相互拡散を抑制
しうるとしている。しかしながら、上述のＮ2プラズマ
処理により形成された上記窒素を含む領域は非常に薄
い。これに対して、実施の形態３に係るゲート絶縁膜を
成すシリコン窒化酸化膜１２は膜中の全体に窒素を含ん
でいる。かかる相違により、シリコン窒化酸化膜１２に
よるホウ素の突き抜け抑制効果は先行技術に係る窒化
された界面よりも大きいと言える。しかも、実施の形態
２に係る製造方法によれば、Ｎ2プラズマ照射工程とい
う別途の工程を必要とせず、実施の形態１に係る製造方
法に対しても製造工程数が増加することはない。なお、
既述のように、ポリシリコン層３，５３中のドーパント
とシリサイド層１１，６１との相互作用自体は、既述の
窒素分布層３Ｎ，５３Ｎにより抑制可能である。
に、ゲート絶縁膜を形成した後及びゲート絶縁膜上にポ
リシリコン層を形成した後にそれぞれゲート絶縁膜の表
面及びポリシリコン層の表面にＮ2プラズマ照射を実施
して、当該表面を窒化させる技術（以下、先行技術と
呼ぶ）が開示されている。かかる窒化処理によってゲー
ト絶縁膜／ポリシリコン層の界面及びポリシリコン層／
シリサイド層（既述のように、シリサイド材料自体を堆
積して形成される）の界面に窒素を含む領域を形成し
て、ＰＭＯＳトランジスタのゲート電極中のホウ素によ
る突き抜け現象及びデュアルゲートＣＭＯＳトランジス
タの上記両ゲート電極中のドーパントの相互拡散を抑制
しうるとしている。しかしながら、上述のＮ2プラズマ
処理により形成された上記窒素を含む領域は非常に薄
い。これに対して、実施の形態３に係るゲート絶縁膜を
成すシリコン窒化酸化膜１２は膜中の全体に窒素を含ん
でいる。かかる相違により、シリコン窒化酸化膜１２に
よるホウ素の突き抜け抑制効果は先行技術に係る窒化
された界面よりも大きいと言える。しかも、実施の形態
２に係る製造方法によれば、Ｎ2プラズマ照射工程とい
う別途の工程を必要とせず、実施の形態１に係る製造方
法に対しても製造工程数が増加することはない。なお、
既述のように、ポリシリコン層３，５３中のドーパント
とシリサイド層１１，６１との相互作用自体は、既述の
窒素分布層３Ｎ，５３Ｎにより抑制可能である。
【００７０】＜実施の形態１〜３の共通の変形例１＞さ
て、上述の実施の形態１〜３に係る各製造方法に対して
以下の変形例１が適用可能である。即ち、ポリシリコン
層３Ａの形成工程後であって当該ポリシリコン層３Ａの
パターニング工程前に、ポリシリコン層３Ａ（又はポリ
シリコン層３）中に表面３Ｓからの注入深さが約３３０
オングストローム程度の領域近傍にホウ素分布層を形成
する。当該ホウ素分布層は、例えば１０ｋｅＶ程度の加
速エネルギー及びｌＥ１５／ｃｍ2程度のドーズ量で以
てポリシリコン層３ＡにＢＦ2イオンを注入することに
より形成される。なお、当該ＢＦ2イオンの注入工程と
Ｎイオン注入工程との順序は問わない。当該ホウ素分布
層中のホウ素によって、シリサイド化反応時におけるポ
リシリコン層３の空乏化を、実施の形態１〜３に係る各
製造方法と比較してより大幅に且つより確実に抑制する
ことができる。なお、かかるホウ素分布層は上述の窒素
分布層（平均深さ約１００オングストローム以下）より
深いため、当該ホウ素分布層中のホウ素はポリシリコン
層３の表面３Ｓまでは拡散しにくく、シリサイド層１１
との相互作用は小さい。たとえ表面３Ｓ側へ拡散したと
しても、窒素分布層３Ｎによりそのような相互作用を十
分に抑制することができる。
て、上述の実施の形態１〜３に係る各製造方法に対して
以下の変形例１が適用可能である。即ち、ポリシリコン
層３Ａの形成工程後であって当該ポリシリコン層３Ａの
パターニング工程前に、ポリシリコン層３Ａ（又はポリ
シリコン層３）中に表面３Ｓからの注入深さが約３３０
オングストローム程度の領域近傍にホウ素分布層を形成
する。当該ホウ素分布層は、例えば１０ｋｅＶ程度の加
速エネルギー及びｌＥ１５／ｃｍ2程度のドーズ量で以
てポリシリコン層３ＡにＢＦ2イオンを注入することに
より形成される。なお、当該ＢＦ2イオンの注入工程と
Ｎイオン注入工程との順序は問わない。当該ホウ素分布
層中のホウ素によって、シリサイド化反応時におけるポ
リシリコン層３の空乏化を、実施の形態１〜３に係る各
製造方法と比較してより大幅に且つより確実に抑制する
ことができる。なお、かかるホウ素分布層は上述の窒素
分布層（平均深さ約１００オングストローム以下）より
深いため、当該ホウ素分布層中のホウ素はポリシリコン
層３の表面３Ｓまでは拡散しにくく、シリサイド層１１
との相互作用は小さい。たとえ表面３Ｓ側へ拡散したと
しても、窒素分布層３Ｎによりそのような相互作用を十
分に抑制することができる。
【００７１】＜実施の形態４＞実施の形態４に係るＰＭ
ＯＳトランジスタの縦断面図を図１６に示す。図１６に
示すように、本ＰＭＯＳトランジスタは、図１０のＰＭ
ＯＳトランジスタ中のポリシリコン層３の代わりに、少
なくともホウ素分布層３Ｂ以外の部分全体に窒素がドー
プされたポリシリコン層（シリコン層）１３を備える
（図１６中の表面１３Ｓは、既述の表面３Ｓに相当す
る）。当該ポリシリコン層１３中の窒素濃度は、窒素分
布層３Ｎ中のそれと同等である。窒素がドープされたポ
リシリコン層１３は以下の形成工程により形成される。
ＯＳトランジスタの縦断面図を図１６に示す。図１６に
示すように、本ＰＭＯＳトランジスタは、図１０のＰＭ
ＯＳトランジスタ中のポリシリコン層３の代わりに、少
なくともホウ素分布層３Ｂ以外の部分全体に窒素がドー
プされたポリシリコン層（シリコン層）１３を備える
（図１６中の表面１３Ｓは、既述の表面３Ｓに相当す
る）。当該ポリシリコン層１３中の窒素濃度は、窒素分
布層３Ｎ中のそれと同等である。窒素がドープされたポ
リシリコン層１３は以下の形成工程により形成される。
【００７２】まず、既述のポリシリコン層３Ａの形成工
程（図３参照）に代えて、酸化膜２Ａの表面２ＳＡ上に
ＣＶＤ法によって窒素がドープされたポリシリコン層を
形成する。このとき、例えばシラン（ＳｉＨ4）ガスと
アンモニア（ＨＮ3）ガスとを原料ガスとして使用する
ことにより、膜中の全体に窒素を含むポリシリコン層を
形成することができる。その後、実施の形態１に係る製
造方法におけるＮイオン注入工程（図４参照）を実施す
ることなく、上記ポリシリコン層のパターニング工程に
移行してポリシリコン層１３を形成する。上述の窒素が
ドープされたポリシリコン層の堆積工程以外の他の工程
は、実施の形態１に係る製造工程を適用可能である。
程（図３参照）に代えて、酸化膜２Ａの表面２ＳＡ上に
ＣＶＤ法によって窒素がドープされたポリシリコン層を
形成する。このとき、例えばシラン（ＳｉＨ4）ガスと
アンモニア（ＨＮ3）ガスとを原料ガスとして使用する
ことにより、膜中の全体に窒素を含むポリシリコン層を
形成することができる。その後、実施の形態１に係る製
造方法におけるＮイオン注入工程（図４参照）を実施す
ることなく、上記ポリシリコン層のパターニング工程に
移行してポリシリコン層１３を形成する。上述の窒素が
ドープされたポリシリコン層の堆積工程以外の他の工程
は、実施の形態１に係る製造工程を適用可能である。
【００７３】ポリシリコン層１３によれば、ホウ素分布
層３Ｂよりも浅い領域、即ち、シリサイド層１１側の領
域中の窒素によって、ホウ素分布層３Ｂ内のホウ素とシ
リサイド層１１との相互作用を抑制可能である（かかる
作用・効果はＮＭＯＳトランジスタにおいても同様であ
る）。他方、ポリシリコン層１３中のホウ素分布層３Ｂ
よりも深い領域、即ち、シリコン基板１側の領域中の窒
素によって、ホウ素のシリコン基板１への拡散（突き抜
け現象）を抑制可能である。従って、本ＭＯＳトランジ
スタは、既述の効果を発揮して所定の動作特性を確実に
実行することができる。
層３Ｂよりも浅い領域、即ち、シリサイド層１１側の領
域中の窒素によって、ホウ素分布層３Ｂ内のホウ素とシ
リサイド層１１との相互作用を抑制可能である（かかる
作用・効果はＮＭＯＳトランジスタにおいても同様であ
る）。他方、ポリシリコン層１３中のホウ素分布層３Ｂ
よりも深い領域、即ち、シリコン基板１側の領域中の窒
素によって、ホウ素のシリコン基板１への拡散（突き抜
け現象）を抑制可能である。従って、本ＭＯＳトランジ
スタは、既述の効果を発揮して所定の動作特性を確実に
実行することができる。
【００７４】ここで、各ゲート電極の一部を成すポリシ
リコン層が、（ａ）ゲート絶縁膜上に形成された、各ド
ーパント（ＮＭＯＳトランジスタにはリンが用いられ、
ＰＭＯＳトランジスタにはホウ素が用いられている）を
有する部分と、（ｂ）上記部分とシリサイド層との間に
形成された、窒素を含む部分とから成るデュアルゲート
ＣＭＯＳトランジスタが、特開平８−３１９３１号公報
に開示されている（以下、先行技術と呼ぶ）。先行技
術に係る製造方法では、かかる２層構造の両部分をＣ
ＶＤ法により形成する。しかしながら、かかる製造方法
は２回のポリシリコン層形成工程を必要とするので、製
造工程が複雑化しうる。更に、２回のポリシリコン層形
成工程の間に両ポリシリコン層間の界面に自然酸化膜が
形成されてしまう場合も生じうる。
リコン層が、（ａ）ゲート絶縁膜上に形成された、各ド
ーパント（ＮＭＯＳトランジスタにはリンが用いられ、
ＰＭＯＳトランジスタにはホウ素が用いられている）を
有する部分と、（ｂ）上記部分とシリサイド層との間に
形成された、窒素を含む部分とから成るデュアルゲート
ＣＭＯＳトランジスタが、特開平８−３１９３１号公報
に開示されている（以下、先行技術と呼ぶ）。先行技
術に係る製造方法では、かかる２層構造の両部分をＣ
ＶＤ法により形成する。しかしながら、かかる製造方法
は２回のポリシリコン層形成工程を必要とするので、製
造工程が複雑化しうる。更に、２回のポリシリコン層形
成工程の間に両ポリシリコン層間の界面に自然酸化膜が
形成されてしまう場合も生じうる。
【００７５】これに対して、実施の形態４に係るＭＯＳ
トランジスタのポリシリコン層１３は全体に窒素を含む
ため、先行技術に係る製造方法よりも少ない工程数で
以て、且つ、単一の工程で同層を形成することができ
る。従って、ポリシリコン層の内部に自然酸化膜が形成
されることもない。
トランジスタのポリシリコン層１３は全体に窒素を含む
ため、先行技術に係る製造方法よりも少ない工程数で
以て、且つ、単一の工程で同層を形成することができ
る。従って、ポリシリコン層の内部に自然酸化膜が形成
されることもない。
【００７６】また、先行技術では、上述の先行技術
と同様に、ＭＯＳトランジスタの製造工程の初期時にシ
リサイド層をシリサイド材料自体の堆積により形成して
おり、同製造工程の終期においてサリサイド化反応を用
いてシリサイド層を形成する、実施の形態４及び既述の
実施の形態１〜３に係る各製造方法とは大きく異なる。
このため、既述のように、実施の形態４及び既述の実施
の形態１〜３に係る各製造方法によれば、コバルト層１
１Ａの形成工程までに、サリサイド化のための熱処理工
程よりも長時間である、ソース／ドレイン領域９に対す
るアニール処理工程等の熱処理を終了させておくことに
よって、（ｉ）ゲート電極を共有するデュアルゲートＣ
ＭＯＳトランジスタを製造する場合であっても、シリサ
イド層を介したポリシリコン層中のドーパントの相互拡
散が生じ得ない。また、（ｉｉ）ポリシリコン層３中の
ドーパントと同シリサイド層１１との相互作用を生じう
る要因をシリサイド化反応工程のみとすることができ
る。その結果、ゲート電極の一部を成すポリシリコン層
の空乏化を先行技術よりも十分に抑制可能であるとい
う格別なる効果を得ることができる。
と同様に、ＭＯＳトランジスタの製造工程の初期時にシ
リサイド層をシリサイド材料自体の堆積により形成して
おり、同製造工程の終期においてサリサイド化反応を用
いてシリサイド層を形成する、実施の形態４及び既述の
実施の形態１〜３に係る各製造方法とは大きく異なる。
このため、既述のように、実施の形態４及び既述の実施
の形態１〜３に係る各製造方法によれば、コバルト層１
１Ａの形成工程までに、サリサイド化のための熱処理工
程よりも長時間である、ソース／ドレイン領域９に対す
るアニール処理工程等の熱処理を終了させておくことに
よって、（ｉ）ゲート電極を共有するデュアルゲートＣ
ＭＯＳトランジスタを製造する場合であっても、シリサ
イド層を介したポリシリコン層中のドーパントの相互拡
散が生じ得ない。また、（ｉｉ）ポリシリコン層３中の
ドーパントと同シリサイド層１１との相互作用を生じう
る要因をシリサイド化反応工程のみとすることができ
る。その結果、ゲート電極の一部を成すポリシリコン層
の空乏化を先行技術よりも十分に抑制可能であるとい
う格別なる効果を得ることができる。
【００７７】以上の実施の形態１〜４（変形例１を含
む）では、ドーパントとしてホウ素とリンとを一例とし
て挙げて説明したが、他のドーパントであっても構わな
い。このとき、ドーパントとしてホウ素を用いるときに
顕著な効果が得られることは既述の通りである。
む）では、ドーパントとしてホウ素とリンとを一例とし
て挙げて説明したが、他のドーパントであっても構わな
い。このとき、ドーパントとしてホウ素を用いるときに
顕著な効果が得られることは既述の通りである。
【００７８】特に、サリサイド化により形成されたシリ
サイド層と当該シリサイド層に接する側の表面近傍に窒
素を含むシリコン層とから成る電極は、ＭＯＳトランジ
スタのゲート電極、ソース／ドレイン電極への適用に限
られず、他の半導体装置の電極にも適用可能であること
は言うまでもない。このとき、実施の形態１〜４（変形
例１を含む）を種々に組み合わせて、上述の効果と同等
又はそれ以上の効果を発揮しうる半導体装置を提供する
ことができる。例えば、実施の形態３に係るシリコン窒
化酸化膜を実施の形態４に係るシリコン層と組み合わせ
ることにより、いわゆるホウ素の突き抜け現象をよりい
っそう確実に抑制することができる。
サイド層と当該シリサイド層に接する側の表面近傍に窒
素を含むシリコン層とから成る電極は、ＭＯＳトランジ
スタのゲート電極、ソース／ドレイン電極への適用に限
られず、他の半導体装置の電極にも適用可能であること
は言うまでもない。このとき、実施の形態１〜４（変形
例１を含む）を種々に組み合わせて、上述の効果と同等
又はそれ以上の効果を発揮しうる半導体装置を提供する
ことができる。例えば、実施の形態３に係るシリコン窒
化酸化膜を実施の形態４に係るシリコン層と組み合わせ
ることにより、いわゆるホウ素の突き抜け現象をよりい
っそう確実に抑制することができる。
【００７９】
【発明の効果】（１）請求項１に係る発明によれば、工
程（b）において形成されるシリコン層は表面近傍に窒
素を含むので、窒素を有さない場合と比較して、工程
（d）におけるシリコン層中のドーパントによるシリサ
イド化反応（ないしはサリサイド化反応）の阻害を格段
に抑制することができる。これにより、低抵抗のシリサ
イド層を形成することができる。
程（b）において形成されるシリコン層は表面近傍に窒
素を含むので、窒素を有さない場合と比較して、工程
（d）におけるシリコン層中のドーパントによるシリサ
イド化反応（ないしはサリサイド化反応）の阻害を格段
に抑制することができる。これにより、低抵抗のシリサ
イド層を形成することができる。
【００８０】特に、ドーパントがホウ素（Ｂ）の場合に
は、シリコン層中の窒素によって、シリサイド化反応時
にホウ素がシリサイド層に吸い上げられる現象を大幅に
抑制することができる。これにより、シリコン層の空乏
化を抑制することができる。このとき、工程（b）にお
いて上記ホウ素の吸い上げ分に相当する程度の量のホウ
素を予めにシリコン層へ導入しておけば、上述の空乏化
防止効果をより確実に得ることができる。なお、工程
（b）は、例えば、ＭＯＳトランジスタにおけるゲート
電極の一部を成す（ポリ）シリコン層の形成工程や同ソ
ース／ドレイン領域の形成工程として適用可能である。
は、シリコン層中の窒素によって、シリサイド化反応時
にホウ素がシリサイド層に吸い上げられる現象を大幅に
抑制することができる。これにより、シリコン層の空乏
化を抑制することができる。このとき、工程（b）にお
いて上記ホウ素の吸い上げ分に相当する程度の量のホウ
素を予めにシリコン層へ導入しておけば、上述の空乏化
防止効果をより確実に得ることができる。なお、工程
（b）は、例えば、ＭＯＳトランジスタにおけるゲート
電極の一部を成す（ポリ）シリコン層の形成工程や同ソ
ース／ドレイン領域の形成工程として適用可能である。
【００８１】従って、低抵抗の電極（シリコン層及びシ
リサイド層から成る）を形成することができるので、窒
素を有さないシリコン層及び同様に形成されたシリサイ
ド層から成る電極を備えた半導体装置よりも、低消費電
力化された半導体装置を提供することができる。しか
も、シリコン層の空乏化が抑制されたことにより高速動
作を可能な半導体装置を製造することができる。
リサイド層から成る）を形成することができるので、窒
素を有さないシリコン層及び同様に形成されたシリサイ
ド層から成る電極を備えた半導体装置よりも、低消費電
力化された半導体装置を提供することができる。しか
も、シリコン層の空乏化が抑制されたことにより高速動
作を可能な半導体装置を製造することができる。
【００８２】（２）請求項２に係る発明によれば、ＭＯ
Ｓトランジスタのソース／ドレイン領域に対するアニー
ル処理時には、ゲート電極の一部を成すシリコン層上に
未だシリサイド層は形成されていない。このため、一般
的にシリサイド層形成時の熱処理よりも長時間実施され
る上記アニール時において、シリコン層中のドーパント
とシリサイド層との相互作用を格段に抑制することがで
きる。また、請求項２に係る発明を両ゲート電極を共通
するデュアルＣＭＯＳトランジスタの製造方法に適用す
るときには、上記アニール処理時にシリサイド層自体が
未形成であることに起因して、シリサイド層を介したド
ーパントの相互拡散は全く生じない。このため、シリコ
ン層の空乏化を格段に抑制可能である。従って、上記
（１）の効果を確実に発揮しうる半導体装置を製造する
ことができる。
Ｓトランジスタのソース／ドレイン領域に対するアニー
ル処理時には、ゲート電極の一部を成すシリコン層上に
未だシリサイド層は形成されていない。このため、一般
的にシリサイド層形成時の熱処理よりも長時間実施され
る上記アニール時において、シリコン層中のドーパント
とシリサイド層との相互作用を格段に抑制することがで
きる。また、請求項２に係る発明を両ゲート電極を共通
するデュアルＣＭＯＳトランジスタの製造方法に適用す
るときには、上記アニール処理時にシリサイド層自体が
未形成であることに起因して、シリサイド層を介したド
ーパントの相互拡散は全く生じない。このため、シリコ
ン層の空乏化を格段に抑制可能である。従って、上記
（１）の効果を確実に発揮しうる半導体装置を製造する
ことができる。
【００８３】（３）請求項３に係る発明によれば、ソー
ス／ドレイン領域及び当該領域上に形成されたシリサイ
ド層から成るソース／ドレイン電極を低抵抗化すること
ができる。これにより、上記（１）の効果を発揮しうる
半導体装置を製造することができる。また、まずシリコ
ン基板の主面上に後にゲート電極の一部となるシリコン
層（未だ窒素を含まない）をパターニング形成した後
に、シリコン基板の主面全体に対して窒素をイオン注入
することにより、ＭＯＳトランジスタのゲート電極の一
部を成すシリコン層及びソース／ドレイン領域を成すシ
リコン層の双方に同時に窒素を導入することができる。
ス／ドレイン領域及び当該領域上に形成されたシリサイ
ド層から成るソース／ドレイン電極を低抵抗化すること
ができる。これにより、上記（１）の効果を発揮しうる
半導体装置を製造することができる。また、まずシリコ
ン基板の主面上に後にゲート電極の一部となるシリコン
層（未だ窒素を含まない）をパターニング形成した後
に、シリコン基板の主面全体に対して窒素をイオン注入
することにより、ＭＯＳトランジスタのゲート電極の一
部を成すシリコン層及びソース／ドレイン領域を成すシ
リコン層の双方に同時に窒素を導入することができる。
【００８４】（４）請求項４に係る発明によれば、層内
の全体に窒素を含むシリコン層を形成可能である。この
ため、当該シリコン層内のドーパントがシリコン基板へ
移動・拡散することをも抑制することができる。例え
ば、ドーパントがホウ素であり、当該シリコン層及びシ
リサイド層をＭＯＳトランジスタのゲート電極に適用す
るときには、設計された所定のしきい値電圧で以て確実
に動作しうるＭＯＳトランジスタを製造することができ
る。
の全体に窒素を含むシリコン層を形成可能である。この
ため、当該シリコン層内のドーパントがシリコン基板へ
移動・拡散することをも抑制することができる。例え
ば、ドーパントがホウ素であり、当該シリコン層及びシ
リサイド層をＭＯＳトランジスタのゲート電極に適用す
るときには、設計された所定のしきい値電圧で以て確実
に動作しうるＭＯＳトランジスタを製造することができ
る。
【００８５】（５）請求項５に係る発明によれば、絶縁
膜中の窒素によってシリコン層中のドーパントのシリコ
ン基板への移動・拡散を抑制することができる。例え
ば、ドーパントがホウ素であり、当該シリコン層及びシ
リサイド層をＭＯＳトランジスタのゲート電極に適用す
るときには、設計された所定のしきい値電圧で以て確実
に動作しうるＭＯＳトランジスタを製造することができ
る。
膜中の窒素によってシリコン層中のドーパントのシリコ
ン基板への移動・拡散を抑制することができる。例え
ば、ドーパントがホウ素であり、当該シリコン層及びシ
リサイド層をＭＯＳトランジスタのゲート電極に適用す
るときには、設計された所定のしきい値電圧で以て確実
に動作しうるＭＯＳトランジスタを製造することができ
る。
【００８６】（６）請求項６に係る発明によれば、上記
（１）乃至（５）のいずれかの効果を発揮しうる半導体
装置を提供することができる。
（１）乃至（５）のいずれかの効果を発揮しうる半導体
装置を提供することができる。
【００８７】（７）請求項７に係る発明によれば、窒素
分布層中の窒素の上述の作用に起因して、当該シリサイ
ド層の抵抗は、窒素分布層を有さないシリコン層上に形
成されたシリサイド層のそれよりも低い。同様に、ドー
パントがホウ素（Ｂ）の場合には、当該シリコン層は、
窒素分布層を有さないシリコン層よりも空乏化が抑制さ
れている。このとき、ホウ素の濃度を上述の吸い上げ分
を勘案して制御するときには、上記空乏化が確実に抑制
されたシリコン層を得ることができる。
分布層中の窒素の上述の作用に起因して、当該シリサイ
ド層の抵抗は、窒素分布層を有さないシリコン層上に形
成されたシリサイド層のそれよりも低い。同様に、ドー
パントがホウ素（Ｂ）の場合には、当該シリコン層は、
窒素分布層を有さないシリコン層よりも空乏化が抑制さ
れている。このとき、ホウ素の濃度を上述の吸い上げ分
を勘案して制御するときには、上記空乏化が確実に抑制
されたシリコン層を得ることができる。
【００８８】このように、当該半導体装置は、窒素分布
層を有さない場合と比較して低抵抗の電極（シリコン層
及びシリサイド層から成る）を備える。また、シリコン
層の空乏化が十分に抑制されているので、当該半導体装
置は高速動作が可能である。
層を有さない場合と比較して低抵抗の電極（シリコン層
及びシリサイド層から成る）を備える。また、シリコン
層の空乏化が十分に抑制されているので、当該半導体装
置は高速動作が可能である。
【００８９】（８）請求項８に係る発明によれば、窒素
分布層はドーパントの平均飛程よりもシリサイド層側に
配置されている。更に、ドーパントはイオン注入法によ
りシリコン層内に導入されるので、ドーパントの導入、
従って、ドーパントと窒素との配置位置関係が確実に制
御されている。従って、当該半導体装置は、上記（７）
の効果を確実に発揮することができる。
分布層はドーパントの平均飛程よりもシリサイド層側に
配置されている。更に、ドーパントはイオン注入法によ
りシリコン層内に導入されるので、ドーパントの導入、
従って、ドーパントと窒素との配置位置関係が確実に制
御されている。従って、当該半導体装置は、上記（７）
の効果を確実に発揮することができる。
【００９０】（９）請求項９に係る発明によれば、シリ
コン層の全体に窒素を含むので、当該半導体装置では、
シリサイド形成時における、シリコン層内のドーパント
のシリサイド層と反対側への移動・拡散が抑制されてい
る。例えば、ドーパントがホウ素であり、当該シリコン
層及びシリサイド層をＭＯＳトランジスタのゲート電極
に適用するときには、設計された所定のしきい値電圧で
以て確実に動作しうるＭＯＳトランジスタを提供するこ
とができる。
コン層の全体に窒素を含むので、当該半導体装置では、
シリサイド形成時における、シリコン層内のドーパント
のシリサイド層と反対側への移動・拡散が抑制されてい
る。例えば、ドーパントがホウ素であり、当該シリコン
層及びシリサイド層をＭＯＳトランジスタのゲート電極
に適用するときには、設計された所定のしきい値電圧で
以て確実に動作しうるＭＯＳトランジスタを提供するこ
とができる。
【００９１】（１０）請求項１０に係る発明によれば、
上記（７）乃至（９）のいずれかの効果を発揮しうるＭ
ＯＳトランジスタを提供することができる。
上記（７）乃至（９）のいずれかの効果を発揮しうるＭ
ＯＳトランジスタを提供することができる。
【００９２】（１１）請求項１１に係る発明によれば、
当該半導体装置では、絶縁膜中の窒素によってシリコン
層中のドーパント（例えばホウ素）のシリコン基板への
移動・拡散が抑制されている。従って、設計された所定
のしきい値電圧で以て確実に動作しうるＭＯＳトランジ
スタを提供することができる。
当該半導体装置では、絶縁膜中の窒素によってシリコン
層中のドーパント（例えばホウ素）のシリコン基板への
移動・拡散が抑制されている。従って、設計された所定
のしきい値電圧で以て確実に動作しうるＭＯＳトランジ
スタを提供することができる。
【００９３】（１２）請求項１２に係る発明によれば、
ソース電極又は／及びドレイン電極が上記（７）乃至
（９）のいずれかの効果を発揮しうるＭＯＳトランジス
タを提供することができる。このとき、当該ソース電極
又は／及びドレイン電極を請求項１０又は１１に係る半
導体装置に適用した場合には、所定の動作特性をより確
実に実行可能なＭＯＳトランジスタを提供することがで
きる。
ソース電極又は／及びドレイン電極が上記（７）乃至
（９）のいずれかの効果を発揮しうるＭＯＳトランジス
タを提供することができる。このとき、当該ソース電極
又は／及びドレイン電極を請求項１０又は１１に係る半
導体装置に適用した場合には、所定の動作特性をより確
実に実行可能なＭＯＳトランジスタを提供することがで
きる。
【図１】 実施の形態１に係る半導体装置の構造を模式
的に示す縦断面図である。
的に示す縦断面図である。
【図２】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
説明するための模式的な縦断面図である。
【図３】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
説明するための模式的な縦断面図である。
【図４】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
説明するための模式的な縦断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
説明するための模式的な縦断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
説明するための模式的な縦断面図である。
【図７】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
説明するための模式的な縦断面図である。
【図８】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
説明するための模式的な縦断面図である。
【図９】 実施の形態１に係る半導体装置の製造方法を
説明するための模式的な縦断面図である。
説明するための模式的な縦断面図である。
【図１０】 実施の形態１に係る半導体装置の製造方法
を説明するための模式的な縦断面図である。
を説明するための模式的な縦断面図である。
【図１１】 実施の形態２に係る半導体装置の構造を模
式的に示す縦断面図である。
式的に示す縦断面図である。
【図１２】 実施の形態２に係る半導体装置の製造方法
を説明するための模式的な縦断面図である。
を説明するための模式的な縦断面図である。
【図１３】 実施の形態２に係る半導体装置の製造方法
を説明するための模式的な縦断面図である。
を説明するための模式的な縦断面図である。
【図１４】 実施の形態２に係る半導体装置の他の構造
を模式的に示す縦断面図である。
を模式的に示す縦断面図である。
【図１５】 実施の形態３に係る半導体装置の構造を模
式的に示す縦断面図である。
式的に示す縦断面図である。
【図１６】 実施の形態４に係る半導体装置の構造を模
式的に示す縦断面図である。
式的に示す縦断面図である。
【図１７】 従来の半導体装置の製造方法を説明するた
めの模式的な縦断面図である。
めの模式的な縦断面図である。
【図１８】 従来の半導体装置の製造方法を説明するた
めの模式的な縦断面図である。
めの模式的な縦断面図である。
【図１９】 従来の半導体装置の製造方法を説明するた
めの模式的な縦断面図である。
めの模式的な縦断面図である。
【図２０】 従来の半導体装置の製造方法を説明するた
めの模式的な縦断面図である。
めの模式的な縦断面図である。
【図２１】 従来の半導体装置の製造方法を説明するた
めの模式的な縦断面図である。
めの模式的な縦断面図である。
１ シリコン基板、１Ｓ 表面（主面）、２Ｓ，２Ｓ
Ａ，３Ｓ，３ＳＡ，１３Ｓ 表面、１Ｗ ｎウエル、
２，２Ａ，５２ シリコン酸化膜、３，３Ａ，１３，５
３ ポリシリコン層（シリコン層）、３Ｂ，５３Ｂ ホ
ウ素分布層、３Ｎ，１Ｎ，１Ｎ２，５３Ｎ 窒素分布
層、５，５５ ゲート電極、６ ｐ-型層、７，５７
ゲート側壁スペーサ、８ ｐ+型層、９，５９ ソース
／ドレイン領域（シリコン層）、１０，１１，６０，６
１ コバルトシリサイド層（シリサイド層）、１１Ａ
コバルト（金属層）、１２ シリコン窒化酸化膜（絶縁
膜，ゲート絶縁層）、１５，６５ ソース／ドレイン電
極、５１Ｗ ｐウェル、５３Ｐリン分布層、５６ ｎ-
型層、５８ ｎ+型層。
Ａ，３Ｓ，３ＳＡ，１３Ｓ 表面、１Ｗ ｎウエル、
２，２Ａ，５２ シリコン酸化膜、３，３Ａ，１３，５
３ ポリシリコン層（シリコン層）、３Ｂ，５３Ｂ ホ
ウ素分布層、３Ｎ，１Ｎ，１Ｎ２，５３Ｎ 窒素分布
層、５，５５ ゲート電極、６ ｐ-型層、７，５７
ゲート側壁スペーサ、８ ｐ+型層、９，５９ ソース
／ドレイン領域（シリコン層）、１０，１１，６０，６
１ コバルトシリサイド層（シリサイド層）、１１Ａ
コバルト（金属層）、１２ シリコン窒化酸化膜（絶縁
膜，ゲート絶縁層）、１５，６５ ソース／ドレイン電
極、５１Ｗ ｐウェル、５３Ｐリン分布層、５６ ｎ-
型層、５８ ｎ+型層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｐ (72)発明者 大石 敏之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB22 BB25 BB26 BB27 BB28 BB39 CC01 CC05 DD04 DD37 DD43 DD55 DD66 DD80 DD84 DD88 DD89 EE03 EE14 FF14 GG09 GG10 HH04 HH05 HH16 5F040 DA00 DA01 DA02 DA06 DA10 DB03 DC01 EC01 EC04 EC05 EC13 ED03 EF02 EH02 FA03 FA05 FA17 FA19 FB02 FB04 FC00 FC15 FC19 5F048 AA07 AA08 AA09 AC03 BA01 BB05 BB06 BB07 BB08 BB11 BB12 BC06 BE03 BF06 DA25
Claims (12)
- 【請求項１】 （a）主面を有するシリコン基板を準備
する工程と、 （b）前記シリコン基板の前記主面の側に、少なくとも
表面近傍に窒素を含み、且つ、層内に所定の導電型を有
するドーパントが導入されたシリコン層を形成する工程
と、 （c）前記工程（b）の後に、前記シリコン基板の前記主
面全体を覆うように金属層を形成する工程と、 （d）前記金属層の内でシリコンと接する部分のみを選
択的に且つ自己整合的にシリサイド化してシリサイド層
を形成する工程とを備えることを特徴とする、半導体装
置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
であって、 前記シリコン層は、ＭＯＳトランジスタのゲート電極の
一部を成す層であり、 前記工程（c）の前に、前記ＭＯＳトランジスタのソー
ス／ドレイン領域に対するアニール処理工程を更に備え
ることを特徴とする、半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
であって、 前記シリコン層は、ＭＯＳトランジスタのゲート電極の
一部を成す層と同ソース／ドレイン領域との内の少なく
とも一方であり、 前記工程（b）において、前記窒素の前記シリコン層へ
の導入をイオン注入法により実施することを特徴とす
る、半導体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
であって、 前記シリコン層は、ＭＯＳトランジスタのゲート電極の
一部を成す層であり、 前記工程（b）において、窒素含有雰囲気中で前記シリ
コン層を形成することにより前記シリコン層内の全体に
前記窒素を含ませることを特徴とする、半導体装置の製
造方法。 - 【請求項５】 請求項１乃至４のいずれかに記載の半導
体装置の製造方法であって、 前記シリコン層は、ＭＯＳトランジスタのゲート電極の
一部を成す層であり、 前記工程（b）の前に、前記シリコン基板と前記シリコ
ン層との間に、膜中全体に窒素を含む絶縁膜を形成する
工程を更に備えることを特徴とする、半導体装置の製造
方法。 - 【請求項６】 請求項１乃至５のいずれかに記載の半導
体装置の製造方法により製造されることを特徴とする、
半導体装置。 - 【請求項７】 所定の導電型のドーパントを含むと共
に、少なくとも表面近傍に窒素分布層を備えるシリコン
層と、 前記シリコン層の前記表面上に、前記シリコン層を覆う
ように配置された金属層の内で前記シリコン層の前記表
面に接する部分のみを選択的に且つ自己整合的にシリサ
イド化して形成されたシリサイド層とを備えることを特
徴とする、半導体装置。 - 【請求項８】 請求項７に記載の半導体装置であって、 前記ドーパントはイオン注入法により前記シリコン層の
前記表面側から注入されて前記シリコン層内に配置され
ており、 前記窒素分布層は、注入された前記ドーパントの平均飛
程近傍よりも前記シリコン層の前記表面側に配置されて
いることを特徴とする、半導体装置。 - 【請求項９】 請求項７に記載の半導体装置であって、 前記シリコン層全体が前記窒素分布層を成すことを特徴
とする、半導体装置。 - 【請求項１０】 請求項７乃至９のいずれかに記載の半
導体装置であって、前記シリコン層及び前記シリサイド
層は、ＭＯＳトランジスタのゲート電極を成すことを特
徴とする、半導体装置。 - 【請求項１１】 請求項１０に記載の半導体装置であっ
て、 前記シリコン層の前記表面と反対側の表面に対面して配
置されたシリコン基板と、 前記シリコン基板と前記シリコン層との間に当該シリコ
ン基板及びシリコン層の双方に接して配置された、その
層内の全体に窒素を含むゲート絶縁層とを更に備えるこ
とを特徴とする、半導体装置。 - 【請求項１２】 請求項７乃至１１のいずれかに記載の
半導体装置であって、 前記シリコン層及び前記シリサイド層は、ＭＯＳトラン
ジスタのソース電極と同ドレイン電極との内の少なくと
も一方を成すことを特徴とする、半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP11116081A JP2000307110A (ja) | 1999-04-23 | 1999-04-23 | 半導体装置の製造方法及び半導体装置 |
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-
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- 2000-04-20 KR KR1020000020944A patent/KR20010014783A/ko not_active Application Discontinuation
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