JP4553173B2 - デカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、チャネル長さが100nm以下である超薄型エピチャネルを有する半導体素子の製造方法に関する。
【0002】
【従来の技術】
一般に、MOSFET、またはMISFETのようなトランジスタにおいて、ゲート電極及びゲート酸化膜下部の半導体基板の表面地域は、ゲート電極に電圧が印加された状態で、ソース/ドレーンに印加した電界により電流が流れるようにする役割をし、これによってこの地域をチャネルという。
また、これらトランジスタの特性は、チャネルのドーパント濃度により決定され、ドーパント濃度によってトランジスタのしきい電圧(Threshold voltage; VT)、ドレーン電流(Id)などの諸般の特性が左右されるので、チャネルの精密なドープが非常に重要となる。
【0003】
このようなチャネルのドープ方法には、イオン注入法によるウェルイオン注入とチャネルイオン注入(またはしきい電圧イオン注入)が広く用いられており、上述したイオン注入法で形成可能なチャネル構造は、チャネル内で深さ方向に一定濃度を有するフラットチャネル、特定の深さでチャネルが形成される埋め込みチャネル、表面濃度が低く、かつ深さ方向に濃度が増加するレトログレードチャネル(retrograde Channel)などがある(例えば、非特許文献1参照)。
【0004】
上述したチャネルの中で、チャネル深さ0.2μm以下の高性能マイクロプロセッサ等に採用されるチャネルは、インジウム(In)、砒素(As)、アンチモン(Sb)のような、重元素イオン注入(heavy ion implantation)によって形成されるレトログレードチャネルが広く用いられており、レトログレードチャネルは、表面ドーパント濃度が低くて表面移動度が増加される効果を見せるので、高い駆動電流特性を有する高性能素子に適用している。
【0005】
しかし、チャネル長さが縮小されることによって要求されるチャネル深さはより一層薄くなるべきであり、イオン注入方法のみでチャネル深さが50nm以下であるレトログレードチャネルを具現するのに限界がある。
このような要求を満たすため、チャネルドープ層上にエピ層を形成させたエピチャネル構造が提案された。
【0006】
図1は、従来の技術に係るエピチャネル構造の半導体素子を示す断面図である。
図1に示すように、導体基板11上にゲート酸化膜12とゲート電極13が形成され、ゲート酸化膜12の下部の半導体基板11にエピ層14とチャネルドープ層15とからなるエピチャネルが形成され、エピチャネルの両側に高農度ソース/ドレーン拡張領域(Source/Drain extension; SDE)16とソース/ドレーン領域17が形成される。
【0007】
しかし、上述した従来の技術は、エピ層形成工程及び後続熱工程によるチャネルドープ層15のドーパント損失及び拡散を制御するのが困難であるため、エピチャネル構造の半導体素子が目的とする向上したオンオフ電流(on/off Current)特性を具現できないという問題がある。
これを解決するため、図2のように階段型にデルタドープされたエピチャネルを具現する方法が提案された。
【0008】
図2は、デルタドープされたエピチャネルのTED(Transient Enhanced Diffusion)、または熱履歴(Thermal budget)によるドーププロファイルの変化を示す図面であって、ゲート酸化膜Gox下部のエピチャネルの階段型デルタドーププロファイルがTED、または熱履歴により理想的なデルタドーププロファイルP1を維持できず、ドーププロファイルが広くなる現像P2が発生する。
【0009】
したがって、ドープド(doped)及びアンドープド(undoped)エピ層にデルタドープされてエピチャネルを形成しても、TED、または熱履歴によりドーパントが拡散(D)することによって、チャネル深さが30nm以下であるデルタドープされたエピチャネルを具現するのに限界がある。
このような問題を改善する一つの方法に極低エネルギー(ultraLow energy)イオン注入によって、要求する濃度のデルタドープされたチャネルドープ層を形成した後、瞬間的にレーザーアニーリング(Laser Thermal Anneal;LTA)することによって、デルタドープされたチャネルドープ層の拡散を抑制する方法が提案された(図3、図4参照)。
【0010】
図3及び図4は、極低エネルギーイオン注入とレーザーアニーリング(LTA)によるエピチャネルを有する半導体素子の製造方法を説明するための工程断面図である。
図3に示すように、STI(Shallow Trench Isolation)構造のフィールド酸化膜22が形成された半導体基板21にp型ドーパントをイオン注入して深いp型ウェル23を形成し、連続して極低エネルギー(1keV)のホウ素イオンをイオン注入して、デルタドープされチャネルドープ層24を形成する。
【0011】
次いで、半導体基板21表面の非晶質化のためのイオン注入工程(Pre−Amorphization)なしに直に0.36J/cm2ないし0.44J/cm2のレーザーアニーリング(LTA)を行う。この結果は、図4から分かるように、レーザーアニーリングによりチャネルドープ層24内のホウ素の再分布がなされるが、TEDが抑制されたチャネルドープ層24Aに改質される。
【0012】
図4に示すように、チャネルドープ層24A上に600℃乃至800℃でエピ層25を50Å乃至300Åの厚さに選択的にエピ成長させてSSRエピチャネル構造を形成する。
一方、レーザーアニーリングの他に急速アニーリング(Rapid Thermal Annealing; RTA)によってデルタドープされたチャネルドープ層のTEDを抑制できる。
【0013】
図5は、1keVでホウ素イオン(B+)がドープされた試片上に選択的にエピ成長により形成されたSSRエピチャネルのドーププロファイルを示すグラフあり、図6は、5keVでホウ素イオン(B+)がドープされた試片上に選択的にエプ成長により形成されたSSRエピチャネルのドーププロファイルを示すグラフである。
図5及び図6に示すように、極低エネルギーイオン注入により形成したSSRエピチャネルのドーププロファイルにおいて、イオン注入エネルギーが低いほどデルタドープの分布範囲が狭くなり、このような狭い分布のデルタドープは、素子の接合キャパシタンスを相当に減少させることができ、また接合漏れ電流を減少させるので、低電力高効率の半導体素子を製造することにおいて核心技術と言える。
【0014】
しかし、極低エネルギーのイオン注入は、極低エネルギーにおけるイオン注入ソースであるイオンビーム抽出の困難さによって、使用可能なエネルギーが制限されるという短所があり、SSRエピチャネルのためのドーププロファイルを具現するために工程時間が長くなる問題がある。
【0015】
【非特許文献1】
Yongsun Sohn et.Al.、Ion ImplantConferenece 2001「Ultra−shallow Super−Steep−Retrogation Channel Doping for High Performance Sub−100nm MOSFET」。
【0016】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、極低エネルギーイオン注入法による使用可能なエネルギーの限界を解消し、長時間の工程で要求される極低エネルギーイオン注入法の生産性低下を改善するのに好適なエピチャネル構造を有する半導体素子の製造方法を提供することにある。
【0019】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法は、半導体基板内にホウ素またはホウ素化合物をドーパントとして用いてウェルを形成するステップと、前記ウェル内の前記半導体基板の表面下部にデカボランをイオン注入して第1パンチストップ層を形成するステップと、前記半導体基板の溶融点より低い第1温度で第1アニーリングを行うステップと、前記第1パンチストップ層上にエピ層を形成するステップと、前記エピ層上に前記第1温度より低い第2温度範囲でゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成するステップと、前記ゲート電極の両側エッジに整列される第1ソース/ドレーン領域を形成するステップと、前記第1ソース/ドレーン領域の下部に前記ウェルと同じドーパントとしてホウ素またはホウ素化合物をイオン注入して、第2パンチストップ層を形成するステップと、前記第1ソース/ドレーン領域に接続しながら前記第1ソース/ドレーン領域より深い第2ソース/ドレーン領域を形成するステップと、前記第1及び第2パンチストップ層の拡散を抑制する温度で第2アニーリングを行うことによって、前記第1及び第2ソース/ドレーン領域内ドーパントを活性化させるステップと、を含んでなることを特徴とする。
【0020】
前記ウェルを形成した後、前記ウェルの上部に前記ウェルと同じ導電型のフィールドストップ層を形成するステップをさらに含むことを特徴とする。前記第2ソース/ドレーン領域上に第3ソース/ドレーン領域を選択的にエピタキシャル成長させるステップをさらに含むことを特徴とする。前記チャネルドープ層形成後になされるゲート酸化膜、ゲート電極、第1及び第2ソース/ドレーン領域の形成は、前記チャネルドープ層の拡散を抑制する温度範囲でなされることを特徴とする。
【0021】
【発明の実施の形態】
次に、本発明に係るデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
【0022】
本発明は、超薄型SSRエピチャネル構造を具現する方法であって、低エネルギーイオン注入よりもドーパント分布の幅を極端的に減らすことができ、低エネルギーイオン注入時より工程時間を短縮することによって優れた生産性を有するデカボランイオン注入法をエピチャネルドープに応用することによって、低エネルギーイオン注入法より向上した特性及び生産性を有する超薄型SSRエピチャネルを形成方法を提案する。
【0023】
本発明で適用しようとするイオン注入ソースであるデカボラン(Decaborane)は、分子式がB10H14である質量が大きい分子であり、イオン化された時10個のホウ素原子を含む分子イオンを提供するので、デカボランはホウ素注入用物質の優れた供給ソースである化合物である。
特に、デカボランイオンビームは、1原子からなるホウ素イオンビームを注入できる電流単位当たりのホウ素イオン注入量の10倍を注入できるので、このようなデカボランイオンビームは、浅い深さの接合を生成するのに用いられる高い注入量/低エネルギーイオン注入工程に適合している。
【0024】
また、デカボランイオンビームは、イオン注入される試片(work piece)表面で、本来のビームエネルギーのおおよそ1/11の夫々のホウ素原子に分割されるので、注入量が同等な1原子からなるホウ素イオンビームエネルギーの11倍のエネルギーで伝送される時、ホウ素イオン注入時とほとんど同じイオン注入深さを有するようになる。このような特徴によって、デカボランイオンビームは、低エネルギーイオンビーム抽出の困難さなしに用いることができる長所がある。
【0025】
上述したデカボラン分子(B10H14)をイオン化してB10H14 +形態の質量の大きいイオンをイオン注入する場合、同じイオン注入エネルギーでそのイオン注入深さがホウ素に比べて1/11程度に非常に浅いドープ層を形成できる。
また、ホウ素イオン注入に比べてより高い加速エネルギーを用いてもより一層浅いドープ層を形成でき、ホウ素イオン注入に比べて10%注入量のデカボランのイオン注入でも、同じドーズ量のホウ素を試片内に注入する効果もある。
【0026】
図7は、各々ホウ素イオン(B+)、BF2 +、B10H14 +がシリコン基板にイオン注入された時の基板内のホウ素濃度の分布を示すグラフである。
図7において、横座標は基板内の深さを示し、縦座標はホウ素の濃度を示す。
そして、カーブp3、p4、そしてカーブp5は、ホウ素イオン(B+)、BF2 +、B10H14 +の場合を示す。ここで、ホウ素イオンのイオン注入は、5keVの加速エネルギーと1×1014/cm2のドーズからなり、BF2 +のイオン注入は、5keVの加速エネルギーと1×1014/cm2のドーズからなり、B10H14 +のイオン注入は、5keVの加速エネルギーと1×1013/cm2のドーズからなる。
【0027】
ホウ素イオンのイオン注入時、ホウ素イオンは基板内に深くイオン注入され、10nmより深い位置にプロファイルのピック値が位置する。BF2 +の場合とB10H14 +のイオン注入時には、共通的に約3nmにプロファイルのピック値が位置し、より深い位置では急速にホウ素の濃度が減少する。
そして、カーブp3とp4は、互いに異なる減少プロファイルを示しており、カーブp3は、ホウ素がより狭い分布を示し、カーブp3とカーブp4とを比較すると、カーブp3のピック高さはカーブp4のピック高さより高い。これは、B10H14 +のイオン注入時、BF2 +のイオン注入ドーズの1/10の注入量(dose)で同じホウ素のイオン注入量が得られることを意味する。
【0028】
B10H14 +とBF2 +イオンは、同じ加速エネルギーでイオン注入される。同じ加速エネルギーでイオン注入がなされる時、B10H14 +は、BF2 +より浅くイオン注入できることが分かる。また、同じ深さにホウ素をイオン注入する場合、B10H14 +のための加速エネルギーは、BF2 +の加速エネルギーより高くセッティングできることが分かる。
【0029】
図8は、B10H14 +とBF2 +を殆ど同じ深さにイオン注入した場合の実験結果であって、横座標は、基板内の深さを、縦座標は、ホウ素濃度を示す。カーブp7は、10keVの加速エネルギーと1×1013/cm2の注入量でB10H14 +をイオン注入した時の結果であり、カーブp8は、5keVの加速エネルギーと1×1014/cm2の注入量でBF2 +をイオン注入した時の結果である。図に示すように、カーブp7とカーブp8とは同じ分布を示す。結局、イオン注入ソースにB10H14 +を用いてホウ素をイオン注入する場合、その加速エネルギーは、イオン注入ソースにBF2 +を用いたイオン注入の加速エネルギーの2倍となる。
【0030】
上述したように、B10H14 +(以下、「デカボラン」と記す)イオン注入で非常に効率的に極度に浅いドープが可能であり、特に、超薄型SSRエピチャネル形成に適用する時、極低エネルギーイオン注入法よりドープ幅が狭いSSRドープが可能な長所があるので、極度に非常に浅いソース/ドレーン構造のトランジスタ性能改善効果が大きい。
【0031】
図9乃至図13は、本発明の第1の実施例に係るnMOSFETの製造方法を説明するための工程断面図である。
図9に示すように、半導体基板31の所定部分にSTI(Shallow Trench Isolation)、またはLOCOS(Local Oxidation of Silicon)工程を通して素子隔離のためのフィールド酸化膜32を形成した後、半導体基板31にp型ドーパントをイオン注入して深いp型ウェル33を形成し、続いてp型ドーパントをイオン注入してp型ウェル33より浅いp型フィールドストップ層34を形成する。ここで、p型ウェル33とp型フィールドストップ層34を形成するためのp型ドーパントにはホウ素を用いる。
【0032】
次いで、p型ドーパントとしてデカボランイオン(B10H14 +)をイオン注入して、半導体基板31の表面から10nm乃至50nm深さの浅いp型nチャネルドープ層35を形成する。
【0033】
次に、図10に示すように、p型nチャネルドープ層35の形成のためのイオン注入時のイオン衝突(ion bombardment)によって発生する半導体基板31の表面の結晶欠陥を回復させ、p型nチャネルドープ層35内に注入されたドーパントが結晶内で隣接したシリコン原子と安定な結合を形成するようにし、かつドーパント拡散を最大に抑制するためにシリコン溶融点(1414℃)以下の温度で急速アニーリング、またはスパイク急速アニーリングのような回復アニーリング工程を行う。
【0034】
ここで、スパイク急速アニーリング(SRTA)は、短い時間内に常温で目標温度まで温度を増加させた後、目標温度で遅延なしに直ちに常温に温度を下げるアニーリング工程(ランピング率(ramping rate):150℃/sec以上、遅延時間:1sec以下)を言う。
好ましくは、急速アニーリング(RTA)、またはスパイク急速アニーリング(S−RTA)は、シリコンの溶融点である1414℃より低いながら結晶欠陥を回復させることのできる温度、例えば950℃乃至1150℃の範囲で行う。
【0035】
結局、回復アニーリングを介して、p型nチャネルドープ層35は、イオン注入されたドーパントと半導体基板31内のシリコンとが安定した結合を形成しながら結晶欠陥が除去された層に改質される。すなわち、アニーリング時に、デカボランの中の水素が抜けて、ドーパントであるホウ素とシリコンとが安定した結合をなす。
次いで、回復アニーリング後にp型nチャネルドープ層35上に生成された自然酸化膜(native oxide)(図示せず)を除去するため、水素雰囲気で表面処理工程を行う。この場合、水素雰囲気で表面処理すると、水素(H2)が自然酸化膜(SiO2)と反応してH2Oなどに揮発されることによって自然酸化膜が除去され、表面処理時温度は、p型nチャネルドープ層35内のドーパントの拡散を防止する温度が好ましい。
【0036】
次に、図11に示すように、自然酸化膜が除去された半導体基板31、好ましくは、p型nチャネルドープ層35上に選択的にエピタキシャル成長法(Selectively Epitaxiial Growth; SEG)で5nmないし30nm厚さのエピ層36を成長させる。
上述したように、回復アニーリングによりp型nチャネルドープ層35が化学的に安定した非常に薄いp型nチャネルドープ層35Aに活性化されることによって、水素雰囲気での表面処理及びエピ層36成長時にもドーパントの損失及び再分布が最小化されたSSRデルタドーププロファイルを有するSSRエピチャネル構造が形成される。
【0037】
次いで、図12に示すように、SSRエピチャネル構造、例えば、デカボランイオン注入で形成されたp型nチャネルドープ層35Aが下部に位置するエピ層36上に650℃乃至750℃の温度範囲でゲート酸化膜37を形成する。この場合、ゲート酸化膜37を形成する温度範囲を相対的に低温とするが、p型nチャネルドープ層35A内のドーパントの再分布及び拡散を抑制するためである。
このため、ゲート酸化膜37には、低温で形成される酸化膜(Low Temperature Oxide; LTO)、窒化酸化膜(Silicon oxynitride)、高誘電膜、または酸化膜/高誘電膜の積層膜を用い、これらゲート酸化膜37の形成の時、低温で形成する低熱工程を行うことによって、p型nチャネルドープ層35A内のドーパントの再分布及び拡散を抑制させて、SSRドーププロファイルを維持させることができる。
【0038】
例えば、シリコン熱酸化膜は、650℃乃至750℃の温度で形成し、窒化酸化膜は、650℃乃至750℃の温度でシリコン熱酸化膜を形成した後、シリコン熱酸化膜を窒素プラズマ、またはアンモニアプラズマ処理して形成し、高誘電率膜は300℃乃至650℃の温度で蒸着した後、400℃乃至700℃で炉アニーリングして形成するか、または300℃乃至650℃の温度で蒸着した後、600℃乃至800℃で急速アニーリングして形成する。そして、高誘電率膜を用いる場合、高誘電率膜の膜質改善のために熱処理を行う場合、最高温度を300℃乃至700℃の範囲に制限する。
次いで、ゲート酸化膜37上にゲート電極用の導電膜を蒸着及び所定の線幅にパターニングしてゲート電極38を形成した後、別の感光膜マスク(図示せず)やゲート電極38をイオン注入マスクにして、低エネルギーで高い注入量のn型ドーパント(n+)をイオン注入して、n+ソース/ドレーン拡張領域39を形成する。
【0039】
ここで、ゲート電極38を形成するための導電膜は、ポリシリコン膜、ポリシリコン膜と金属膜との積層膜であっても良く、ポリシリコン膜とシリサイド膜との積層膜であっても良い。そして、n+ソース/ドレーン拡張領域39を形成するためのn型ドーパントには、燐(P)、または砒素(As)を用いる。
【0040】
次いで、ゲート電極38を含む全面にスペーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチバックしてゲート電極38の側壁に接するスペーサ40を形成する。ここで、スペーサ40は、窒化膜または酸化膜を用いる。
次いで、別の感光膜マスクやゲート電極38及びスペーサ40をイオン注入マスクにして、高い注入量のn型ドーパントをイオン注入して、n+ソース/ドレーン拡張領域39に電気的に接続するn+ソース/ドレーン領域41を形成する。この場合、n+ソース/ドレーン領域41は、n+ソース/ドレーン拡張領域39のイオン注入より深い。
【0041】
次に図13に示すように、n+ソース/ドレーン領域41とn+ソース/ドレーン拡張領域39内のドーパントを電気的に活性化させるために活性化アニーリングを行うが、活性化アニーリングは、p型nチャネルドープ層35aの拡散とn+ソース/ドレーン領域41とn+ソース/ドレーン拡張領域39との接合深さが深くなることを同時に抑制する温度で行う。
好ましくは、活性化アニーリングは、600℃乃至1000℃の急速アニーリング(RTA)、300℃乃至750℃の炉アニーリング、または600℃乃至1100℃のスパイク急速アニーリング(SRTA)の中から選択される。
一方、ゲート電極38及びn+ソース/ドレーン領域41の形成工程を熱履歴が低い低熱工程を通して行うと、ドーパントの拡散が抑制されたSSRエピチャネル構造を維持させることができる。
【0042】
上述した実施例において、p型nチャネルドープ層35Aは、ショットチャネル効果を抑制するパンチストップ層の役割も同時に行う。そして、p型nチャネルドープ層35Aの最大ドープの深さをn+ソース/ドレーン領域41の接合の深さより浅くすることによって、n+−p接合に対する接合キャパシタンス及び接合漏れ電流を減少させる。
【0043】
図14乃至図19は、本発明の第2の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
図14に示すように、半導体基板51の所定部分にSTI、またはLOCOS工程を介して素子隔離のためのフィールド酸化膜52を形成した後、半導体基板51上に感光膜を塗布し、露光及び現像によりパターニングして半導体基板51のpMOSFETが形成される領域(以下、「pMOS領域」と記す)を露出させる第1マスク53を形成する。
【0044】
次いで、第1マスク53により露出された半導体基板51にn型ドーパントをイオン注入して深いn型ウェル54を形成し、連続してn型ドーパントをイオン注入してn型ウェル54より浅いn型フィールドストップ層55を形成する。
次いで、n型フィールドストップ層55を形成するためのイオン注入エネルギーより低いエネルギーでn型ドーパントをイオン注入することによって、表面から10nmないし50nmの深さの浅いn型pチャネルドープ層56を形成する。
【0045】
ここで、n型ドーパントには燐(P)、または砒素(As)を用いる。
次に、図15に示すように、第1マスク53を除去した後、再び感光膜を塗布し露光及び現像によりパターニングして、半導体基板51のnMOSFETが形成される領域(以下、「nMOS領域」と記す)を露出させる第2マスク57を形成する。
次いで、第2マスク57により露出された半導体基板51にp型ドーパントをイオン注入して深いp型ウェル58を形成し、連続してp型ドーパントをイオン注入してp型ウェル58より浅いp型フィールドストップ層59を形成する。
次いで、デカボランイオン(B10H14 +)をイオン注入して、半導体基板51の表面から10nm乃至50nmの深さの非常に浅いp型nチャネルドープ層60を形成する。
【0046】
次に、図16に示すように、第2マスク57を除去した後、n型pチャネルドープ層56及びp型nチャネルドープ層60の形成のためのイオン注入時のイオン衝突によって発生する半導体基板51表面の結晶欠陥を回復させ、注入されたドーパントが結晶内で隣接したシリコン原子と安定な結合を形成するようにし、かつドーパント拡散を最大に抑制するために、シリコン溶融点(1414℃)以下の温度で急速アニーリング(RTA)、またはスパイク急速アニーリング(S−RTA)のような回復アニーリング工程を行う。
【0047】
好ましくは、急速アニーリング(RTA)、またはスパイク急速アニーリング(S−RTA)は、シリコンの溶融点である1414℃より低いながら結晶欠陥を回復させることのできる温度、例えば950℃乃至1150℃の範囲で行う。
結局、n型pチャネルドープ層56とp型nチャネルドープ層60は、各々イオン注入されたドーパントと半導体基板31内のシリコンとが安定した結合を形成しながら結晶欠陥が除去された層に改質される。以下、改質されたn型pチャネルドープ層56とp型nチャネルドープ層60とを図面符号56A、60Aで示す。
【0048】
次いで、回復アニーリング後、結晶欠陥が除去されたn型pチャネルドープ層56a及びp型nチャネルドープ層60a上に回復アニーリング時に生成された自然酸化膜(図示せず)を除去するため、水素雰囲気下で表面処理工程を行う。
この場合、水素雰囲気で表面処理すると、水素(H2)が自然酸化膜(SiO2)と反応してH2Oなどに揮発されることによって、自然酸化膜が除去される。
【0049】
次に、図17に示すように、自然酸化膜が除去された半導体基板51、好ましくは、n型pチャネルドープ層56A及びp型nチャネルドープ層60A上に同時に選択的にエピタキシャル成長法(SEG)で5nm乃至30nm厚さのエピ層61、62を成長させる。
上述したような回復アニーリングによって、n型pチャネルドープ層56A及びp型nチャネルドープ層60Aが化学的に安定した、非常に浅いn型pチャネルドープ層56B及びp型nチャネルドープ層60Bに活性化されることによって、水素雰囲気での表面処理及びエピ層61、62の成長時にも各々nMOS領域とpMOS領域にドーパント損失及び再分布が最小化されたSSRデルタドーププロファイルを有するSSRエピチャネル構造が形成される。
【0050】
次いで、図18に示すように、SSRエピチャネル構造、例えばn型pチャネルドープ層56B及びp型nチャネルドープ層60B上に650℃乃至750℃の温度範囲でゲート酸化膜63を形成する。この場合、ゲート酸化膜63を形成する温度範囲を相対的に低温とするが、その理由はp型nチャネルドープ層60B内のドーパントの拡散を抑制するためである。
このため、ゲート酸化膜63には低温で形成される酸化膜(Low Temperature Oxide;LTO)、窒化酸化膜(Silicon oxynitride)、高誘電膜、または酸化膜/高誘電膜の積層膜を用い、これらゲート酸化膜63を形成する時、低温で形成する低熱工程を行うことによって、p型nチャネルドープ層60b内のドーパントの再分布及び拡散を抑制させて、SSRドーププロファイルを維持させることができる。
【0051】
例えば、シリコン熱酸化膜は、650℃乃至750℃の温度で形成し、窒化酸化膜は650℃乃至750℃の温度でシリコン熱酸化膜を形成した後、シリコン熱酸化膜を窒素プラズマ、またはアンモニアプラズマ処理して形成し、高誘電率膜は300℃乃至650℃の温度で蒸着した後、400℃乃至700℃で炉アニーリングして形成するか、または300℃乃至650℃の温度で蒸着した後600℃乃至800℃で急速アニーリングして形成する。そして、高誘電率膜を利用する場合、高誘電率膜の膜質改善のための熱処理を行う場合、最高温度を300℃乃至700℃の範囲に制限する。
【0052】
次いで、ゲート酸化膜63上にゲート電極用導電膜を蒸着及び所定の線幅にパターニングしてゲート電極64を形成した後、別の感光膜マスク(図示せず)及びゲート電極64をイオン注入マスクにして、pMOS領域に低エネルギーで高い注入量のp型ドーパント(p+)をイオン注入してp+ソース/ドレーン拡張領域65を形成し、nMOS領域に低エネルギーで高い注入量のn型ドーパントn+をイオン注入して、n+ソース/ドレーン拡張領域66を形成する。
ここで、ゲート電極64を形成するための導電膜には、ポリシリコン膜、ポリシリコン膜と金属膜との積層膜であっても良く、ポリシリコン膜とシリサイド膜との積層膜であっても良い。そして、n+ソース/ドレーン拡張領域66を形成するためのn型ドーパントには、燐(P)、または砒素(As)を利用し、p+ソース/ドレーン拡張領域65を形成するためのp型ドーパントには、ホウ素,または二フッ化ホウ素(BF2)のようなホウ素化合物イオンを用いる。
【0053】
次いで、ゲート電極64を含む全面にスペーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチバックして、ゲート電極64の側壁に接するスペーサ67を形成する。ここで、スペーサ67は、窒化膜または酸化膜を用いる。
次いで、別の感光膜マスクやゲート電極64及びスペーサ67をイオン注入マスクにして、pMOS領域に高い注入量のp型ドーパント(ホウ素、またはホウ素化合物)をイオン注入して、p+ソース/ドレーン拡張領域65に電気的に接続されするp+ソース/ドレーン領域68を形成し、nMOS領域に高い注入量のn型ドーパント(燐、たは砒素)をイオン注入して、n+ソース/ドレーン拡張領域66に電気的に接続されるn+ソース/ドレーン領域69を形成する。この場合、n+ソース/ドレーン領域69とp+ソース/ドレーン領域68は、各々n+ソース/ドレーン拡張領域66とp+ソース/ドレーン拡張領域65のイオン注入の深さより深い。
【0054】
次に図19に示すように、n+ソース/ドレーン領域69、n+ソース/ドレーン拡張領域66、p+ソース/ドレーン領域68及びp+ソース/ドレーン拡張領域65内のドーパントを電気的に活性化させるため、活性化アニーリングを行う。
この場合、活性化アニーリングは、p型nチャネルドープ層60bの拡散とp+ソース/ドレーン領域68とp+ソース/ドレーン拡張領域65との接合深さが深くなることを同時に抑制する温度で行う。
【0055】
一方、活性化アニーリングの時、p+ソース/ドレーン領域68とp+ソース/ドレーン拡張領域65との接合深さが深くなる温度で行う理由は、p+ソース/ドレーン領域68とp+ソース/ドレーン拡張領域65とがn+ソース/ドレーン領域69とn+ソース/ドレーン拡張領域66より拡散変化が激しいためである。
好ましくは、活性化アニーリングは、600℃乃至1000℃の急速アニーリング(RTA)、300℃乃至750℃の炉アニーリング、または600℃乃至1100℃のスパイク急速アニーリング(SRTA)の中から選択される。
【0056】
一方、ゲート電極64、p+ソース/ドレーン拡張領域65、n+ソース/ドレーン拡張領域66、p+ソース/ドレーン領域68、n+ソース/ドレーン領域69の形成工程を熱履歴が低い低熱工程を通して行うと、ドーパントの拡散が抑制されたSSRエピチャネル構造を維持させることができる。
上述した第2の実施例において、n型pチャネルドープ層56Bとp型nチャネルドープ層60Bは、ショットチャネル効果を抑制するパンチストップ層の役割も同時に行う。そして、n型pチャネルドープ層56Bとp型nチャネルドープ層60Bの最大ドープ深さを各々p+ソース/ドレーン領域68とn+ソース/ドレーン領域69との接合深さより浅くすることによって、p+−n接合及びn+−p接合各々に対する接合キャパシタンス及び接合漏れ電流を減少させる。
【0057】
図20は、本発明の第3の実施例に係るCMOSFETを示す構造断面図であって、第1n型パンチストップ層70、第2n型パンチストップ層72、第1p型パンチストップ層71と第2p型パンチストップ層73を除外した部分は、第2の実施例の構造と同一である。以下、図19に示す図面符号をそのまま利用し、同じ部分に対する詳細な説明は省略する。
第2の実施例と同様に、pMOS領域には、燐、または砒素がイオン注入された第1n型パンチストップ層70と第1n型パンチストップ層70上に成長されたエピ層61とからなるエピチャネル構造を形成し、nMOS領域には、デカボランイオンがイオン注入された第1p型パンチストップ層71と第1p型パンチストップ層71上に成長されたエピ層62とからなるエピチャネル構造が形成される。
【0058】
そして、p+ソース/ドレーン拡張領域65とn+ソース/ドレーン拡張領域66との下部に各々第2n型パンチストップドープ層72と第2p型パンチストップ層73とを形成する。この場合、第2n型パンチストップ層72は、第1n型パンチストップ層70と同じn型ドーパント(燐、または砒素)をイオン注入して形成し、第2p型パンチストップ層73は、デカボランイオン注入により形成された第1p型パンチストップ層71と異なって、ホウ素、またはホウ素化合物をイオン注入して形成する。
【0059】
ここで、第2n型パンチストップ層72と第2p型パンチストップ層73とは、各々p+ソース/ドレーン拡張領域65とn+ソース/ドレーン拡張領域66との下部に形成するために、p+ソース/ドレーン領域68とn+ソース/ドレーン領域69とを形成する前にドーパントをイオン注入して形成する。
上述した第2p型パンチストップ層73と第2n型パンチストップ層72とは、ショットチャネル効果を抑制するパンチストップ層であると共に、チャネルドープ層として作用する。
【0060】
結局、第3の実施例に係るCMOSFETは、二重パンチストップ層構造を有する。このような二重パンチストップ層構造を有するCMOSFETは、単一パンチストップ層構造に比べてパンチスルー特性に優れている。
【0061】
図21は、本発明の第4の実施例に係るCMOSFETを示す断面図であって、エレベイティッドソース/ドレーン領域を除外した部分は第3の実施例の構造と同一である。以下、図19及び図20に示す図面符号をそのまま利用して、同じ部分に対する詳細な説明は省略する。
図21を参照しながら述べると、第3の実施例と同様に、pMOS領域では第1n型パンチストップ層70と第2n型パンチストップ層72との二重パンチストップ層構造を有し、nMOS領域では、第1p型パンチストップ層71と第2p型パンチストップ層73との二重パンチストップ層構造を有する。そして、各々p+ソース/ドレーン領域68とn+ソース/ドレーン領域69上に追加にエピ層を成長させて、エレベイティッドソース/ドレーン領域74、75を形成している。
【0062】
図21に示す第4の実施例は、デカボランのイオン注入による二重パンチストップ層を備えることによって、パンチスルー特性を向上させると同時にエレベイティッドソース/ドレーン構造を有するため、ソース/ドレーンの接合抵抗が増加することを抑制する長所がある。
【0063】
図22乃至図27は、本発明の第5の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
図22に示すように、半導体基板81の所定部分にSTI、またはLOCOS工程を通して素子隔離のためのフィールド酸化膜82を形成した後、半導体基板81上に感光膜を塗布し、露光及び現像によりパターニングして半導体基板81のpMOSFETが形成される領域(以下、「pMOS領域」と記す)を露出させる第1マスク83を形成する。
【0064】
次いで、第1マスク83により露出された半導体基板81にn型ドーパントをイオン注入して深いn型ウェル84を形成し、連続してn型ドーパントをイオン注入してn型ウェル84より浅いn型フィールドストップ層85を形成する。
次いで、n型フィールドストップ層85を形成するためのイオン注入エネルギーより低いエネルギーでn型ドーパントをイオン注入して、表面から10nmないし50nm深さの浅いn型pチャネルドープ層86を形成する。ここで、n型ドーパントには、燐(P)、または砒素(As)を利用する。
【0065】
つぎに、図23に示すように、第1マスク83を除去した後、再び感光膜を塗布し、露光及び現像によりパターニングして半導体基板81のnMOSFETが形成される領域(以下、「nMOS領域」と記す)を露出させる第2マスク87を形成する。
次いで、第2マスク87により露出された半導体基板81にp型ドーパントをイオン注入して深いp型ウェル88を形成し、続いてp型ドーパントをイオン注入してp型ウェル88より浅いp型フィールドストップ層89を形成する。
次いで、デカボランイオン(B10H14 +)をイオン注入して半導体基板81の表面から10nmないし50nmの深さの非常に浅いp型nチャネルドープ層90を形成する。
【0066】
次に、図24に示すように、第2マスク87を除去した後、n型pチャネルドープ層86及びp型nチャネルドープ層90の形成のためのイオン注入時のイオン衝突によって発生する半導体基板81の表面の結晶欠陥を回復させ、注入されたドーパントが結晶内で隣接したシリコン原子と安定な結合を形成するようにしながら、ドーパント拡散を最大に抑制するため、シリコン溶融点(1414℃)以下の温度で急速アニーリング(RTA)、またはスパイク急速アニーリング(S−RTA)のような回復アニーリング工程を行う。
【0067】
好ましくは、急速アニーリング(RTA)、またはスパイク急速アニーリング(S−RTA)は、シリコンの溶融点である1414℃より低いながら結晶欠陥を回復させることのできる温度、例えば950℃乃至1150℃の範囲で行う。
結局、n型pチャネルドープ層86とp型nチャネルドープ層90とは、各々イオン注入されたドーパントと半導体基板81内のシリコンとが安定した結合を形成しながら、結晶欠陥が除去された層に改質される。以下、改質されたn型pチャネルドープ層86とp型nチャネルドープ層90とを図面符号86A、90Aで示す。
【0068】
回復アニーリング後、結晶欠陥が除去されたn型pチャネルドープ層86A及びp型nチャネルドープ層90A上に回復アニーリングの時に生成された自然酸化膜(図示せず)を除去するため、水素雰囲気で表面処理工程を行う。この場合、水素雰囲気で表面処理すると、水素(H2)が自然酸化膜SiO2と反応してH2Oなどに揮発されることによって、自然酸化膜が除去される。
【0069】
次に、図25に示すように、自然酸化膜が除去された半導体基板81、好ましくはn型pチャネルドープ層86a及びp型nチャネルドープ層90A上に同時に選択的エピタキシャル成長法(SEG)で5nm乃至30nm厚さのエピ層91、92を成長させる。
上述したような回復アニーリングによって、n型pチャネルドープ層86A及びp型nチャネルドープ層90Aが化学的に安定した非常に浅いn型pチャネルドープ層86B及びp型nチャネルドープ層90Bに活性化されることによって、水素雰囲気での表面処理及びエピ層91、92の成長時にも、各々nMOS領域とpMOS領域とにはドーパント損失及び再分布が最小化されたSSRデルタドーププロファイルを有するSSRエピチャネル構造が形成される。
【0070】
次に、図26に示すように、SSRエピチャネル構造、例えば、n型pチャネルドープ層86B及びp型nチャネルドープ層90B上に650℃乃至750℃の温度範囲でゲート酸化膜93を形成する。この場合、ゲート酸化膜93を形成する温度範囲を相対的に低温とするが、その理由は、p型nチャネルドープ層90b内のドーパントの拡散を抑制するためである。
このため、ゲート酸化膜93には、低温で形成される酸化膜(LTO)、窒化酸化膜、高誘電膜、または酸化膜/高誘電膜の積層膜を用い、これらゲート酸化膜93の形成時に低温で形成する低熱工程を行うことによって、p型nチャネルドープ層90B内のドーパントの再分布及び拡散を抑制させて、SSRドーププロファイルを維持させることができる。
【0071】
例えば、シリコン熱酸化膜は、650℃乃至750℃の温度で形成し、窒化酸化膜は、650℃乃至750℃の温度でシリコン熱酸化膜を形成した後、シリコン熱酸化膜を窒素プラズマ、またはアンモニアプラズマ処理して形成し、高誘電率膜は、300℃乃至650℃の温度で蒸着した後、400℃乃至700℃で炉アニーリングして形成するか、または300℃乃至650℃の温度で蒸着した後、600℃乃至800℃で急速アニーリングして形成する。そして、高誘電率膜を利用する場合、高誘電率膜の膜質改善のための熱処理を行う場合、最高温度を300℃乃至700℃の範囲に制限する。
【0072】
次いで、ゲート酸化膜93上にポリシリコン膜94、金属膜95及びハードマスク96の順に積層する。次いで、図示しないゲートマスクを利用してハードマスク96、金属膜95、ポリシリコン膜94を同時にパターニングするか、ハードマスク96を先にパターニングした後、金属膜95とポリシリコン膜94とを同時にパターニングする方法で、ポリシリコン膜94と金属膜95との積層構造からなるゲート電極とハードマスク96からなるゲートパターンを形成する。
【0073】
ここで、ポリシリコン膜94上の金属膜95は、ゲート電極の比抵抗及び高速動作のために採用したものであって、主にタングステン、タングステンシリサイドを用い、ポリシリコン膜と金属膜との間に拡散防止膜(diffusion barrier)を挿入できる。一方、拡散防止膜には、WN、TiNなどを利用する。
次いで、ゲート再酸化(Gate−reoxidation)工程を行って、ゲート電極を形成するためのエッチング工程の際に損傷されたゲート酸化膜93を回復させる。この場合、ゲート再酸化工程後、ゲート電極をなすポリシリコン膜94の側面が所定の厚さに酸化されることによって、ゲート電極の両側壁に酸化物(以下、「側壁酸化物」と記す)97が形成される。
【0074】
ここで、ゲート再酸化工程は、ゲート電極をエッチングする時、ゲート酸化膜93に発生したマイクロトレンチ(microtrench)及び損失を回復させ、ゲート酸化膜93の表面に残留するエッチング残渣を酸化させ、ゲート電極のエッジにあるゲート酸化膜93の厚さを増加させて信頼性を向上させるための目的として行われている。
一方、ゲート再酸化工程を行う場合において、過度な熱工程によるp型nチャネルドープ層90B内のドーパントの拡散によってSSRドーププロファイルが崩壊されることを防止するため、再酸化工程のような熱酸化工程を急速酸化法(Rapid Thermal Oxidation; RTO)で行う場合、その最高温度を750℃乃至950℃に制限し、加熱炉による熱酸化方法で行う場合、その最高温度を650℃乃至800℃に制限する。
【0075】
次いで、別の感光膜マスク(図示せず)及びゲート電極をイオン注入マスクにして、pMOS領域に低エネルギーで高い注入量のp型ドーパントp+をイオン注入して、p+ソース/ドレーン拡張領域98を形成し、nMOS領域に低エネルギーで高い注入量のn型ドーパントn+をイオン注入して、n+ソース/ドレーン拡張領域99を形成する。この場合、n+ソース/ドレーン拡張領域99を形成するためのn型ドーパントには、燐(P)、または砒素(As)を用い、p+ソース/ドレーン拡張領域98を形成するためのp型ドーパントには、ホウ素、またはホウ素化合物を利用する。
次いで、ゲート電極及びハードマスク96を含む全面にスペーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチバックして、ゲート電極とハードマスク96の積層呼構造物の側壁に接するスペーサ100を形成する。ここで、スペーサ100は、窒化膜または酸化膜を用いる。
【0076】
次いで、別の感光膜マスクやゲート電極及びスペーサ100をイオン注入マスクにして、pMOS領域に高い注入量のp型ドーパント(ホウ素、またはホウ素化合物)をイオン注入して、p+ソース/ドレーン拡張領域98に電気的に接続されるp+ソース/ドレーン領域101を形成し、nMOS領域に高い注入量のn型ドーパント(燐、または砒素)をイオン注入して、n+ソース/ドレーン拡張領域99に電気的に接続されるn+ソース/ドレーン領域102を形成する。この場合、n+ソース/ドレーン領域102とp+ソース/ドレーン領域101は、各々n+ソース/ドレーン拡張領域99とp+ソース/ドレーン拡張領域98のイオン注入の深さより深い。
【0077】
次に、図27に示すように、n+ソース/ドレーン領域102、n+ソース/ドレーン拡張領域99、p+ソース/ドレーン領域101及びp+ソース/ドレーン拡張領域98内のドーパントを電気的に活性化させるため活性化アニーリングを行うが、活性化アニーリングは、p型nチャネルドープ層90bの拡散とp+ソース/ドレーン領域101とp+ソース/ドレーン拡張領域98との接合深さが深くなることを同時に抑制する温度で行う。
好ましく、活性化アニーリングは、600℃乃至1000℃の急速アニーリング(RTA)、300℃乃至750℃の炉アニーリング、または600℃乃至1100℃のスパイク急速アニーリング(SRTA)の中から選択される。
上述したように、ゲート再酸化、ゲート電極、p+ソース/ドレーン拡張領域98、n+ソース/ドレーン拡張領域99、p+ソース/ドレーン領域101、n+ソース/ドレーン領域102の形成工程を熱履歴の低い低熱工程を通して行うと、ドーパントの拡散が抑制されたSSRエピチャネル構造を維持させることができる。
【0078】
上述した第5の実施例において、n型pチャネルドープ層86Bとp型nチャネルドープ層90Bは、ショットチャネル効果を抑制するパンチストップ層の役割も同時に行う。そして、n型pチャネルドープ層86Bとp型nチャネルドープ層90Bの最大ドープ深さを各々p+ソース/ドレーン領域101とn+ソース/ドレーン領域102との接合深さより浅くすることによって、p+−n接合及びn+−p接合の各々に対する接合キャパシタンス及び接合漏れ電流を減少させる。
【0079】
図28は、本発明の第6の実施例に係るCMOSFETを示す構造断面図であって、第1n型パンチストップ層110、第2n型パンチストップ層112、第1p型パンチストップ層111と第2p型パンチストップ層113とを除外した部分は、第5の実施例の構造と同一である。以下、図27に示す図面符号をそのまま利用し、同じ部分に対する詳細な説明は省略する。
第5の実施例と同様に、pMOS領域には、燐、または砒素がイオン注入された第1n型パンチストップ層110と第1n型パンチストップ層110上に成長されたエピ層91とからなるエピチャネル構造を形成し、nMOS領域には、デカボランイオンがイオン注入された第1p型パンチストップ層111と第1p型パンチストップ層111上に成長されたエピ層92とからなるエピチャネル構造が形成される。
【0080】
そして、p+ソース/ドレーン拡張領域98とn+ソース/ドレーン拡張領域99の下部に各々第2n型パンチストップドープ層112と第2p型パンチストップ層113とを形成する。この場合、第2n型パンチストップ層112は、第1n型パンチストップ層110と同じn型ドーパント(燐、または砒素)をイオン注入して形成し、第2p型パンチストップ層113は、デカボランイオン注入で形成された第1p型パンチストップ層111と異なって、ホウ素、またはホウ素化合物イオンをイオン注入して形成する。
ここで、第2n型パンチストップ層112と第2p型パンチストップ層113は、各々p+ソース/ドレーン拡張領域98とn+ソース/ドレーン拡張領域99との下部に形成するために、p+ソース/ドレーン領域101とn+ソース/ドレーン領域102を形成する前にドーパントをイオン注入して形成する。
【0081】
上述した第2p型パンチストップ層113と第2n型パンチストップ層112は、ショットチャネル効果を抑制するパンチストップ層であると共に、チャネルドープ層として作用する。
結局、第6の実施例に係るCMOSFETは、二重パンチストップ層構造を有する。このような二重パンチストップ層構造を有するCMOSFETは、単一パンチストップ層構造に比べてパンチスルー特性に優れている。
【0082】
図29は、本発明の第7の実施例に係るCMOSFETを示す断面図であって、エレベイティッドソース/ドレーン領域を除外した部分は、第6の実施例の構造と同様である。以下、図27及び図28に示す図面符号をそのまま利用し、同じ部分に対する詳細な説明は省略する。
図29を参照すると、第6の実施例と同様に、pMOS領域では、第1n型パンチストップ層110と第2n型パンチストップ層112との二重パンチストップ層構造を有し、nMOS領域では、第1p型パンチストップ層111と第2p型パンチストップ層113との二重パンチストップ層構造を有する。そして、各々p+ソース/ドレーン領域101とn+ソース/ドレーン領域102上に追加にエピ層を成長させて、エレベイティッドソース/ドレーン領域114、115を形成している。
【0083】
図29に示す第7の実施例は、デカボランのイオン注入による二重パンチストップ層を備えることによって、パンチスルー特性を向上させると共に、エレベイティッドソース/ドレーン構造を有することによって、ソース/ドレーンの接合抵抗が増加することを抑制するという長所がある。
【0084】
上述した第1乃至第7の実施例に係るnMOSFETとCMOSFETを製造する時、SSRエピチャネル構造を形成した以後に行われる後続の工程中の過度な熱工程によるチャネルドープ層内のドーパントの拡散によって、SSRドーププロファイルが崩壊されることを防止するため、後続急速アニーリング工程を行う時、最高温度を600℃乃至1000℃に制限し、後続のスパイク急速アニーリングを行う時の最高温度を600℃乃至1100℃に制限し、後続炉アニーリングを行う時の最高温度を300℃乃至750℃に制限する低熱アニーリング工程を行う。
【0085】
一方、第1乃至第7の実施例では、ソース/ドレーン拡張領域を有する半導体素子について説明したが、通常のLDD(Lightly Doped Drain)構造の半導体素子の製造工程にも適用できる。
【0086】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【0087】
【発明の効果】
上述した本発明は、デルタドーププロファイルの幅が狭い超薄型SSRチャネル構造を容易に具現できるので、サーブ100nm素子での接合キャパシタンスを低くすることができる効果がある。
そして、低エネルギーホウ素イオン注入によるSSRドープ法に比べて生産性が改善されるので、低コストで高性能の素子製造が可能となり、RDI(Random Dopant Induced)によるしきい電圧変動(variation)を抑制する効果とサーブ100nmゲート長さのショットチャネル効果を同時に抑制できるので、素子の収率を改善させることのできる効果がある。
【0088】
そして、チャネル表面地域のドーパント濃度をチャネルドープ層の最大濃度対比1/10まで低下させることができるので、表面移動度の増加及び駆動電流特性を向上させることのできる効果がある。
そして、超薄型SSRチャネル構造を容易に具現するので、低しきい電圧を有する低電圧素子及び低消費電力素子を容易に具現できる効果がある。
【図面の簡単な説明】
【図1】従来エピチャネルを有する半導体素子を示す断面図である。
【図2】TED、または熱履歴によるエピチャネルにおけるドーププロファイルの変化を示す図面である。
【図3】極低エネルギーイオン注入とレーザーアニ−リング(LTA)によるエピチャネルを有する半導体素子の製造方法を示す工程断面図である。
【図4】極低エネルギーイオン注入とレーザーアニ−リング(LTA)によるエピチャネルを有する半導体素子の製造方法を示す工程断面図である。
【図5】1keVでホウ素がドープされた試片上に選択的にエピ成長で形成されたSSRエピチャネルドーププロファイルを示す図面である。
【図6】5keVでホウ素がドープされた試片上に選択的にエピ成長で形成されたSSRエピチャネルドーププロファイルを示す図面である。
【図7】ホウ素イオン、BF2 +、B10H14 +がシリコン基板にイオン注入された時の基板内のホウ素濃度分布を示すグラフである。
【図8】B10H14 +とBF2 +を殆ど同じ深さにイオン注入した時のホウ素濃度分布を示すグラフである。
【図9】本発明の第1の実施例に係るnMOSFETの製造方法を説明するための工程断面図である。
【図10】本発明の第1の実施例に係るnMOSFETの製造方法を説明するための工程断面図である。
【図11】本発明の第1の実施例に係るnMOSFETの製造方法を説明するための工程断面図である。
【図12】本発明の第1の実施例に係るnMOSFETの製造方法を説明するための工程断面図である。
【図13】本発明の第1の実施例に係るnMOSFETの製造方法を説明するための工程断面図である。
【図14】本発明の第2の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図15】本発明の第2の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図16】本発明の第2の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図17】本発明の第2の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図18】本発明の第2の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図19】本発明の第2の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図20】本発明の第3の実施例に係るCMOSFETの素子断面図である。
【図21】本発明の第4の実施例に係るCMOSFETの素子断面図である。
【図22】本発明の第5の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図23】本発明の第5の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図24】本発明の第5の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図25】本発明の第5の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図26】本発明の第5の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図27】本発明の第5の実施例に係るCMOSFETの製造方法を説明するための工程断面図である。
【図28】本発明の第6の実施例に係るCMOSFETの素子断面図である。
【図29】本発明の第7の実施例に係るCMOSFETの素子断面図である。
【符号の説明】
31 半導体基板
32 フィールド酸化膜
33 p型ウェル
34 p型フィールドストップ層
35 p型nチャネルドープ層
36 エピ層
37 ゲート酸化膜
38 ゲート電極
39 n+ソース/ドレーン拡張領域
40 スペーサ
41 n+ソース/ドレーン領域
Claims (10)
- 半導体基板内にホウ素またはホウ素化合物をドーパントとして用いてウェルを形成するステップと、
前記ウェル内の前記半導体基板の表面下部にデカボランをイオン注入して第1パンチストップ層を形成するステップと、
前記半導体基板の溶融点より低い第1温度で第1アニーリングを行うステップと、
前記第1パンチストップ層上にエピ層を形成するステップと、
前記エピ層上に前記第1温度より低い第2温度範囲でゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成するステップと、
前記ゲート電極の両側エッジに整列される第1ソース/ドレーン領域を形成するステップと、
前記第1ソース/ドレーン領域の下部に前記ウェルと同じドーパントとしてホウ素またはホウ素化合物をイオン注入して、第2パンチストップ層を形成するステップと、
前記第1ソース/ドレーン領域に接続しながら前記第1ソース/ドレーン領域より深い第2ソース/ドレーン領域を形成するステップと、
前記第1及び第2パンチストップ層の拡散を抑制する温度で第2アニーリングを行うことによって、前記第1及び第2ソース/ドレーン領域内ドーパントを活性化させるステップと、を含んでなることを特徴とするデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。 - 前記ウェルを形成した後、
前記ウェルの上部に前記ウェルと同じ導電型のフィールドストップ層を形成するステップをさらに含むことを特徴とする請求項1に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。 - 前記第1アニーリングは、急速アニーリング、またはスパイク急速アニーリングの中から選択される一つで行われることを特徴とする請求項1に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
- 前記第2アニーリングは、600℃乃至1000℃の急速アニーリング、300℃乃至750℃の炉アニーリング、または600℃乃至1100℃のスパイク急速アニーリングの中から選択される一つで行われることを特徴とする請求項1に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
- 前記ゲート酸化膜とゲート電極とを順に形成するステップは、前記ゲート電極の形成後に露出される前記ゲート酸化膜と前記ゲート電極とを再酸化させるステップをさらに含むことを特徴とする請求項1に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
- 前記再酸化させるステップは、急速酸化法により行われ、その最高温度を750℃乃至950℃に制限することを特徴とする請求項5に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
- 前記再酸化させるステップは、加熱炉による熱酸化法によりなされ、その最高温度を650℃乃至800℃に制限することを特徴とする請求項5に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
- 前記ゲート酸化膜を形成するステップは、シリコン熱酸化膜、窒化酸化膜、高誘電率膜、またはシリコン熱酸化膜と高誘電率膜の積層膜の中から選択されるいずれか一つにより形成することを特徴とする請求項1に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
- 前記シリコン熱酸化膜は、650℃乃至750℃の温度で形成し、前記窒化酸化膜は、650℃乃至750℃の温度でシリコン熱酸化膜を形成した後、前記シリコン熱酸化膜を窒素プラズマ、またはアンモニアプラズマ処理して形成し、前記高誘電率膜は、300℃乃至650℃の温度で蒸着した後、400℃乃至700℃で炉アニーリングして形成するか、または300℃乃至650℃の温度で蒸着した後、600℃乃至800℃で急速アニーリングして形成することを特徴とする請求項8に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
- 前記第2ソース/ドレーン領域上に第3ソース/ドレーン領域を選択的にエピタキシャル成長させるステップをさらに含むことを特徴とする請求項1に記載のデカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法。
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US7256465B2 (en) * | 2004-01-21 | 2007-08-14 | Sharp Laboratories Of America, Inc. | Ultra-shallow metal oxide surface channel MOS transistor |
US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US7268049B2 (en) * | 2004-09-30 | 2007-09-11 | International Business Machines Corporation | Structure and method for manufacturing MOSFET with super-steep retrograded island |
WO2006047061A2 (en) * | 2004-10-22 | 2006-05-04 | Semequip Inc. | Use of defined compounds for the manufacture of a medicament for preventing/ treating diseases resulting from somatic mutation |
US7192834B2 (en) * | 2005-02-23 | 2007-03-20 | Macronix International Co., Ltd | LDMOS device and method of fabrication of LDMOS device |
JP2006245338A (ja) * | 2005-03-03 | 2006-09-14 | Nec Electronics Corp | 電界効果型トランジスタの製造方法 |
US20060292762A1 (en) * | 2005-06-22 | 2006-12-28 | Epion Corporation | Replacement gate field effect transistor with germanium or SiGe channel and manufacturing method for same using gas-cluster ion irradiation |
US20070069309A1 (en) * | 2005-09-26 | 2007-03-29 | Richard Lindsay | Buried well for semiconductor devices |
US20070212861A1 (en) * | 2006-03-07 | 2007-09-13 | International Business Machines Corporation | Laser surface annealing of antimony doped amorphized semiconductor region |
US7342244B2 (en) * | 2006-07-19 | 2008-03-11 | Tokyo Electron Limited | Spintronic transistor |
JP2009188210A (ja) * | 2008-02-06 | 2009-08-20 | Panasonic Corp | 不純物活性化熱処理方法及び熱処理装置 |
KR100973274B1 (ko) * | 2008-04-28 | 2010-07-30 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
US7855110B2 (en) * | 2008-07-08 | 2010-12-21 | International Business Machines Corporation | Field effect transistor and method of fabricating same |
CN102165561A (zh) * | 2008-09-25 | 2011-08-24 | 应用材料股份有限公司 | 使用十八硼烷自我非晶体化注入物的无缺陷接点形成 |
JP4911158B2 (ja) * | 2008-10-30 | 2012-04-04 | ソニー株式会社 | 半導体装置および固体撮像装置 |
US8749053B2 (en) | 2009-06-23 | 2014-06-10 | Intevac, Inc. | Plasma grid implant system for use in solar cell fabrications |
US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
CN102640274B (zh) * | 2009-09-30 | 2016-05-11 | 三重富士通半导体股份有限公司 | 电子装置和系统及用于制造和使用该电子装置和系统的方法 |
KR101104947B1 (ko) * | 2009-10-28 | 2012-01-12 | 삼현테크 주식회사 | 슬라이딩 장치 및 이의 조립방법과 이를 갖춘 전자기기 |
US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
US8759872B2 (en) | 2010-06-22 | 2014-06-24 | Suvolta, Inc. | Transistor with threshold voltage set notch and method of fabrication thereof |
US8377783B2 (en) | 2010-09-30 | 2013-02-19 | Suvolta, Inc. | Method for reducing punch-through in a transistor device |
TWI469368B (zh) * | 2010-11-17 | 2015-01-11 | Intevac Inc | 在太陽能電池製造中供固態磊晶成長之直流電離子注入 |
US8404551B2 (en) | 2010-12-03 | 2013-03-26 | Suvolta, Inc. | Source/drain extension control for advanced transistors |
US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
US8400219B2 (en) | 2011-03-24 | 2013-03-19 | Suvolta, Inc. | Analog circuits having improved transistors, and methods therefor |
US8748270B1 (en) | 2011-03-30 | 2014-06-10 | Suvolta, Inc. | Process for manufacturing an improved analog transistor |
US8796048B1 (en) | 2011-05-11 | 2014-08-05 | Suvolta, Inc. | Monitoring and measurement of thin film layers |
US8999861B1 (en) | 2011-05-11 | 2015-04-07 | Suvolta, Inc. | Semiconductor structure with substitutional boron and method for fabrication thereof |
US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
CN102842616B (zh) * | 2011-06-20 | 2015-06-24 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
US8629016B1 (en) * | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
KR101891373B1 (ko) | 2011-08-05 | 2018-08-24 | 엠아이이 후지쯔 세미컨덕터 리미티드 | 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법 |
US8748986B1 (en) | 2011-08-05 | 2014-06-10 | Suvolta, Inc. | Electronic device with controlled threshold voltage |
US8645878B1 (en) | 2011-08-23 | 2014-02-04 | Suvolta, Inc. | Porting a circuit design from a first semiconductor process to a second semiconductor process |
US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
CN102956465A (zh) * | 2011-08-24 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极和mos晶体管的形成方法 |
US8713511B1 (en) | 2011-09-16 | 2014-04-29 | Suvolta, Inc. | Tools and methods for yield-aware semiconductor manufacturing process target generation |
US9236466B1 (en) | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
JP6068491B2 (ja) | 2011-11-08 | 2017-01-25 | インテヴァック インコーポレイテッド | 基板処理システムおよび基板処理方法 |
US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
US8883600B1 (en) | 2011-12-22 | 2014-11-11 | Suvolta, Inc. | Transistor having reduced junction leakage and methods of forming thereof |
US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
US8877619B1 (en) | 2012-01-23 | 2014-11-04 | Suvolta, Inc. | Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom |
US8970289B1 (en) | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
US9093550B1 (en) | 2012-01-31 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same |
US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
CN103377947B (zh) * | 2012-04-28 | 2016-05-11 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
US8637955B1 (en) | 2012-08-31 | 2014-01-28 | Suvolta, Inc. | Semiconductor structure with reduced junction leakage and method of fabrication thereof |
US9112057B1 (en) | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
US9041126B2 (en) | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
WO2014071049A2 (en) | 2012-10-31 | 2014-05-08 | Suvolta, Inc. | Dram-type device with low variation transistor peripheral circuits, and related methods |
US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
US9093997B1 (en) | 2012-11-15 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Slew based process and bias monitors and related methods |
US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
TWI570745B (zh) | 2012-12-19 | 2017-02-11 | 因特瓦克公司 | 用於電漿離子植入之柵極 |
US9112484B1 (en) | 2012-12-20 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit process and bias monitors and related methods |
US9268885B1 (en) | 2013-02-28 | 2016-02-23 | Mie Fujitsu Semiconductor Limited | Integrated circuit device methods and models with predicted device metric variations |
US8994415B1 (en) | 2013-03-01 | 2015-03-31 | Suvolta, Inc. | Multiple VDD clock buffer |
US8988153B1 (en) | 2013-03-09 | 2015-03-24 | Suvolta, Inc. | Ring oscillator with NMOS or PMOS variation insensitivity |
US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
US9112495B1 (en) | 2013-03-15 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit device body bias circuits and methods |
US9449967B1 (en) | 2013-03-15 | 2016-09-20 | Fujitsu Semiconductor Limited | Transistor array structure |
US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
US8976575B1 (en) | 2013-08-29 | 2015-03-10 | Suvolta, Inc. | SRAM performance monitor |
US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
US9319013B2 (en) | 2014-08-19 | 2016-04-19 | Mie Fujitsu Semiconductor Limited | Operational amplifier input offset correction with transistor threshold voltage adjustment |
US10256152B2 (en) | 2017-07-24 | 2019-04-09 | Globalfoundries Inc. | Methods of making FinFET device comprising a piezoelectric liner for generating a surface charge |
JP7038558B2 (ja) | 2018-02-05 | 2022-03-18 | 株式会社Screenホールディングス | 熱処理方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068501A (ja) * | 1998-08-25 | 2000-03-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2002009170A (ja) * | 2000-06-22 | 2002-01-11 | Asahi Kasei Microsystems Kk | アナログ回路及びその製造方法 |
JP2002025972A (ja) * | 2000-07-04 | 2002-01-25 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
JP2003179156A (ja) * | 2001-12-10 | 2003-06-27 | Sharp Corp | 半導体装置の製造方法、並びに半導体装置、スタティック型ランダムアクセスメモリ装置及び携帯電子機器 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0606114A1 (en) * | 1989-08-11 | 1994-07-13 | Seiko Instruments Inc. | Method of producing field effect transistor |
US5917219A (en) * | 1995-10-09 | 1999-06-29 | Texas Instruments Incorporated | Semiconductor devices with pocket implant and counter doping |
JP3749924B2 (ja) * | 1996-12-03 | 2006-03-01 | 富士通株式会社 | イオン注入方法および半導体装置の製造方法 |
KR100232197B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 제조 방법 |
JPH11103050A (ja) * | 1997-09-29 | 1999-04-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP4109364B2 (ja) * | 1998-11-30 | 2008-07-02 | 富士通株式会社 | 半導体装置の製造方法 |
JP2000307015A (ja) * | 1999-04-22 | 2000-11-02 | Oki Electric Ind Co Ltd | デュアルゲートcmosfetの製造方法 |
KR100332107B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
US6444550B1 (en) * | 1999-08-18 | 2002-09-03 | Advanced Micro Devices, Inc. | Laser tailoring retrograde channel profile in surfaces |
US6426279B1 (en) * | 1999-08-18 | 2002-07-30 | Advanced Micro Devices, Inc. | Epitaxial delta doping for retrograde channel profile |
US6365475B1 (en) * | 2000-03-27 | 2002-04-02 | United Microelectronics Corp. | Method of forming a MOS transistor |
KR100522758B1 (ko) * | 2000-06-28 | 2005-10-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100372645B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 에스오아이 소자의 제조방법 |
-
2002
- 2002-05-18 KR KR10-2002-0027616A patent/KR100410574B1/ko not_active IP Right Cessation
- 2002-12-27 JP JP2002382563A patent/JP4553173B2/ja not_active Expired - Fee Related
- 2002-12-30 US US10/330,087 patent/US6753230B2/en not_active Expired - Fee Related
-
2003
- 2003-02-10 CN CNB031025277A patent/CN1307696C/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068501A (ja) * | 1998-08-25 | 2000-03-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2002009170A (ja) * | 2000-06-22 | 2002-01-11 | Asahi Kasei Microsystems Kk | アナログ回路及びその製造方法 |
JP2002025972A (ja) * | 2000-07-04 | 2002-01-25 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
JP2003179156A (ja) * | 2001-12-10 | 2003-06-27 | Sharp Corp | 半導体装置の製造方法、並びに半導体装置、スタティック型ランダムアクセスメモリ装置及び携帯電子機器 |
Also Published As
Publication number | Publication date |
---|---|
CN1458675A (zh) | 2003-11-26 |
US6753230B2 (en) | 2004-06-22 |
JP2003338622A (ja) | 2003-11-28 |
CN1307696C (zh) | 2007-03-28 |
KR100410574B1 (ko) | 2003-12-18 |
US20030215991A1 (en) | 2003-11-20 |
KR20030089764A (ko) | 2003-11-28 |
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