KR101094952B1 - 초박형 에피채널을 갖는 반도체소자의 제조 방법 - Google Patents

초박형 에피채널을 갖는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 산화막의 특성 확보 및 SSR 프로파일 확보를 동시에 만족시킬 수 있는 초박형 SSR 에피채널을 갖는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판 표면 아래에 채널도핑층을 형성하는 단계, 상기 채널도핑층 상에 에피층을 형성하는 단계, 상기 에피층 상에 저에너지 플라즈마를 이용하여 700℃보다 낮은 온도에서 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 게이트전극을 형성하는 단계를 포함하므로써, 저에너지 플라즈마 상태로 저온 공정이 가능한 RLSAP 기술을 이용하여 게이트산화막을 형성하여 게이트산화막 형성전의 SSR 에피채널의 도핑 프로파일을 그대로 유지시킬 수 있는 효과가 있고, 또한, 2.0eV 이하의 저에너지플라즈마를 이용하므로 게이트산화막이 형성될 기판의 손상을 방지하여 게이트산화막의 신뢰성을 향상시킬 수 있는 효과가 있다.
에피채널, SSR, 붕소, 게이트산화막, 저온 에너지 플라즈마, RLSAP

Description

초박형 에피채널을 갖는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH ULTRA SHALLOW SUPER-STEEP-RETROGRADE EPI-CHANNEL}
도 1은 종래 에피채널을 갖는 반도체소자를 도시한 도면,
도 2는 TED 또는 열이력에 따른 에피채널에서 도핑프로파일의 변화를 도시한 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 nMOSFET의 제조 방법을 도시한 공정 단면도,
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 nMOSFET의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : p형 웰 24 : p형 필드스톱층
25 : p형 n채널도핑층 26 : 에피층
27 : 게이트산화막 28 : 게이트전극
29 : n+ 소스/드레인확장영역 30 : 스페이서
31 : n+ 소스/드레인 영역
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 채널길이가 100nm이하인 초박형 에피채널을 갖는 반도체소자의 제조 방법에 관한 것이다.
일반적으로, MOSFET 또는 MISFET와 같은 트랜지스터에서 게이트전극 및 게이트산화막 아래의 반도체기판 표면지역은 게이트전극에 전압이 인가된 상태에서 소스/드레인에 인가한 전기장에 의해 전류가 흐르도록 하는 역할을 하며, 이에 따라 이 지역을 채널(channel)이라 한다.
또한 이들 트랜지스터의 특성은 채널의 도펀트 농도에 의해 결정되며, 도펀트 농도에 의해 트랜지스터의 문턱전압(Threshold voltage; VT), 드레인 전류(Id) 등 제반 특성이 좌우됨으로 채널의 정밀한 도핑이 매우 중요하다.
이러한 채널의 도핑 방법으로는 이온주입법에 의한 웰(well) 이온주입과 채널 이온주입(또는 문턱전압 이온주입)이 널리 사용되고 있으며, 상술한 이온주입법으로 형성가능한 채널 구조는 채널내에서 깊이방향으로 일정한 농도를 갖는 플랫채널(flat channel), 특정한 깊이에서 채널이 형성되는 매몰 채널(buried channel), 표면농도가 낮고 깊이 방향으로 농도가 증가하는 레트로그레이드 채널(retrograde channel) 등이 있다.
상술한 채널들 중 채널깊이 0.2㎛ 이하의 고성능 마이크로프로세서 등에 채택되는 채널은 인듐(In), 비소(As), 안티몬(Sb)과 같은 중원소 이온주입(heavy ion implantation)에 의해 형성되는 레트로그레이드 채널이 널리 사용되고 있으며, 레트로그레이드 채널은 표면 도펀트 농도가 낮아 표면 이동도가 증가되는 효과를 보이므로 높은 구동전류 특성을 갖는 고성능 소자에 적용하고 있다.
그러나, 채널길이가 축소됨에 따라 요구되는 채널깊이는 더욱더 얕아져야 되며, 이온주입 방법만으로 채널 깊이가 50nm 이하인 레트로그레이드 채널을 구현하는데 한계가 있다.
이러한 요구를 만족시키기 위하여 채널도핑층상에 에피층을 형성시킨 에피채널 구조가 제안되었다.
도 1은 종래기술에 따른 초박형 SSR(Super Steep Retrograde) 에피채널의 MISFET를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11) 상에 게이트산화막(12)과 게이트전극(13)이 형성되고, 게이트산화막(12) 아래의 반도체기판(11)에 에피층(14)과 채널도핑층(15)으로 이루어진 에피채널이 형성되며, 에피채널의 양측으로 고농도 소스/드레인확장영역(Source/Drain extension; SDE)(16)과 소스/드레인영역(17)이 형성된다.
그러나, 상술한 종래기술은 에피 채널 형성후 수행되는 통상 750℃ 이상의 게이트산화막(12) 형성을 위한 열산화 공정시 도펀트의 빠른 확산으로 인하여 실질 적으로 SSR(Supre Steep Retrograde) 프로파일을 형성하는데 한계가 있다.
도 2는 에피채널의 후속 열공정에 따른 보론의 프로파일 변화를 도시한 도면이다. 특히, 도 2의 결과는 에피채널의 TED(Transient Enhanced Diffusion) 또는 열이력(Thermal budget)에 따른 도핑프로파일의 변화를 보인 도면이다.
도 2에 도시된 바와 같이, 게이트산화막(Gox) 아래 에피채널의 도핑 프로파일이 TED 또는 열이력에 의해 이상적인 도핑프로파일(P1)을 유지하지 못하고 도핑프로파일이 넓어지는 현상(P2)이 발생된다.
따라서, 도우프드(doped) 및 언도우프드(undoped) 에피층으로 에피채널을 형성하더라도 TED 또는 열이력에 의해 도펀트들이 확산(D)함에 따라 채널깊이가 30nm이하인 에피채널을 구현하는데 한계가 있다.
이와 같은 문제는 게이트길이 70㎚ 급의 MOSFET 소자의 숏 채널 현상을 억제할 수 있는 채널 도핑층을 형성하는데 한계가 있음을 알려주는 것이며, 따라서 추가적인 할로(HALO) 도핑층을 필요로 하게 되나, 소자의 디자인룰이 축소됨에 따라 게이트높이의 증가 및 그에 따른 게이트 구조상의 종횡비(Aspect ratio=게이트높이/게이트간 거리)가 급격히 증가하여 고 경사각의 이온주입 역시 사용할 수 없는 문제가 있다.
상기의 문제점을 해결하기 위해 700℃ 이하의 저온 게이트 산화막 공정이 필요하나, 이러한 저온 열산화막의 경우에도 산화공정 중 발생되는 계면트랩(Interface trap)을 제거하기 위한 추가적인 고온 열처리를 필요로 하므로 종래의 열산화막 형성 방법으로는 게이트 산화막의 특성 확보 및 SSR 프로파일 확 보를 동시에 만족시키기 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트 산화막의 특성 확보 및 SSR 프로파일 확보를 동시에 만족시킬 수 있는 초박형 SSR 에피채널을 갖는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 표면 아래에 채널도핑층을 형성하는 단계; 상기 채널도핑층 상에 에피층을 형성하는 단계; 상기 에피층 상에 1eV∼2eV의 에너지를 갖는 산소의 플라즈마 라디칼을 이용하여 650℃보다 낮은 온도에서 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체기판 표면 아래에 채널도핑층을 형성하는 단계; 상기 채널도핑층 상에 에피층을 형성하는 단계; 상기 에피층 상에 1eV∼2eV의 에너지를 갖는 산소의 플라즈마 라디칼을 이용하여 650℃보다 낮은 온도에서 게이트산화막을 형성하는 단계; 상기 게이트산화막을 질소 플라즈마를 이용하여 질화시키는 단계; 및 상기 질화된 게이트산화막 상에 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 nMOSFET의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)의 소정 부분에 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 공정을 통해 소자격리를 위한 필드산화막(22)을 형성한 후, 반도체기판(21)에 p형 도펀트를 이온주입하여 깊은 p형 웰(23)을 형성하고, 연속해서 p형 도펀트를 이온주입하여 p형 웰(23)보다 얕은 p형 필드스톱층(24)을 형성한다. 여기서, p형 웰(23)과 p형 필드스톱층(24)을 형성하기 위한 p형 도펀트로는 붕소를 이용한다.
다음에, p형 도펀트로서 붕소 이온 또는 붕소이온을 포함하는 붕소화합물 이온을 이온주입하여 반도체기판(21) 표면으로부터 10nm∼50nm 깊이의 얕은 p형 n채널도핑층(25)을 형성한다.
도 3b에 도시된 바와 같이, p형 n채널도핑층(25) 형성을 위한 이온주입시의 이온충돌(ion bombardment)로 야기되는 반도체기판(21) 표면의 결정결함을 회복시키고, p형 n채널도핑층(25)내 주입된 도펀트들이 결정내에서 인접한 실리콘 원자들과 안정한 결합을 형성하도록 하면서 도펀트 확산을 최대한 억제하기 위해 실리콘 용융점(1414℃) 이하의 온도에서 급속어닐링(Rapid Thermal Anneal; RTA) 또는 스파이크 급속어닐링(Spike RTA; SRTA)와 같은 회복 어닐링 공정을 수행한다.
여기서, 스파이크 급속어닐링(SRTA)은 짧은 시간내에 상온에서 목표온도까지 온도를 증가시킨 후, 목표온도에서 지연없이 곧바로 상온으로 온도를 내리는 어닐링공정[램핑율(ramping rate): 150℃/sec 이상, 지연시간: 1sec이하]을 일컫는다.
바람직하게, 급속어닐링(RTA) 또는 스파이크 급속어닐링(S-RTA)은 실리콘의 용융점인 1414℃보다 낮으면서 결정결함을 회복시킬 수 있는 온도, 예컨대 950℃∼1150℃의 범위에서 진행한다.
결국, 회복 어닐링을 통해 p형 n채널도핑층(25)은 이온주입된 도펀트들과 반도체기판(21)내 실리콘이 안정된 결합을 형성하면서 결정결함이 제거된 층으로 개질된다. 즉, 어닐링중 도펀트인 붕소와 실리콘이 안정된 결합을 이룬다.
다음에, 회복 어닐링후 p형 n채널도핑층(25)상에 생성된 자연산화막(native oxide)(도시 생략)을 제거하기 위해 수소분위기에서 표면 처리 공정을 진행한다. 이때, 수소분위기에서 표면 처리하면, 수소(H2)가 자연산화막(SiO2)과 반응하여 H 2O 등으로 휘발됨에 따라 자연산화막이 제거되며, 표면처리시 온도는 p형 n채널도핑층(25)내 도펀트의 확산을 방지하는 온도가 바람직하다.
도 3c에 도시된 바와 같이, 자연산화막이 제거된 반도체기판(21), 바람직하게는 p형 n채널도핑층(25)상에 선택적 에피택셜 성장법(Selectively Epitaxiial Growth; SEG)으로 5nm∼30nm 두께의 에피층(26)을 성장시킨다.
상술한 바와 같은 회복 어닐링에 의해 p형 n채널도핑층(25)이 화학적으로 안정된 매우 얇은 p형 n채널도핑층(25a)으로 활성화됨에 따라 수소분위기에서의 표면 처리 및 에피층(26) 성장시에도 도펀트의 손실 및 재분포가 최소화된 SSR 델타도핑프로파일을 갖는 SSR 에피채널구조가 형성된다.
다음으로, 도 3d에 도시된 바와 같이, SSR 에피채널구조, p형 n채널도핑층(25a)이 하부에 위치하는 에피층(26) 상에 저에너지 플라즈마 기술을 이용하여 게이트산화막(27)을 형성한다. 이때, 게이트산화막(27)을 형성하기 위해 RLSAP(Radial Line Slot Antenna Plasma) 기술을 이용하는데, 이는 p형 n채널도핑층(25a)내 도펀트의 재분포 및 확산을 억제하여 SSR 프로파일이 사라지는 것을 방지하기 위함이다. 그리고, RLSAP 기술을 이용할 때 250℃∼600℃의 낮은 온도에서도 게이트산화막(27)이 형성된다.
상기한 게이트산화막(27)을 형성할 때 적용하는 RLSAP 기술은 플라즈마 상태로 저온 산화막 형성이 가능한 기술로서, 700℃보다 낮은 온도에서 1eV∼2eV 정도의 저에너지를 갖는 산소의 플라즈마라디칼들을 형성하고, 이 산소 플라즈마 라디칼들을 이용하여 게이트산화막(27)을 형성한다.
따라서, 게이트산화막(27) 형성 전의 SSR 채널도핑층의 도펀트 프로파일이 그대로 유지되도록 할 수 있고, RLSAP 기술은 2eV 이하의 저에너지를 갖는 플라즈마 라디칼들을 이용하기 때문에 플라즈마 라디칼들은 기판 표면을 손상시키지 않는 특성을 지니므로 게이트산화막(27)의 신뢰성도 문제없다.
그리고, RLSAP 기술을 이용한 경우에는, 화학기상증착법(CVD) 또는 열증착법에 의해 형성한 경우에 비해 댕글링 본드(dangling bond)가 적고 보다 품질이 좋은 게이트산화막(27)이 형성된다. 또한, RLSAP 기술을 게이트산화막(27) 형성은 비교 적 저온(250℃∼600℃)에서도 진행될 수 있기 때문에, 다른 플라즈마 처리에 비하여 막 표면의 손상이 저감된다. 이와 같이, RLSAP 기술에 의해 형성된 게이트산화막(27)은 고품질이며, 따라서, 1000℃ 정도의 고온에서의 어닐링 처리가 필요하지 않고, 도펀트의 확산 등도 방지된다.
상술한 바와 같이, 게이트산화막(27) 형성시 저온공정이 가능한 RLSAP 기술을 이용하므로써 p형 n채널도핑층(25a)내 도펀트의 재분포 및 확산을 억제시켜 SSR 도핑프로파일을 유지시킬 수 있다.
도 3e에 도시된 바와 같이, 게이트산화막(27) 상에 게이트전극용 도전막을 증착 및 소정 선폭으로 패터닝하여 게이트전극(28)을 형성한 후, 별도의 감광막마스크(도시 생략)나 게이트전극(28)을 이온주입마스크로 이용하여 저에너지로 높은 주입량의 n형 도펀트(n+)를 이온주입하여 n+ 소스/드레인확장영역(29)을 형성한다.
여기서, 게이트전극(28)을 형성하기 위한 도전막으로는 폴리실리콘막, 폴리실리콘막과 금속막의 적층막일 수 있고, 폴리실리콘막과 실리사이드막의 적층막일 수도 있다. 그리고, n+ 소스/드레인확장영역(29)을 형성하기 위한 n형 도펀트로는 인(Phosphorous;P) 또는 비소(As)를 이용한다.
다음에, 게이트전극(28)을 포함한 전면에 스페이서용 절연막을 증착한 후, 스페이서용 절연막을 에치백(etchback)하여 게이트전극(28)의 측벽에 접하는 스페이서(30)를 형성한다. 여기서, 스페이서(30)는 질화막 또는 산화막을 이용한다.
다음으로, 별도의 감광막마스크나 게이트전극(28) 및 스페이서(30)를 이온주 입마스크로 높은 주입량의 n형 도펀트를 이온주입하여 n+ 소스/드레인확장영역(29)에 전기적으로 연결되는 n+ 소스/드레인영역(31)을 형성한다. 이때, n+ 소스/드레인영역(31)은 n+ 소스/드레인확장영역(29)의 이온주입깊이보다 깊다.
후속 공정으로, n+ 소스/드레인영역(31)과 n+ 소스/드레인확장영역(29)내 도펀트들을 전기적으로 활성화시키기 위해 활성화 어닐링을 수행하는데, 활성화 어닐링은 p형 n채널도핑층(25a)의 확산과 n+ 소스/드레인영역(31)과 n+ 소스/드레인확장영역(29)의 접합 깊이가 깊어지는 것을 동시에 억제하는 온도에서 수행한다. 바람직하게, 활성화 어닐링은 600℃∼1000℃의 급속어닐링(RTA), 300℃∼750℃의 노어닐링(furnace annealing) 또는 600℃∼1100℃의 스파이크급속어닐링(SRTA)중에서 선택된다.
한편, 게이트전극(28) 및 n+ 소스/드레인영역(31) 형성 공정을 열이력이 낮은 저열 공정을 통해 진행하면, 도펀트들의 확산이 억제된 SSR 에피채널 구조를 유지시킬 수 있다.
상술한 제1실시예에서, p형 n채널도핑층(25a)은 숏채널효과를 억제하는 펀치스톱(punch stop)층 역할도 동시에 수행한다. 그리고, p형 n채널도핑층(25a)의 최대 도핑깊이를 n+ 소스/드레인영역(31)의 접합깊이보다 작게 하므로써 n+-p 접합에 대한 접합캐패시턴스 및 접합누설전류를 감소시키는 부가적인 효과도 얻는다.
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 nMOSFET의 제조 방법을 도시한 공정 단면도이다. 이하, 질화게이트산화막을 제외한 나머지 부분의 도면부호는 도 3a 내지 도 3e와 동일하다.
도 4a에 도시된 바와 같이, 반도체기판(21)의 소정 부분에 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 공정을 통해 소자격리를 위한 필드산화막(22)을 형성한 후, 반도체기판(21)에 p형 도펀트를 이온주입하여 깊은 p형 웰(23)을 형성하고, 연속해서 p형 도펀트를 이온주입하여 p형 웰(23)보다 얕은 p형 필드스톱층(24)을 형성한다. 여기서, p형 웰(23)과 p형 필드스톱층(24)을 형성하기 위한 p형 도펀트로는 붕소를 이용한다.
다음에, p형 도펀트로서 붕소 이온 또는 붕소이온을 포함하는 붕소화합물 이온을 이온주입하여 반도체기판(21) 표면으로부터 10nm∼50nm 깊이의 얕은 p형 n채널도핑층(25)을 형성한다.
도 4b에 도시된 바와 같이, p형 n채널도핑층(25) 형성을 위한 이온주입시의 이온충돌(ion bombardment)로 야기되는 반도체기판(21) 표면의 결정결함을 회복시키고, p형 n채널도핑층(25)내 주입된 도펀트들이 결정내에서 인접한 실리콘 원자들과 안정한 결합을 형성하도록 하면서 도펀트 확산을 최대한 억제하기 위해 실리콘 용융점(1414℃) 이하의 온도에서 급속어닐링(Rapid Thermal Anneal; RTA) 또는 스파이크 급속어닐링(Spike RTA; SRTA)와 같은 회복 어닐링 공정을 수행한다.
여기서, 스파이크 급속어닐링(SRTA)은 짧은 시간내에 상온에서 목표온도까지 온도를 증가시킨 후, 목표온도에서 지연없이 곧바로 상온으로 온도를 내리는 어닐 링공정[램핑율(ramping rate): 150℃/sec 이상, 지연시간: 1sec이하]을 일컫는다.
바람직하게, 급속어닐링(RTA) 또는 스파이크 급속어닐링(S-RTA)은 실리콘의 용융점인 1414℃보다 낮으면서 결정결함을 회복시킬 수 있는 온도, 예컨대 950℃∼1150℃의 범위에서 진행한다.
결국, 회복 어닐링을 통해 p형 n채널도핑층(25)은 이온주입된 도펀트들과 반도체기판(21)내 실리콘이 안정된 결합을 형성하면서 결정결함이 제거된 층으로 개질된다. 즉, 어닐링중 도펀트인 붕소와 실리콘이 안정된 결합을 이룬다.
다음에, 회복 어닐링후 p형 n채널도핑층(25)상에 생성된 자연산화막(native oxide)(도시 생략)을 제거하기 위해 수소분위기에서 표면 처리 공정을 진행한다. 이때, 수소분위기에서 표면 처리하면, 수소(H2)가 자연산화막(SiO2)과 반응하여 H 2O 등으로 휘발됨에 따라 자연산화막이 제거되며, 표면처리시 온도는 p형 n채널도핑층(25)내 도펀트의 확산을 방지하는 온도가 바람직하다.
도 4c에 도시된 바와 같이, 자연산화막이 제거된 반도체기판(21), 바람직하게는 p형 n채널도핑층(25)상에 선택적 에피택셜 성장법(Selectively Epitaxiial Growth; SEG)으로 5nm∼30nm 두께의 에피층(26)을 성장시킨다.
상술한 바와 같은 회복 어닐링에 의해 p형 n채널도핑층(25)이 화학적으로 안정된 매우 얇은 p형 n채널도핑층(25a)으로 활성화됨에 따라 수소분위기에서의 표면처리 및 에피층(26) 성장시에도 도펀트의 손실 및 재분포가 최소화된 SSR 델타도핑프로파일을 갖는 SSR 에피채널구조가 형성된다.
다음으로, 도 4d에 도시된 바와 같이, SSR 에피채널구조, p형 n채널도핑층(25a)이 하부에 위치하는 에피층(26) 상에 저에너지 플라즈마 기술을 이용하여 게이트산화막(27)을 형성한다. 이때, 게이트산화막(27)을 형성하기 위해 RLSAP(Radial Line Slot Antenna Plasma) 기술을 이용하는데, 이는 p형 n채널도핑층(25a)내 도펀트의 재분포 및 확산을 억제하여 SSR 프로파일이 사라지는 것을 방지하기 위함이다. 그리고, RLSAP 기술을 이용할 때 250℃∼600℃의 낮은 온도에서도 게이트산화막(27)이 형성된다.
상기한 게이트산화막(27)을 형성할 때 적용하는 RLSAP 기술은 플라즈마 상태로 저온 산화막 형성이 가능한 기술로서, 700℃보다 낮은 온도에서 1eV∼2eV 정도의 저에너지를 갖는 산소의 플라즈마라디칼들을 형성하고, 이 산소 플라즈마 라디칼들을 이용하여 게이트산화막(27)을 형성한다.
따라서, 게이트산화막(27) 형성 전의 SSR 채널도핑층의 도펀트 프로파일이 그대로 유지되도록 할 수 있고, RLSAP 기술은 2eV 이하의 저에너지를 갖는 플라즈마 라디칼들을 이용하기 때문에 플라즈마 라디칼들은 기판 표면을 손상시키지 않는 특성을 지니므로 게이트산화막(27)의 신뢰성도 문제없다.
그리고, RLSAP 기술을 이용한 경우에는, 화학기상증착법(CVD) 또는 열증착법에 의해 형성한 경우에 비해 댕글링 본드(dangling bond)가 적고 보다 품질이 좋은 게이트산화막(27)이 형성된다. 또한, RLSAP 기술을 게이트산화막(27) 형성은 비교적 저온(250℃∼600℃)에서도 진행될 수 있기 때문에, 다른 플라즈마 처리에 비하여 막 표면의 손상이 저감된다. 이와 같이, RLSAP 기술에 의해 형성된 게이트산화 막(27)은 고품질이며, 따라서, 1000℃ 정도의 고온에서의 어닐링 처리가 필요하지 않고, 도펀트의 확산 등도 방지된다.
상술한 바와 같이, 게이트산화막(27) 형성시 저온공정이 가능한 RLSAP 기술을 이용하므로써 p형 n채널도핑층(25a)내 도펀트의 재분포 및 확산을 억제시켜 SSR 도핑프로파일을 유지시킬 수 있다.
도 4e에 도시된 바와 같이, 게이트산화막(27)을 플라즈마질화(plasma nitridation) 기술을 이용하여 질화시킨다. 즉, 게이트산화막(27)을 질화게이트산화막(27a)으로 바꾼다. 질화게이트산화막(27a)은 게이트전극으로부터 에피채널로 붕소이온이 침투하는 것을 방지할 수 있는 효과가 있다.
상기한 플라즈마질화 기술을 이용한 게이트산화막(27)의 질화는, 700℃보다 낮은 온도에서 플라즈마상태에서 질소의 플라즈마라디칼들을 형성하고, 이 질소 플라즈마 라디칼들을 이용하여 게이트산화막(27)의 표면을 질화시킨다. 상기한 플라즈마질화 기술로는 잘 알려진 리모트플라즈마질화기술 및 RLSAP 기술을 이용한 저에너지 질소 플라즈마라디칼에 의한 질화 기술이 사용될 수 있다.
따라서, 질화게이트산화막(27a) 형성 전의 SSR 채널도핑층의 도펀트 프로파일이 그대로 유지되도록 할 수 있고, 플라즈마질화 기술은 표면층만 얇게 질화시키므로 질화게이트산화막(27a)의 신뢰성도 문제없다.
도 4f에 도시된 바와 같이, 질화게이트산화막(27a) 상에 게이트전극용 도전막을 증착 및 소정 선폭으로 패터닝하여 게이트전극(28)을 형성한 후, 별도의 감광막마스크(도시 생략)나 게이트전극(28)을 이온주입마스크로 이용하여 저에너지로 높은 주입량의 n형 도펀트(n+)를 이온주입하여 n+ 소스/드레인확장영역(29)을 형성한다.
여기서, 게이트전극(28)을 형성하기 위한 도전막으로는 폴리실리콘막, 폴리실리콘막과 금속막의 적층막일 수 있고, 폴리실리콘막과 실리사이드막의 적층막일 수도 있다. 그리고, n+ 소스/드레인확장영역(29)을 형성하기 위한 n형 도펀트로는 인(Phosphorous;P) 또는 비소(As)를 이용한다.
다음에, 게이트전극(28)을 포함한 전면에 스페이서용 절연막을 증착한 후, 스페이서용 절연막을 에치백(etchback)하여 게이트전극(28)의 측벽에 접하는 스페이서(30)를 형성한다. 여기서, 스페이서(30)는 질화막 또는 산화막을 이용한다.
다음으로, 별도의 감광막마스크나 게이트전극(28) 및 스페이서(30)를 이온주입마스크로 높은 주입량의 n형 도펀트를 이온주입하여 n+ 소스/드레인확장영역(29)에 전기적으로 연결되는 n+ 소스/드레인영역(31)을 형성한다. 이때, n+ 소스/드레인영역(31)은 n+ 소스/드레인확장영역(29)의 이온주입깊이보다 깊다.
후속 공정으로, n+ 소스/드레인영역(31)과 n+ 소스/드레인확장영역(29)내 도펀트들을 전기적으로 활성화시키기 위해 활성화 어닐링을 수행하는데, 활성화 어닐링은 p형 n채널도핑층(25a)의 확산과 n+ 소스/드레인영역(31)과 n+ 소스/드레인확장영역(29)의 접합 깊이가 깊어지는 것을 동시에 억제하는 온도에서 수행한다. 바 람직하게, 활성화 어닐링은 600℃∼1000℃의 급속어닐링(RTA), 300℃∼750℃의 노어닐링(furnace annealing) 또는 600℃∼1100℃의 스파이크급속어닐링(SRTA)중에서 선택된다.
한편, 게이트전극(28) 및 n+ 소스/드레인영역(31) 형성 공정을 열이력이 낮은 저열 공정을 통해 진행하면, 도펀트들의 확산이 억제된 SSR 에피채널 구조를 유지시킬 수 있다.
상기한 제2실시예에 의하면, RLSAP 기술을 이용하여 게이트산화막(27)을 형성한 후 다시 플라즈마질화 기술을 이용하여 게이트산화막(27)을 질화시켜 질화게이트산화막(27a)을 형성하고 있다.
제1실시예 및 제2실시예에 따른 게이트산화막 형성 방법은 저온공정이 가능한 RLSAP 기술 및 플라즈마질화기술을 이용하므로써, 게이트산화막 형성공정동안 발생되는 계면트랩이 없고, 더욱이 이 계면트랩을 제거하기 위한 추가 고온 열처리를 진행하지 않아도 된다.
상술한 실시예들에서는 nMOSFET의 제조 방법에 대해 설명하였으나, pMOSFET의 제조시에도 RLSAP 기술을 이용하여 게이트산화막을 형성할 수 있고, 더불어 CMOSFET의 제조시에도 RLSAP 기술을 이용하여 게이트산화막을 형성할 수 있다.
또한, 본 발명은 nMOSFET, pMOSFET 및 CMOSFET 제조시 소스/드레인영역을 엘리베이티드(Elevated) 구조로 형성하는 경우에도 적용 가능하다.
전술한 실시예들에 의하면, 본 발명은 채널도핑층의 최고농도를 3E18atoms/cm3 이상으로 유지할 수 있고 채널도핑층의 깊이를 10nm 이하로 형성할 수 있어 게이트길이 30nm급의 극히 짧은(Ultra short) 에피채널을 갖는 MOSFET를 구현할 수 있다.
또한, 실질적으로 초박형 SSR 에피채널구조를 구현하므로써, RDI(Random Dopant Induced)에 의한 문턱전압 변동(variation)을 억제하는 효과와 서브 100㎚ 게이트 길이의 숏채널 효과를 동시에 억제할 수 있어 소자의 수율을 개선시킬 수 있는 효과가 있다. 또한, 접합캐패시턴스를 크게 낮출 수 있어 고속 소자의 구현이 가능하다.
그리고, 에피채널 표면 지역의 도펀트 농도를 채널도핑층의 최대 농도 대비 1/10까지 낮출 수 있어 표면 이동도 증가 및 구동전류 특성을 향상시킬 수 있는 효과가 있다.
그리고, 초박형 SSR 채널 구조를 용이하게 구현하므로 저문턱전압을 갖는 저전압소자 및 저소비전력 소자를 쉽게 구현할 수 있는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 저에너지 플라즈마 상태로 저온 공정이 가능한 RLSAP 기술을 이용하여 게이트산화막을 형성하므로써 게이트산화막 형성전의 SSR 에피채널의 도핑 프로파일을 그대로 유지시킬 수 있는 효과가 있다.
또한, 2.0eV 이하의 저에너지플라즈마를 이용하므로 게이트산화막이 형성될 기판의 손상을 방지하여 게이트산화막의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체기판 표면 아래에 채널도핑층을 형성하는 단계;
    상기 채널도핑층 상에 에피층을 형성하는 단계;
    상기 에피층 상에 1eV∼2eV의 에너지를 갖는 산소의 플라즈마 라디칼을 이용하여 650℃보다 낮은 온도에서 게이트산화막을 형성하는 단계; 및
    상기 게이트산화막 상에 게이트전극을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 게이트산화막은,
    250℃∼600℃의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 반도체기판 표면 아래에 채널도핑층을 형성하는 단계;
    상기 채널도핑층 상에 에피층을 형성하는 단계;
    상기 에피층 상에 1eV∼2eV의 에너지를 갖는 산소의 플라즈마 라디칼을 이용하여 650℃보다 낮은 온도에서 게이트산화막을 형성하는 단계;
    상기 게이트산화막을 질소 플라즈마를 이용하여 질화시키는 단계; 및
    상기 질화된 게이트산화막 상에 게이트전극을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 게이트산화막은,
    250℃∼600℃의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 게이트산화막을 질화시키는 단계는,
    700℃보다 낮은 온도에서 질소의 플라즈마라디칼들을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20020002093A (ko) * 2000-06-29 2002-01-09 박종섭 다마신 공정을 이용한 반도체 소자의 제조방법
KR20030089764A (ko) * 2002-05-18 2003-11-28 주식회사 하이닉스반도체 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법

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