KR100464935B1 - 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 - Google Patents

불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 극저에너지 이온주입법에 따른 사용가능한 에너지의 한계를 극복하고, 장시간의 공정이 요구되는 극저에너지 이온주입법의 생산성 저하를 개선하는데 적합한 에피채널구조를 갖는 반도체소자의 제조 방법과 채널 도핑층내에 주입된 불소 이온에 의한 에피층 성장시의 결정결함을 방지하는데 적합한 에피채널 구조를 갖는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 에피 채널 형성 방법은 붕소를 함유하는 불소화합물 분자 이온(30BF+이온)을 이온주입하여 반도체 기판 표면 아래에 채널 도핑층을 형성하는 단계, 상기 채널 도핑층내에 주입된 불소 이온을 제거하는 어닐링 단계, 상기 채널 도핑층 표면의 자연산화막를 제거함과 동시에 상기 채널 도핑층내에 잔류하는 불소 이온을 제거하는 표면처리 단계, 및 상기 채널 도핑층상에 선택적 에피택셜 성장법으로 에피층을 성장시키는 단계를 포함한다.

Description

불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는 반도체소자의 제조 방법{Method of fabricating semiconductor device with ultra-shallow super-steep-retrograde epi-channel by Boron-fluoride compound doping}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 채널길이가 100nm이하인 초박형 에피채널을 갖는 반도체소자의 제조 방법에 관한 것이다.
일반적으로, MOSFET 또는 MISFET와 같은 트랜지스터에서 게이트전극 및 게이트산화막 아래의 반도체기판 표면지역은 게이트전극에 전압이 인가된 상태에서 소스/드레인에 인가한 전기장에 의해 전류가 흐르도록 하는 역할을 하며, 이에 따라 이 지역을 채널(channel)이라 한다.
또한 이들 트랜지스터의 특성은 채널의 도펀트 농도에 의해 결정되며, 도펀트 농도에 의해 트랜지스터의 문턱전압(Threshold voltage; VT), 드레인 전류(Id) 등 제반 특성이 좌우됨으로 채널의 정밀한 도핑이 매우 중요하다.
이러한 채널의 도핑 방법으로는 이온주입법에 의한 웰(well) 이온주입과 채널 이온주입(또는 문턱전압 이온주입)이 널리 사용되고 있으며, 상술한 이온주입법으로 형성가능한 채널 구조는 채널내에서 깊이방향으로 일정한 농도를 갖는 플랫채널(flat channel), 특정한 깊이에서 채널이 형성되는 매몰 채널(buried channel), 표면농도가 낮고 깊이 방향으로 농도가 증가하는 레트로그레이드 채널(retrograde channel) 등이 있다.
상술한 채널들 중 채널깊이 0.2㎛ 이하의 고성능 마이크로프로세서 등에 채택되는 채널은 인듐(In), 비소(As), 안티몬(Sb)과 같은 중원소 이온주입(heavy ionimplantation)에 의해 형성되는 레트로그레이드 채널이 널리 사용되고 있으며, 레트로그레이드 채널은 표면 도펀트 농도가 낮아 표면 이동도가 증가되는 효과를 보이므로 높은 구동전류 특성을 갖는 고성능 소자에 적용하고 있다.
그러나, 채널길이가 축소됨에 따라 요구되는 채널 깊이는 더욱더 얕아져야 되며, 이온주입 방법만으로 채널 깊이가 50nm 이하인 레트로그레이드 채널을 구현하는데 한계가 있다.
이러한 요구를 만족시키기 위하여 채널도핑층(channel doping layer)상에 에피택셜층(epitaxial layer)을 형성시킨 에피채널 구조가 제안되었다.
도 1a는 종래기술에 따른 에피채널 구조의 반도체소자를 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 게이트산화막(12)과 게이트전극(13)이 형성되고, 게이트산화막(12) 아래의 반도체기판(11)에 에피택셜층(14)과 채널도핑층(15)으로 이루어진 에피채널이 형성되며, 에피채널의 양측으로 고농도 소스/드레인확장영역(Source/Drain extension; SDE)(16)과 소스/드레인영역(17)이 형성된다.
그러나, 상술한 종래기술은 에피택셜층 형성 공정 및 후속 열공정에 의해 채널도핑층(15)의 도펀트 손실 및 확산을 제어하기가 어려워 에피채널구조의 반도체소자가 추구하고자 하는 향상된 온오프 전류(on/off current) 특성을 구현하지 못하는 문제가 있다.
이를 해결하기 위해 도 1b와 같이 계단형으로 도핑된 에피택셜층(doped Epitaxial layer)과 도핑되지 않은 에피택셜층(undoped Epitaxial layer)의 2중 에피택셜층을 형성하여 델타 도핑된 에피채널을 구현하는 방법이 제안되었다.
도 1b는 델타도핑된 에피채널의 TED(Transient Enhanced Diffusion) 또는 열이력(Thermal budget)에 따른 도핑 프로파일의 변화를 보인 도면으로서, 게이트산화막(Gox) 아래 에피채널의 계단형 델타도핑프로파일이 TED 또는 열이력에 의해 이상적인 델타도핑프로파일(P1)을 유지하지 못하고 도핑프로파일이 넓어지는 현상(P2)이 발생된다.
따라서, 도핑된 에피택셜층과 도핑되지 않은 에피택셜층의 2중 에피택셜층으로 델타도핑된 에피채널을 형성하는 경우, 1×1019atoms/cm3이하의 저농도 에피택셜층 증착이 불가능하므로 TED 또는 열이력에 의해 도펀트들의 확산(D)이 심하게 발생함에 따라 채널깊이가 30nm이하인 델타도핑된 에피채널을 구현하는데 한계가 있다.
이러한 문제를 개선하는 한 방법으로 극저에너지(ultra low energy) 붕소 이온주입에 의하여 요구하는 농도의 델타도핑된 n채널 도핑층을 형성한 후 순간적으로 레이저어닐링(Laser Thermal Anneal; LTA)하여 델타도핑된 n채널 도핑층의 확산을 억제하는 방법이 제안되었다(도 2a 내지 도 2b 참조).
도 2a 내지 도 2b는 극저에너지이온주입과 레이저어닐링(LTA)에 의한 에피채널을 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, STI(Shallow Trench Isolation)구조의 필드산화막(22)이 형성된 반도체기판(21)에 p형 도펀트를 이온주입하여 깊은 p형 웰(23)을 형성하고, 연속해서 극저에너지(1keV)로 붕소(Boron) 이온을 이온주입하여 델타도핑된 채널도핑층(24)을 형성한다.
다음으로, 반도체기판(21) 표면의 비정질화를 위한 이온주입공정(Pre-Amorphization)없이 바로 0.36J/cm2∼0.44J/cm2의 레이저어닐링(LTA)을 수행한다. 이 결과는 도 2b에서 알 수 있는 바, 레이저어닐링에 의해 채널도핑층(24)내 붕소의 재분포가 이루어지나 TED이 억제된 채널도핑층(24a)으로 개질된다.
도 2b에 도시된 바와 같이, 채널도핑층(24a)상에 600℃∼800℃에서 에피택셜층(25)을 50Å∼300Å의 두께로 선택적으로 에피택셜 성장시켜 SSR(Super Steep Retrograde) 에피채널 구조를 형성한다.
한편, 레이저어닐링외에 급속어닐링(Rapid Thermal Annealing; RTA)에 의하여 델타도핑된 채널도핑층의 TED을 억제할 수 있다.
도 3a는 1keV로 붕소(B) 이온이 도핑된 시편상에 선택적으로 에피택셜 성장에 의해 형성된 SSR 에피채널의 도핑프로파일을 도시한 도면이고, 도 3b는 5keV로 붕소(B) 이온이 도핑된 시편상에 선택적으로 에피택셜 성장에 의해 형성된 SSR 에피채널의 도핑프로파일을 도시한 도면이다.
도 3a 및 도 3b에서 보는 바와 같이, 극저에너지 이온주입에 의해 형성한 SSR 에피채널의 도핑프로파일에 있어서, 이온주입에너지가 낮을수록 델타도핑의 분포범위가 좁아지며, 이러한 좁은 분포의 델타도핑은 소자의 접합 캐패시턴스를 상당히 감소시킬 수 있고, 또한 접합누설전류를 감소시키므로 저전력 고효율의 반도체소자를 제조하는데 있어 핵심기술이라 할 수 있다.
그러나, 극저에너지의 이온주입은 극저에너지에서의 이온주입소스인 이온빔추출의 어려움으로 인해 사용가능한 에너지가 제한되는 단점이 있고, SSR 에피채널을 위한 도핑프로파일을 구현하기 위해 공정시간이 길어지는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 극저에너지 이온주입법에 따른 사용가능한 에너지의 한계를 극복하고, 장시간의 공정이 요구되는 극저에너지 이온주입법의 생산성 저하를 개선하는데 적합한 에피채널구조를 갖는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 채널 도핑층내에 주입된 불소 이온에 의한 에피층 성장시의 결정결함을 방지하는데 적합한 에피채널 구조를 갖는 반도체소자의 제조 방법을 제공하는데 있다.
도 1a는 종래 에피채널을 갖는 반도체소자를 도시한 도면,
도 1b는 TED 또는 열이력에 따른 에피채널에서 도핑프로파일의 변화를 도시한 도면,
도 2a 내지 도 2b는 극저에너지이온주입과 레이저어닐링(LTA)에 의한 에피채널을 갖는 반도체소자의 제조 방법을 도시한 도면,
도 3a는 1keV로 붕소이 도핑된 시편상에 선택적에피성장에 의해 형성된 SSR 에피채널도핑프로파일을 도시한 도면
도 3b는 5keV로 붕소이 도핑된 시편상에 선택적에피성장에 의해 형성된 SSR 에피채널도핑프로파일을 도시한 도면
도 4는 붕소(B+),49BF2 +이 실리콘기판에 이온주입되었을 때 기판내의 붕소농도분포를 보이는 그래프,
도 5a 내지 도 5f는 본 발명의 제1 실시예에 따른 nMOSFET의 제조 방법을 도시한 공정 단면도,
도 6a 내지 도 6f는 본 발명의 제2 실시예에 따른 CMOSFET의 제조 방법을 도시한 공정 단면도,
도 7은 본 발명의 제3 실시예에 따른 CMOSFET의 소자 단면도,
도 8은 본 발명의 제4 실시예에 따른 CMOSFET의 소자 단면도,
도 9는 본 발명의 제5 실시예에 따른 CMOSFET의 소자 단면도,
도 10은 본 발명의 제6 실시예에 따른 CMOSFET의 소자 단면도,
도 11은 본 발명의 제7 실시예에 따른 CMOSFET의 소자 단면도,
도 12는49BF2 +이온을 채널영역에 이온주입한 SSR 에피채널의 붕소의 농도분포를 보이는 그래프.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : p형 웰 34 : p형 필드스톱층
35 : p형 n채널 도핑층 36 : 에피층
37 : 게이트산화막 38 : 게이트전극
39 : n형 소스/드레인 확장영역 40 : 스페이서
41 : n형 소스/드레인 영역
상기 목적을 달성하기 위한 본 발명의 반도체소자의 에피 채널 형성 방법은30BF+이온을 이온주입하여 반도체 기판 표면 아래에 채널 도핑층을 형성하는 단계, 상기 채널 도핑층내에 주입된 불소 이온을 제거하는 어닐링 단계, 상기 채널 도핑층 표면의 자연산화막를 제거함과 동시에 상기 채널 도핑층내에 잔류하는 불소 이온을 제거하는 표면처리 단계, 및 상기 채널 도핑층상에 선택적 에피택셜 성장법으로 에피층을 성장시키는 단계를 포함함을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 제조 방법은30BF+이온을 이온주입하여 반도체 기판 표면 아래에 채널 도핑층을 형성하는 단계, 상기 채널 도핑층내에 주입된 불소 이온을 제거하는 제1 어닐링 단계, 상기 채널 도핑층 표면의 자연산화막을 제거함과 동시에 상기 채널 도핑층내에 잔류하는 불소 이온을 제거하는 표면처리 단계, 상기 채널 도핑층상에 에피층을 성장시키는 단계, 상기 에피층상에 게이트산화막과 게이트전극을 차례로 형성하는 단계, 상기 게이트전극의 에지에 정렬되면서 상기 채널 도핑층보다 얕은 소스/드레인 확장 영역을 형성하는 단계, 상기 게이트전극의 양측에 접하는 스페이서를 형성하는 단계, 상기 게이트전극의 양측 스페이서 에지에 정렬되면서 상기 채널 도핑층보다 깊이가 깊은 소스/드레인 영역을 형성하는 단계, 및 상기 채널도핑층의 확산을 억제하는 온도에서 제2 어닐링을 수행하여 상기 소스/드레인 확장 영역 및 상기 소스/드레인영역내 도펀트를 활성화시키는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에서는 에피 채널 구조 형성시 채널 도핑층 형성을 위한 이온주입의 사용 에너지를 높이는 방법으로서 도펀트 이온을 포함하는 분자이온빔을 사용하는 방법을 제안한다.
후술할 실시예들에서는 채널 도핑층을 형성하기 위한 분자이온빔으로 삼불화붕소(BF3) 가스로부터 추출되는49BF2 +또는30BF+분자이온과 같은 분자이온빔을 사용한다.
49BF2 +이온의 이온주입은 붕소(B+) 이온을 사용하는 경우에 비해 약 4.5배의 이온주입에너지에서 동일한 이온주입 깊이를 갖게 되고, 4.5배의 높은 에너지에서 이온주입이 가능하므로 극저에너지 이온주입 장치없이 통상의 저에너지 이온주입장치로 공정 진행이 가능하며, 또한 동일한 이온주입에너지에서는 그 이온 주입깊이가 붕소 이온의 경우보다 얕아지므로 폭이 좁은 델타도핑에는 더 적합한 특성을 지니고 있다.
또한, 삼불화붕소(BF3) 가스로부터 추출되는 다른 이온종인30BF+이온은 BF3가스를 이용하여 이온빔 추출시 이온 질량분류기에서 질량 30의 이온을 선택하여 추출된 이온으로서,49BF2 +이온에 비해 불소 결합수가 1/2인 이온이다. 그리고,30BF+이온은 동일한 이온 주입량에서49BF2 +이온에 비해 불소 이온 주입량이 1/2에 불과하여 과도한 불소 주입으로 인해 후속 열처리 공정후에 잔류하는 불소 버블(Fluorine bubble) 또는 불소화합물의 석출물(precipitates)의 발생을 억제한다.
아울러,30BF+이온의 이온주입은 붕소 이온의 이온주입시보다 동일한 이온주입 깊이를 갖는데 있어 2.7배의 높은 이온주입에너지를 사용할 수 있는 장점이 있다.
이러한 불소 화합물로부터 추출된 분자이온의 이온주입이 붕소 이온의 이온주입보다 높은 에너지를 사용하는 장점이 있는데도 불구하고, 불소를 함유하고 있어 불가피하게 불소 이온이 채널도핑층에 함께 이온주입되고, 이러한 원치않는 불소 함유는 후속 에피층 성장시 결정결함을 유발하거나 불소 이온이 게이트산화막과 반도체 기판 사이의 계면에 축적(file-up)되어 소자 특성을 열화시킬 수 있다.
따라서, 후술할 실시예들에서는 채널 도핑층 형성시 높은 이온주입에너지로도 얕은 접합을 형성할 수 있는 불소화합물 이온을 사용하고, 이러한 불소 화합물 이온주입시 주입된 불소 이온들을 후속 어닐링 과정 및 표면처리 과정을 통해 외부로 방출시키는 방법을 설명하고 있다.
도 4는 각각 붕소(B+),49BF2 +이 실리콘기판에 이온주입되었을 때 기판내의 붕소 농도분포를 보이는 그래프이다.
도 4에서, 가로좌표는 기판내의 깊이를 나타내고, 세로좌표는 붕소 농도를 나타낸다. 그리고, 커브 p3, p4는 붕소(B+),49BF2 +의 경우를 나타낸다. 여기서, 붕소 이온의 이온주입은 5keV의 가속에너지와 1×1014atoms/cm3의 도즈로 이루어졌고, BF2 +의 이온주입은 5keV의 가속에너지와 1×1014atoms/cm3의 도즈로 이루어졌다.
도 4를 참조하면, 붕소 이온의 이온주입시, 붕소 이온들은 기판내로 깊게 이온주입되고, 10nm보다 더 깊은 위치에서 프로파일의 피크치가 위치한다.49BF2 +의 경우에는 약 30nm에서 프로파일의 피크치가 위치하고, 더 깊은 위치에서는 급속하게 붕소의 농도가 감소한다.
그리고, 커브 p3과 p4는 서로 다른 감소 프로파일을 보이고 있으며, 커브 p4는 붕소가 더 좁은 분포를 보이고, 커브 p3과 커브 p4를 비교해보면, 커브 p4의 피크치는 커브 p3의 피크치보다 더 높다. 이것은49BF2 +의 이온주입시 붕소(B+)의 이온주입도즈보다 적은 이온주입량으로도 붕소이온주입시와 같거나 높은 피크농도를 쉽게 얻을 수 있음을 의미한다.
도 5a 내지 도 5f는 본 발명의 제1 실시예에 따른 nMOSFET의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체기판(31)의 소정 부분에 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 공정을 통해 소자격리를 위한 필드산화막(32)을 형성한 후, 반도체기판(31)에 p형 도펀트를 이온주입하여 깊은 p형 웰(33)을 형성하고, 연속해서 p형 도펀트를 이온주입하여 p형 웰(33)보다 얕은 p형 필드스톱층(34)을 형성한다. 여기서, p형 웰(33)과 p형 필드스톱층(34)을 형성하기 위한 p형 도펀트로는 붕소(B)를 이용한다.
다음에, p형 도펀트로서30BF+또는49BF2 +이온과 같은 불소화합물 분자이온을 이온주입하여 반도체기판(31) 표면으로부터 10nm∼50nm 깊이의 얕은 p형 n채널도핑층(35)을 형성한다.
이때, p형 n채널도핑층(35)을 형성하는 이온주입시 삼불화붕소 가스로부터 추출되는 이온종인49BF2 +분자이온 또는30BF+분자이온을 주입하는데,30BF+분자이온을 주입하는 경우는49BF2 +분자이온을 주입하는 경우와 유사한 효과, 즉 여전히 붕소 이온주입시보다 동일한 이온주입 깊이를 갖는데 있어 2.7배의 높은 이온주입에너지를 사용할 수 있는 장점이 있다. 또한,49BF2 +분자이온 주입시와 동일한 주입량에서49BF2 +분자이온에 비해 주입되는 불소 이온이 반으로 적게 주입된다.
다음에, 도 5b에 도시된 바와 같이, 회복 어닐링을 수행하는데, 회복 어닐링은 p형 n채널도핑층(35) 형성을 위한 이온주입시의 이온충돌(ion bombardment)로 야기되는 반도체기판(31) 표면의 결정결함을 회복시키고, p형 n채널도핑층(35)내 주입된 도펀트들이 결정내에서 인접한 실리콘 원자들과 안정한 결합을 형성하도록 하면서 불소(F) 이온을 SiF4의 휘발성 가스로 하여 외부로 방출시킨다.
회복 어닐링으로는 p형 n채널도핑층(35)내 주입된 도펀트들의 확산을 억제하도록 실리콘 용융점(1414℃) 이하의 온도에서 급속어닐링(Rapid Thermal Anneal; RTA) 또는 스파이크 급속어닐링(Spike RTA; SRTA)을 실시한다.
여기서, 스파이크 급속어닐링(SRTA)은 짧은 시간내에 상온에서 목표온도까지 온도를 증가시킨 후, 목표온도에서 지연없이 곧바로 상온으로 온도를 내리는 어닐링공정[램핑율(ramping rate): 150℃/sec 이상, 지연시간: 1sec이하]을 일컫는다.
바람직하게, 급속어닐링(RTA) 또는 스파이크 급속어닐링(S-RTA)은 실리콘의 용융점인 1414℃보다 낮으면서 결정결함을 회복시킬 수 있는 온도, 예컨대 급속어닐링은 600℃∼1050℃의 범위에서 진행하고, 스파이크 급속어닐링은 600℃∼1100℃의 범위에서 진행한다.
결국, 회복 어닐링을 통해 p형 n채널도핑층(35)은 이온주입된 도펀트들과 반도체기판(31)내 실리콘이 안정된 결합을 형성하면서 결정결함이 제거된 층으로 개질된다. 즉, 어닐링중 불소(F) 이온이 빠져 나가고 붕소(B)와 실리콘(Si)이 안정된 결합을 이룬다.
상술한 바와 같은 회복 어닐링에 의해 p형 n채널도핑층(35)이 화학적으로 안정된 매우 얇은 p형 n채널도핑층(35a)으로 활성화된다.
도 5c에 도시된 바와 같이, 회복 어닐링후 p형 n채널도핑층(35a)상에 생성된 자연산화막(native oxide)(도시 생략)을 제거하기 위해 수소분위기에서 표면 처리 공정을 진행한다. 이때, 수소분위기에서 표면 처리하면, 수소(H2)가 자연산화막(SiO2)과 반응하여 H2O 등으로 휘발됨에 따라 자연산화막이 제거되며, 표면처리시 온도는 p형 n채널도핑층(35)내 도펀트의 확산을 방지하는 온도, 예컨대 600℃∼950℃의 범위가 바람직하다.
전술한 수소분위기의 표면 처리에서 회복 어닐링후 p형 n채널도핑층(35a)내에 잔류하는 불소(F) 이온이 HF 형태로 추가로 방출된다. 한편, p형 n채널도핑층(35)에30BF+분자이온이 주입된 경우는49BF2 +분자이온 주입시와 동일한 주입량에서49BF2 +분자이온에 비해 주입되는 불소 이온이 반으로 적게 주입됨에 따라 불소 이온 제거도 더 용이하다.
결국, 채널 도핑층 형성시 상대적으로 높은 주입량에서는 불소 함유량이 상대적으로 낮은30BF+분자이온을 주입하여 채널 도핑층을 형성하는 것이 불소 제거 효과가 크다.
도 5d에 도시된 바와 같이, 자연산화막이 제거된 반도체기판(31), 바람직하게는 p형 n채널도핑층(35)상에 선택적 에피택셜 성장법(Selectively Epitaxiial Growth; SEG)으로 5nm∼30nm 두께의 에피층(36)을 성장시킨다.
상술한 바와 같은 회복 어닐링에 의해 p형 n채널도핑층(35)이 화학적으로 안정된 매우 얇은 p형 n채널도핑층(35a)으로 활성화됨에 따라 수소분위기에서의 표면처리 및 에피층(36) 성장시에도 도펀트의 손실 및 재분포가 최소화된 SSR 델타도핑프로파일을 갖는 SSR 에피채널구조가 형성된다.
다음으로, 도 5e에 도시된 바와 같이, SSR 에피채널구조, 예컨대 p형 n채널도핑층(35a)이 하부에 위치하는 에피층(36)상에 650℃∼750℃의 온도범위에서 게이트산화막(37)을 형성한다. 이때, 게이트산화막(37)을 형성하는 온도범위를 상대적으로 저온으로 하는데, p형 n채널도핑층(35a)내 도펀트의 재분포 및 확산을 억제하기 위함이다.
이를 위해, 게이트산화막(37)으로는 저온에서 형성되는 산화막(Low Temperature Oxide; LTO), 실리콘질화산화막(Silicon oxynitride), 고유전막 또는 산화막/고유전막의 적층막을 사용하고, 이들 게이트산화막(37) 형성시 저온에서 형성하는 저열공정을 수행함에 따라 p형 n채널도핑층(35a)내 도펀트의 재분포 및 확산을 억제시켜 SSR 도핑프로파일을 유지시킬 수 있다.
예컨대, 저온 산화막인 실리콘열산화막은 650℃∼750℃의 온도에서 형성하고, 실리콘질화산화막은 650℃∼750℃의 온도에서 실리콘열산화막을 형성한 후 실리콘열산화막을 질소플라즈마 또는 암모니아플라즈마처리하여 형성하며, 고유전율막은 300℃∼650℃의 온도에서 증착한 후 400℃∼700℃에서 노 어닐링하여 형성하거나, 또는 300℃∼650℃의 온도에서 증착한 후 600℃∼800℃에서 급속 어닐링하여 형성한다. 그리고, 고유전율막을 이용하는 경우, 고유전율막의 막질개선을 위한 열처리를 수행하는 경우 최고온도를 300℃∼700℃의 범위로 제한한다.
다음에, 게이트산화막(37)상에 게이트전극용 도전막을 증착 및 패터닝하여 게이트전극(38)을 형성한다. 여기서, 게이트전극(38)을 형성하기 위한 도전막으로는 폴리실리콘막, 폴리실리콘막과 금속막의 적층막일 수 있고, 폴리실리콘막과 실리사이드막의 적층막일 수도 있다.
다음에, 별도의 감광막마스크(도시 생략) 및 게이트전극(38)을 이온주입마스크로 이용하여 저에너지로 높은 주입량의 n형 도펀트를 이온주입하여 n형 소스/드레인확장영역(39)을 형성한다. 이때, n형 소스/드레인확장영역(39)을 형성하기 위한 n형 도펀트로는 인(Phosphorous;P) 또는 비소(As)를 이용한다.
다음에, 게이트전극(38)을 포함한 전면에 스페이서용 절연막을 증착한 후, 스페이서용 절연막을 에치백(etchback)하여 게이트전극(38)의 측벽에 접하는 스페이서(40)를 형성한다. 여기서, 스페이서(40)는 질화막 또는 산화막을 이용한다.
다음으로, 별도의 감광막마스크 및 게이트전극(38) 및 스페이서(40)를 이온주입마스크로 높은 주입량의 n형 도펀트을 이온주입하여 n형 소스/드레인확장영역(39)에 전기적으로 연결되는 n형 소스/드레인영역(41)을 형성한다. 이때, n형 소스/드레인영역(41)은 n형 소스/드레인확장영역(39)의 이온주입깊이보다 깊다.
도 5f에 도시된 바와 같이, n형 소스/드레인영역(41)과 n형 소스/드레인확장영역(39)내 도펀트들을 전기적으로 활성화시키기 위해 활성화 어닐링을 수행하는데, 활성화 어닐링은 p형 n채널도핑층(35a)의 확산과 n형 소스/드레인영역(41)과 n형 소스/드레인확장영역(39)의 접합 깊이가 깊어지는 것을 동시에 억제하는 온도에서 수행한다.
바람직하게, 활성화 어닐링은 600℃∼1000℃의 급속어닐링(RTA), 300℃∼750℃의 노어닐링(furnace annealing), 600℃∼1100℃의 스파이크 급속어닐링(SRTA) 또는 두 어닐링의 조합중에서 선택된다.
한편, 게이트전극(38) 및 n형 소스/드레인영역(41) 형성 공정을 열이력이 낮은 저열 공정을 통해 진행하면, 도펀트들의 확산이 억제된 SSR 에피채널 구조를 유지시킬 수 있다.
상술한 실시예에서, p형 n채널도핑층(35a)은 숏채널효과를 억제하는 펀치스톱(punch stop)층 역할도 동시에 수행한다. 그리고, p형 n채널도핑층(35a)의 최대 도핑 깊이를 n형 소스/드레인영역(41)의 접합깊이보다 작게 하므로써 np 접합에 대한 접합캐패시턴스 및 접합누설전류를 감소시킨다.
도 6a 내지 도 6f는 본 발명의 제2 실시예에 따른 CMOSFET의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(51)의 소정 부분에 STI 또는 LOCOS 공정을 통해 소자격리를 위한 필드산화막(52)을 형성한 후, 반도체 기판(51)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 반도체 기판(51)의 pMOSFET가 형성될 영역(이하, 'pMOS 영역'이라 약칭함)을 노출시키는 제1 마스크(53)를 형성한다.
다음으로, 제1 마스크(53)에 의해 노출된 반도체 기판(51)에 인(P)과 같은 n형 도펀트를 이온주입하여 깊은 n형 웰(54)을 형성하고, 연속해서 n형 도펀트를 이온주입하여 n형 웰(54)보다 얕은 n형 필드스톱층(55)을 형성한다.
다음에, n형 필드스톱층(55)을 형성하기 위한 이온주입에너지보다 낮은 에너지로 n형 도펀트를 이온주입하여 표면으로부터 10nm∼50nm 깊이의 얕은 n형 p채널도핑층(56)을 형성한다. 이때, n형 도펀트로는 인(P) 또는 비소(As)를 이용한다.
도 6b에 도시된 바와 같이, 제1 마스크(53)를 제거한 후, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여 반도체기판(51)의 nMOSFET가 형성될 영역(이하, 'nMOS 영역'이라 약칭함)을 노출시키는 제2 마스크(57)를 형성한다.
다음으로, 제2 마스크(57)에 의해 노출된 반도체 기판(51)에 p형 도펀트를이온주입하여 깊은 p형 웰(58)을 형성하고, 연속해서 p형 도펀트를 이온주입하여 p형 웰(58)보다 얕은 p형 필드스톱층(59)을 형성한다. 이때, p형 웰(58)과 p형 필드스톱층(29)을 형성하기 위한 p형 도펀트로는 붕소(B)를 이용한다.
다음에,30BF+,49BF2 +이온과 같은 불소화합물 분자이온을 이온주입하여 반도체 기판(51) 표면으로부터 10nm∼50nm 깊이의 얕은 p형 n채널 도핑층(60)을 형성한다.
도 6c에 도시된 바와 같이, 제2 마스크(57)를 제거한 후, 회복 어닐링을 수행하는데, 회복 어닐링은 n형 p채널 도핑층(56)과 p형 n채널 도핑층(60) 형성을 위한 이온주입시의 이온충돌로 야기되는 반도체기판(31) 표면의 결정결함을 회복시키고, n형 p채널 도핑층(56)과 p형 n채널 도핑층(60)내에 주입된 도펀트들이 결정내에서 인접한 실리콘 원자들과 안정한 결합을 형성하도록 한다. 아울러, p형 n채널 도핑층(60)내 주입된 불소(F) 이온을 외부로 방출시킨다.
회복 어닐링으로는 n형 p채널 도핑층(56)과 p형 n채널 도핑층(60)내 주입된 도펀트들의 확산을 억제하도록 실리콘 용융점(1414℃) 이하의 온도에서 급속어닐링(RTA) 또는 스파이크 급속어닐링(SRTA)을 실시한다. 바람직하게, 급속어닐링(RTA) 또는 스파이크 급속어닐링(S-RTA)은 실리콘의 용융점인 1414℃보다 낮으면서 결정결함을 회복시킬 수 있는 온도, 예컨대 급속어닐링은 600℃∼1050℃의 범위에서 진행하고, 스파이크 급속어닐링은 600℃∼1100℃의 범위에서 진행한다.
상술한 바와 같은 회복 어닐링을 통해 n형 p채널 도핑층(56)과 p형 n채널 도핑층(60)은 이온주입된 도펀트들과 반도체기판(51)내 실리콘이 안정된 결합을 형성하면서 결정결함이 제거된 층으로 개질되며, 특히 어닐링중에 p형 n채널 도핑층(60)은 불소(F) 이온이 빠져 나가고 붕소(B)와 실리콘(Si)이 안정된 결합을 이룬다.
결국, n형 p채널 도핑층(56)과 p형 n채널 도핑층(60)은 회복 어닐링 후 화학적으로 안정된 매우 얇은 n형 p채널 도핑층(56a)과 p형 n채널도핑층(60a)으로 활성화된다.
다음에, 도 6d에 도시된 바와 같이, 회복 어닐링후, 결정결함이 제거된 n형 p채널 도핑층(56a) 및 p형 n채널 도핑층(60a) 상에 회복 어닐링시 생성된 자연산화막(도시 생략)을 제거하기 위해 수소분위기에서 표면 처리 공정을 진행한다. 이때, 수소분위기에서 표면 처리하면, 수소(H2)가 자연산화막(SiO2)과 반응하여 H2O 등으로 휘발됨에 따라 자연산화막이 제거됨과 동시에 회복 어닐후에도 p형 n채널 도핑층(60a)내 잔류하는 불소 이온이 추가로 방출된다.
도 6e에 도시된 바와 같이, 자연산화막이 제거된 n형 p채널 도핑층(56a) 및 p형 n채널 도핑층(60a)상에 동시에 선택적 에피택셜 성장법(SEG)으로 5nm∼30nm 두께의 에피층(61, 62)을 성장시킨다.
상술한 바와 같은 회복 어닐링에 의하여 n형 p채널 도핑층(56) 및 p형 n채널 도핑층(60)이 화학적으로 안정된 매우 얇은 n형 p채널 도핑층(56a) 및 p형 n채널 도핑층(60a)으로 활성화됨에 따라 수소분위기에서의 표면 처리 및 에피층(61, 62) 성장시에도 각각 nMOS 영역과 pMOS 영역에 도펀트 손실 및 재분포가 최소화된 SSR델타 도핑프로파일을 갖는 SSR 에피채널구조가 형성된다.
도 6f에 도시된 바와 같이, SSR 에피채널구조, 예컨대 n형 p채널도핑층(56a) 및 p형 n채널 도핑층(60a)상에 650℃∼750℃의 온도범위에서 게이트산화막(63)을 형성한다. 이때, 게이트산화막(63)을 형성하는 온도범위를 상대적으로 저온으로 하는데, 그 이유는 p형 n채널 도핑층(60a)내 도펀트의 확산을 억제하기 위함이다.
이를 위해, 게이트산화막(63)으로는 저온 산화막(LTO), 실리콘질화산화막(Silicon oxynitride), 고유전막 또는 산화막/고유전막의 적층막을 사용하고, 이들 게이트산화막(63) 형성시 저온에서 형성하는 저열공정을 수행함에 따라 n형 p채널도핑층(56a) 및 p형 n채널도핑층(60a)내 도펀트의 재분포 및 확산을 억제시켜 SSR 도핑프로파일을 유지시킬 수 있다.
예컨대, 실리콘열산화막은 650℃∼750℃의 온도에서 형성하고, 실리콘질화산화막은 650℃∼750℃의 온도에서 실리콘열산화막을 형성한 후 실리콘열산화막을 질소플라즈마 또는 암모니아플라즈마처리하여 형성하며, 고유전율막은 300℃∼650℃의 온도에서 증착한 후 400℃∼700℃에서 노어닐링하여 형성하거나, 또는 300℃∼650℃의 온도에서 증착한 후 600℃∼800℃에서 급속어닐링하여 형성한다. 그리고, 고유전율막을 이용하는 경우, 고유전율막의 막질개선을 위한 열처리를 수행하는 경우 최고온도를 300℃∼700℃의 범위로 제한한다.
다음에, 게이트산화막(63)상에 게이트전극용 도전막을 증착 및 패터닝하여 게이트전극(64)을 형성한 후, pMOS 영역과 nMOS 영역에 대하여, 각각 별도의 감광막마스크(도시 생략) 및 게이트전극(64)을 이온주입마스크로 이용하여 pMOS 영역에저에너지로 높은 주입량의 p형 도펀트를 이온주입하여 p형 소스/드레인 확장영역(65)을 형성하고, nMOS 영역에 저에너지로 높은 주입량의 n형 도펀트를 이온주입하여 n형 소스/드레인 확장영역(66)을 형성한다.
여기서, 게이트전극(64)을 형성하기 위한 도전막으로는 폴리실리콘막, 폴리실리콘막과 금속막의 적층막일 수 있고, 폴리실리콘막과 실리사이드막의 적층막일 수도 있다. 그리고, n형 소스/드레인 확장영역(66)을 형성하기 위한 n형 도펀트로는 인(P) 또는 비소(As)를 이용하고, p형 소스/드레인 확장영역(65)을 형성하기 위한 p형 도펀트로는 붕소(B), 이불화붕소(BF2) 또는 붕소를 함유한 붕소화합물이온을 이용한다.
다음에, 게이트전극(64)을 포함한 전면에 스페이서용 절연막을 증착한 후, 스페이서용 절연막을 에치백하여 게이트전극(64)의 측벽에 접하는 스페이서(67)를 형성한다. 여기서, 스페이서(67)는 질화막, 산화막 또는 질화막과 산화막의 조합을 이용한다.
다음으로, 별도의 감광막마스크, 게이트전극(64) 및 스페이서(67)를 이온주입마스크로 pMOS 영역에 높은 주입량의 p형 도펀트(붕소 또는 붕소화합물)를 이온주입하여 p형 소스/드레인 확장영역(65)에 전기적으로 연결되는 p형 소스/드레인 영역(68)을 형성한다.
또한, 별도의 감광막마스크, 게이트전극(64) 및 스페이서(67)를 이온주입마스크로 nMOS 영역에 높은 주입량의 n형 도펀트(인 또는 비소)을 이온주입하여 n형 소스/드레인 확장영역(66)에 전기적으로 연결되는 n형 소스/드레인 영역(69)을 형성한다.
이때, n형 소스/드레인영역(69)과 p형 소스/드레인 영역(68)은 각각 n형 소스/드레인 확장영역(66)과 p형 소스/드레인 확장영역(65)의 이온주입 깊이보다 깊다.
다음에, n형 소스/드레인영역(69), n형 소스/드레인 확장영역(66), p형 소스/드레인 영역(68) 및 p형 소스/드레인 확장영역(65)내에 주입된 도펀트들을 전기적으로 활성화시키기 위해 활성화 어닐링을 수행한다.
이때, 활성화 어닐링은 p형 소스/드레인 영역(68)과 p형 소스/드레인 확장영역(65)의 접합 깊이가 깊어지는 것을 동시에 억제하는 온도에서 수행한다.
활성화 어닐링시 p형 소스/드레인 영역(68)과 p형 소스/드레인 확장영역(65)의 접합깊이가 깊어지는 것을 억제하는 온도에서 수행하는 이유는, p형 소스/드레인 영역(68)과 p형 소스/드레인 확장영역(65)이 n형 소스/드레인 영역(69)과 n형 소스/드레인 확장영역(66)보다 확산 변화가 심하기 때문이다.
바람직하게, 활성화 어닐링은 600℃∼1000℃의 급속어닐링(RTA), 300℃∼750℃의 노어닐링, 600℃∼1100℃의 스파이크급속어닐링(SRTA) 또는 두 어닐링의 조합중에서 선택된다.
한편, 게이트전극(64), p형 소스/드레인 확장영역(65), n형 소스/드레인 확장영역(66), p형 소스/드레인 영역(68) 및 n형 소스/드레인 영역(69)의 형성 공정을 열이력이 낮은 저열 공정을 통해 진행하면, 도펀트들의 확산이 억제된 SSR 에피채널 구조를 유지시킬 수 있다.
상술한 제2 실시예에서, n형 p채널 도핑층(56b)과 p형 n채널 도핑층(60b)은 숏채널효과를 억제하는 펀치스톱층 역할도 동시에 수행한다. 그리고, n형 p채널 도핑층(56b)과 p형 n채널 도핑층(60b)의 최대 도핑 깊이를 각각 p형 소스/드레인 영역(68)과 n형 소스/드레인 영역(69)의 접합깊이보다 작게 하므로써 pn 접합 및 np 접합 각각에 대한 접합캐패시턴스 및 접합누설전류를 감소시킨다.
도 7은 본 발명의 제3 실시예에 따른 CMOSFET를 도시한 구조 단면도로서, 제1 n형 펀치스톱층(70), 제2 n형 펀치스톱층(72), 제1 p형 펀치스톱층(71)과 제2 p형 펀치스톱층(73)을 제외한 부분은 제2 실시예의 구조와 동일하다. 이하 도 7f에 도시된 도면부호를 그대로 이용하며, 동일한 부분에 대한 자세한 설명은 생략하기로 한다.
제2 실시예와 동일하게, pMOS 영역에는 인 또는 비소가 이온주입된 제1 n형 펀치스톱층(70)과 제1 n형 펀치스톱층(70)상에 성장된 에피층(61)으로 된 에피채널구조를 형성하고, nMOS 영역에는 불소화합물 이온이 이온주입된 제1 p형 펀치스톱층(71)과 제1 p형 펀치스톱층(71)상에 성장된 에피층(62)으로 된 에피채널구조가 형성된다.
그리고, p형 소스/드레인 확장영역(65)과 n형 소스/드레인 확장영역(66)의 하부에 각각 제2 n형 펀치스톱도핑층(72)과 제2 p형 펀치스톱층(73)을 형성한다. 이때, 제2 n형 펀치스톱층(72)은 제1 n형 펀치스톱층(70)과 동일한 n형 도펀트(인 또는 비소)을 이온주입하여 형성하고, 제2 p형 펀치스톱층(73)은 불화 붕소화합물 이온의 주입으로 형성된 제1 p형 펀치스톱층(71)과는 다르게 붕소 또는 붕소화합물을 이온주입하여 형성한다.
여기서, 제2 n형 펀치스톱층(72)과 제2 p형 펀치스톱층(73)은 각각 p형 소스/드레인 확장영역(65)과 n형 소스/드레인 확장영역(66)의 하부에 형성하기 위해 p형 소스/드레인 영역(68)과 n형 소스/드레인 영역(69)을 형성하기 전에 이온주입 공정이 진행된다.
전술한 제1 p형 펀치스톱층(71)과 제1 n형 펀치스톱층(70)은 숏채널 효과를 억제하는 펀치스톱층인 동시에 채널 도핑층으로 작용한다.
결국, 제3 실시예에 따른 CMOSFET는 이중 펀치스톱층 구조를 갖는다. 이와 같은 이중펀치스톱층 구조를 갖는 CMOSFET는 단일 펀치스톱층 구조에 비해 펀치쓰루 특성이 우수하다.
도 8은 본 발명의 제4 실시예에 따른 CMOSFET를 도시한 단면도로서, 엘리베이티드(elevated) 소스/드레인 영역을 제외한 부분은 제3 실시예의 구조와 동일하다. 이하, 도 7f및 도 8에 도시된 도면부호를 그대로 이용하며, 동일한 부분에 대한 자세한 설명은 생략하기로 한다.
도 8을 참조하면, 제3 실시예와 동일하게 pMOS 영역에서는 제1 n형 펀치스톱층(70)과 제2 n형 펀치스톱층(72)의 이중펀치스톱층 구조를 갖고, nMOS 영역에서는 제1 p형 펀치스톱층(71)과 제2 p형 펀치스톱층(73)의 이중펀치스톱층 구조를 갖는다. 그리고, 각각 p형 소스/드레인 영역(68)과 n형 소스/드레인 영역(69)상에 추가로 에피층을 성장시켜 엘리베이티드 소스/드레인 영역(74, 75)을 형성하고 있다.
도 8에 도시된 제4 실시예는, 불화 붕소소화합물 이온의 주입에 의한 이중펀치스톱층을 구비하므로써 펀치쓰루 특성을 향상시킴과 동시에 엘리베이티드 소스/드레인 구조를 가지므로써 소스/드레인의 접합 저항이 증가하는 것을 억제하는 장점이 있다.
도 9는 본 발명의 제5 실시예에 따른 CMOSFET의 소자 단면도이다.
도 9를 참조하면, 필드산화막(82)에 의해 pMOS 영역과 nMOS 영역이 정의된 반도체 기판(81)내에 각각 n형 웰(83)과 p형 웰(84)이 형성되고, n형 웰(83)보다 얕은 위치에 n형 필드스톱층(85)이 형성되고 p형 웰(84)보다 얕은 위치에 p형 필드스톱층(86)이 형성된다.
그리고, 각각 pMOS 영역과 nMOS의 반도체 기판(81)상에 게이트산화막(87), 폴리실리콘막(88), 금속막(89), 하드마스크(90)의 순서로 적층된 게이트구조가 형성되고, 각각 게이트구조를 이루는 폴리실리콘막(88)의 양측벽에 측벽산화막(91)이 형성되며, 게이트구조의 양측벽에 스페이서(92)가 구비된다.
그리고, pMOS 영역의 게이트산화막(87) 아래에 n형 p채널 도핑층(93)과 에피층(94)으로 된 에피 채널이 형성되고, nMOS 영역의 게이트산화막(87) 아래에 p형 n채널 도핑층(95)과 에피층(96)으로 된 에피 채널이 형성된다.
그리고, pMOS 영역의 에피채널의 양측에는 p형 소스/드레인 확장영역(97)이 형성되고, p형 소스/드레인 확장영역(97)에 접하는 p형 소스/드레인 영역(98)이 p형 소스/드레인 확장영역(97)보다 접합깊이가 깊게 형성되며, nMOS 영역의 에피채널의 양측에 n형 소스/드레인 확장영역(99)이 형성되고, n형 소스/드레인 확장영역(99)에 접하는 n형 소스/드레인 영역(100)이 n형 소스/드레인확장영역(99)보다 접합깊이가 깊게 형성된다.
도 9에서, 폴리실리콘막(88)상의 금속막(89)은 게이트전극의 비저항 및 고속동작을 위해 채택한 것으로, 주로 텅스텐, 텅스텐실리사이드를 이용하며, 폴리실리콘막(88)과 금속막(89) 사이에 확산방지막(diffusion barrier)을 삽입할 수 있다. 한편, 확산방지막으로는 WN, TiN 등을 이용한다.
그리고, 폴리실리콘막(88)의 양측벽에 구비된 측벽산화막(91)은 게이트구조를 형성하기 위한 식각공정시 손상된 게이트산화막(87)을 회복시켜주기 위해 진행하는 게이트재산화(gate-reoxidation) 공정에 의해 폴리실리콘막(88)이 산화되어 형성된 것이다. 공지된 바와 같이, 게이트 재산화 공정은, 게이트전극 식각시 게이트산화막(87)에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 게이트산화막(87) 표면에 잔류하는 식각잔류물을 산화시키고, 게이트전극의 에지에 있는 게이트산화막(87)의 두께를 증가시켜 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
이와 같은 게이트 재산화 공정을 수행하는 경우에 있어 과도한 열공정에 의한 p형 n채널 도핑층(95)내에 주입된 도펀트의 확산으로 SSR 도핑프로파일이 붕괴되는 것을 방지하기 위하여, 재산화 공정과 같은 열산화공정을 급속산화법(Rapid Thermal Oxidation; RTO)으로 수행하는 경우 그 최고 온도를 750℃∼950℃로 제한하고, 가열로에 의한 열산화방법으로 수행하는 경우 그 최고 온도를 650℃∼800℃로 제한한다.
상술한 바와 같이, 게이트재산화 공정을 열이력이 낮은 저열 공정을 통해 진행하면, 도펀트들의 확산이 억제된 SSR 에피채널 구조를 유지시킬 수 있다.
도 9의 제5 실시예에서도, n형 p채널 도핑층(93)과 p형 n채널 도핑층(95)은 숏채널효과를 억제하는 펀치스톱층 역할도 동시에 수행한다. 그리고, n형 p채널 도핑층(93)과 p형 n채널 도핑층(95)의 최대 도핑 깊이를 각각 p형 소스/드레인 영역(98)과 n형 소스/드레인 영역(100)의 접합깊이보다 작게 하므로써 p-n 접합 및 n-p 접합 각각에 대한 접합캐패시턴스 및 접합누설전류를 감소시킨다.
도 10은 본 발명의 제6 실시예에 따른 CMOSFET의 소자 단면도이다.
도 10의 CMOSFET는 pMOS 영역에서는 제1 n형 펀치스톱층(93)과 제2 n형 펀치스톱층(101)의 이중펀치스톱층 구조를 갖고, nMOS 영역에서는 제1 p형 펀치스톱층(95)과 제2 p형 펀치스톱층(102)의 이중펀치스톱층 구조를 가지며, 나머지 구조는 도 9의 CMOSFET와 동일하다.
도 11은 본 발명의 제7 실시예에 따른 CMOSFET의 소자 단면도이다.
도 11의 CMOSFET는 pMOS 영역에서는 제1 n형 펀치스톱층(93)과 제2 n형 펀치스톱층(101)의 이중펀치스톱층 구조를 갖고, nMOS 영역에서는 제1 p형 펀치스톱층(95)과 제2 p형 펀치스톱층(102)의 이중펀치스톱층 구조를 가지며. 각각 p형 소스/드레인 영역(98)과 n형 소스/드레인 영역(100)상에 추가로 에피층을 성장시켜 엘리베이티드 소스/드레인 영역(103, 104)을 형성하고 있다. 나머지 구조는 도 9 및 도 10의 CMOSFET와 동일하다.
전술한 제1 내지 제7 실시예에 따른 nMOSFET와 CMOSFET 제조시, SSR 에피채널 구조를 형성한 이후에 진행되는 후속의 공정 중의 과도한 열공정에 의한 채널도핑층내 도펀트의 확산으로 SSR 도핑프로파일이 붕괴되는 것을 방지하기 위하여, 후속 급속어닐링 공정수행시의 최고온도를 600℃∼1000℃로 제한하며, 후속의 스파이크 급속어닐링 수행시의 최고온도를 600℃∼1100℃로 제한하고, 후속 로어닐링 수행시 최고 온도를 300℃∼750℃로 제한하는 저열 어닐링 공정을 수행한다.
한편, 제1 내지 제5 실시예에서는 소스/드레인확장영역을 갖는 반도체소자에 대해 설명하였으나, 통상적인 LDD(Lightly Doped Drain) 구조의 반도체소자 제조 공정에도 적용가능하다.
도 12는49BF2 +이온을 채널영역에 이온주입한 SSR 에피채널의 붕소의 농도분포를 보이는 그래프이다. 도 12의 결과는 게이트산화, 소스/드레인 형성후 스파이크어닐링 등 반도체 소자 제조에 필요한 모든 열공정을 완료한 후의 결과로서, 가로좌표는 기판내의 깊이를 나타내고, 세로좌표는 붕소 농도를 나타낸다. 그리고, 커브 p5, p6는 각각49BF2 +을 5keV의 가속에너지와 2×1013atoms/cm3의 도즈와 10keV의 가속에너지와 2×1013atoms/cm3의 도즈로 이온주입한 결과이다.
도 12를 참조하면,49BF2 +의 이온주입시 약 30nm에서 농도의 피크치가 위치하고, 더 깊은 위치에서는 급속하게 붕소의 농도가 감소한다.
그리고, 커브 p5과 p6는 서로 다른 감소 프로파일을 보이고 있으며, 커브 p5는 붕소가 더 좁은 분포를 보이고, 커브 p5의 피크치는 커브 p6의 피크치보다 더 높다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 델타도핑프로파일의 폭이 좁은 초박형 SSR채널 구조를 용이하게 구현할 수 있으므로 서브 100㎚급 소자에서의 접합캐패시턴스를 낮춰 고속 소자의 구현이 가능한 효과가 있다.
그리고, 저에너지 붕소 이온주입에 의한 SSR도핑법에 비해 생산성이 개선되므로 저비용으로 고성능의 소자 제조가 가능하고, RDI(Random Dopant Induced)에 의한 문턱전압 변동(variation)을 억제하는 효과와 서브 100㎚ 게이트 길이의 숏채널 효과를 동시에 억제할 수 있어 소자의 수율을 개선시킬 수 있는 효과가 있다.
그리고, 채널 표면 지역의 도펀트 농도를 채널도핑층의 최대 농도 대비 1/100 이상까지도 낮출 수 있어 표면 이동도 증가 및 구동전류 특성을 향상시킬 수 있는 효과가 있다.
그리고, 초박형 SSR 채널 구조를 용이하게 구현하므로 저문턱전압을 갖는 저전압소자 및 저소비전력 소자를 쉽게 구현할 수 있는 효과가 있다.

Claims (17)

  1. 삭제
  2. 30BF+이온을 이온주입하여 반도체 기판 표면 아래에 채널 도핑층을 형성하는 단계;
    상기 채널 도핑층내에 주입된 불소 이온을 제거하는 어닐링 단계;
    상기 채널 도핑층 표면의 자연산화막를 제거함과 동시에 상기 채널 도핑층내에 잔류하는 불소 이온을 제거하는 표면처리 단계; 및
    상기 채널 도핑층상에 선택적 에피택셜 성장법으로 에피층을 성장시키는 단계
    를 포함하는 반도체 소자의 에피 채널 형성 방법.
  3. 제2 항에 있어서,
    상기 어닐링 단계는,
    급속 어닐링 또는 스파이크 급속어닐 중에서 선택되는 것을 특징으로 하는 반도체소자의 에피 채널 형성 방법.
  4. 제3 항에 있어서,
    상기 급속어닐링은 600℃∼1050℃의 범위에서 진행하고, 상기 스파이크 급속어닐링은 600℃∼1100℃의 범위에서 진행하는 것을 특징으로 하는 반도체소자의 에피 채널 형성 방법.
  5. 제2 항에 있어서,
    상기 표면처리 단계는,
    수소 분위기에서 이루어짐을 특징으로 하는 반도체 소자의 에피 채널 형성 방법.
  6. 30BF+이온을 이온주입하여 반도체 기판 표면 아래에 채널 도핑층을 형성하는 단계;
    상기 채널 도핑층내에 주입된 불소 이온을 제거하는 제1 어닐링 단계;
    상기 채널 도핑층 표면의 자연산화막을 제거함과 동시에 상기 채널 도핑층내에 잔류하는 불소 이온을 제거하는 표면처리 단계;
    상기 채널 도핑층상에 에피층을 성장시키는 단계;
    상기 에피층상에 게이트산화막과 게이트전극을 차례로 형성하는 단계;
    상기 게이트전극의 에지에 정렬되면서 상기 채널 도핑층보다 얕은 소스/드레인 확장 영역을 형성하는 단계;
    상기 게이트전극의 양측에 접하는 스페이서를 형성하는 단계;
    상기 게이트전극의 양측 스페이서 에지에 정렬되면서 상기 채널 도핑층보다 깊이가 깊은 소스/드레인 영역을 형성하는 단계; 및
    상기 채널도핑층의 확산을 억제하는 온도에서 제2 어닐링을 수행하여 상기 소스/드레인 확장 영역 및 상기 소스/드레인영역내 도펀트를 활성화시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 소스/드레인 확장 영역을 형성한 후,
    상기 소스/드레인 확장 영역 아래에 상기 채널 도핑층과 연결되는 펀치스톱도핑층을 형성하는 단계를 더 포함함을 특징으로 하는 반도체소자의 제조 방법.
  8. 제6 항에 있어서,
    상기 펀치스톱도핑층은 붕소 이온을 주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제6 항에 있어서,
    상기 제1 어닐링 단계는,
    급속 어닐링 또는 스파이크 급속어닐링을 통해 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 급속어닐링은 600℃∼1050℃의 범위에서 진행하고, 상기 스파이크 급속어닐링은 600℃∼1100℃의 범위에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 삭제
  12. 제6 항에 있어서,
    상기 제2 어닐링은,
    600℃∼1000℃의 급속어닐링, 300℃∼750℃의 노어닐링, 600℃∼1100℃의 스파이크 급속어닐링 또는 이들의 조합중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제6 항에 있어서,
    상기 제2 어닐링후,
    상기 소스/드레인영역상에 선택적으로 엘리베이티드 소스/드레인영역을 성장시키는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제6 항에 있어서,
    상기 게이트산화막과 게이트전극을 차례로 형성하는 단계는,
    상기 게이트전극이 폴리실리콘막과 금속막의 적층구조인 경우, 상기 게이트전극 형성후 드러나는 상기 게이트산화막을 재산화시키는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 재산화시키는 단계는,
    급속산화법으로 이루어지되 그 최고 온도를 750℃∼950℃로 제한하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14 항에 있어서,
    상기 재산화시키는 단계는,
    가열로에 의한 열산화법으로 이루어지되 그 최고 온도를 650℃∼800℃로 제한하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제6 항에 있어서,
    상기 표면처리 단계는,
    수소분위기에서 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
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