KR100521383B1 - 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체소자 및 그 제조방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 157
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 35
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 19
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 12
- 125000005842 heteroatom Chemical group 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 33
- 230000001629 suppression Effects 0.000 description 11
- 239000006185 dispersion Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
소자분리막 상에 형성된 소오스/드레인을 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 기판과 상기 기판에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 소자분리막은 수직으로 신장된 돌출부를 갖는다. 상기 활성영역 상에 상기 소자분리막의 상부까지 확장된 부분을 갖는 에피택시얼층이 형성되어있다. 상기 에피택시얼층은 상기 돌출부의 측벽으로부터 일정 간격 이격되어 형성된다. 상기 에피택시얼층 상부를 가로질러 게이트 패턴이 배치되고, 상기 게이트 패턴 양측의 에피택시얼층 내에 소오스/드레인이 형성된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 다양한 특성을 가지는 트랜지스터들의 복잡한 조합에 의해 사용자의 요구에 부합하는 기능을 수행하도록 제작된다. 반도체 소자를 구성하는 트랜지스터들은 그 기능에 따라 여러가지 특성이 요구되고, 요구되는 특성을 구현하기 위하여 다양한 구조를 가지게 된다. 예컨대, 메모리 소자에 있어서 고집적 메모리 셀 어레이를 제공하기 위하여 트랜지스터의 크기(dimensions)가 축소되고 있는 추세이다. 트랜지스터의 크기 축소는 서브 쓰레숄드 스윙 및 펀치 쓰루 등의 단채널 효과의 심화를 가져온다. 트랜지스터의 소오스/드레인 정션을 통한 누설전류 및 공핍층의 확장에 의한 펀치쓰루를 방지하기 위하여 SOI기판에 형성된 트랜지스터 구조가 제안된 바 있다.
도 1은 SOI기판에 형성된 종래의 트랜지스터 구조를 나타낸 단면도이다.
도 1을 참조하면, SOI기판은 실리콘 기판(10)과, 상기 실리콘 기판(10) 상에 형성된 매몰 산화층(14)과, 상기 매몰 산화층(14) 상에 형성된 SOI층(Silicon On Insulator; 16)로 구성된다. 상기 SOI층(16) 상에 게이트 패턴(18)이 형성되고 상기 게이트 패턴(18) 양측의 SOI층(16) 내에 소오스/드레인(20)이 형성된다. 상기 소오스/드레인(20)의 정션 깊이 및 상기 SOI층(16)의 두께를 적절히 조절하면, 상기 소오스/드레인(20)이 상기 SOI층(16) 내에 고립된다. 도시된 것과 같이, 상기 소오스/드레인(20)의 정션은 하부의 매몰 산화층(14)과 접하기 때문에 누설전류의 경로가 차단될 수 있고, 공핍층의 확장도 방지할 수 있다. 또한, 트랜지스터가 매몰 산화층(14) 및 소자분리막에 의해 완전 격리(fully isolated)되기 때문에 CMOS 구조에서 래치-업을 방지하기 위한 목적으로도 적용된다. 그러나, SOI기판에 형성된 종래의 트랜지스터 구조는 드레인 전압 및 드레인 전류에 의해 발생하는 주울 열(jule heating)의 분산이 용이하지 않고, 고립된 SOI층 내에 전하가 축적되어 문턱전압이 변동되는 플로팅 바디 효과(floating body effect)를 유발할 수 있다. 이 같은 문제점은 높은 전류 구동 능력을 갖는 트랜지스터의 오동작을 일으키거나 물리적 파괴를 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 단채널 효과를 억제할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 줄열의 분산이 용이하고 플로팅 바디 효과를 억제할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 단채널 효과를 억제함과 동시에, 줄열의 분산이 용이하고 플로팅 바디 효과를 억제할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적 트랜지스터에서 단채널 효과의 억제와, 높은 전류 구동 능력을 갖는 트랜지스터에서 줄열 분산 및 플로팅 바디 효과의 억제를 동시에 얻을 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들은 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체 소자에 의해 달성될 수 있다. 이 소자는 기판과 상기 기판에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 소자분리막은 수직으로 신장된 돌출부를 갖는다. 상기 활성영역 상에 상기 소자분리막의 상부까지 확장된 부분을 갖는 에피택시얼층이 형성되어있다. 상기 에피택시얼층은 상기 돌출부의 측벽으로부터 일정 간격 이격되어 형성된다. 상기 에피택시얼층 상부를 가로질러 게이트 패턴이 배치되고, 상기 게이트 패턴 양측의 에피택시얼층 내에 소오스/드레인이 형성된다.
상기 활성영역은 상기 소자분리막보다 높이 돌출된 측벽을 가질 수도 있다. 이 경우 상기 에피택시얼층은 상기 활성영역 상부면 뿐만 아니라 상기 돌출된 측벽에도 형성되어 측방으로 확장될 수 있다. 접합 누설 전류 및 펀치 쓰루를 억제하기 위하여 상기 소오스/드레인은 상기 소자분리막 상부의 영역이 상기 활성영역 상부의 영역보다 넓은 것이 바람직하다.
본 발명의 일 실시예에서, 상기 활성영역은 하부폭이 상부폭보다 확장되어 단차진 측벽을 가질 수도 있다. 또한, 상기 활성영역은 이종 반도체 접합에 의해 상부 및 하부로 구분될 수도 있다. 이 때, 상기 활성영역의 상부의 폭은 상기 활성영역의 하부의 폭보다 좁은 것이 바람직하다.
이 소자는 서로 다른 구동특성이 요구되는 트랜지스터들 가질 수도 있다. 이 소자는 제 1 영역 및 제 2 영역이 정의된 기판과, 상기 기판에 형성되어 상기 제 1 영역 및 상기 제 2 영역에 각각 제 1 및 제 2 활성영역들을 한정하는 소자분리막을 포함한다. 상기 소자분리막은 수직으로 신장된 돌출부를 갖는다. 상기 제 1 및 제 2 활성영역들 상에 형성 에피택시얼층이 형성된다. 상기 에피택시얼층은 인접한 소자분리막의 상부까지 확장된 부분을 가지며 상기 돌출부의 측벽으로부터 일정 간격 이격되어 형성된다. 상기 제 1 영역의 에피택시얼층 상부를 가로질러 제 1 게이트 패턴이 배치되고, 상기 제 2 영역의 에피택시얼층 상부를 가로질러 제 2 게이트 패턴이 배치된다. 상기 제 1 게이트 패턴 양측의 에피택시얼층 내에 제 1 소오스/드레인이 형성되고, 상기 제 2 게이트 패턴 양측의 에피택시얼층 내에 제 2 소오스/드레인이 형성된다. 이 반도체 소자에서, 상기 제 1 소오스/드레인은 상기 소자분리막 상부의 영역이 상기 제 1 활성영역 상부의 영역보다 넓고, 상기 제 2 소오스/드레인은 상기 제 2 활성영역 상부의 영역이 상기 소자분리막 상부의 영역보다 넓다.
상기 제 1 및 제 2 활성영역의 기판은 각각 인접한 소자분리막보다 높이 돌출된 측벽을 가질 수도 있다. 또한, 상기 제 1 및 제 2 활성영역들은 하부폭이 상부폭보다 확장되어 단차진 측벽을 가질 수도 있고, 상기 제 1 및 제 2 활성영역은 이종 반도체 접합에 의해 상부 및 하부로 구분될 수도 있다. 이 경우에도, 상기 제 1 및 제 2 활성영역들의 상부의 폭은 각각의 하부 폭보다 좁은 구조를 가질 수 있다.
상기 기술적 과제들은 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체 소자의 제조방법에 의해 달성될 수 있다. 이 방법은 기판 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 사용하여 상기 기판을 패터닝하여 활성영역을 한정하는 트렌치를 형성하는 것을 포함한다. 상기 트렌치 내에 절연막을 채워 상기 마스크 패턴에 접하는 상부 측벽을 갖는 소자분리막을 형성한다. 상기 마스크 패턴을 제거하여 상기 소자분리막의 상부 측벽을 노출시킨다. 상기 소자분리막의 상부 측벽을 측방으로 리세스 시킨다. 상기 활성영역 상에 에피택시얼층을 성장시킨다. 상기 에피택시얼층은 상기 소자분리막 상부까지 확장된 부분을 가지며 상기 리세스된 상부 측벽으로부터 일정 간격 이격되도록 성장시킨다. 상기 에피택시얼층의 상부를 가로지르는 게이트 패턴을 형성하고, 상기 게이트 패턴 양측의 상기 에피택시얼층 내에 불순물을 주입하여 소오스/드레인을 형성한다.
구체적으로, 상기 소자분리막을 리세스시키는 과정에서, 상기 활성영역의 상부 측벽의 일부분을 노출시켜 상기 에피택시얼층은 상기 활성영역 상부면 및 노출된 측벽에서 성장하도록 하는 것이 바람직하다. 또한, 상기 에피택시얼층의 소자분리막 상에 확장된 면적 및 상기 활성영역의 면적은, 상기 활성영역 상부의 소오스/드레인 보다 상기 소자분리막 상부의 소오스/드레인에 더 넓은 면적이 배분되도록 형성하는 것이 바람직하다.
본 발명의 일 실시예에서 상기 트렌치는 상기 마스크 패턴의 하부에 상기 활성영역의 상부측벽이 측방향으로 리세스된 언더컷 영역을 갖도록 형성할 수 있다. 상기 소자분리막은 상기 언더 컷 영역을 채우도록 형성된다.
구체적으로, 상기 언더컷 영역을 형성하기 위하여 이 방법은 실리콘 기판 상에 실리콘-게르마늄층을 형성하고, 상기 실리콘-게르마늄층 상에 마스크 패턴을 형성하는 것을 포함한다. 상기 마스크 패턴을 식각마스크로 사용하여 상기 실리콘-게르마늄층 및 상기 실리콘 기판을 순차적으로 패터닝하여 활성영역을 한정하는 트렌치를 형성한다. 상기 실리콘-게르마늄층을 측방으로 리세스시키어 상기 마스크 패턴 하부에 언더컷을 갖도록 형성할 수 있다.상기 트렌치 내에 절연막을 채워 상기 마스크 패턴에 접하는 상부 측벽을 갖는 소자분리막을 형성한다. 상기 마스크 패턴을 제거하여 상기 소자분리막의 상부 측벽을 노출시킨다. 상기 소자분리막의 상부 측벽을 측방으로 리세스시키고 상기 활성영역 상에 에피택시얼층을 형성한다. 상기 에피택시얼층은 상기 소자분리막 상부까지 확장되며 상기 소자분리막의 상부 측벽으로부터 일정 간격 이격되도록 성장시킨다. 상기 에피택시얼층의 상부를 가로지르는 게이트 패턴을 형성하고, 상기 게이트 패턴 양측의 상기 에피택시얼층 내에 불순물을 주입하여 소오스/드레인 영역을 형성한다.
본 발명은 서로 다른 구동특성의 트랜지스터들을 갖는 반도체 소자의 제조방법에 적용될 수도 있다. 이 방법은 기판에 제 1 영역 및 제 2 영역을 정의하고, 상기 제 1 영역에 제 1 마스크 패턴을 형성하고, 상기 제 2 영역에 제 2 마스크 패턴을 형성하는 것을 포함한다. 상기 제 1 및 제 2 마스크 패턴들을 식각마스크로 사용하여 상기 기판을 패터닝하여 상기 제 1 영역에 제 1 활성영역 및 상기 제 2 영역에 제 2 활성영역을 한정하는 트렌치를 형성한다. 상기 트렌치 내에 절연막을 채워 각각 상기 제 1 및 제 2 마스크 패턴에 접하는 상부 측벽을 갖는 소자분리막을 형성한다. 상기 마스크 패턴들을 제거하여 상기 소자분리막들의 상부 측벽을 노출시킨다. 상기 소자분리막들의 상부 측벽을 측방으로 리세스 시키고 상기 제 1 및 제 2 활성영역들 상에 각각 에피택시얼층을 성장시킨다. 상기 에피택시얼층은 인접한 소자분리막 상부까지 확장되고 상기 리세스된 상부 측벽으로부터 일정 간격 이격되도록 성장시킨다. 상기 제 1 영역 및 제 2영역의 에피택시얼층들의 상부를 각각 가로지르는 제 1 게이트 패턴 및 제 2 게이트 패턴을 형성한다. 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴 양측의 상기 에피택시얼층 내에 불순물을 주입하여 각각 제 1 소오스/드레인 및 제 2 소오스/드레인을 형성한다. 본 발명에서, 상기 에피택시얼층의 소자분리막 상에 확장된 면적 및 상기 제 1 및 제 2 활성영역의 면적은, 상기 제 1 활성영역 상부의 제 1 소오스/드레인 보다 상기 소자분리막 상부의 제 1 소오스/드레인에 더 넓은 면적이 배분됨과 동시에, 상기 소자분리막 상부의 제 2 소오스/드레인 보다 상기 제 2 활성영역 상부의 제 2 소오스/드레인에 더 넓은 면적이 배분되도록 형성하는 것이 바람직하다. 상기 소자분리막을 리세스시키는 과정에서, 상기 제 1 및 제 2 활성영역들의 상부 측벽의 일부분을 노출시킬 때, 상기 제 1 및 제 2 활성영역들의 상부면 및 노출된 측벽에서 상기 에피택시얼층이 성장될 수 있다. 또한, 상기 트렌치는 상기 제 1 및 제 2 마스크 패턴들의 하부에 각각 상기 제 1 및 제 2 활성영역들의 상부측벽이 측방향으로 리세스된 언더컷 영역을 갖도록 형성할 수 있다. 상기 소자분리막은 상기 언더컷 영역을 채우도록 형성된다.
구체적으로 상기 언더컷 영역을 형성하기 위하여 본 발명은 이종 접합을 갖는 반도체 기판을 사용할 수도 있다. 이 방법은 실리콘 기판 상에 실리콘-게르마늄층을 형성하는 것을 포함한다. 상기 실리콘-게르마늄층이 형성된 기판에 제 1 영역 및 제 2 영역을 정의한다. 상기 제 1 영역에 제 1 마스크 패턴을 형성하고, 상기 제 2 영역에 제 2 마스크 패턴을 형성한다. 상기 제 1 및 제 2 마스크 패턴을 식각마스크로 사용하여 상기 실리콘-게르마늄층 및 상기 실리콘 기판을 순차적으로 패터닝하여 상기 제 1 및 제 2 영역에 각각 제 1 및 제 2 활성영역을 한정하는 트렌치를 형성한다. 상기 실리콘-게르마늄층을 측방으로 리세스시키어 상기 제 1 및 제 2 마스크 패턴들 하부에 언더컷 영역을 갖도록 상기 트렌치를 형성할 수 있다. 상기 트렌치 내에 절연막을 채워 상기 제 1 및 제 2 마스크 패턴에 각각 접하는 상부 측벽을 갖는 소자분리막을 형성한다. 상기 제 1 및 제 2 마스크 패턴을 제거하여 상기 소자분리막의 상부 측벽을 노출시킨다. 상기 소자분리막의 상부 측벽을 측방으로 리세스시키고, 상기 제 1 및 제 2 활성영역 상에 각각 에피택시얼층을 형성한다. 상기 에피택시얼층은 인접한 소자분리막 상부까지 확장되며 상기 소자분리막의 상부 측벽으로부터 일정 간격 이격되도록 성장시킨다. 상기 제 1 영역 및 제 2 영역의 에피택시얼층의 상부를 가로지르는 제 1 게이트 패턴 및 제 2 게이트 패턴을 각각 형성한다. 상기 제 1 게이트 패턴 양측의 상기 에피택시얼층 내에 불순물을 주입하여 제 1 소오스/드레인을 형성하고, 상기 제 2 게이트 패턴 양측의 에피택시얼층 내에 불순물을 주입하여 제 2 소오스/드레인을 형성한다. 본 발명에서, 상기 에피택시얼층의 소자분리막 상에 확장된 면적 및 상기 제 1 및 제 2 활성영역의 상부 면적은, 상기 제 1 활성영역 상부의 제 1 소오스/드레인 보다 상기 소자분리막 상부의 제 1 소오스/드레인에 더 넓은 면적이 배분됨과 동시에 상기 소자분리막 상부의 제 2 소오스/드레인 보다 상기 제 2 활성영역 상부의 제 2 소오스/드레인에 더 넓은 면적이 배분되도록 형성하는 것이 바람직하다. 상기 소자분리막을 리세스시키는 과정에서 상기 제 1 및 제 2 활성영역의 상부 측벽의 일부분을 노출시킬 수 있다. 상기 에피택시얼층은 상기 제 1 및 제 2 활성영역의 상부면 및 노출된 측벽에서 성장된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 이 반도체 소자는 서로 다른 구동특성을 갖는 트랜지스터들이 형성되는 제 1 영역(A) 및 제 2 영역(B)을 포함한다. 상기 제 1 영역(A)은 단채널 효과의 억제가 요구되는 트랜지스터들이 형성된 영역이다. 예컨대, 메모리 소자의 셀 어레이 영역이 상기 제 1 영역(A)에 해당된다. 상기 제 2 영역(B)은 트랜지스터의 크기가 상대적으로 큰 높은 전류구동 능력을 갖는 트랜지스터들이 형성되는 영역으로서, 단채널 효과의 억제보다는 주울열의 분산 및 플로팅 바디 효과의 억제가 더 요구되는 트랜지스터들이 형성된 영역이다. 예컨대, 메모리 소자의 고전압 또는 전류 구동 트랜지스터, 또는 로직회로의 고주파 또는 전력 트랜지스터가 형성되는 영역이 상기 제 2 영역(B)에 해당된다.
상기 제 1 영역(A)은 반도체 기판(50)에 소자분리막(54)이 형성되어 제 1 활성영역(53a)을 한정한다. 상기 소자분리막(54)은 수직으로 신장된 돌출부를 가진다. 상기 제 1 활성영역(53a) 상에 에피택시얼층(56)이 형성된다. 상기 에피택시얼층(56)은 상기 제 1 활성영역(53a) 상부까지 확장된 부분을 가진다. 상기 에피택시얼층(53a)의 측벽은 상기 소자분리막의 돌출부의 측벽(54s)으로부터 소정 간격(D) 이격되어 형성된다. 상기 에피택시얼층(56) 상부를 가로질러 제 1 게이트 패턴(58s)이 배치된다. 상기 제 1 게이트 패턴(58a) 양측의 상기 에피택시얼층(56) 내에 제 1 소오스/드레인(60a)이 형성된다. 상기 제 1 소오스/드레인(60a)의 접합 누설 전류(junction leakage current) 및 공핍층(depletion region)의 확장에 의한 펀치쓰루를 최소화하기 위하여, 상기 제 1 소오스/드레인(60a)의 하부 정션은 상기 소자분리막(54)과 완전히 접촉하는 것이 바람직하다. 따라서, 상기 제 1 게이트 패턴(58a)의 폭은 그 하부의 상기 제 1 활성영역(53a)의 폭과 동일하거나 더 크게 형성하는 것이 바람직하다. 상기 제 1 소오스/드레인(60a)은 하부정션이 상기 소자분리막(54)과 완전히 접촉하지 않더라도 상기 소자분리막(54) 상의 면적이 상기 제 1 활성영역(53a) 상의 면적보다 넓을 때, 접합 누설 전류 및 공핍층의 확장에 의한 펀치쓰루를 충분히 억제할 수 있다. 이 경우에는, 상기 제 1 소오스/드레인(60a)의 일부분은 상기 제 1 활성영역(53a)에 형성될 수도 있다. 상기 제 1 활성영역(53a)의 인접한 소자분리막(54) 보다 높이 돌출된 측벽을 가질 수도 있다. 상기 에피택시얼층(56)은 상기 제1 활성영역의 돌출된 측벽에서도 성장되기 때문에 수직방향 및 측방향의 두께가 균일할 수 있다. 상기 에피택시얼층(56)이 상기 소자분리막의 돌출부 측벽(54s)과 접촉하면, 접촉면 부근에 스트레스로 인한 결함을 가질 수 있고, 이는 트랜지스터의 또다른 누설 전류의 원인이 될 수 있다. 따라서, 상기 에피택시얼층(56)의 측벽은 인접한 소자분리막의 돌출된 측벽(54s)으로 부터 소정 간격(D) 이격되는 것이 바람직하다.
상기 제 2 영역(B)에는 넓은 활성영역에 트랜지스터가 형성된다. 따라서, 상대적으로 큰 높은 전류구동 능력을 갖는 트랜지스터들은 상기 제 2 영역(B)에 형성될 수 있다. 상기 제 2 영역(B)에 소자분리막(54)이 형성되어 제 2 활성영역(53b)을 한정한다. 상기 소자분리막(54)은 수직으로 신장된 돌출부를 가진다. 상기 제 2 활성영역(53b) 상에 에피택시얼층(56)이 형성된다. 상기 에피택시얼층(56)은 상기 제 2 활성영역(53b)을 한정하는 상기 소자분리막(54)의 상부까지 확장된 부분을 가진다. 상기 에피택시얼층(56)의 측벽은 상기 소자분리막(54)의 돌출된 측벽(54s)으로부터 소정 간격(D) 이격되어 형성된다. 상기 에피택시얼층(56) 상에 제 2 게이트 패턴(58b)이 형성되고, 상기 제 2 게이트 패턴(58b) 양측의 에피택시얼층(56) 내에 제 2 소오스/드레인(60b)이 형성된다. 트랜지스터의 동작시 발생되는 주울열을 효과적으로 분산시키기 위하여 상기 제 2 활성영역(53b)은 트랜지스터의 채널에 비해 넓은 면적을 차지하는 것이 바람직하다. 따라서, 상기 제 2 소오스/드레인(60b)의 면적은 상기 제 2 소오스/드레인(60b) 상부보다 상기 제 2 활성영역(53b) 상부의 면적이 더 넓은 것이 바람직하다. 이 때, 상기 제 2 소오스/드레인(60b)의 일부분이 상기 제 2 활성영역(53b) 내에 형성될 수도 있다.
도 3 내지 도 8은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체 기판(50)에 정의된 제 1 영역(A) 및 제 2 영역(B)에 각각 제 1 마스크 패턴(52a) 및 제 2 마스크 패턴(52b)을 형성한다. 상기 제 1 및 제 2 마스크 패턴(52a, 52b)은 실리콘질화막을 포함한다.
도 4를 참조하면, 상기 제 1 마스크 패턴(52a) 및 상기 제 2 마스크 패턴(52b)을 식각마스크로 사용하여 상기 제 1 영역(A)에 제 1 활성영역(53a)을 한정하고 상기 제 2 영역(B)에 제 2 활성영역(53b)을 한정하는 트렌치를 형성한다. 상기 트렌치 내에 절연막을 채워 상기 제 1 영역(A) 및 상기 제 2 영역(B)에 소자분리막들(54)을 형성한다. 상기 소자분리막들(54)은 트렌치 내벽에 열산화막을 형성하고 실리콘질화막 라이너를 형성한 후 절연막을 채워 형성할 수도 있다. 상기 소자분리막(54)들은 상기 제 1 마스크 패턴(52a) 및 상기 제 2 마스크 패턴(52b)에 접하는 상부측벽을 갖는다.
도 5를 참조하면, 상기 제 1 마스크 패턴(52a) 및 상기 제 2 마스크 패턴(52b)을 제거한다. 상기 소자분리막들(54)은 상기 기판(50)보다 높이 돌출된 상부측벽(54s)을 가질 수 있다. 상기 소자분리막들의 상부 측벽(54s)은 희생산화막 식각 공정 및 세정 공정에 의해 측방으로 리세스될 수 있다.
도 6을 참조하면, 상기 소자분리막들(54s)을 리세스시키어 상기 제 1 활성영역(53a) 및 상기 제 2 활성영역(53b)의 측벽 일부분을 노출시킬 수도 있다. 상기 소자분리막들(54)은 등방성 식각에 의해 리세스시킬 수 있다. 상기 돌출된 측벽(54s)이 측방으로 리세스되어 상기 소자분리막의 돌출된 측벽(54)과 상기 활성영역의 경계 사이에 소정의 간격이 확보된다.
도 7을 참조하면, 선택적 에피택시얼 성장법을 적용하여 상기 제 1 및 제 2 활성영역들(53a, 53b) 상에 에피택시얼층(56)을 성장시킨다. 상기 에피택시얼층(56)은 상기 제 1 및 제 2 활성영역들(53a, 53b) 상에서 상방향으로 성장됨과 동시에 측방향으로도 성장된다. 상기 에피택시얼층(56)은 측방향으로 성장되어 인접한 소자분리막(54)의 상부까지 확장된다. 상기 에피택시얼층(56)은 상기 소자분리막(54)의 돌출된 측벽(54s)을 향하는 방향으로 성장된다. 상기 에피택시얼층(56)의 성장면이 상기 소자분리막의 돌출된 측벽(54s)과 접하면 압축력에 의한 스트레스(compressive stress)에 의해 결함이 발생할 수 있다. 따라서, 상기 소자분리막의 돌출된 측벽(54s)과 상기 에피택시얼층(56) 사이에 소정의 간격(D)을 확보하는 것이 바람직하다.
본 발명에서 전체 에피택시얼층의 면적에 대한 확장된 면적 비는 활성영역의 면적에 반비례한다. 따라서, 상기 제 1 활성영역(53a) 및 상기 제 2 활성영역(53b)을 정의함에 있어서, 트랜지스터의 동작특성을 고려하여 그 면적을 정의하여야 한다. 예컨대, 단채널효과의 억제가 요구되는 트래지스터가 형성될 영역은 좁은 면적의 활성영역을 정의하고, 주울열의 확산 및 플로팅 바디 효과의 억제가 요구되는 트랜지스터가 형성될 영역은 넓은 면적의 활성영역을 정하하는 것이 바람직하다.
도 8을 참조하면, 상기 제 1 영역(A)의 에피태시얼층을 가로지르는 제 1 게이트 패턴(58a)을 형성하고, 상기 제 2 영역(B)의 에피택시얼층을 가로지르는 제 2 게이트 패턴(58b)을 형성한다. 상기 제 1 게이트 패턴(58a)의 폭은 상기 제 1 활성영역(53a)의 폭과 같거나 더 넓은 폭을 가지는 것이 바람직하고, 상기 제 2 게이트 패턴(58b)은 상기 제 2 활성영역(53b)의 폭보다 좁은 것이 바람직하다. 게이트 패턴들의 폭은 트랜지스터의 특성과 밀접한 관계가 있다. 따라서, 상기 제 1 활성영역(53a) 및 상기 제 2 활성영역(53b)을 정의하는 단계에서 상기 제 1 활성영역(53a)은 상기 제 1 게이트 패턴(58a)보다 좁은 폭으로 정의하는 것이 바람직하고, 상기 제 2 활성영역(53b)은 상기 제 2 게이트 패턴(58b)보다 넓은 폭으로 정의하는 것이 바람직하다.
계속해서, 상기 제 1 게이트 패턴(58a) 및 상기 제 2 게이트 패턴(58b)에 인접한 에피택시얼층(56) 내에 불순물을 주입하여 제 1 소오스/드레인(도 2의 60a) 및 제 2 소오스/드레인(도 2의 60b)을 형성한다. 단채널 효과를 억제하기 위하여 상기 제 1 소오스/드레인(도 2의 60a)의 하부 정션은 상기 소자분리막(54)과 완전히 접촉하거나, 적어도 상기 소자분리막(54) 상의 영역이 상기 제 1 활성영역(53a) 상부의 영역보다 넓은 영역을 가지는 것이 바람직하다. 또한, 주울열의 분산 및 플로팅 바디 효과의 억제를 위하여 상기 제 2 소오스/드레인(도 2의 60b)은 상기 제 2 활성영역(53b) 상부의 영역이 상기 소자분리막(54) 상의 영역보다 넓은 영역을 가지는 것이 바람직하다. 트랜지스터의 동작 특성에 영향을 주는 요소들에는 소오스/드레인의 면적, 게이트 패턴의 폭 및 길이가 포함된다. 따라서, 소오스/드레인의 면적, 게이트 패턴의 폭 및 길이를 고려하여 상기 제 1 및 제 2 활성영역(53a, 53b)의 면적과 상기 에피택시얼층(56)의 확장면적을 정의함으로써, 상기 제 1 및 제 2 소오스/드레인들(도 2의 60a, 60b) 각각의 상기 소자분리막(54) 상에서의 영역비를 조절할 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 9를 참조하면, 제 2 실시예에 따른 반도체소자도 서로 다른 구동특성을 갖는 트랜지스터들이 형성되는 제 1 영역(A) 및 제 2 영역(B)을 포함한다. 상기 제 1 영역(A)은 단채널 효과의 억제가 요구되는 트랜지스터들이 형성된 영역이다. 예컨대, 메모리 소자의 셀 어레이 영역이 상기 제 1 영역(A)에 해당된다. 상기 제 2 영역(B)은 트랜지스터의 크기가 상대적으로 큰 높은 전류구동 능력을 갖는 트랜지스터들이 형성되는 영역으로서, 단채널 효과의 억제보다는 주울열의 분산 및 플로팅 바디 효과의 억제가 더 요구되는 트랜지스터들이 형성된 영역이다. 예컨대, 메모리 소자의 고전압 또는 전류 구동 트랜지스터, 또는 로직회로의 고주파 또는 전력 트랜지스터가 형성되는 영역이 상기 제 2 영역(B)에 해당된다.
반도체 기판에 소자분리막(74)이 형성되어 상기 제 1 및 제 2 영역(B)에 각각 제 1 활성영역(73a) 및 제 2 활성영역(73b)을 한정한다. 상기 제 1 및 제 2 활성영역(73a, 73b)은 상부폭이 하부폭보다 좁은 구조로서 단차진 측벽을 가진다. 상기 제 1 및 제 2 활성영역들(73a, 73b)의 상부 및 하부는 서로 다른 종류의 반도체로 형성하여 제조과정에서 단차진 측벽을 형성할 수 있다. 예컨대, 상기 제 1 및 제 2 활성영역들(73a, 73b)의 하부는 실리콘 기판(70)이고, 상부는 실리콘-게르마늄층(71)일 수 있다. 따라서, 상기 제 1 활성영역(73a) 및 상기 제 2 활성영역(73b)은 이종접합면에 의해 상부 및 하부로 구분된다. 상기 소자분리막(74)은 수직으로 신장된 돌출부를 가지고, 인접한 활성영역의 측벽을 따라 연장되어 활성영역의 상부측벽(71s)과 접한다. 상기 제 1 및 제 2 활성영역들(73a, 73b) 상에 에피택시얼층들(76)이 형성된다. 상기 에피택시얼층들(76)은 인접한 소자분리막(74)의 상부까지 확장된 부분을 가진다. 상기 에피택시얼층(76) 상부를 가로질러 상기 제 1 영역(A) 및 상기 제 2 영역(B)에 각각 제 1 게이트 패턴(78a) 및 제 2 게이트 패턴(78b)이 배치된다. 상기 제 1 게이트 패턴(78a) 양측의 상기 에피택시얼층(76) 내에 제 1 소오스/드레인(80a)이 형성되고, 상기 제 2 게이트 패턴(78b) 양측의 상기 에피택시얼층(76) 내에 제 2 소오스/드레인(80b)이 형성된다. 상기 제 1 소오스/드레인(80a)의 접합 누설 전류(junction leakage current) 및 공핍층(depletion region)의 확장에 의한 펀치쓰루를 최소화하기 위하여, 상기 제 1 소오스/드레인(80a)의 하부 정션은 상기 소자분리막(74)과 완전히 접촉하는 것이 바람직하다. 따라서, 상기 제 1 게이트 패턴(78a)의 폭은 그 하부의 상기 제 1 활성영역(73a)의 폭과 동일하거나 더 크게 형성하는 것이 바람직하다. 그러나, 상기 제 1 소오스/드레인(73a)의 하부정션이 상기 소자분리막(74)과 완전히 접촉하지 않더라도 상기 제 1 소오스/드레인(80a)은 상기 소자분리막(74) 상의 면적이 상기 제 1 활성영역(73a) 상의 면적보다 넓을 때, 접합 누설 전류 및 공핍층의 확장에 의한 펀치쓰루를 충분히 억제할 수 있다. 이 경우에는, 상기 제 1 소오스/드레인(80a)의 일부분이 상기 제 1 활성영역(73a)의 반도체층(71) 내에 형성될 수도 있다.
트랜지스터의 동작시 발생되는 주울열을 효과적으로 분산시키기 위하여 상기 제 2 활성영역(73b)은 트랜지스터의 채널에 비해 넓은 면적을 차지하는 것이 바람직하다. 따라서, 상기 제 2 소오스/드레인(80b)은 상기 제 2 활성영역(73b) 상부의 면적이 상기 소자분리막(74) 상부의 면적보다 넓은 것이 바람직하다. 이 때, 상기 제 2 소오스/드레인(80b)의 일부분이 상기 제 2 활성영역(73b)의 반도체층(71) 내에 형성될 수도 있다.
상기 제 1 및 제 2 활성영역들(73a, 73b)은 인접한 소자분리막(74) 보다 높이 돌출된 측벽을 가질 수도 있다. 상기 에피택시얼층(76)은 상기 돌출된 측벽에서도 성장되기 때문에 수직방향 및 측방향으로 두께가 균일 할 수도 있다. 상기 에피택시얼층(76)이 상기 소자분리막의 돌출된 측벽(74s)과 접촉하면, 접촉면 부근에 스트레스로 인한 결함을 가질 수 있고, 이는 트랜지스터의 또다른 누설 전류의 원인이 될 수 있다. 따라서, 상기 에피택시얼층(76)의 측벽은 인접한 소자분리막의 돌출된 측벽(74s)으로 부터 소정 간격(D') 이격되는 것이 바람직하다.
도 10 내지 도 15는 본 발명의 제 1 실시예에 따는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 제 1 영역(A) 및 제 2 영역(B)이 정의된 기판(70) 상에 상기 기판(70)에 대하여 식각선택성을 가지는 반도체층(71)을 형성한다. 상기 반도체층(71) 상에 1 마스크 패턴(72a) 및 제 2 마스크 패턴(72b)을 형성한다. 상기 제 1 및 제 2 마스크 패턴(72a, 72b)은 실리콘질화막을 포함한다. 상기 반도체 기판(70)은 실리콘 기판이고, 상기 반도체층(71)은 실리콘에 대하여 식각선택성을 가지는 물질로서, 예컨대 실리콘-게르마늄으로 형성할 수 있다. 실리콘-게르마늄은 이방성 또는 등방성 식각에서 실리콘에 비해 빠른 식각속도를 보인다.
도 11을 참조하면, 상기 제 1 마스크 패턴(72a) 및 상기 제 2 마스크 패턴(72b)을 식각마스크로 사용하여 상기 제 1 영역(A)에 제 1 활성영역(73a)을 한정하고 상기 제 2 영역(B)에 제 2 활성영역(73b)을 한정하는 트렌치를 형성한다. 상기 트렌치를 형성하는 동안 상기 반도체층의 측벽(71s)이 리세스되어, 상기 트렌치는 상기 제 1 마스크 패턴(72a) 및 상기 제 2 마스크 패턴(72b) 하부에 각각 언더컷 영역을 가진다. 따라서, 상기 제 1 및 제 2 활성영역(73a, 73b)은 이종접합면에 의해 상부 및 하부로 구분되고 단차진 측벽을 가진다. 상기 트렌치 내에 절연막을 채워 상기 제 1 영역(A) 및 상기 제 2 영역(B)에 소자분리막들(74)을 형성한다. 상기 소자분리막들(74)은 트렌치 내벽에 열산화막을 형성하고 실리콘질화막 라이너를 형성한 후 절연막을 채워 형성할 수도 있다. 상기 소자분리막(74)들은 상기 제 1 마스크 패턴(72a) 및 상기 제 2 마스크 패턴(72b)하부의 언더컷 영역에 채워진다. 따라서, 상기 소자분리막(74)은 상기 마스크 패턴들(72a, 72b)과 상기 활성영역들(73a, 73b)의 상부측벽을 따라 꺾여진 상부 측벽을 가지게 된다.
도 12를 참조하면, 상기 제 1 마스크 패턴(72a) 및 상기 제 2 마스크 패턴(72b)을 제거한다. 상기 소자분리막들의 상부측벽(74s)은 상기 반도체층(71)보다 높이 돌출된다. 상기 소자분리막들의 상부측벽(74)은 희생산화막 식각 공정 및 세정 공정에 의해 측방으로 리세스될 수 있다. 제 2 실시예에서 상기 제 1 마스크 패턴(72a)과 상기 제 2 마스크 패턴(72b) 하부에 언더컷 영역이 형성되기 때문에 제 1 실시예에 비해서 상기 소자분리막(74)의 상부면이 수평부와 수직부로 명확하게 구분될 수 있다.
도 13을 참조하면, 상기 소자분리막들(74)을 리세스시키어 상기 제 1 활성영역(73a) 및 상기 제 2 활성영역(73b)의 측벽 일부분을 더 노출시킬 수도 있다. 상기 소자분리막들(74)은 등방성 식각에 의해 리세스시킬 수 있다. 상기 돌출된 측벽(74s)이 측방으로 리세스되어 상기 소자분리막의 돌출된 측벽(74s)과 상기 활성영역의 경계 사이에 소정의 간격이 확보된다.
도 14를 참조하면, 선택적 에피택시얼 성장법을 적용하여 상기 제 1 및 제 2 활성영역들(73a, 73b) 상에 에피택시얼층(76)을 성장시킨다. 상기 에피택시얼층(76)은 상기 제 1 및 제 2 활성영역들(73a, 73b) 상에서 상방향으로 성장됨과 동시에 측방향으로도 성장된다. 상기 에피택시얼층(76)은 측방향으로 성장되어 인접한 소자분리막(74)의 상부까지 확장된다. 상기 에피택시얼층(76)은 상기 소자분리막(74)의 돌출된 측벽(74s)을 향하는 방향으로 성장된다. 상기 에피택시얼층(76)의 성장면이 상기 소자분리막의 돌출된 측벽(74s)과 접하면 압축력에 의한 스트레스(compressive stress)에 의해 결함이 발생할 수 있다. 따라서, 상기 소자분리막의 돌출된 측벽(74s)과 상기 에피택시얼층(76) 사이에 소정의 간격(D')을 확보하는 것이 바람직하다.
본 발명에서 전체 에피택시얼층의 면적에 대한 확장된 면적 비는 활성영역의 면적에 반비례한다. 따라서, 상기 제 1 활성영역(73a) 및 상기 제 2 활성영역(73b)을 정의함에 있어서, 트랜지스터의 동작특성을 고려하여 그 면적을 정의하여야 한다. 예컨대, 단채널효과의 억제가 요구되는 트래지스터가 형성될 영역은 좁은 면적의 활성영역을 정의하고, 주울열의 확산 및 플로팅 바디 효과의 억제가 요구되는 트랜지스터가 형성될 영역은 넓은 면적의 활성영역을 정하하는 것이 바람직하다.
도 15를 참조하면, 상기 제 1 영역(A)의 에피태시얼층을 가로지르는 제 1 게이트 패턴(78a)을 형성하고, 상기 제 2 영역(B)의 에피택시얼층을 가로지르는 제 2 게이트 패턴(78b)을 형성한다. 상기 제 1 게이트 패턴(78a)의 폭은 상기 제 1 활성영역(73a)의 상부면의 폭과 같거나 더 넓은 폭을 가지는 것이 바람직하고, 상기 제 2 게이트 패턴(78b)은 상기 제 2 활성영역(73b)의 상부면의 폭보다 좁은 것이 바람직하다. 게이트 패턴들의 폭은 트랜지스터의 특성과 밀접한 관계가 있다. 따라서, 상기 제 1 활성영역(73a) 및 상기 제 2 활성영역(73b)을 정의하는 단계에서 상기 제 1 활성영역(73a)은 상기 제 1 게이트 패턴(78a)보다 좁은 폭으로 정의하는 것이 바람직하고, 상기 제 2 활성영역(73b)은 상기 제 2 게이트 패턴(78b)보다 넓은 폭으로 정의하는 것이 바람직하다.
계속해서, 상기 제 1 게이트 패턴(78a) 및 상기 제 2 게이트 패턴(78b)에 인접한 에피택시얼층(76) 내에 불순물을 주입하여 제 1 소오스/드레인(도9의 80a) 및 제 2 소오스/드레인(도 9의 80b)을 형성한다. 단채널 효과를 억제하기 위하여 상기 제 1 소오스/드레인(도 9의 80a)의 하부 정션은 상기 소자분리막(74)과 완전히 접촉하거나, 적어도 상기 소자분리막(74) 상의 영역이 상기 제 1 활성영역(73a) 상부의 영역보다 넓은 영역을 가지는 것이 바람직하다. 또한, 주울열의 분산 및 플로팅 바디 효과의 억제를 위하여 상기 제 2 소오스/드레인(도 9의 80b)은 상기 제 2 활성영역(73b) 상부의 영역이 상기 소자분리막(74) 상의 영역보다 넓은 영역을 가지는 것이 바람직하다. 트랜지스터의 동작 특성에 영향을 주는 요소들에는 소오스/드레인의 면적, 게이트 패턴의 폭 및 길이가 포함된다. 따라서, 소오스/드레인의 면적, 게이트 패턴의 폭 및 길이를 고려하여 상기 제 1 및 제 2 활성영역(73a, 73b)의 면적과 상기 에피택시얼층(76)의 확장면적을 정의함으로써, 상기 제 1 및 제 2 소오스/드레인들(도 9의 80a, 80b) 각각의 상기 소자분리막(74) 상에서의 영역비를 조절할 수 있다.
상술한 것과 같이 본 발명에 따르면, 활성영역 상에 소자분리막 상부까지 확장된 에피택시얼층을 형성하고, 상기 소자분리막 상부의 에피택시얼층에 소오스/드레인을 형성함으로써 단채널 효과를 억제할 수 있다. 또한, 트랜지스터의 채널이 기판과 연결되기 때문에 주울 열의 분산이 용이하고 플로팅 바디 효과를 억제할 수 있다. 높은 전류 구동 능력을 갖는 트랜지스터에서는 주울 열의 분산 및 플로팅 바디 효과의 억제를 극대화 시킬 수 있고, 단채널 효과의 억제가 요구되는 트랜지스터에서는 단채널 효과 뿐만 아니라 주울 열의 분산 및 플로팅 바디 효과의 발생도 함께 억제할 수 있다.
본 발명은 트랜지스터의 크기에 따라 단채널 효과의 억제가 주요해질 수도 있고, 주울 열의 분산 및 플로팅 바디 효과의 억제가 주요해질 수도 있다. 전체 에피택시얼층에 대한 소자분리막 상의 에피택시얼층의 비율은 활성영역의 폭에 반비례한다. 따라서, 고집적 트랜지스터에서 단채널 효과의 억제와, 높은 전류 구동 능력을 갖는 트랜지스터에서 줄열 분산 및 플로팅 바디 효과의 억제를 동시에 얻을 수 있다.
도 1은 종래기술에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3 내지 도 8은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 10 내지 도 15는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
Claims (27)
- 기판;상기 기판에 형성되어 활성영역을 한정하되, 수직으로 신장된 돌출부를 갖는 소자분리막;상기 활성영역 상에 형성되되, 상기 소자분리막의 상부까지 확장된 부분을 가지며 상기 돌출부의 측벽으로부터 일정 간격 이격되어 형성된 에피택시얼층;상기 에피택시얼층 상부를 가로질러 배치된 게이트 패턴;및상기 게이트 패턴 양측의 에피택시얼층 내에 형성된 소오스/드레인을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 활성영역은 상기 소자분리막보다 높이 돌출된 측벽을 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소오스/드레인은 상기 소자분리막 상부의 영역이 상기 활성영역 상부의 영역보다 넓은 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 활성영역은 하부폭이 상부폭보다 확장되어 단차진 측벽을 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 활성영역은 이종 반도체 접합에 의해 상부 및 하부로 구분된 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서,상기 활성영역의 상부의 폭은 상기 활성영역의 하부의 폭보다 좁은 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서,상기 소자분리막은 상기 인접한 활성영역의 측벽을 따라 연장되어 활성영역의 상부 측벽과 접하는 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서,상기 활성영역의 상부는 상기 소자분리막보다 높이 돌출된 측벽을 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 영역 및 제 2 영역이 정의된 기판;상기 기판에 형성되어 상기 제 1 영역 및 상기 제 2 영역에 각각 제 1 및 제 2 활성영역들을 한정하되, 수직으로 신장된 돌출부를 갖는 소자분리막;상기 제 1 및 제 2 활성영역들 상에 형성되되, 인접한 소자분리막의 상부까지 확장된 부분을 가지며 상기 소자분리막의 돌출부의 측벽으로부터 일정 간격 이격되어 형성된 에피택시얼층;상기 제 1 영역의 에피택시얼층 상부를 가로질러 배치된 제 1 게이트 패턴;상기 제 2 영역의 에피택시얼층 상부를 가로질러 배치된 제 2 게이트 패턴;상기 제 1 게이트 패턴 양측의 에피택시얼층 내에 형성된 제 1 소오스/드레인;및상기 제 2 게이트 패턴 양측의 에피택시얼층 내에 형성된 제 2 소오스/드레인을 포함하되,상기 제 1 소오스/드레인은 상기 소자분리막 상부의 영역이 상기 제 1 활성영역 상부의 영역보다 넓고, 상기 제 2 소오스/드레인은 상기 제 2 활성영역 상부의 영역이 상기 소자분리막 상부의 영역보다 넓은 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 제 1 및 제 2 활성영역의 기판은 각각 인접한 소자분리막보다 높이 돌출된 측벽을 갖는 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 제 1 및 제 2 활성영역들은 하부폭이 상부폭보다 확장되어 단차진 측벽을 갖는 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 제 1 및 제 2 활성영역은 이종 반도체 접합에 의해 상부 및 하부로 구분된 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 제 1 및 제 2 활성영역들의 상부의 폭은 각각의 하부 폭보다 좁은 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 소자분리막은 상기 인접한 활성영역의 측벽을 따라 연장되어 활성영역의 상부 측벽과 접하는 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 활성영역의 상부는 상기 소자분리막보다 높이 돌출된 측벽을 갖는 것을 특징으로 하는 반도체 소자.
- 기판 상에 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각마스크로 사용하여 상기 기판을 패터닝하여 활성영역을 한정하는 트렌치를 형성하는 단계;상기 트렌치 내에 절연막을 채워 상기 마스크 패턴에 접하는 상부 측벽을 갖는 소자분리막을 형성하는 단계;상기 마스크 패턴을 제거하여 상기 소자분리막의 상부 측벽을 노출시키는 단계;상기 소자분리막의 상부 측벽을 측방으로 리세스 시키는 단계;상기 활성영역 상에 에피택시얼층을 성장시키되, 상기 에피택시얼층은 상기 소자분리막 상부까지 확장된 부분을 가지며 상기 리세스된 상부 측벽으로부터 일정 간격 이격되도록 성장시키는 단계;상기 에피택시얼층의 상부를 가로지르는 게이트 패턴을 형성하는 단계;및상기 게이트 패턴 양측의 상기 에피택시얼층 내에 불순물을 주입하여 소오스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 소자분리막을 리세스시키는 단계에서,상기 활성영역의 상부 측벽의 일부분을 노출시키되,상기 에피택시얼층은 상기 활성영역 상부면 및 노출된 측벽에서 성장하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 에피택시얼층의 소자분리막 상에 확장된 면적 및 상기 활성영역의 면적은, 상기 활성영역 상부의 소오스/드레인 보다 상기 소자분리막 상부의 소오스/드레인에 더 넓은 면적이 배분되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 트렌치는 상기 마스크 패턴의 하부에 상기 활성영역의 상부측벽이 측방향으로 리세스된 언더컷 영역을 갖도록 형성하고,상기 소자분리막은 상기 언더 컷 영역을 채우도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 실리콘 기판 상에 실리콘-게르마늄층을 형성하는 단계;상기 실리콘-게르마늄층 상에 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각마스크로 사용하여 상기 실리콘-게르마늄층 및 상기 실리콘 기판을 순차적으로 패터닝하여 활성영역을 한정하는 트렌치를 형성하되, 상기 실리콘-게르마늄층을 측방으로 리세스시키어 상기 마스크 패턴 하부에 언더컷을 갖도록 상기 트렌치를 형성하는 단계;상기 트렌치 내에 절연막을 채워 상기 마스크 패턴에 접하는 상부 측벽을 갖는 소자분리막을 형성하는 단계;상기 마스크 패턴을 제거하여 상기 소자분리막의 상부 측벽을 노출시키는 단계;상기 소자분리막의 상부 측벽을 측방으로 리세스시키는 단계;상기 활성영역 상에 에피택시얼층을 형성하되, 상기 에피택시얼층은 상기 소자분리막 상부까지 확장되며 상기 소자분리막의 상부 측벽으로부터 일정 간격 이격되도록 성장시키는 단계; 및상기 에피택시얼층의 상부를 가로지르는 게이트 패턴을 형성하는 단계;및상기 게이트 패턴 양측의 상기 에피택시얼층 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 20 항에 있어서,상기 소자분리막을 리세스시키는 단계에서,상기 활성영역의 상부 측벽의 일부분을 노출시키되,상기 에피택시얼층은 상기 활성영역의 상부면 및 노출된 측벽에서 성장하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 20 항에 있어서,상기 에피택시얼층의 소자분리막 상에 확장된 면적 및 상기 활성영역의 상부 면적은, 상기 활성영역 상부의 소오스/드레인 보다 상기 소자분리막 상부의 소오스/드레인에 더 넓은 면적이 배분되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 기판에 제 1 영역 및 제 2 영역을 정의하는 단계;상기 제 1 영역에 제 1 마스크 패턴을 형성하고, 상기 제 2 영역에 제 2 마스크 패턴을 형성하는 단계;상기 제 1 및 제 2 마스크 패턴들을 식각마스크로 사용하여 상기 기판을 패터닝하여 상기 제 1 영역에 제 1 활성영역 및 상기 제 2 영역에 제 2 활성영역을 한정하는 트렌치를 형성하는 단계;상기 트렌치 내에 절연막을 채워 각각 상기 제 1 및 제 2 마스크 패턴에 접하는 상부 측벽을 갖는 소자분리막을 형성하는 단계;상기 마스크 패턴들을 제거하여 상기 소자분리막들의 상부 측벽을 노출시키는 단계;상기 소자분리막들의 상부 측벽을 측방으로 리세스 시키는 단계;상기 제 1 및 제 2 활성영역들 상에 각각 에피택시얼층을 성장시키되, 상기 에피택시얼층은 인접한 소자분리막 상부까지 확장되고 상기 리세스된 상부 측벽으로부터 일정 간격 이격되도록 성장시키는 단계;상기 제 1 영역 및 제 2영역의 에피택시얼층들의 상부를 각각 가로지르는 제 1 게이트 패턴 및 제 2 게이트 패턴을 형성하는 단계;및상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴 양측의 상기 에피택시얼층 내에 불순물을 주입하여 각각 제 1 소오스/드레인 및 제 2 소오스/드레인을 형성하는 단계를 포함하되,상기 에피택시얼층의 소자분리막 상에 확장된 면적 및 상기 제 1 및 제 2 활성영역의 면적은, 상기 제 1 활성영역 상부의 제 1 소오스/드레인 보다 상기 소자분리막 상부의 제 1 소오스/드레인에 더 넓은 면적이 배분됨과 동시에, 상기 소자분리막 상부의 제 2 소오스/드레인 보다 상기 제 2 활성영역 상부의 제 2 소오스/드레인에 더 넓은 면적이 배분되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 23 항에 있어서,상기 소자분리막을 리세스시키는 단계에서,상기 제 1 및 제 2 활성영역들의 상부 측벽의 일부분을 노출시키되,상기 에피택시얼층은 상기 제 1 및 제 2 활성영역들의 상부면 및 노출된 측벽에서 성장하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 23 항에 있어서,상기 트렌치는 상기 제 1 및 제 2 마스크 패턴들의 하부에 각각 상기 제 1 및 제 2 활성영역들의 상부측벽이 측방향으로 리세스된 언더컷 영역을 갖도록 형성하고,상기 소자분리막은 상기 언더컷 영역을 채우도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 실리콘 기판 상에 실리콘-게르마늄층을 형성하는 단계;상기 실리콘-게르마늄층이 형성된 기판에 제 1 영역 및 제 2 영역을 정의하는 단계;상기 제 1 영역에 제 1 마스크 패턴을 형성하고, 상기 제 2 영역에 제 2 마스크 패턴을 형성하는 단계;상기 제 1 및 제 2 마스크 패턴을 식각마스크로 사용하여 상기 실리콘-게르마늄층 및 상기 실리콘 기판을 순차적으로 패터닝하여 상기 제 1 및 제 2 영역에 각각 제 1 및 제 2 활성영역을 한정하는 트렌치를 형성하되, 상기 실리콘-게르마늄층을 측방으로 리세스시키어 상기 제 1 및 제 2 마스크 패턴들 하부에 언더컷 영역을 갖도록 상기 트렌치를 형성하는 단계;상기 트렌치 내에 절연막을 채워 상기 제 1 및 제 2 마스크 패턴에 각각 접하는 상부 측벽을 갖는 소자분리막을 형성하는 단계;상기 제 1 및 제 2 마스크 패턴을 제거하여 상기 소자분리막의 상부 측벽을 노출시키는 단계;상기 소자분리막의 상부 측벽을 측방으로 리세스시키는 단계;상기 제 1 및 제 2 활성영역 상에 각각 에피택시얼층을 형성하되, 상기 에피택시얼층은 인접한 소자분리막 상부까지 확장되며 상기 소자분리막의 상부 측벽으로부터 일정 간격 이격되도록 성장시키는 단계; 및상기 제 1 영역 및 제 2 영역의 에피택시얼층의 상부를 가로지르는 제 1 게이트 패턴 및 제 2 게이트 패턴을 각각 형성하는 단계;및상기 제 1 게이트 패턴 양측의 상기 에피택시얼층 내에 불순물을 주입하여 제 1 소오스/드레인을 형성하고, 상기 제 2 게이트 패턴 양측의 에피택시얼층 내에 불순물을 주입하여 제 2 소오스/드레인을 형성하는 단계를 포함하되,상기 에피택시얼층의 소자분리막 상에 확장된 면적 및 상기 제 1 및 제 2 활성영역의 상부 면적은, 상기 제 1 활성영역 상부의 제 1 소오스/드레인 보다 상기 소자분리막 상부의 제 1 소오스/드레인에 더 넓은 면적이 배분됨과 동시에 상기 소자분리막 상부의 제 2 소오스/드레인 보다 상기 제 2 활성영역 상부의 제 2 소오스/드레인에 더 넓은 면적이 배분되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 소자분리막을 리세스시키는 단계에서,상기 제 1 및 제 2 활성영역의 상부 측벽의 일부분을 노출시키되,상기 에피택시얼층은 상기 제 1 및 제 2 활성영역의 상부면 및 노출된 측벽에서 성장하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0081078A KR100521383B1 (ko) | 2003-11-17 | 2003-11-17 | 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체소자 및 그 제조방법 |
| US10/967,374 US7193276B2 (en) | 2003-11-17 | 2004-10-18 | Semiconductor devices with a source/drain regions formed on a recessed portion of an isolation layer |
| CN2004100946043A CN1630095B (zh) | 2003-11-17 | 2004-11-16 | 半导体器件及其制造方法 |
| US11/673,198 US7485535B2 (en) | 2003-11-17 | 2007-02-09 | Methods of fabricating semiconductor devices with a source/drain formed on a recessed portion of an isolation layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0081078A KR100521383B1 (ko) | 2003-11-17 | 2003-11-17 | 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050047274A KR20050047274A (ko) | 2005-05-20 |
| KR100521383B1 true KR100521383B1 (ko) | 2005-10-12 |
Family
ID=34567766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0081078A KR100521383B1 (ko) | 2003-11-17 | 2003-11-17 | 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체소자 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7193276B2 (ko) |
| KR (1) | KR100521383B1 (ko) |
| CN (1) | CN1630095B (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547945B2 (en) | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
| JP2006173491A (ja) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US7244659B2 (en) * | 2005-03-10 | 2007-07-17 | Micron Technology, Inc. | Integrated circuits and methods of forming a field effect transistor |
| US7384849B2 (en) * | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| US7572705B1 (en) * | 2005-09-21 | 2009-08-11 | Advanced Micro Devices, Inc. | Semiconductor device and method of manufacturing a semiconductor device |
| US7700441B2 (en) | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| KR100722939B1 (ko) * | 2006-05-10 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US20080017931A1 (en) * | 2006-07-19 | 2008-01-24 | Hung-Lin Shih | Metal-oxide-semiconductor transistor device, manufacturing method thereof, and method of improving drain current thereof |
| US7772632B2 (en) * | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) * | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| KR100781548B1 (ko) * | 2006-11-03 | 2007-12-03 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| KR100836764B1 (ko) * | 2007-01-02 | 2008-06-10 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| KR100905783B1 (ko) * | 2007-10-31 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR101592505B1 (ko) * | 2009-02-16 | 2016-02-05 | 삼성전자주식회사 | 반도체 메모리 소자 및 이의 제조 방법 |
| US7932143B1 (en) * | 2009-10-22 | 2011-04-26 | Globalfoundries Inc. | Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods |
| JP6178118B2 (ja) | 2013-05-31 | 2017-08-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN104425604B (zh) * | 2013-09-04 | 2017-12-01 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及晶体管的形成方法 |
| CN113224158A (zh) | 2020-02-04 | 2021-08-06 | 联芯集成电路制造(厦门)有限公司 | 半导体晶体管及其制作方法 |
| TWI748346B (zh) * | 2020-02-15 | 2021-12-01 | 華邦電子股份有限公司 | 多閘極之半導體結構及其製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1209682B (it) * | 1985-12-23 | 1989-08-30 | Sgs Microelettronica Spa | Processo per la fabbricazione mediante ricristallizzazione epitassiale di transistori ad effetto di campo a gate isolato con giunzioni a profondita' minima. |
| US5079108A (en) * | 1989-12-20 | 1992-01-07 | Rayovac Corporation | Dry cell seal closure |
| US5272365A (en) * | 1990-03-29 | 1993-12-21 | Kabushiki Kaisha Toshiba | Silicon transistor device with silicon-germanium electron gas hetero structure channel |
| US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
| FR2791180B1 (fr) * | 1999-03-19 | 2001-06-15 | France Telecom | Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication |
| FR2821483B1 (fr) * | 2001-02-28 | 2004-07-09 | St Microelectronics Sa | Procede de fabrication d'un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant |
| US6509613B1 (en) | 2001-05-04 | 2003-01-21 | Advanced Micro Devices, Inc. | Self-aligned floating body control for SOI device through leakage enhanced buried oxide |
| FR2838237B1 (fr) * | 2002-04-03 | 2005-02-25 | St Microelectronics Sa | Procede de fabrication d'un transistor a effet de champ a grille isolee a canal contraint et circuit integre comprenant un tel transistor |
| KR100464935B1 (ko) * | 2002-09-17 | 2005-01-05 | 주식회사 하이닉스반도체 | 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
-
2003
- 2003-11-17 KR KR10-2003-0081078A patent/KR100521383B1/ko active IP Right Grant
-
2004
- 2004-10-18 US US10/967,374 patent/US7193276B2/en active Active
- 2004-11-16 CN CN2004100946043A patent/CN1630095B/zh active Active
-
2007
- 2007-02-09 US US11/673,198 patent/US7485535B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN1630095A (zh) | 2005-06-22 |
| US7485535B2 (en) | 2009-02-03 |
| CN1630095B (zh) | 2011-01-26 |
| US20050106838A1 (en) | 2005-05-19 |
| US7193276B2 (en) | 2007-03-20 |
| KR20050047274A (ko) | 2005-05-20 |
| US20070128789A1 (en) | 2007-06-07 |
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|
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