KR100722939B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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이화성
성석현
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Abstract

본 발명에서는 반도체 장치 및 그 형성 방법을 제공한다. 본 발명에서는 게이트 전극에 인접한 반도체 기판에 리세스 영역을 형성할 때, 소자분리막 또는/그리고 스페이서의 측벽이 노출되지 않고 기판 잔존부 또는/그리고 게이트 잔존부가 형성된다. 따라서 리세스 영역에서 에피택시얼막이 원할하게 성장될 수 있으며, 종래의 소자분리막 또는/그리고 스페이서의 측벽들을 따라 에피택시얼막의 갭, 보이드나 결함등이 형성되지 않는다. 이로써 실리사이드막은 에피택시얼 막의 상부에만 형성되고, 접합 누설 전류(junction leakage current)를 방지할 수 있다.
리세스, 접합 누설 전류

Description

반도체 장치 및 그 형성 방법{Semiconductor devices and methods of forming the same}
도 1, 2a, 3 및 4는 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 나타내는 단면도들이다.
도 2b는 도 2a의 A 부분의 확대도이다.
도 5는 본 발명의 다른 실시예에 따라 형성된 반도체 장치의 단면도이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치는 고집적화되면서 동시에 고속화가 요구된다. 이로써 반도체 장치의 미세화에 따른 한계를 극복하기 위하여 다양한 방법들이 연구되고 있다.
특히, 고성능의 반도체 장치를 구현하기 위하여 소자의 채널 부분에 스트레인 효과(Strain effect)를 사용하여 캐리어(carrier)의 이동도(Mobility)를 향상시키고자 많은 연구가 진행되고 있다. 그 중의 하나로서 스트레인층(Strained layer)을 이용한 방법이 있다.
이러한 스트레인층을 이용하는 종래의 방법에 따르면, 반도체 기판 상에 게 이트 전극과 그 측벽을 덮는 스페이서를 형성하고, 게이트 전극의 양측의 실리콘 기판을 식각하여 리세스 영역을 형성하고, 리세스 영역 내에 소오스/드레인으로 이용되는 실리콘게르마늄(SiGe)층을 에피택시얼 성장시킨다. 이로써 가로 방향으로 압력(Compressive stress)을 발생시켜 채널 영역에 압축 스트레인층을 형성한다. 이에 따라 채널 영역에서의 유효질량이 증가되고, 정공의 이동도가 증가하게 된다.
한편, 상기 종래의 방법에서 실리콘 기판을 식각하여 리세스를 형성할 때, 소자분리막의 측벽에 인접하는 실리콘 기판이 식각되어 소자분리막의 측벽이 노출된다. 또한 이때 게이트 전극을 구성하는 폴리실리콘막도 식각되어 스페이서의 측벽이 노출될 수 있다. 이렇게 소자분리막과 스페이서의 측벽들이 노출된 상태에서 에피택시얼막을 성장시킬 경우, 에피택시얼막이 소자분리막과 스페이서의 측벽들 상에서는 잘 성장되지 않게 된다. 이로써 소자분리막과 스페이서의 측벽들에 인접한 상기 에피택시얼막에는 결함(defect)이 형성될 수 있으며 심지어는 상기 소자분리막과 상기 에피택시얼막 사이에 그리고 상기 스페이서와 상기 에피택시얼막 사이에 갭(gap) 또는 보이드(void)가 형성될 수 있다. 따라서 후속에 에피택시얼막 상에 실리사이드막(silicide layer)을 형성할 때, 실리사이드막이 소자분리막 또는/그리고 스페이서의 측벽들을 따라 소자분리막과 에피택시얼막 사이 또는/그리고 스페이서와 에피택시얼막 사이에 형성될 수 있다. 이 경우 소오스/드레인 영역과 웰 영역 사이에서 접합 누설 전류(junction leakage current)가 발생될 수 있다.
상기 문제점을 해결하기 위한 것으로, 본 발명의 기술적 과제는 접합누설전 류를 방지할 수 있는 고성능의 반도체 장치 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 형성 방법에 따르면, 리세스 영역을 형성할 때, 소자분리막 또는/그리고 스페이서의 측벽이 노출되지 않고 기판 잔존부 또는/그리고 게이트 잔존부가 형성된다. 따라서 리세스 영역에서 에피택시얼막이 원할하게 성장될 수 있으며, 종래의 소자분리막 또는/그리고 스페이서의 측벽들을 따라 에피택시얼막의 갭, 보이드나 결함등이 형성되지 않는다. 이로써 실리사이드막은 에피택시얼 막의 상부에만 형성되고, 접합 누설 전류(junction leakage current)를 방지할 수 있다.
보다 구체적으로, 본 발명에 따른 반도체 장치의 형성 방법은 반도체 기판에 소자분리막을 형성하여 활성 영역을 한정하는 단계; 상기 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽을 덮는 스페이서를 형성하는 단계; 상기 스페이서에 인접한 상기 반도체 기판을 패터닝하여 기판 리세스 영역을 형성하고, 상기 기판 리세스 영역의 측벽을 구성하며 상기 소자분리막과 접하되 상기 반도체 기판의 상부면과 동일한 높이의 상부면을 가지는 기판 잔존부를 형성하는 단계; 및 상기 기판 리세스 영역에 기판 에피택시얼막을 형성하는 단계를 포함한다.
상기 기판 잔존부의 상부면은 바람직하게는 50Å 이상의 폭을 가지도록 형성된다.
상기 소자분리막은 상기 반도체 기판 내에 위치하는 함몰부와 상기 반도체 기판 밖으로 돌출된 돌출부를 포함하도록 형성될 수 있으며, 상기 기판 잔존부를 형성하는 단계는 상기 돌출부의 측면과 예각을 이루는 방향으로 직진성을 갖는 식각 가스를 이용하여 이방성 건식 식각 공정을 진행하는 단계를 포함할 수 있다.
상기 기판 잔존부를 형성하는 단계는, 50~120sccm의 사불화탄소(CF4)가스를 공급하고, 20~60℃의 온도와 5~10mTorr의 압력에서, 500~700W의 소스파워(source power) 및 1~150W의 백바이어스 파워(back-bias power)를 공급하여 5~10초 동안 제 1 식각 공정을 진행하는 단계; 및 300~700sccm의 브롬화수소(HBr) 가스와 100~500sccm의 헬륨(He) 가스 및 5~15Sccm의 산소(O2)가스를 공급하고, 20~60℃의 온도와 20~50mTorr의 압력에서, 300~500W의 소스파워 및 1~100W의 백바이어스 파워를 공급하여 20~60초 동안 제 2 식각 공정을 진행하는 단계를 포함할 수 있다.
상기 기판 잔존부를 형성하는 단계는, 상기 게이트 전극의 상부면에 게이트 리세스 영역을 형성하고 상기 스페이서의 측벽을 덮는 게이트 잔존부를 형성하는 단계를 포함할 수 있으며, 상기 기판 에피택시얼 막을 형성하는 단계는, 상기 게이트 리세스 영역에 게이트 에피택시얼막을 형성하는 단계를 포함할 수 있다.
상기 기판 에피택시얼막과 상기 게이트 에피택시얼막은 실리콘 게르마늄 에피택시얼막을 포함할 수 있다.
상기 방법은 상기 게이트 전극 상에 캐핑막 패턴을 형성하는 단계를 더 포함할 수 있다. 또한 상기 방법은 상기 기판 에피택시얼막 또는/그리고 상기 게이트 에피택시얼막 상에 실리사이드막을 형성하는 단계를 더 포함할 수 있다.
상기 기판 잔존부를 형성하는 단계는, 상기 소자분리막과 상기 소자분리막에 인접하는 상기 반도체 기판을 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 이방성 식각하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 반도체 기판; 상기 반도체 기판에 형성되어 활성 영역을 한정하는 소자분리막; 상기 반도체 기판 상에 게이트 절연막을 개재하여 위치하는 게이트 전극; 상기 게이트 전극의 측벽을 덮는 스페이서; 상기 스페이서에 인접한 상기 반도체 기판에 형성되는 기판 리세스 영역; 상기 기판 리세스 영역의 측벽을 구성하며 상기 소자분리막과 접하되 상기 반도체 기판의 상부면과 동일한 높이의 상부면을 가지는 기판 잔존부; 및 상기 기판 리세스 영역에 위치하는 기판 에피택시얼막을 포함한다.
상기 반도체 장치는 상기 게이트 전극의 상부면에 형성되는 게이트 리세스 영역; 상기 게이트 리세스 영역의 측벽을 구성하며 상기 스페이서의 측벽을 덮는 게이트 잔존부; 및 상기 게이트 리세스 영역에 위치하는 게이트 에피택시얼막을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1, 2a, 3 및 4는 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 나타내는 단면도들이다. 도 2b는 도 2a의 A 부분의 확대도이다.
도 1을 참조하면, 반도체 기판(1)에 소자분리막(3)을 형성하여 활성 영역을 정의한다. 상기 반도체 기판(1)은 예를 들면 실리콘 기판일 수 있다. 상기 소자분리막(3)은 얕은 트렌치 격리(Shallow Trench Isolation) 방법으로 형성될 수 있다. 상기 소자분리막(3)은 실리콘질화막, 실리콘 산화막 또는/그리고 실리콘 산화질화막 계열의 물질로 형성될 수 있다. 상기 소자분리막(3)는 상기 반도체 기판(1) 내에 형성되는 함몰부(3a)와 상기 반도체 기판(1) 상으로 돌출되는 돌출부(3b)를 포함하도록 형성된다. 상기 반도체 기판(1) 상에 차례로 적층된 게이트 절연막(5)과 게이트 전극(7)을 형성한다. 그리고 상기 게이트 전극(7)의 측벽을 덮는 스페이서(9)를 형성한다. 상기 게이트 절연막(5)은 열산화막으로 형성될 수 있다. 상기 게이트 전극(7)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 불순물은 예를 들면 P형으로 붕소일 수 있다. 그리고 상기 스페이서(9)는 실리콘질화막, 실리콘 산화막 또는/그리고 실리콘 산화질화막 계열의 물질로 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 상기 스페이서(9)에 인접한 상기 반도체 기판(1)을 이방성 식각하여 기판 리세스 영역(13a)을 형성한다. 본 실시예에서는 상기 이방성 식각으로 상기 게이트 전극(7)의 상부도 일부 식각 되어 게이트 리세스 영역(13b)이 형성된다. 그러나 상기 기판 리세스 영역(13a)과 상기 게이트 리세스 영역(13b)에 의해 각각 상기 소자분리막(3)과 상기 스페이서(9)의 측벽들이 노출되지 않는다. 상기 기판 리세스 영역(13a)과 상기 소자분리막(3) 사이에는 기판 잔존부(1a)가 위치하며, 상기 게이트 리세스 영역(13b)과 상기 스페이서(9) 사이에는 게이트 잔존부(7a)가 위치한다. 상기 이방성 식각 공정은 소자분리막(3)의 상기 돌출부(3b)의 측벽(3c)과 제 1 각(θ1)을 이루는 방향(11)으로 직진성을 가지는 식각 가스를 이용하여 진행된다. 상기 제 1 각(θ1)은 예각이다. 상기 제 1 각(θ1)은 상기 돌출부(3b)의 측면(3c)과 상기 기판 리세스 영역(13a)의 상부면(1b) 사이의 제 2 각(θ2)에 따라 조절될 수 있다. 상기 제 2 각(θ2)이 예각일 경우, 상기 식각 가스는 상기 반도체 기판(1)의 표면에 대해 수직으로 입사될 수 있다. 상기 기판 리세스 영역(13a)의 상부면(1b)는 상기 반도체 기판(1)의 상부면과 동일한 높이를 가지며 제 1 폭(T1)을 가진다. 후속의 세정 공정에 의해 반도체 기판의 표면에서 실리콘 원자들의 손실될 양과, 후속의 에피택시얼막이 결함없이 원할하게 형성되도록 하기 위해 필요한 실리콘 원자들의 양을 고려하면, 상기 제 1 폭(T1)은 50Å이상이어야 한다.
상기 이방성 식각 공정은 상기 반도체 기판(1)의 표면에 형성될 수 있는 자연산화막을 제거하는 제 1 식각 공정과 상기 반도체 기판(1)을 식각하기 위한 제 2 식각 공정으로 진행될 수 있다. 상기 제 1 식각 공정은 50~120sccm의 사불화탄소(CF4)가스를 공급하고, 20~60℃의 온도와 5~10mTorr의 압력에서, 500~700W의 소스 파워(source power) 및 1~150W의 백바이어스 파워(back-bias power)를 공급하여 5~10초 동안 진행될 수 있다. 상기 제 1 식각 공정은 상기 제 1 각(θ1)을 고려하지 않고 진행될 수 있다. 상기 제 2 식각 공정은 300~700sccm의 브롬화수소(HBr) 가스와 100~500sccm의 헬륨(He) 가스 및 5~15Sccm의 산소(O2)가스를 공급하고, 20~60℃의 온도와 20~50mTorr의 압력에서, 300~500W의 소스파워 및 1~100W의 백바이어스 파워를 공급하여 20~60초 동안 진행될 수 있다. 이때 상기 제 2 식각 공정은 상기 제 1 각(θ1)을 고려하여 진행될 수 있다. 즉, 상기 제 2 식각 공정의 식각 가스들은 상기 제 1 각(θ1)을 만족시키는 방향(11)의 직진성을 가지고 상기 반도체 기판(1)으로 입사될 수 있다. 이로써, 상기 기판 잔존부(1a)와 상기 게이트 잔존부(7a)가 형성된다.
도시하지는 않았지만, 상기 리세스 영역(13a, 13b)들과 상기 잔존부들(1a, 7a)은 상기 소자분리막(3)과 상기 소자분리막(3)에 인접하는 상기 반도체 기판(1)을 덮는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판(1)을 이방성 식각하고, 상기 마스크 패턴을 제거함으로써 형성될 수 있다.
도 3을 참조하면, 상기 기판 리세스 영역(13a)과 상기 게이트 리세스 영역(13b)에 각각 기판 에피택시얼막(15a)과 게이트 에피택시얼막(15b)을 성장시킨다. 상기 에피택시얼막들(15a, 15b)은 선택적 에피택시 성장 방법을 이용하여 실리콘게르마늄 에피택시막으로 형성될 수 있다. 상기 에피택시얼막들(15a, 15b) 내에 서 실리콘과 게르마늄의 분율은 높이에 따라 변할 수 있다. 상기 에피택시얼막들(15a, 15b)을 형성하는 동안 상기 에피택시얼막들(15a, 15b)이 상기 소자분리막(3)과 상기 스페이서(9)의 측벽과 접하지 않으므로, 상기 소자분리막(3)과 상기 스페이서(9)의 측벽에 인접한 상기 에피택시얼막들(15a, 15b)에 결함이 존재하지 않으며, 상기 소자분리막(3)과 상기 기판 에피택시얼막(15a) 사이에 그리고 상기 스페이서(9)와 상기 게이트 에피택시얼막(15b) 사이에 갭(gap) 또는 보이드(void)가 형성되지 않는다. 상기 에피택시얼막들(15a, 15b)을 형성하는 동안 예를 들면 P형 불순물로 붕소가 인시튜(in-situ)로 도핑될 수 있다. 또는 상기 에피택시얼막들(15a, 15b)을 형성한 후에, 상기 에피택시얼막들(15a, 15b)내에 예를 들면 P형의 불순물을 주입하고 열처리 공정을 진행할 수 있다. 상기 기판 에피택시얼막(15a)은 소오스/드레인층을 구성한다.
도 4를 참조하면, 상기 에피택시얼막들(15a, 15b)이 형성된 상기 반도체 기판(1)의 전면 상에 금속막(미도시)을 콘포말하게 적층하고 열처리한다. 상기 금속막(미도시)은 상기 에피택시얼막들(15a, 15b)과 각각 반응하여 상기 에피택시얼막들(15a, 15b)의 표면에 금속실리사이드막(17a, 17b)들이 형성된다. 상기 금속막(미도시)은 상기 소자분리막(3)과 상기 스페이서(9)의 표면과는 반응을 하지 않아 상기 소자분리막(3)과 상기 스페이서(9)의 표면 상에는 금속실리사이드막이 형성되지 않고 상기 금속막(미도시)이 남는다. 후속으로 상기 소자분리막(3)과 상기 스페이서(9)의 표면 상의 상기 금속막(미도시)을 제거한다. 상기 소자분리막(3)과 상기 스페이서(9)의 측벽에 인접한 상기 에피택시얼막들(15a, 15b)에 결함이 존재하지 않으며, 상기 소자분리막(3)과 상기 기판 에피택시얼막(15a) 사이에 그리고 상기 스페이서(9)와 상기 게이트 에피택시얼막(15b) 사이에 갭(gap) 또는 보이드(void)가 형성되지 않으므로, 상기 금속실리사이드막(17a, 17b)은 상기 에피택시얼막들(15a, 15b)의 표면 상에만 형성된다. 따라서 반도체 장치의 동작시, 상기 금속실리사이드막(17a, 17b)에 의해 누설전류가 발생하지 않는다.
도 4의 반도체 장치를 살펴보면, 상기 에피택시얼막들(15a, 15b)과 상기 게이트 전극(7)이 모두 P형 불순물로 도핑될 경우, 상기 반도체 장치는 PMOS일 수 있다. 상기 반도체 장치에 따르면, 상기 소오스/드레인층에 해당하는 상기 기판 에피택시얼막(15a)이 실리콘게르마늄 에피택시막으로 형성되므로, 채널 영역에 압축력(Compressive stress)이 발생되어 정공의 이동도가 증가하게 된다. 이로써 상기 PMOS의 동작속도가 향상된다. 또한 상기 기판 에피택시얼막(15a)의 상부면이 상기 반도체 기판(1)의 상부면보다 높아, 금속 실리사이드막(17a, 17b)이 소오스/드레인과 웰 영역 사이의 경계 부분으로부터 더욱 멀어지게 되어, 상기 경계 부분에서 발생할 수 있는 접합 누설 전류를 종래보다 감소시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따라 형성된 반도체 장치의 단면도이다.
도 5를 참조하면, 반도체 기판(1)에 소자분리막(3)을 형성하여 활성영역을 정의한다. 상기 반도체 기판(1) 상에 차례로 적층된 게이트 절연막(5)과 게이트 전극(7)을 형성하고 상기 게이트 전극(7) 상에 캐핑막 패턴(10)을 형성한다. 그리고 상기 캐핑막 패턴(10), 상기 게이트 전극(7) 및 상기 게이트 절연막(5)의 측벽들을 덮는 스페이서(9)를 형성한다. 상기 스페이서(9)의 양측의 상기 반도체 기판(1)을 식각하여 기판 리세스 영역(13a)을 형성한다. 이때 상기 게이트 전극(7)의 상부면은 상기 캐핑막 패턴(10)으로 덮이므로 식각되지 않는다. 상기 식각 공정은 도 2a 및 도 2b에서와 같이 상기 소자분리막(3)의 돌출부(3b)의 측면(3c)과 제 1 각(θ1)을 이루는 방향의 직진성을 가지는 식각 가스를 이용하여 진행된다. 따라서 상기 기판 리세스 영역(13a)과 상기 소자분리막(3) 사이에 기판 잔존부(1a)가 형성된다. 그리고 상기 기판 리세스 영역(13a) 상에 기판 에피택시얼막(15a)을 형성한다. 도시하지는 않았지만, 후속으로 상기 기판 에피택시얼막(15a) 상에 도 4와 같이 금속실리사이드막(17a)을 형성할 수 있다. 본 실시예에서 다른 공정 조건 및 막의 종류등은 도 1 내지 도 4를 참조하여 설명된 실시예의 것들과 같다.
따라서, 본 발명에 따른 반도체 장치 및 그 형성 방법에 따르면, 게이트 전극에 인접한 반도체 기판에 리세스 영역을 형성할 때, 소자분리막 또는/그리고 스페이서의 측벽이 노출되지 않고 기판 잔존부 또는/그리고 게이트 잔존부가 형성된다. 따라서 리세스 영역에서 에피택시얼막이 원할하게 성장될 수 있으며, 종래의 소자분리막 또는/그리고 스페이서의 측벽들을 따라 에피택시얼막의 갭, 보이드나 결함등이 형성되지 않는다. 이로써 실리사이드막은 에피택시얼 막의 상부에만 형성되고, 접합 누설 전류(junction leakage current)를 방지할 수 있다.

Claims (15)

  1. 반도체 기판을 준비하는 단계;
    상기 반도체 기판 내에 위치하는 함몰부와 상기 반도체 기판 밖으로 돌출된 돌출부를 포함하는 소자분리막을 형성하여 활성 영역을 한정하는 단계;
    상기 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 스페이서에 인접한 상기 반도체 기판을 패터닝하여 기판 리세스 영역을 형성하고, 상기 기판 리세스 영역의 측벽을 구성하며 상기 소자분리막과 접하되 상기 반도체 기판의 상부면과 동일한 높이의 상부면을 가지는 기판 잔존부를 형성하는 단계; 및
    상기 기판 리세스 영역에 기판 에피택시얼막을 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 기판 잔존부를 형성하는 단계는 상기 돌출부의 측면과 예각을 이루는 방향으로 직진성을 갖는 식각 가스를 이용하여 이방성 건식 식각 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 기판 잔존부를 형성하는 단계는,
    50~120sccm의 사불화탄소(CF4)가스를 공급하고, 20~60℃의 온도와 5~10mTorr의 압력에서, 500~700W의 소스파워(source power) 및 1~150W의 백바이어스 파워(back-bias power)를 공급하여 5~10초 동안 제 1 식각 공정을 진행하는 단계; 및
    300~700sccm의 브롬화수소(HBr) 가스와 100~500sccm의 헬륨(He) 가스 및 5~15Sccm의 산소(O2)가스를 공급하고, 20~60℃의 온도와 20~50mTorr의 압력에서, 300~500W의 소스파워 및 1~100W의 백바이어스 파워를 공급하여 20~60초 동안 제 2 식각 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  5. 제 2 항에 있어서,
    상기 기판 잔존부를 형성하는 단계는, 상기 게이트 전극의 상부면에 게이트 리세스 영역을 형성하고 상기 스페이서의 측벽을 덮는 게이트 잔존부를 형성하는 단계를 포함하며,
    상기 기판 에피택시얼 막을 형성하는 단계는, 상기 게이트 리세스 영역에 게이트 에피택시얼막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  6. 제 2 항에 있어서,
    상기 기판 에피택시얼막은 실리콘 게르마늄 에피택시얼막을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  7. 제 5 항에 있어서,
    상기 기판 에피택시얼막과 상기 게이트 에피택시얼막은 실리콘 게르마늄 에피택시얼막을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  8. 제 2 항에 있어서,
    상기 게이트 전극 상에 캐핑막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  9. 제 1 항에 있어서,
    상기 기판 잔존부를 형성하는 단계는,
    상기 소자분리막과 상기 소자분리막에 인접하는 상기 반도체 기판을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 이방성 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  10. 반도체 기판;
    상기 반도체 기판에 형성되어 활성 영역을 한정하며 상기 반도체 기판 내에 위치하는 함몰부와 상기 반도체 기판 밖으로 돌출되는 돌출부를 가지는 소자분리막;
    상기 반도체 기판 상에 게이트 절연막을 개재하여 위치하는 게이트 전극;
    상기 게이트 전극의 측벽을 덮는 스페이서;
    상기 스페이서에 인접한 상기 반도체 기판에 형성되는 기판 리세스 영역;
    상기 기판 리세스 영역의 측벽을 구성하며 상기 소자분리막과 접하되 상기 반도체 기판의 상부면과 동일한 높이의 상부면을 가지는 기판 잔존부; 및
    상기 기판 리세스 영역에 위치하는 기판 에피택시얼막을 포함하는 반도체 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 게이트 전극의 상부면에 형성되는 게이트 리세스 영역;
    상기 게이트 리세스 영역의 측벽을 구성하며 상기 스페이서의 측벽을 덮는 게이트 잔존부; 및
    상기 게이트 리세스 영역에 위치하는 게이트 에피택시얼막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 기판 에피택시얼막은 실리콘 게르마늄 에피택시얼막을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 기판 에피택시얼막과 상기 게이트 에피택시얼막은 실리콘 게르마늄 에피택시얼막을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 10 항에 있어서,
    상기 게이트 전극의 상부면을 덮는 캐핑막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
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