KR20150085956A - 반도체 소자의 계측 방법, 반도체 계측 시스템, 및 이들을 이용한 반도체 소자의 제조방법 - Google Patents

반도체 소자의 계측 방법, 반도체 계측 시스템, 및 이들을 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

반도체 소자의 계측 방법, 반도체 계측 시스템, 및 이들을 이용한 반도체 소자의 제조방법이 제공된다. 계측 방법은, 반도체 기판에 형성된 리세스 영역의 제1 측정 데이터를 획득하는 것, 상기 리세스 영역의 일부를 채우는 도전 패턴의 제2 측정 데이터를 획득하는 것, 상기 제1 측정 데이터를 이용하여 상기 리세스 영역의 제1 부피를 산출하는 것, 상기 제2 측정 데이터를 이용하여 상기 도전 패턴의 제2 부피를 산출하는 것, 및 상기 제1 부피와 상기 제2 부피의 차이를 이용하여 측정 대상 파라미터를 산출하는 것을 포함한다.

Description

반도체 소자의 계측 방법, 반도체 계측 시스템, 및 이들을 이용한 반도체 소자의 제조방법{A METHOD OF MEASURING A SEMICONDUCTOR DEVICE, A SEMICONDUCTOR MEASUREMENT SYSTEM, AND A METHOD OF A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 소자의 계측 방법, 반도체 계측 시스템, 및 이들을 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자들은 그들의 소형화, 다기능화, 및/또는 낮은 제조 비용 등의 특성들로 인하여 전자 산업에서 널리 사용되고 있다. 반도체 소자들은 포토리소그라피 공정, 식각 공정, 증착 공정, 이온 주입 공정, 및 세정 공정과 같은 다양한 제조 공정들에 의해 제조될 수 있다.
반도체 소자의 상기 제조 공정들을 수행한 후, 계측 공정을 수행하여 반도체 소자를 구성하는 패턴들의 불량 여부를 판별할 수 있다. 이러한 계측 공정을 통하여 상기 제조 공정들의 조건들을 최적화할 수 있고, 반도체 소자들의 불량 여부를 조기에 확인할 수 있다.
반도체 소자의 고집적화 경향에 따라 반도체 소자의 패턴들은 더욱 미세화되고 있으며, 미세화된 패턴들의 파라미터들을 계측할 수 있는 보다 높은 신뢰성의 반도체 계측 방법 및 반도체 계측 장비가 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 계측의 신뢰성을 향상시킬 수 있는 반도체 소자의 계측 방법 및 반도체 계측 시스템을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 계측에 소요되는 시간을 단축할 수 있는 반도체 소자의 계측 방법 및 반도체 계측 시스템을 제공하는 데 있다.
본 발명이 이루고자는 또 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 계측 방법은, 반도체 기판에 형성된 리세스 영역의 제1 측정 데이터(measurement data)를 획득하는 것, 상기 리세스 영역의 일부를 채우는 도전 패턴의 제2 측정 데이터를 획득하는 것, 상기 제1 측정 데이터를 이용하여 상기 리세스 영역의 제1 부피를 산출하는 것, 상기 제2 측정 데이터를 이용하여 상기 도전 패턴의 제2 부피를 산출하는 것, 및 상기 제1 부피와 상기 제2 부피의 차이를 이용하여 측정 대상 파라미터(measurement target parameter)를 산출하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 리세스 영역은 상기 리세스 영역의 바닥면에 인접하는 하부 영역 및 상기 바닥면으로부터 먼 상부 영역을 포함하고, 상기 도전 패턴은 상기 하부 영역을 채우고, 상기 측정 대상 파라미터는 상기 도전 패턴의 상면과 상기 반도체 기판의 상면 사이의 거리일 수 있다.
일 실시예에 따르면, 상기 제1 측정 데이터를 획득하는 것은 상기 리세스 영역의 폭을 측정하는 것, 및 상기 리세스 영역의 깊이를 측정하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 리세스 영역은 일 방향으로 연장되는 라인 형태의 트렌치이고, 상기 리세스 영역의 상기 폭은 상기 트렌치를 정의하는 상기 반도체 기판의 양 측벽들 사이의 거리이고, 상기 리세스 영역의 상기 깊이는 상기 트렌치의 바닥면과 상기 반도체 기판의 상면 사이의 거리일 수 있다.
다른 실시예에 따르면, 상기 리세스 영역은 상기 반도체 기판의 적어도 일부를 관통하는 홀의 형태를 가지고, 상기 리세스 영역의 상기 폭은 상기 반도체 기판의 측벽에 의해 정의되는 상기 홀의 직경이고, 상기 리세스 영역의 상기 깊이는 상기 홀의 바닥면과 상기 반도체 기판의 상면 사이의 거리일 수 있다.
일 실시예에 따르면, 상기 리세스 영역의 상기 제1 부피는 상기 리세스 영역의 상기 폭, 상기 리세스 영역의 상기 깊이, 및 제1 상수(constant)를 곱하여 산출될 수 있다.
일 실시예에 따르면, 상기 제2 측정 데이터를 획득하는 것은 상기 도전 패턴에 포함된 원소의 질량(weight)을 측정하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 도전 패턴의 상기 제2 부피는 상기 도전 패턴에 포함된 상기 원소의 상기 질량에 제2 상수를 곱하여 산출될 수 있다.
일 실시예에 따르면, 상기 측정 대상 파라미터는 상기 제1 부피에서 상기 제2 부피를 뺀 제3 부피를 상기 리세스 영역의 상기 폭과 상기 제1 상수의 곱으로 나누어 산출될 수 있다.
일 실시예에 따르면, 상기 리세스 영역을 정의하는 상기 반도체 기판의 측벽은 경사진 프로파일을 가질 수 있고, 상기 리세스 영역의 상기 제1 부피를 산출하는 것은, 상기 경사진 프로파일을 반영하여 상기 깊이의 측정값을 상기 깊이의 실제값에 근사하도록 보정하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 계측 방법은, 상기 측정 대상 파라미터를 산출하는 산출 모듈을 검증하는 것을 더 포함하되, 상기 산출 모듈을 검증하는 것은 참조 데이터를 획득하는 것, 및 상기 산출 모듈에 의해 산출된 상기 측정 대상 파라미터와 상기 참조 데이터의 오차가 최소가 되도록 상기 산출 모듈을 보정하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 산출 모듈이 보정된 경우, 상기 측정 대상 파라미터를 산출하는 것으로 되돌아가고, 상기 측정 대상 파라미터를 산출하는 것은 상기 보정된 산출 모듈을 구동하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 도전 패턴은 금속 물질을 포함할 수 있다.
본 발명에 따른 반도체 계측 시스템은, 반도체 기판에 형성된 리세스 영역의 폭을 측정하는 제1 측정 장비, 상기 리세스 영역의 깊이를 측정하는 제2 측정 장비, 상기 리세스 영역의 일부를 채우는 도전 패턴에 포함된 원소의 질량을 측정하는 제3 측정 장비, 및 상기 리세스 영역의 상기 폭 및 상기 깊이를 이용하여 상기 리세스 영역의 제1 부피를 산출하고, 상기 도전 패턴에 포함된 상기 원소의 상기 질량을 이용하여 상기 도전 패턴의 제2 부피를 산출하고, 상기 제1 부피와 상기 제2 부피의 차이를 이용하여 측정 대상 파라미터를 산출하는 컴퓨터 시스템을 포함할 수 있다.
일 실시예에 따르면, 상기 컴퓨터 시스템은 상기 측정 대상 파라미터를 산출하는 산출 모듈을 포함하고, 상기 산출 모듈은 상기 리세스 영역의 상기 폭, 상기 리세스 영역의 상기 깊이, 및 제1 상수(constant)를 곱하여 상기 제1 부피를 산출하고, 상기 도전 패턴에 포함된 상기 원소의 상기 질량에 제2 상수를 곱하여 상기 제2 부피를 산출하고, 상기 제1 부피에서 상기 제2 부피를 뺀 제3 부피를 상기 리세스 영역의 상기 폭과 상기 제1 상수의 곱으로 나누어 상기 측정 대상 파라미터를 산출할 수 있다.
일 실시예에 따르면, 상기 컴퓨터 시스템은 상기 산출 모듈을 검증하는 검증 모듈을 더 포함하고, 상기 검증 모듈은 상기 산출 모듈에 의해 산출된 상기 측정 대상 파라미터와 참조 데이터의 오차가 최소가 되도록 상기 제1 상수 및 상기 제2 상수를 결정할 수 있다.
일 실시예에 따르면, 상기 제1 측정 장비는 SEM(scanning electron microscope) 장비이고, 상기 제2 측정 장비는 광학 스캐트로메트리(Optical Scatterometry) 장비이고, 상기 제3 측정 장비는 X선 형광 분석(X-ray fluorescence analysis) 장비일 수 있다.
일 실시예에 따르면, 상기 컴퓨터 시스템은 측정 제어기를 더 포함하되, 상기 제1 측정 장비, 상기 제2 측정 장비, 및 상기 제3 측정 장비는 상기 측정 제어기에 의해 제어될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 활성 패턴을 정의하는 소자분리막을 형성하는 것, 상기 활성 패턴 및 상기 소자분리막을 식각하여 상기 활성 패턴을 가로지르는 트렌치를 형성하는 것, 상기 트렌치의 제1 측정 데이터를 획득하는 것, 상기 트렌치 내에, 상기 활성 패턴을 가로지르고 상기 기판 내에 매립되는 게이트 패턴을 형성하는 것, 상기 게이트 패턴의 제2 측정 데이터를 획득하는 것, 상기 제1 측정 데이터를 이용하여 상기 트렌치의 제1 부피를 산출하고, 상기 제2 측정 데이터를 이용하여 상기 게이트 패턴의 제2 부피를 산출하고, 상기 제1 부피와 상기 제2 부피의 차이를 이용하여 측정 대상 파라미터를 획득하는 것, 및 상기 측정 대상 파라미터가 허용 범위를 벗어나는지 여부를 판단하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치는 상기 트렌치의 바닥면에 인접하는 하부 영역 및 상기 바닥면으로부터 먼 상부 영역을 포함하고, 상기 게이트 패턴은 상기 하부 영역을 채우고, 상기 측정 대상 파라미터는 상기 게이트 패턴의 상면과 상기 기판의 상면 사이의 거리일 수 있다.
일 실시예에 따르면, 상기 제1 측정 데이터를 획득하는 것은 상기 트렌치의 폭을 측정하는 것, 및 상기 트렌치의 깊이를 측정하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 측정 데이터는 비파괴 검사에 의해 획득되되, 상기 트렌치의 상기 폭은 SEM(scanning electron microscope) 장비에 의해 측정되고, 상기 트렌치의 상기 깊이는 광학 스캐트로메트리(Optical Scatterometry) 장비에 의해 측정될 수 있다.
일 실시예에 따르면, 상기 제2 측정 데이터를 획득하는 것은 상기 게이트 패턴에 포함된 원소의 질량(weight)을 측정하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 측정 데이터는 비파괴 검사에 의해 획득되되, 상기 게이트 패턴에 포함된 상기 원소의 상기 질량은 X선 형광 분석(X-ray fluorescence analysis) 장비에 의해 측정될 수 있다.
일 실시예에 따르면, 상기 측정 대상 파라미터를 획득하는 것은, 컴퓨터 시스템에 포함된 산출 모듈을 구동하는 것을 포함하되, 상기 산출 모듈은 상기 트렌치의 상기 폭, 상기 트렌치의 상기 깊이, 및 제1 상수를 곱하여 상기 제1 부피를 산출하고, 상기 게이트 패턴에 포함된 상기 원소의 상기 질량에 제2 상수를 곱하여 상기 제2 부피를 산출하고, 상기 제1 부피에서 상기 제2 부피를 뺀 제3 부피를 상기 트렌치의 상기 폭과 상기 제1 상수의 곱으로 나누어 상기 측정 대상 파라미터를 산출할 수 있다.
일 실시예에 따르면, 상기 측정 대상 파라미터를 획득하는 것은, 상기 컴퓨터 시스템에 포함된 검증 모듈을 구동하는 것을 더 포함하되, 상기 검증 모듈은 상기 산출 모듈에 의해 산출된 상기 측정 대상 파라미터와 참조 데이터의 오차가 최소가 되도록 상기 제1 상수 및 상기 제2 상수를 결정할 수 있다.
일 실시예에 따르면, 상기 게이트 패턴은 금속 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 패턴을 형성하는 것은, 상기 기판 상에 상기 트렌치를 채우는 게이트 막을 형성하는 것, 및 상기 게이트 막을 식각하는 것을 포함하되, 상기 측정 대상 파라미터가 상기 허용 범위보다 작은 경우, 상기 게이트 패턴을 형성하는 것으로 되돌아가고, 상기 식각 공정이 다시 수행될 수 있다.
본 발명의 개념에 따르면, 반도체 기판의 셀 어레이 영역에 형성된 반도체 패턴의 파라미터들을 직접 측정함에 따라 정확한 계측이 가능할 수 있다. 더하여, 상기 측정된 파라미터들 및 간단한 기하학적 모델링을 이용하여 측정 대상 파라미터를 산출함에 따라 계측에 소요되는 시간이 단축될 수 있다. 이에 따라, 계측의 신뢰성을 향상시킴과 동시에 용이한 계측이 가능한 반도체 소자의 계측 방법 및 반도체 계측 시스템이 제공될 수 있다.
또한, 본 발명의 개념에 따른 반도체 소자의 계측 방법 및 반도체 계측 시스템을 이용하여 반도체 소자를 제조함으로써, 반도체 소자의 신뢰성이 향상될 수 있다. 즉, 우수한 신뢰성을 갖는 반도체 소자의 제조방법이 제공될 수 있다.
도 1은 본 발명의 개념에 따른 반도체 계측 시스템을 나타내는 개략도이다.
도 2a는 본 발명의 개념에 따른 반도체 소자의 계측 방법을 나타내는 순서도이다.
도 2b는 도 2a의 단계(S60)를 구체적으로 나타내는 순서도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 계측 방법을 설명하기 위한 사시도들이다.
도 5는 도 3의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 계측 방법에 사용되는 산출 모듈을 설명하기 위한 기하학적 모델이다.
도 7은 리세스 영역의 깊이의 측정값과 실제값과의 상관관계를 나타내는 그래프이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 계측 방법을 설명하기 위한 사시도들이다.
도 10은 도 8의 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자의 계측 방법에 사용되는 산출 모듈을 설명하기 위한 기하학적 모델이다.
도 12는 본 발명의 개념에 따른 반도체 소자의 제조방법을 설명하기 위한 순서도이다.
도 13a 내지 도 17a는 본 발명의 개념에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 13b 내지 도 17b는 각각 도 13a 내지 도 17a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 18은 본 발명의 개념에 따라 제조된 반도체 소자를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명의 개념에 따라 제조된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 개념에 따른 반도체 계측 시스템을 나타내는 개략도이다.
도 1을 참조하면, 본 발명의 개념에 따른 반도체 계측 시스템(500)은 파라미터 측정 장비들(510, 520, 및 530) 및 컴퓨터 시스템(550)을 포함할 수 있다. 상기 파라미터 측정 장비들은 제1 측정 장비(510), 제2 측정 장비(520), 및 제3 측정 장비(530)를 포함할 수 있다. 상기 파라미터 측정 장비들(510, 520, 및 530)의 각각은, 반도체 기판(100)이 로딩되는 척(562, check), 및 상기 반도체 기판(100)에 형성된 패턴의 파라미터를 측정하는 측정 유닛(564, measurement unit)을 포함할 수 있다. 상기 제1, 제2, 및 제3 측정 장비들(510, 520, 및 530)은 비파괴 검사(non-destructive test)에 사용되는 장비들일 수 있다. 상기 제1 측정 장비(510)는 일 예로, SEM(scanning electron microscope) 장비일 수 있고, 상기 제2 측정 장비(520)은 일 예로, 광학 스케터로메트리(optical scatterometry) 장비일 수 있다. 상기 제3 측정 장비(530)는 X-ray 형광분석(X-ray fluorescence analysis) 장비일 수 있다.
상기 컴퓨터 시스템(550)은 다양한 데이터를 처리할 수 있는 제어기(552, controller), 및 다양한 데이터를 저장할 수 있는 저장 장치(554, memory device)를 포함할 수 있다. 상기 제어기(552)는 상기 파라미터 측정 장비들(510, 520, 및 530)로부터 획득된 파라미터 데이터를 처리할 수 있다.
상기 제어기(552)는 상기 파라미터 데이터를 처리하는 연산기(calculator, 552a)를 포함할 수 있다. 일 실시예에 따르면, 상기 제어기(552)는 상기 파라미터 측정 장비들(510, 520, 및 530)의 각각의 상기 측정 유닛(564)을 제어하는 측정 제어기(measuring controller, 552b)를 더 포함할 수 있다. 상기 측정 제어기(552b)는 상기 반도체 기판(100)에 형성된 패턴의 파라미터를 측정할 것인지 여부, 상기 파라미터가 정확하게 측정되었는지 여부, 및 상기 측정 유닛(564)에 의해 측정된 파라미터 데이터를 취합할 것인지 여부 등을 결정하는 기능을 수행할 수 있다. 이 경우, 상기 파라미터 측정 장비들(510, 520, 및 530)은 상기 컴퓨터 시스템(550)에 의해 제어될 수 있다. 그러나, 다른 실시예에 따르면, 상기 제어기(552)는 상기 측정 제어기(552b)를 포함하지 않을 수 있고, 이 경우, 상기 컴퓨터 시스템(550) 및 상기 파라미터 측정 장비들(510, 520, 및 530)은 각각 독립적으로 제어되는 장치들일 수 있다.
상기 저장 장치(554)는 비휘발성 기억 매체를 포함할 수 있다. 일 예로, 상기 저장 장치(554)는 하드디스크 및/또는 비휘발성 반도체 기억 소자(예컨대, 플래쉬 메모리 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)을 포함할 수 있다.
더하여, 상기 컴퓨터 시스템(550)은 입출력 유닛(556, input/output unit) 및 인터페이스 유닛(558, interface unit)을 더 포함할 수 있다. 상기 입출력 유닛(556)은 키보드(keyboard), 키패드(keypad), 및/또는 디스플레이 장치(display device)를 포함할 수 있다. 상기 파라미터 측정 장비들(510, 520, 및 530)로부터 획득된 데이터는 상기 인터페이스 유닛(558)을 통해 상기 컴퓨터 시스템(550)으로 전달될 수 있다. 더하여, 상기 컴퓨터 시스템(550)에서 처리된 데이터는 상기 인터페이스 유닛(558)을 통해 상기 파라미터 측정 장비들로 전달될 수도 있다. 상기 인터페이스 유닛(558)은 유선 요소, 무선 요소, 및/또는 USB(universal serial bus) 포트 등을 포함할 수 있다. 상기 제어기(552), 상기 저장 장치(554), 상기 입출력 유닛(556), 및 상기 인터페이스 유닛(558)은 데이터 버스(data bus)를 통하여 서로 결합될 수 있다.
상술된 반도체 계측 시스템(500)을 이용하여 반도체 소자의 계측이 수행될 수 있다. 이하에서, 본 발명의 개념에 따른 반도체 소자의 계측 방법을 설명한다.
도 2a는 본 발명의 개념에 따른 반도체 소자의 계측 방법을 나타내는 순서도이고, 도 2b는 도 2a의 단계(S60)를 구체적으로 나타내는 순서도이다. 도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 계측 방법을 설명하기 위한 사시도들이고, 도 5는 도 3의 평면도이다. 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 계측 방법에 사용되는 산출 모듈을 설명하기 위한 기하학적 모델이다.
먼저, 도 3 및 도 5를 참조하면, 반도체 기판(100)에 리세스 영역(110)이 형성될 수 있다. 상기 반도체 기판(100)은 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 반도체 기판(100)은, 도시되지 않았지만, 상기 반도체 기판(100)에 활성 영역들을 정의하는 소자분리 패턴들, 및 상기 활성 영역들에 형성되는 불순물 주입 영역들을 포함할 수 있다. 본 실시예에 따르면, 상기 리세스 영역(110)은 제1 방향(D1)으로 연장되는 라인 형태의 트렌치일 수 있다. 복수 개의 상기 리세스 영역들(110)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 서로 이격될 수 있다.
도 1, 도 2a, 도 3, 및 도 5를 참조하면, 상기 리세스 영역(110)의 제1 측정 데이터가 획득될 수 있다(S10). 상기 제1 측정 데이터를 획득하는 것은, 상기 리세스 영역(110)의 폭(width, W)을 측정하는 것, 및 상기 리세스 영역(110)의 깊이(depth, D)를 측정하는 것을 포함할 수 있다. 본 실시예에서, 상기 리세스 영역(110)의 상기 폭(W)은 상기 리세스 영역(110)을 정의하는 상기 반도체 기판(100)의 양 측벽들 사이의 거리로 정의된다. 더하여, 상기 리세스 영역(110)의 상기 깊이(D)는 상기 반도체 기판(100)의 상면과 상기 리세스 영역(110)의 바닥면 사이의 거리로 정의된다.
상기 리세스 영역(110)의 상기 폭(W)은 상기 반도체 계측 시스템(500)의 상기 제1 측정 장비(510)에 의해 측정될 수 있다. 구체적으로, 상기 리세스 영역(110)이 형성된 상기 반도체 기판(100)이 상기 제1 측정 장비(510)의 상기 척(562)에 로딩될 수 있고, 상기 측정 유닛(564)을 이용하여 상기 폭(W)이 측정될 수 있다. 상기 제1 측정 장비(510)은 일 예로, SEM(scanning electron microscope, SEM) 장비일 수 있다. 상기 리세스 영역(110)의 상기 깊이(D)는 상기 반도체 계측 시스템(500)의 상기 제2 측정 장비(520)에 의해 측정될 수 있다. 구체적으로, 상기 리세스 영역(110)이 형성된 상기 반도체 기판(100)이 상기 제2 측정 장비(520)의 상기 척(562)에 로딩될 수 있고, 상기 측정 유닛(564)을 이용하여 상기 깊이(D)가 측정될 수 있다. 상기 제2 측정 장비(520)은, 일 예로, 광학 스케터로메트리(optical scatterometry) 장비일 수 있다.
상기 제1 및 제2 측정 장비들(510, 520)에 의해 획득된 상기 리세스 영역(110)의 상기 제1 측정 데이터는 상기 컴퓨터 시스템(550)의 상기 저장 장치(554)에 저장될 수 있다. 상기 제1 측정 데이터는 상기 컴퓨터 시스템(550)의 상기 인터페이스 유닛(558)을 통하여 상기 저장 장치(554)에 저장될 수 있다. 더하여, 상기 저장 장치(554)는 상기 제어기(552)를 제어할 수 있는 명령어들을 저장할 수 있다.
도 4를 참조하면, 상기 리세스 영역(110)의 일부를 채우는 도전 패턴(120)이 형성될 수 있다. 상기 리세스 영역(110)은, 상기 리세스 영역(110)의 바닥면에 인접한 하부 영역(110L) 및 상기 리세스 영역(110)의 상기 바닥면으로부터 먼 상부 영역(110U)을 포함할 수 있다. 일 실시예에 따르면, 상기 도전 패턴(120)은 상기 하부 영역(110L)을 채우도록 형성될 수 있다. 상기 도전 패턴(120)은 일 예로, 금속 물질을 포함할 수 있다.
상기 도전 패턴(120)을 형성하는 것은, 상기 반도체 기판(100) 상에 상기 리세스 영역(110)을 채우는 도전막을 형성하는 것, 및 상기 도전막이 상기 리세스 영역(110) 내에 원하는 두께로 남을 때까지 상기 도전막을 식각하는 것을 포함할 수 있다. 상기 도전막은 일 예로, 금속막일 수 있다. 상기 도전막을 형성하는 것은, 일 예로, 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 도전막을 식각하는 것은, 일 예로 에치 백 공정을 이용하여 수행될 수 있다. 상기 식각 공정에 의해, 상기 반도체 기판(100)의 상면, 및 상기 리세스 영역(110)의 상기 상부 영역(110U)을 정의하는 상기 반도체 기판(100)의 양 측벽들이 노출될 수 있다.
도 1, 도 2a, 및 도 4를 참조하면, 상기 도전 패턴(120)의 제2 측정 데이터가 획득될 수 있다(S20). 상기 제2 측정 데이터를 획득하는 것은, 상기 도전 패턴(120) 내에 포함된 원소의 질량을 측정하는 것을 포함할 수 있다. 상기 도전 패턴(120) 내에 포함된 상기 원소의 상기 질량은 상기 반도체 계측 시스템(500)의 상기 제3 측정 장비(530)에 의해 획득될 수 있다. 구체적으로, 상기 도전 패턴(120)이 형성된 상기 반도체 기판(100)이 상기 제3 측정 장비(530)의 상기 척(562)에 로딩될 수 있고, 상기 측정 유닛(564)을 이용하여 상기 도전 패턴(120) 내에 포함된 상기 원소의 상기 질량이 측정될 수 있다. 상기 제3 측정 장비(530)은 일 예로, X-ray 형광분석(X-ray fluorescence analysis) 장비일 수 있다.
상기 제3 측정 장비(530)에 의해 획득된, 상기 도전 패턴(120)에 포함된 상기 원소의 상기 질량은 상기 컴퓨터 시스템(550)의 상기 인터페이스 유닛(558)을 통하여 상기 저장 장치(554)에 저장될 수 있다.
도 1, 도 2a, 도 4, 및 도 6을 참조하면, 상기 제1 측정 데이터를 이용하여 상기 리세스 영역(110)의 제1 부피(V1)가 산출될 수 있고(S30), 상기 제2 측정 데이터를 이용하여 상기 도전 패턴(120)의 제2 부피(V2)가 산출될 수 있고(S40), 상기 제1 부피(V1)와 상기 제2 부피(V2)의 차이를 이용하여 측정 대상 파라미터(R)가 산출될 수 있다(S50). 본 실시예에 따르면, 상기 측정 대상 파라미터(R)은 상기 도전 패턴(120)의 상면과 상기 반도체 기판(100)의 상면 사이의 거리일 수 있다.
상기 측정 대상 파라미터(R)를 산출하는 것은 상기 컴퓨터 시스템(550)의 상기 연산기(552a)에 포함된 산출 모듈을 구동하는 것을 포함할 수 있다. 이하에서, 도 6을 참조하여 상기 산출 모듈에 대하여 설명한다.
먼저, 상기 제1 측정 데이터를 이용하여 상기 리세스 영역(110)의 상기 제1 부피(V1)가 산출될 수 있다. 상기 제1 부피(V1)는 다음의 수학식1에 의해 산출될 수 있다.
Figure pat00001
여기서, a,m,n은 상수이다. A는 상기 제1 측정 장비(510)에 의해 획득된 상기 리세스 영역(110)의 상기 폭(W)의 측정값(measured value)이고, B는 상기 제2 측정 장비(520)에 의해 획득된 상기 리세스 영역(110)의 상기 깊이(D)의 측정값이다. 본 명세서에서 측정값이란 비파괴 검사에 의해 얻어진 값을 의미한다.
상기 리세스 영역(110)의 상기 제1 부피(V1)는, 상기 리세스 영역(110)의 가상의 상면(U)의 면적에 상기 깊이(D)를 곱하여 산출될 수 있다.
상기 리세스 영역(110)의 가상의 상면(U)의 면적은 상기 폭(W)에 비례하므로, 상기 폭(W)의 상기 측정값(A)과 비례상수인 상기 상수 a의 곱으로 나타낼 수 있다. 즉, 상기 가상의 상면(U)의 면적은 Aa로 나타낼 수 있다.
상기 깊이(D)의 상기 측정값(B)은 상기 깊이(D)의 실제값(B')과 상이할 수 있다. 본 명세서에서, 실제값이란 파괴 검사에 의해 얻어진 값을 의미한다. 이에 따라, 상기 산출 모듈을 구동하는 것은, 상기 깊이(D)의 상기 측정값(B)을 상기 깊이(D)의 상기 실제값(B')에 근사하도록 보정하는 것을 포함할 수 있다.
구체적으로, 상기 반도체 기판(100)에 상기 리세스 영역(110)을 형성하는 것은 이방성 식각 공정을 수행하는 것을 포함할 수 있고, 상기 이방성 식각 공정의 특성에 따라 상기 리세스 영역(110)을 정의하는 상기 반도체 기판(100)의 양 측벽들은 각각 경사진 프로파일을 가질 수 있다. 상기 경사진 측벽 프로파일에 의해, 상기 제2 측정 장비(520)에 의해 획득된 상기 깊이(D)의 상기 측정값(B)은, 상기 깊이(D)의 상기 실제값(B')과 상이할 수 있다.
도 7은 리세스 영역의 깊이의 측정값과 실제값과의 상관관계를 나타내는 그래프이다. 상기 깊이(D)의 상기 측정값(B)과 상기 깊이(D)의 상기 실제값(B')의 상관관계는 이하의 실험예에 의해 확인될 수 있다.
[ 실험예 ]
샘플들이 제공될 수 있다. 상기 샘플들의 각각은, 도 3을 참조하여 설명한 바와 같이, 리세스 영역(110)이 형성된 반도체 기판(100)일 수 있다.
먼저, 비파괴 검사에 이용되는 광학 스케터로메트리 장비를 이용하여, 상기 샘플들의 각각의 상기 리세스 영역(110)의 깊이(D)의 측정값(B)이 획득이 될 수 있다. 이 후, 파괴 검사에 이용되는 SEM(scanning electron microscope) 또는 TEM(transmission electron microscope) 장비를 이용하여, 상기 샘플들의 각각의 상기 리세스 영역(110)의 상기 깊이(D)의 실제값(B')이 획득이 될 수 있다. 상기 샘플들의 각각으로부터 획득된 상기 깊이(D)의 상기 측정값(B)과 상기 깊이(D)의 상기 실제값(B') 사이의 상관관계는 도 7에 도시된 바와 같다.
도 7을 참조하면, 상기 깊이(D)의 상기 실제값(B')은, 상기 깊이(D)의 상기 측정값(B)의 함수로, 상기 깊이(D)의 상기 실제값(B')과 상기 깊이(D)의 상기 측정값(B)의 상관관계는 다음의 수학식2로 나타낼 수 있다.
Figure pat00002
여기서, m,n은 상수이다.
상기 수학식2에 따라, 상기 깊이(D)의 상기 실제값(B')에 근사하도록 상기 깊이(D)의 상기 측정값(B)을 보정하여 상기 리세스 영역(110)의 상기 제1 부피(V1)가 산출될 수 있다. 즉, 상기 제1 부피(V1)는 상기 수학식1에 의해 산출될 수 있다.
다음으로, 상기 제2 측정 데이터를 이용하여 상기 도전 패턴(120)의 상기 제2 부피(V2)가 산출될 수 있다. 상기 제2 부피(V2)는 다음의 수학식3에 의해 산출될 수 있다.
Figure pat00003
여기서, c는 상수이다. C는 상기 제3 측정 장비(530)에 의해 획득된, 상기 도전 패턴(120)에 포함된 원소의 질량이다. 상기 도전 패턴(120)의 부피는 상기 도전 패턴(120)에 포함된 원소의 질량에 비례하므로, 상기 제2 부피(V2)는 상기 도전 패턴(120)에 포함된 상기 원소의 상기 질량(C)과 상기 상수 c의 곱으로 나타낼 수 있다.
이 후, 상기 제1 부피(V1)와 상기 제2 부피(V2)의 차이를 이용하여 상기 측정 대상 파라미터(R)가 산출될 수 있다. 상기 측정 대상 파라미터(R)는 다음의 수학식4에 의해 산출될 수 있다.
Figure pat00004
여기서, a, m, n, c는 상수이다. A는 상기 제1 측정 장치(510)에 의해 획득된 상기 리세스 영역(110)의 상기 폭(W)의 측정값이고, B는 상기 제2 측정 장치(520)에 의해 획득된 상기 리세스 영역(110)의 상기 깊이(D)의 측정값이다. C는 상기 제3 측정 장치(530)에 의해 획득된, 상기 도전 패턴(120) 에 포함된 원소의 질량이다.
구체적으로, 도 6을 다시 참조하면, 상기 리세스 영역(110)의 상기 제1 부피(V1)에서 상기 도전 패턴(120)의 상기 제2 부피(V2)를 뺀 제3 부피(V3)를, 상기 리세스 영역(110)의 상기 가상의 상면(U)의 면적(즉, aA)으로 나누어 상기 측정 대상 파라미터(R)가 산출될 수 있다.
상기 리세스 영역(110)의 상기 제1 부피(V1)는 상기 수학식1에 의해 산출될 수 있고, 상기 도전 패턴(120)의 상기 제2 부피(V2)는 상기 수학식3에 의해 산출될 수 있다. 이에 따라, 상기 측정 대상 파라미터(R)를 산출하는 상기 산출 모듈은 상기 수학식 4를 이용하여 수행될 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 상기 측정 대상 파라미터(R)를 산출하는 상기 산출 모듈이 검증될 수 있다(S60). 상기 산출 모듈을 검증하는 것은, 참조 데이터(R')를 획득하는 것(S61), 및 상기 산출 모듈에 의해 산출된 상기 측정 대상 파라미터(R)와 상기 참조 데이터(R')의 오차가 최소가 되도록 상기 산출 모듈을 보정하는 것(S63)을 포함할 수 있다.
상기 참조 데이터(R')는 상기 측정 대상 파라미터(R)의 실제값일 수 있다. 일 예로, 상기 참조 데이터(R')는 파괴 검사에 이용되는 SEM(scanning electron microscope) 또는 TEM(transmission electron microscopy) 장비를 이용하여 얻어질 수 있다.
상기 산출 모듈을 보정하는 것은, 상기 컴퓨터 시스템(550)의 상기 연산기(552a)에 포함된 검증 모듈을 구동하는 것을 포함할 수 있다. 상기 검증 모듈은 아래의 수학식5를 이용하여 수행될 수 있다.
Figure pat00005
(k= c/a)
여기서, a, m, n, c는 상수이고, N은 정수이다. 상기 검증 모듈은 N개의 시료에서 획득한 측정값들(A, B, 및, C) 및 참조 데이터들(R')을 이용할 수 있다. 즉, AK는 K번째 시료의 상기 폭(W)의 측정값이고, BK는 K번째 시료의 상기 깊이(D)의 측정값이고, CK는 K번째 시료의 상기 도전 패턴(120)에 포함된 원소의 질량이며, R?는 K번째 시료의 상기 참조 데이터이다.
상기 검증 모듈에 의해, 상기 산출 모듈에 의해 산출되는 상기 측정 대상 파라미터(R)와 상기 참조 데이터(R')의 오차, 즉 평균제곱오차(Mean squared error)가 최소가 되는 상기 상수들(m, n, k)이 결정될 수 있다.
상기 검증 모듈에 의해 결정된 상기 상수들(m, n, k)을 이용하여 상기 산출 모듈이 보정될 수 있다. 상기 산출 모듈이 보정되는 경우, 상기 측정 대상 파라미터(R)을 산출하는 것(도 2a의 S5O)으로 되돌아 갈 수 있고, 상기 측정 대상 파라미터(R)를 산출하는 것(도 2a의 S5O)은 상기 보정된 산출 모듈을 구동하는 것을 포함할 수 있다. 이에 따라, 상기 보정된 산출 모듈을 이용하여 최적화된 측정 대상 파라미터(Ropt)가 산출될 수 있다. 즉, 상기 리세스 영역(110)의 상기 폭(W)의 상기 측정값(A), 상기 리세스 영역(110)의 상기 깊이(D)의 상기 측정값(B), 및 상기 도전 패턴(120)에 포함된 원소의 질량(C)을 이용하여 상기 최적화된 측정 대상 파라미터(Ropt)가 산출될 수 있다.
본 발명의 개념에 따르면, 3차원 반도체 구조의 계측을 위한 테스트 패턴을 사용하지 않고, 반도체 기판의 셀 어레이 영역에 형성된 반도체 패턴의 파라미터들을 직접 측정함에 따라 정확한 계측이 가능할 수 있다. 더하여, 상기 측정된 파라미터들 및 간단한 기하학적 모델링을 이용하여 측정 대상 파라미터를 산출함에 따라 계측에 소요되는 시간을 단축할 수 있다. 이에 따라, 계측의 신뢰성을 향상시킴과 동시에 용이한 계측이 가능한 반도체 소자의 계측 방법 및 반도체 계측 시스템이 제공될 수 있다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 계측 방법을 설명하기 위한 사시도들이고, 도 10은 도 8의 평면도이다. 도 11은 본 발명의 다른 실시예에 따른 반도체 소자의 계측 방법에 사용되는 산출 모듈을 설명하기 위한 기하학적 모델이다. 도 3 내지 도 6을 참조하여 설명한 본 발명의 일 실시예에 따른 계측 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도8 및 도 10을 참조하면, 반도체 기판(100)에 리세스 영역(110)이 형성될 수 있다. 상기 반도체 기판(100)은, 도시되지 않았지만, 복수의 트랜지스터들 및/또는 도전 라인들을 포함할 수 있다. 본 실시예에 따르면, 상기 리세스 영역(110)은 상기 반도체 기판(100)의 적어도 일부를 관통하는 홀의 형태를 가질 수 있다. 복수 개의 상기 리세스 영역들(110)은 제1 방향(D1)으로 서로 이격되어 형성될 수 있고, 상기 제1 방향(D1)을 따라 배열되어 열을 이룰 수 있다. 더하여, 복수 개의 상기 리세스 영역들(110)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격되어 형성될 수 있고, 상기 제2 방향(D2)을 따라 배열되어 행을 이룰 수 있다. 즉, 복수 개의 상기 리세스 영역들(110)은 상기 반도체 기판(100)에 이차원적으로 배열될 수 있다.
도 1, 도 2a, 도 8, 및 도 10을 참조하면, 상기 리세스 영역(110)의 제1 측정 데이터가 획득될 수 있다(S10). 상기 제1 측정 데이터를 획득하는 것은, 상기 리세스 영역(110)의 폭(width, W)을 측정하는 것, 및 상기 리세스 영역(110)의 깊이(depth, D)를 측정하는 것을 포함할 수 있다. 본 실시예에서, 상기 리세스 영역(110)의 상기 폭(W)은 상기 반도체 기판(100)의 측벽에 의해 정의되는 상기 리세스 영역(110)의 직경으로 정의된다. 더하여, 상기 리세스 영역(110)의 상기 깊이(D)는 상기 반도체 기판(100)의 상면과 상기 리세스 영역(110)의 바닥면 사이의 거리로 정의된다.
상기 리세스 영역(110)의 상기 폭(W)은 상기 반도체 계측 시스템(500)의 상기 제1 측정 장치(510)에 의해 측정될 수 있다. 상기 제1 측정 장치(510)은 일 예로, SEM(scanning electron microscope, SEM) 장치일 수 있다. 상기 리세스 영역(110)의 상기 깊이(D)는 상기 반도체 계측 시스템(500)의 상기 제2 측정 장치(520)에 의해 측정될 수 있다. 상기 제2 측정 장치(520)은, 일 예로, 광학 스케터로미트리(optical scatterometry) 장치일 수 있다.
상기 제1 및 제2 측정 장치들(510, 520)에 의해 획득된 상기 리세스 영역(110)의 제1 측정 데이터는 상기 컴퓨터 시스템(550)의 상기 인터페이스 유닛(558)을 통하여 상기 저장 장치(554)에 저장될 수 있다.
도 9를 참조하면, 상기 리세스 영역(110)의 일부를 채우는 도전 패턴(120)이 형성될 수 있다. 상기 리세스 영역(110)은, 상기 리세스 영역(110)의 바닥면에 인접한 하부 영역(110L) 및 상기 리세스 영역(110)의 상기 바닥면으로부터 먼 상부 영역(110U)을 포함할 수 있다. 일 실시예에 따르면, 상기 도전 패턴(120)은 상기 하부 영역(110L)을 채우도록 형성될 수 있다.
도 1, 도 2a 및 도 9를 참조하면, 상기 도전 패턴(120)의 제2 측정 데이터가 획득될 수 있다(S20). 상기 제2 측정 데이터를 획득하는 것은, 상기 도전 패턴(120)에 포함된 원소의 질량을 측정하는 것을 포함할 수 있다. 상기 도전 패턴(120)에 포함된 상기 원소의 상기 질량은 상기 반도체 계측 시스템(500)의 상기 제3 측정 장비(530)에 의해 획득될 수 있다. 상기 제3 측정 장비(530)은 일 예로, X-ray 형광분석(X-ray fluorescence analysis) 장비일 수 있다.
상기 제3 측정 장비(530)에 의해 획득된 상기 도전 패턴(120)의 상기 질량은 상기 컴퓨터 시스템(550)의 상기 인터페이스 유닛(558)을 통하여 상기 저장 장치(554)에 저장될 수 있다.
도 1, 도 2a, 도 9, 및 도 11을 참조하면, 상기 제1 측정 데이터를 이용하여 상기 리세스 영역(110)의 제1 부피(V1)가 산출될 수 있고(S30), 상기 제2 측정 데이터를 이용하여 상기 도전 패턴(120)의 제2 부피(V2)가 산출될 수 있고(S40), 상기 제1 부피(V1)와 상기 제2 부피(V2)의 차이를 이용하여 측정 대상 파라미터(R)가 산출될 수 있다(S50). 본 실시예에 따르면, 상기 측정 대상 파라미터(R)은 상기 도전 패턴(120)의 상면과 상기 반도체 기판(100)의 상면 사이의 거리일 수 있다.
상기 측정 대상 파라미터(R)를 산출하는 것은 상기 컴퓨터 시스템(550)의 상기 연산기(552a)에 포함된 산출 모듈을 구동하는 것을 포함할 수 있다. 이하에서, 도 11을 참조하여 상기 산출 모듈에 대하여 설명한다.
먼저, 상기 제1 측정 데이터를 이용하여 상기 리세스 영역(110)의 상기 제1 부피(V1)가 산출될 수 있다. 상기 제1 부피(V1)는 상기 수학식1에 의해 산출될 수 있다.
상기 리세스 영역(110)의 상기 제1 부피(V1)는, 상기 리세스 영역(110)의 가상의 상면(U)의 면적에 상기 깊이(D)를 곱하여 산출될 수 있다.
상기 리세스 영역(110)의 가상의 상면(U)의 면적은 상기 폭(W)에 비례하므로, 상기 폭(W)의 상기 측정값(A)과 비례상수인 상기 상수 a의 곱으로 나타낼 수 있다. 즉, 상기 가상의 상면(U)의 면적은 Aa로 나타낼 수 있다.
상기 깊이(D)의 상기 측정값(B)은 상기 깊이(D)의 실제값(B')과 상이할 수 있다. 이에 따라, 상기 산출 모듈을 구동하는 것은, 상기 깊이(D)의 측정값(B)을 상기 깊이(D)의 상기 실제값(B')에 근사하도록 보정하는 것을 포함할 수 있다.
구체적으로, 상기 반도체 기판(100)에 상기 리세스 영역(110)을 형성하는 것은 이방성 식각 공정을 수행하는 것을 포함할 수 있고, 상기 이방성 식각 공정의 특성에 따라 상기 리세스 영역(110)을 정의하는 상기 반도체 기판(100)의 측벽은 경사진 프로파일을 가질 수 있다. 상기 경사진 측벽 프로파일에 의해, 상기 제2 측정 장비(520)에 의해 획득된 상기 깊이(D)의 상기 측정값(B)은, 상기 깊이(D)의 상기 실제값(B')과 상이할 수 있다.
도 7을 다시 참조하면, 상기 깊이(D)의 상기 실제값(B')과 상기 깊이(D)의 상기 측정값(B)의 상관관계는 상기 수학식2로 나타낼 수 있다. 상기 수학식2에 따라, 상기 깊이(D)의 상기 실제값(B')에 근사하도록 상기 깊이(D)의 상기 측정값(B)을 보정할 수 있다. 이에 따라, 상기 리세스 영역(110)의 상기 제1 부피(V1)가 상기 수학식1에 의해 산출될 수 있다.
다음으로, 상기 제2 측정 데이터를 이용하여 상기 도전 패턴(120)의 상기 제2 부피(V2)가 산출될 수 있다. 상기 제2 부피(V2)는 상기 수학식3에 의해 산출될 수 있다. 구체적으로, 상기 도전 패턴(120)의 상기 제2 부피는 상기 도전 패턴(120)에 포함된 원소의 질량에 비례하므로, 상기 제2 부피(V2)는 상기 도전 패턴(120)에 포함된 원소의 질량(C)과 상수 c의 곱으로 나타낼 수 있다.
이 후, 상기 제1 부피(V1)와 상기 제2 부피(V2)의 차이를 이용하여 상기 리세스 영역(110)의 상기 측정 대상 파라미터(R)가 산출될 수 있다. 상기 측정 대상 파라미터(R)은 상기 수학식4에 의해 산출될 수 있다.
구체적으로, 도 11을 다시 참조하면, 상기 리세스 영역(110)의 상기 제1 부피(V1)에서 상기 도전 패턴(120)의 상기 제2 부피(V2)를 뺀 제3 부피(V3)를, 상기 리세스 영역(110)의 상기 가상의 상면(U)의 면적(즉, aA)으로 나누어 상기 측정 대상 파라미터(R)가 산출될 수 있다.
상기 리세스 영역(110)의 상기 제1 부피(V1)는 상기 수학식1에 의해 산출될 수 있고, 상기 도전 패턴(120)의 상기 제2 부피(V2)는 상기 수학식3에 의해 산출될 수 있다. 이에 따라, 상기 측정 대상 파라미터(R)를 산출하는 상기 산출 모듈은 상기 수학식 4를 이용하여 수행될 수 있다.
상기 측정 대상 파라미터(R)를 산출하는 상기 산출 모듈을 검증하는 것은, 도 1, 도 2a, 및 도 2b를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 소자의 계측 방법과 동일하다.
도 12는 본 발명의 개념에 따른 반도체 소자의 제조방법을 설명하기 위한 순서도이다. 도 13a 내지 도 17a는 본 발명의 개념에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이고, 도 13b 내지 도 17b는 각각 도 13a 내지 도 17a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 12, 도 13a, 및 도 13b를 참조하면, 기판(200) 상에 활성패턴(205)을 정의하는 소자분리막(201)이 형성될 수 있다(S1210). 상기 기판(200)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 일 실시예에 따르면, 상기 활성패턴(205)은 평면적으로 바(bar) 형태를 가지고, 제1 방향(일 예로, X방향)과 상기 제1 방향에 교차하는 제2 방향(일 예로, Y방향) 모두에 교차하는 제3 방향(일 예로, S방향)으로 장축이 위치되도록 배치될 수 있다. 도 13b는 상기 제1 방향(X), 상기 제2 방향(Y), 및 상기 제3 방향(S) 모두에 수직한 제4 방향(Z)과, 상기 제3 방향(S)의 단면이다. 상기 소자분리막(201)은 일 예로, STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자분리막(201)은 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막 포함할 수 있다.
상기 활성패턴(205)의 상부에 제1 불순물 주입영역(SD1)이 형성될 수 있다. 상기 제1 불순물 주입영역(SD1)은 이온주입 공정에 의해 형성될 수 있다. 일 예로, 상기 제1 불순물 주입영역(SD1)은 N형 도펀트로 도핑된 영역일 수 있다.
도 12, 도 14a, 및 도 14b를 참조하면, 상기 기판(200)에 상기 활성 패턴(205)을 가로지르는 트렌치(220)가 형성될 수 있다(S1220). 상기 트렌치(220)를 형성하는 것은, 상기 기판(200) 상에 상기 트렌치(220)가 형성될 영역을 정의하는 마스크 패턴들을 형성하는 것, 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 기판(200) 및 상기 소자분리막(201)을 식각하는 것을 포함할 수 있다. 상기 마스크 패턴들은 실리콘 질화막과 같은 하드 마스크 패턴이거나 포토 레지스트 패턴일 수 있다. 상기 식각 공정에 의해, 상기 트렌치(220)는 상기 제2 방향(Y)을 따라 연장되는 라인 형태를 가지도록 형성될 수 있다. 복수 개의 상기 트랜치들(220)은 상기 제1 방향(X)을 따라 서로 이격되도록 형성될 수 있다. 이 후, 상기 마스크 패턴들이 제거될 수 있다. 상기 마스크 패턴들이 포토 레지스트 패턴들인 경우, 상기 마스크 패턴들은 애싱 공정 등으로 제거될 수 있다. 상기 마스크 패턴들이 실리콘 질화막 등과 같은 하드 마스크 패턴들인 경우, 상기 마스크 패턴들은 인산 등을 이용한 세정 공정으로 제거될 수 있다.
상기 트렌치(220)의 제1 측정 데이터가 획득될 수 있다(S1230). 상기 제1 측정 데이터를 획득하는 것은, 상기 트렌치(220)의 폭(W)을 측정하는 것, 및 상기 트렌치(220)의 깊이(D)를 측정하는 것을 포함할 수 있다. 상기 제1 측정 데이터를 획득하는 것은, 도 2a의 S10 단계를 참조하여 설명한 바와 같다.
구체적으로, 상기 트렌치(220)의 상기 폭(W)은, 도 1을 참조하여 설명한, 상기 반도체 계측 시스템(500)의 상기 제1 측정 장비(510)에 의해 측정될 수 있다. 상기 제1 측정 장비(510)은 일 예로, SEM(scanning electron microscope, SEM) 장비일 수 있다. 상기 트렌치(220)의 상기 깊이(D)는 상기 반도체 계측 시스템(500)의 상기 제2 측정 장비(520)에 의해 측정될 수 있다. 상기 제2 측정 장비(520)은, 일 예로, 광학 스케터로메트리(optical scatterometry) 장비일 수 있다. 상기 제1 측정 데이터는 상기 컴퓨터 시스템(550)의 상기 인터페이스 유닛(558)을 통하여 상기 저장 장치(554)에 저장될 수 있다.
도 12, 도 15a, 및 도 15b를 참조하면, 상기 기판(200) 상에 게이트 절연막(230)이 형성될 수 있다. 상기 게이트 절연막(230)은 상기 트렌치(220)의 일부를 채우도록 형성될 수 있다. 상기 게이트 절연막(230)은 상기 트렌치(220)의 바닥면 및 측벽들을 덮도록 형성될 수 있다. 상기 게이트 절연막(230)은 열산화 공정, 원자층증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 일 예로, 상기 게이트 절연막(230)은 실리콘 산화막을 포함할 수 있다.
계속하여, 상기 기판(200) 상에 게이트 막(240)이 형성될 수 있다(S1240). 상기 게이트 막(240)은 상기 트렌치(220)의 잔부를 채우도록 형성될 수 있다. 상기 기판(200)과 상기 게이트 막(240) 사이, 및 상기 소자분리막(201)과 상기 게이트 막(240) 사이에 상기 게이트 절연막(230)이 각각 개재될 수 있다. 상기 게이트 막(240)은 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 게이트 막(240)은 도전 물질을 포함할 수 있고, 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
도 12, 도 16a, 및 도 16b를 참조하면, 상기 게이트 막(240)을 식각하여 상기 트렌치(220)의 일부를 채우는 게이트 패턴(245)이 형성될 수 있다(S1250). 상기 게이트 패턴(245)을 형성하는 것은, 상기 게이트 막(240)이 상기 트렌치(220) 내에 원하는 두께로 남을 때까지 상기 게이트 막(240)을 식각하는 것을 포함할 수 있다. 일 예로, 상기 식각 공정은 에치-백 공정일 수 있다. 상기 트렌치(220)는 상기 트렌치(220)의 바닥면에 인접하는 하부 영역(220L) 및 상기 바닥면으로부터 먼 상부 영역(220U)을 포함할 수 있다. 상기 식각 공정의 결과, 상기 게이트 패턴(245)은 상기 트렌치(220)의 상기 하부 영역(220L)을 채우도록 형성될 수 있다.
계속하여, 상기 게이트 절연막(230)을 식각하여 상기 트렌치(220) 내에 배치되는 게이트 절연 패턴(235)이 형성될 수 있다. 상기 게이트 절연 패턴(235)은 상기 기판(200)과 상기 게이트 패턴(245) 사이, 및 상기 소자분리막(201)과 상기 게이트 패턴(245) 사이에 각각 개재될 수 있다. 상기 게이트 절연 패턴(235)의 상면의 높이는 상기 게이트 패턴(245)의 상면의 높이와 실질적으로 동일할 수 있다. 상기 게이트 절연 패턴(235)이 형성됨에 따라, 상기 기판(200) 및 상기 소자분리막(201)의 상면들이 노출될 수 있고, 상기 트렌치(220)의 상기 상부 영역(220U)을 정의하는 상기 기판(200)의 양 측벽들이 노출될 수 있다.
상기 게이트 패턴(245)의 제2 측정 데이터가 획득될 수 있다(S1260). 상기 제2 측정 데이터를 획득하는 것은, 상기 게이트 패턴(245) 내에 포함된 원소의 질량을 측정하는 것을 포함할 수 있다. 상기 제2 측정 데이터를 획득하는 것은, 도 2a의 S20 단계를 참조하여 설명한 바와 같다.
구체적으로, 상기 게이트 패턴(245) 내에 포함된 상기 원소의 상기 질량은, 도 1을 참조하여 설명한, 상기 반도체 계측 시스템(500)의 상기 제3 측정 장비(530)에 의해 획득될 수 있다. 상기 제3 측정 장비(530)은 일 예로, X-ray 형광분석(X-ray fluorescence analysis) 장비일 수 있다.
상기 제3 측정 장비(530)에 의해 획득된, 상기 도전 패턴(220)에 포함된 상기 원소의 상기 질량은 상기 컴퓨터 시스템(550)의 상기 인터페이스 유닛(558)을 통하여 상기 저장 장치(554)에 저장될 수 있다.
상기 제1 및 제2 측정 데이터들을 이용하여 측정 대상 파라미터(R)가 획득될 수 있다(S1270). 본 실시예에서, 상기 측정 대상 파라미터(R)는 상기 게이트 패턴(245)의 상면과 상기 기판(200)의 상면 사이의 거리일 수 있다. 상기 측정 대상 파라미터(R)를 획득하는 것은, 도 2a의 S30 단계 내지 S60 단계, 및 도 2b를 참조하여 설명한 바와 같다.
구체적으로, 상기 측정 대상 파라미터(R)를 획득하는 것은, 상기 제1 측정 데이터를 이용하여 상기 트렌치(220)의 제1 부피(V1)를 산출하고(도 2a의 S30), 상기 제2 측정 데이터를 이용하여 상기 게이트 패턴(245)의 제2 부피(V2)를 산출하고(도 2a의 S40), 상기 제1 부피(V1)와 상기 제2 부피(V2)의 차이를 이용하여 측정 대상 파라미터(R)가 산출하는 것(도 2a의) S50)을 포함할 수 있다. 상기 측정 대상 파라미터(R)를 산출하는 것은, 도 1를 참조하여 설명한, 상기 컴퓨터 시스템(550)의 상기 연산기(552a)에 포함된 산출 모듈을 구동하는 것을 포함할 수 있다. 상기 산출 모듈은 상기 수학식1 내지 상기 수학식4를 이용하여 수행될 수 있다.
상기 트렌치(220)의 상기 제1 부피(V1)는 상기 수학식1에 의해 산출될 수 있다. 상기 수학식1에서, A는 상기 트렌치(220)의 상기 폭(W)의 측정값이고, B는 상기 트렌치(220)의 상기 깊이(D)의 측정값이다. 상기 게이트 패턴(245)의 상기 제2 부피(V2)는 상기 수학식3에 의해 산출될 수 있고, 상기 수학식3에서, C는 상기 게이트 패턴(245)에 포함된 원소의 질량이다. 상기 측정 대상 파라미터(R)는 상기 수학식4에 의해 산출될 수 있다.
상기 측정 대상 파라미터(R)를 획득하는 것은, 상기 측정 대상 파라미터(R)를 산출하는 상기 산출 모듈을 검증하는 것(도 2a의 S60)을 더 포함할 수 있다. 상기 산출 모듈을 검증하는 것은, 참조 데이터(R')를 획득하는 것(도 2b의 S61), 및 상기 산출 모듈에 의해 산출된 상기 측정 대상 파라미터(R)와 상기 참조 데이터(R')의 오차가 최소가 되도록 상기 산출 모듈을 보정하는 것(도 2b의 S63)을 포함할 수 있다.
상기 참조 데이터(R')는 상기 측정 대상 파라미터(R)의 실제값일 수 있다. 즉, 상기 참조 데이터(R')는 파괴 검사에 이용되는 SEM(scanning electron microscope) 또는 TEM(transmission electron microscopy) 장비를 이용하여 얻어질 수 있다.
상기 산출 모듈을 보정하는 것은, 도 1을 참조하여 설명한, 상기 컴퓨터 시스템(550)의 상기 연산기(552a)에 포함된 검증 모듈을 구동하는 것을 포함할 수 있다. 상기 검증 모듈은 상기 수학식5를 이용하여 수행될 수 있다.
상기 검증 모듈에 의해, 상기 산출 모듈에 의해 산출되는 상기 측정 대상 파라미터(R)와 상기 참조 데이터(R')의 오차가 최소가 되도록 상기 산출 모듈이 보정될 수 있다. 상기 산출 모듈이 보정되는 경우, 상기 측정 대상 파라미터(R)를 산출하는 것(도 2a의 S5O)으로 되돌아갈 수 있고, 상기 측정 대상 파라미터(R)를 산출하는 것(도 2a의 S5O)은 상기 보정된 산출 모듈을 구동하는 것을 포함할 수 있다. 이에 따라, 상기 보정된 산출 모듈을 이용하여 최적화된 측정 대상 파라미터(Ropt)가 산출될 수 있다. 즉, 상기 트렌치(220)의 상기 폭(W)의 상기 측정값(A), 상기 트렌치(220)의 상기 깊이(D)의 상기 측정값(B), 및 상기 게이트 패턴(245)에 포함된 상기 원소의 상기 질량(C)을 이용하여 상기 최적화된 측정 대상 파라미터(Ropt)가 획득될 수 있다.
도 12를 다시 참조하면, 획득된 상기 측정 대상 파라미터(R)가 허용 범위 내인지 판단될 수 있다(S1280).
상기 측정 대상 파라미터(R)가 허용 범위를 벗어나는 경우, 경고가 발생될 수 있다(S1285). 이 후, 상기 측정 대상 파라미터(R)가 허용 범위보다 작은 경우, 즉, 상기 게이트 패턴(245)의 식각이 덜 된 경우, 상기 게이트 패턴(245)을 형성하는 단계(S1250)로 되돌아가 식각 공정이 다시 수행될 수 있다. 상기 식각 공정은, 일 예로, 에치 백 공정일 수 있다. 상기 측정 대상 파라미터(R)가 허용 범위보다 큰 경우, 즉, 상기 게이트 패턴(245)이 과식각된 경우, 상기 게이트 막(240)을 형성하는 단계(S1240)로 되돌아가 요구되는 증착 및 식각 공정 등이 다시 수행될 수 있다. 일 예로, 상기 게이트 패턴(245)이 형성된 기판(200) 상에, 추가적으로 상기 게이트 절연막(230)을 증착하고 식각하여, 상기 트렌치(220)의 양 측벽들 상에 상기 게이트 절연 패턴(235)이 추가로 형성될 수 있고, 상기 게이트 막(240)의 증착 및 식각 공정이 다시 수행될 수 있다.
일반적으로, 상기 게이트 패턴(145)의 높이(h, 즉, 상기 게이트 패턴(145)의 바닥면으로부터 상기 게이트 패턴(145)의 상면 사이의 거리)는 상기 게이트 패턴(145)을 포함하는 트랜지스터의 특성에 영향일 미칠 수 있다. 상기 게이트 패턴(145)의 상기 높이(h)를 용이하게 모니터링하기 위해, 상기 측정 대상 파라미터(R)의 모니터링이 요구될 수 있다.
본 발명의 개념에 따른 반도체 소자의 계측 방법 및 반도체 계측 시스템을 이용하여 반소체 소자를 제조함에 따라, 상기 반도체 소자의 제조 공정 동안, 상기 측정 대상 파라미터(R)의 모니터링이 정확하고 용이하게 수행될 수 있다. 이에 따라, 반도체 소자의 신뢰성이 향상될 수 있다. 즉, 우수한 신뢰성을 갖는 반도체 소자의 제조방법이 제공될 수 있다.
도 12, 도 17a, 및 도 17b를 참조하면, 상기 측정 대상 파라미터(R)가 허용 범위 내인 경우, 상기 트렌치(220)의 잔부를 채우는 캐핑 패턴(250)이 형성될 수 있다(S1290). 상기 캐핑 패턴(250)을 형성하는 것은, 상기 기판(200) 상에 상기 트렌치(220)의 잔부를 채우는 캐핑막을 형성하는 것, 및 상기 캐핑막을 평탄화하는 것을 포함할 수 있다. 상기 캐핑막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 캐핑 패턴(250)의 상면은 상기 기판(200)의 상면과 공면을 이룰 수 있다.
상기 기판(200) 상에 이온 주입 공정을 수행하여, 상기 활성 패턴(205) 상에서 서로 이웃하는 두 개의 상기 게이트 패턴들(245) 사이에 제2 불순물 주입영역(SD2)이 형성될 수 있다. 상기 제2 불순물 주입영역(SD2)은 상기 제1 불순물 주입영역(SD1)과 동일한 N형의 불순물로 도핑될 수 있다. 상기 제2 불순물 주입영역(SD2)은 상기 제1 불순물 주입영역(SD1)보다 상기 기판(200) 내부로 깊이 연장될 수 있다.
상기 기판(200) 상에 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘 단결정막 또는 도전막을 형성하고 패터닝하여 제1 패드(252)와 제2 패드(254)가 형성될 수 있다. 상기 제1 패드(252)은 상기 제1 불순물 주입 영역(SD1)과 연결될 수 있고, 상기 제2 패드(254)은 상기 제2 불순물 주입 영역(SD2)과 연결될 수 있다. 상기 제1 패드(252)와 상기 제2 패드(254)가 불순물이 도핑된 폴리실리콘막 또는 실리콘 단결정막을 포함할 경우, 상기 제1 패드(252)와 상기 제2 패드(254)는 상기 제1 및 제2 불순물 주입 영역들(SD1 및 SD2)과 동일한 타입의 불순물로 도핑될 수 있다.
상기 제1 및 제2 패드들(252 및 254) 상에 제1 층간 절연막(264)이 형성될 수 있다. 상기 제1 층간 절연막(264)은 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 제1 층간 절연막(264)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 층간 절연막(264)의 일부를 패터닝하여 다이렉트 콘택이 형성될 영역을 정의하는 콘택 홀이 형성될 수 있다. 상기 콘택 홀은 상기 제2 패드(254)의 상면을 노출하도록 형성될 수 있다. 상기 제1 층간 절연막(264) 상에 도전막이 형성될 수 있다. 상기 도전막은 상기 콘택 홀들을 채울 수 있다. 일 예로, 상기 도전막은 금속, 도핑된 반도체 등의 도전물질을 포함할 수 있다. 상기 도전막 상에 마스크 막이 형성될 수 있다. 일 예로, 상기 마스크 막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 마스크 막 및 상기 도전막을 패터닝하여 비트 라인(BL)과 그 위에 배치되는 마스크 패턴(258)이 형성될 수 있다. 상기 콘택 홀들 안에는 다이렉트 콘택(256)이 형성될 수 있다. 상기 다이렉트 콘택(256)은 상기 제2 패드(254)에 연결될 수 있다. 상기 제1 층간 절연막(264) 상에 절연 스페이서막을 콘포말하게 증착하고 이방성 식각하여 상기 비트 라인(BL)의 측벽을 덮는 절연 스페이서들(260)이 형성될 수 있다. 상기 절연 스페이서들(260)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다.
상기 제1 층간 절연막(264) 상에 제2 층간 절연막(266)을 형성하고 평탄화 공정을 수행하여, 상기 마스크 패턴(258)의 상면이 노출될 수 있다. 이 후, 상기 제2 층간 절연막(266) 및 상기 제1 층간 절연막(264)을 관통하여 상기 제1 패드(252)에 연결되는 매립 콘택(262)이 형성될 수 있다. 상기 매립 콘택(262)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 상기 제2 층간 절연막(266) 상에 지지막(268)이 형성될 수 있다. 상기 지지막(268)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 지지막(268)은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 지지막(268)을 관통하여 상기 매립 콘택(262)에 연결되는 하부전극(270)이 형성될 수 있다. 상기 하부전극(270)은 하부가 막힌 실린더 형상으로 형성될 수 있다. 상기 하부전극(270)을 콘포말하게 덮는 유전막(272), 및 상기 유전막(272) 상에 형성되어 상기 하부전극(270)을 덮는 상부전극(274)이 형성되어 캐패시터(CA)가 완성될 수 있다. 상기 하부전극(270)과 상기 상부전극(274)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 이렇게 하여, 본 발명의 개념에 따른 반도체 소자의 계측 방법 및 반도체 계측 시스템을 이용하여 제조된 반도체 장치가 제공될 수 있다.
본 발명의 개념에 따른 반도체 소자의 제조방법에 대한 이상의 설명은, 도 3 내지 도 6을 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 계측 방법을 이용하는 일 예이나, 본 발명의 개념에 따른 반도체 소자의 제조방법은 이에 한정되지 않는다. 도 8 내지 도 11을 참조하여 설명한 본 발명의 다른 실시예에 따른 반도체 소자의 계측 방법은, 반도체 기판의 적어도 일부를 관통하고 상기 반도체 기판에 형성된 트랜지스터들 및/또는 도전 라인들을 노출하는 콘택 홀들, 및 상기 콘택 홀들일 일부를 채우고 상기 트랜지스터들 및/또는 상기 도전 라인들에 연결되는 콘택 플러그들을 포함하는 반도체 소자의 제조방법에 이용될 수 있다.
도 18은 본 발명의 개념에 따라 제조된 반도체 장치를 포함하는 전자 장치의 일 예를 나타내는 개략 블록도이다.
도 18을 참조하면, 본 발명의 개념에 따른 전자 장치(1100)는 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
상기 전자 장치(1100)는 랩탑 컴퓨터, 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 다른 전자 제품에 적용될 수 있다.
도 19는 본 발명의 개념에 따라 제조된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 상기 메모리 카드(1300)는 기억 장치(1310)를 포함한다. 상기 기억 장치(1310)는 본 발명의 개념에 따라 제조된 반도체 장치를 포함할 수 있다. 또한, 상기 기억 장치(1310)는 다른 형태의 반도체 메모리 장치를 더 포함할 수 있다. 상기 메모리 카드(1300)는 호스트(Host, 1330)와 상기 기억 장치(1310) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1320)를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100, 200: 반도체 기판 110: 리세스 영역
W: 리세스 영역의 폭 D: 리세스 영역의 깊이
120: 반도체 패턴 110U: 리세스 영역의 상부 영역
110L: 리세스 영역의 하부 영역 R: 측정 대상 파라미터
U: 리세스 영역의 가상의 상면
500: 반도체 계측 시스템 550: 컴퓨터 시스템
552: 제어기 554: 저장장치
556: 입출력 유닛 558: 인터페이스 유닛
510, 520, 530: 파라미터 측정 장치들 564: 측정 유닛
562: 척 552a: 연산기
552b: 측정 제어기
201: 소자분리막 205: 활성 패턴
220: 트렌치 230: 게이트 절연막
240: 게이트 막 235: 게이트 절연 패턴
245: 게이트 패턴 250: 캐핑 패턴
BL: 비트 라인 CA: 캐패시터

Claims (28)

  1. 반도체 기판에 형성된 리세스 영역의 제1 측정 데이터를 획득하는 것;
    상기 리세스 영역의 일부를 채우는 도전 패턴의 제2 측정 데이터를 획득하는 것;
    상기 제1 측정 데이터를 이용하여 상기 리세스 영역의 제1 부피를 산출하는 것;
    상기 제2 측정 데이터를 이용하여 상기 도전 패턴의 제2 부피를 산출하는 것; 및
    상기 제1 부피와 상기 제2 부피의 차이를 이용하여 측정 대상 파라미터를 산출하는 것을 포함하는 반도체 소자의 계측 방법.
  2. 청구항 1에 있어서,
    상기 리세스 영역은 상기 리세스 영역의 바닥면에 인접하는 하부 영역 및 상기 바닥면으로부터 먼 상부 영역을 포함하고,
    상기 도전 패턴은 상기 하부 영역을 채우고,
    상기 측정 대상 파라미터는 상기 도전 패턴의 상면과 상기 반도체 기판의 상면 사이의 거리인 반도체 소자의 계측 방법.
  3. 청구항 2에 있어서,
    상기 제1 측정 데이터를 획득하는 것은 상기 리세스 영역의 폭을 측정하는 것, 및 상기 리세스 영역의 깊이를 측정하는 것을 포함하는 반도체 소자의 계측 방법.
  4. 청구항 3에 있어서,
    상기 리세스 영역은 일 방향으로 연장되는 라인 형태의 트렌치이고,
    상기 리세스 영역의 상기 폭은 상기 트렌치를 정의하는 상기 반도체 기판의 양 측벽들 사이의 거리이고,
    상기 리세스 영역의 상기 깊이는 상기 트렌치의 바닥면과 상기 반도체 기판의 상면 사이의 거리인 반도체 소자의 계측 방법.
  5. 청구항 3에 있어서,
    상기 리세스 영역은 상기 반도체 기판의 적어도 일부를 관통하는 홀의 형태를 가지고,
    상기 리세스 영역의 상기 폭은 상기 반도체 기판의 측벽에 의해 정의되는 상기 홀의 직경이고,
    상기 리세스 영역의 상기 깊이는 상기 홀의 바닥면과 상기 반도체 기판의 상면 사이의 거리인 반도체 소자의 계측 방법.
  6. 청구항 3에 있어서,
    상기 리세스 영역의 상기 제1 부피는 상기 리세스 영역의 상기 폭, 상기 리세스 영역의 상기 깊이, 및 제1 상수를 곱하여 산출되는 반도체 소자의 계측 방법.
  7. 청구항 6에 있어서,
    상기 제2 측정 데이터를 획득하는 것은 상기 도전 패턴에 포함된 원소의 질량을 측정하는 것을 포함하는 반도체 소자의 계측 방법.
  8. 청구항 7에 있어서,
    상기 도전 패턴의 상기 제2 부피는 상기 도전 패턴에 포함된 상기 원소의 상기 질량에 제2 상수를 곱하여 산출되는 반도체 소자의 계측 방법.
  9. 청구항 6 있어서,
    상기 측정 대상 파라미터는 상기 제1 부피에서 상기 제2 부피를 뺀 제3 부피를 상기 리세스 영역의 상기 폭과 상기 제1 상수의 곱으로 나누어 산출되는 반도체 소자의 계측 방법.
  10. 청구항 3에 있어서,
    상기 리세스 영역을 정의하는 상기 반도체 기판의 측벽은 경사진 프로파일을 가질 수 있고,
    상기 리세스 영역의 상기 제1 부피를 산출하는 것은, 상기 경사진 프로파일을 반영하여 상기 깊이의 측정값을 상기 깊이의 실제값에 근사하도록 보정하는 것을 포함하는 반도체 소자의 계측 방법.
  11. 청구항 1에 있어서,
    상기 측정 대상 파라미터를 산출하는 산출 모듈을 검증하는 것을 더 포함하되,
    상기 산출 모듈을 검증하는 것은:
    참조 데이터를 획득하는 것; 및
    상기 산출 모듈에 의해 산출된 상기 측정 대상 파라미터와 상기 참조 데이터의 오차가 최소가 되도록 상기 산출 모듈을 보정하는 것을 포함하는 반도체 소자의 계측 방법.
  12. 청구항 11에 있어서,
    상기 산출 모듈이 보정된 경우, 상기 측정 대상 파라미터를 산출하는 것으로 되돌아가고, 상기 측정 대상 파라미터를 산출하는 것은 상기 보정된 산출 모듈을 구동하는 것을 포함하는 반도체 소자의 계측 방법.
  13. 청구항 1에 있어서,
    상기 도전 패턴은 금속 물질을 포함하는 반도체 소자의 계측 방법.
  14. 반도체 기판에 형성된 리세스 영역의 폭을 측정하는 제1 측정 장비;
    상기 리세스 영역의 깊이를 측정하는 제2 측정 장비;
    상기 리세스 영역의 일부를 채우는 도전 패턴에 포함된 원소의 질량을 측정하는 제3 측정 장비; 및
    상기 리세스 영역의 상기 폭 및 상기 깊이를 이용하여 상기 리세스 영역의 제1 부피를 산출하고, 상기 도전 패턴에 포함된 상기 원소의 상기 질량을 이용하여 상기 도전 패턴의 제2 부피를 산출하고, 상기 제1 부피와 상기 제2 부피의 차이를 이용하여 측정 대상 파라미터를 산출하는 컴퓨터 시스템을 포함하는 반도체 계측 시스템.
  15. 청구항 14에 있어서,
    상기 컴퓨터 시스템은 상기 측정 대상 파라미터를 산출하는 산출 모듈을 포함하고,
    상기 산출 모듈은 상기 리세스 영역의 상기 폭, 상기 리세스 영역의 상기 깊이, 및 제1 상수를 곱하여 상기 제1 부피를 산출하고, 상기 도전 패턴에 포함된 상기 원소의 상기 질량에 제2 상수를 곱하여 상기 제2 부피를 산출하고, 상기 제1 부피에서 상기 제2 부피를 뺀 제3 부피를 상기 리세스 영역의 상기 폭과 상기 제1 상수의 곱으로 나누어 상기 측정 대상 파라미터를 산출하는 반도체 계측 시스템.
  16. 청구항 15에 있어서,
    상기 컴퓨터 시스템은 상기 산출 모듈을 검증하는 검증 모듈을 더 포함하고,
    상기 검증 모듈은 상기 산출 모듈에 의해 산출된 상기 측정 대상 파라미터와 참조 데이터의 오차가 최소가 되도록 상기 제1 상수 및 상기 제2 상수를 결정하는 반도체 계측 시스템.
  17. 청구항 14에 있어서,
    상기 제1 측정 장비는 SEM(scanning electron microscope) 장비이고,
    상기 제2 측정 장비는 광학 스캐트로메트리(Optical Scatterometry) 장비이고,
    상기 제3 측정 장비는 X선 형광 분석(X-ray fluorescence analysis) 장비인 반도체 계측 시스템.
  18. 청구항 14에 있어서,
    상기 컴퓨터 시스템은 측정 제어기를 포함하되,
    상기 제1 측정 장비, 상기 제2 측정 장비, 및 상기 제3 측정 장비는 상기 측정 제어기에 의해 제어되는 반도체 계측 시스템.
  19. 기판 상에 활성 패턴을 정의하는 소자분리막을 형성하는 것;
    상기 활성 패턴 및 상기 소자분리막을 식각하여 상기 활성 패턴을 가로지르는 트렌치를 형성하는 것;
    상기 트렌치의 제1 측정 데이터를 획득하는 것;
    상기 트렌치 내에, 상기 활성 패턴을 가로지르고 상기 기판 내에 매립되는 게이트 패턴을 형성하는 것;
    상기 게이트 패턴의 제2 측정 데이터를 획득하는 것;
    상기 제1 측정 데이터를 이용하여 상기 트렌치의 제1 부피를 산출하고, 상기 제2 측정 데이터를 이용하여 상기 게이트 패턴의 제2 부피를 산출하고, 상기 제1 부피와 상기 제2 부피의 차이를 이용하여 측정 대상 파라미터를 획득하는 것; 및
    상기 측정 대상 파라미터가 허용 범위를 벗어나는지 여부를 판단하는 것을 포함하는 반도체 소자의 제조방법.
  20. 청구항 19에 있어서,
    상기 트렌치는 상기 트렌치의 바닥면에 인접하는 하부 영역 및 상기 바닥면으로부터 먼 상부 영역을 포함하고,
    상기 게이트 패턴은 상기 하부 영역을 채우고,
    상기 측정 대상 파라미터는 상기 게이트 패턴의 상면과 상기 기판의 상면 사이의 거리인 반도체 소자의 제조방법.
  21. 청구항 20에 있어서,
    상기 제1 측정 데이터를 획득하는 것은 상기 트렌치의 폭을 측정하는 것, 및 상기 트렌치의 깊이를 측정하는 것을 포함하는 반도체 소자의 제조방법.
  22. 청구항 21에 있어서,
    상기 제1 측정 데이터는 비파괴 검사에 의해 획득되되,
    상기 트렌치의 상기 폭은 SEM(scanning electron microscope) 장비에 의해 측정되고, 상기 트렌치의 상기 깊이는 광학 스캐트로메트리(Optical Scatterometry) 장비에 의해 측정되는 반도체 소자의 제조방법.
  23. 청구항 21에 있어서,
    상기 제2 측정 데이터를 획득하는 것은 상기 게이트 패턴에 포함된 원소의 질량을 측정하는 것을 포함하는 반도체 소자의 제조방법.
  24. 청구항 23에 있어서,
    상기 제2 측정 데이터는 비파괴 검사에 의해 획득되되,
    상기 게이트 패턴에 포함된 상기 원소의 상기 질량은 X선 형광 분석(X-ray fluorescence analysis) 장비에 의해 측정되는 반도체 소자의 제조방법.
  25. 청구항 23에 있어서,
    상기 측정 대상 파라미터를 획득하는 것은, 컴퓨터 시스템에 포함된 산출 모듈을 구동하는 것을 포함하되,
    상기 산출 모듈은 상기 트렌치의 상기 폭, 상기 트렌치의 상기 깊이, 및 제1 상수를 곱하여 상기 제1 부피를 산출하고, 상기 게이트 패턴에 포함된 상기 원소의 상기 질량에 제2 상수를 곱하여 상기 제2 부피를 산출하고, 상기 제1 부피에서 상기 제2 부피를 뺀 제3 부피를 상기 트렌치의 상기 폭과 상기 제1 상수의 곱으로 나누어 상기 측정 대상 파라미터를 산출하는 반도체 소자의 제조방법.
  26. 청구항 25에 있어서,
    상기 측정 대상 파라미터를 획득하는 것은, 상기 컴퓨터 시스템에 포함된 검증 모듈을 구동하는 것을 더 포함하되,
    상기 검증 모듈은 상기 산출 모듈에 의해 산출된 상기 측정 대상 파라미터와 참조 데이터의 오차가 최소가 되도록 상기 제1 상수 및 상기 제2 상수를 결정하는 반도체 소자의 제조방법.
  27. 청구항 20에 있어서,
    상기 게이트 패턴은 금속 물질을 포함하는 반도체 소자의 제조방법.
  28. 청구항 20에 있어서,
    상기 게이트 패턴을 형성하는 것은:
    상기 기판 상에 상기 트렌치를 채우는 게이트 막을 형성하는 것; 및
    상기 게이트 막을 식각하는 것을 포함하되,
    상기 측정 대상 파라미터가 상기 허용 범위보다 작은 경우, 상기 게이트 패턴을 형성하는 것으로 되돌아가고, 상기 식각 공정이 다시 수행되는 반도체 소자의 제조방법.
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