CN112861199B - 超级结深沟槽外延填充参数的计算方法 - Google Patents

超级结深沟槽外延填充参数的计算方法 Download PDF

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Abstract

本发明公开了一种超级结深沟槽外延填充参数的计算方法,对不同产品通过其基础参数计算深沟槽需要填充的总容积,在相同外延填充时间条件下收集其化学机械研磨终点检知时间数据,通过大数据分析得到深沟槽体积与EPD的线性关系,根据线性关系及外延过填程度和EPD的关系再进行理论推导,可以快速高效地推算出不同产品需要的理论外延填充时间,不再需要进行FA SEM切片或做外延填充时间拉偏实验来确认填充程度,不仅节省大量测试环节时间,而且提高了外延工艺精准度。

Description

超级结深沟槽外延填充参数的计算方法
技术领域
本发明涉及半导体器件设计及制造领域,具体是指一种超级结深沟槽外延填充参数的计算方法。
背景技术
超级结功率器件是一种发展迅速、应用广泛的新型功率半导体器件。它是在双扩散金属氧化物半导体(DMOS)的基础上,通过引入超级结(Super Junction)结构,除了具备DMOS输入阻抗高、开关速度快、工作频率高、热稳定好、驱动电路简单、易于集成等特点外,还克服了DMOS的导通电阻随着击穿电压成2.5次方关系增加的缺点。目前超级结DMOS已广泛应用于面向照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等消费电子产品的电源或适配器,以及云服务器、UPS不间断电源管理、智能单车、移动终端等领域。应用范围涉及200~1000V各类产品,产品种类复杂多样。
超级结器件采用新的耐压层结构即利用一系列的交替排列的P型和N型半导体薄层来在截止状态下在较低电压下就将由P型和N型半导体薄层组成的P型N型区耗尽,实现电荷相互补偿,从而使P型N型区在高掺杂浓度下能实现高的击穿电压,从而同时获得低导通电阻和高击穿电压,打破传统功率器件理论极限。
目前超级结功率器件的制备工艺主要分成两大类,一种是利用多次外延和注入的方式在N型外延衬底上形成P柱;另外一种是在深沟槽刻蚀加P柱填充的方式形成。
深沟槽外延填充是超级结项目中的关键步骤。交替的P型半导体薄层与N型半导体薄层的形成工艺中,P型半导体薄层是采用深沟槽填充式工艺形成,即先在N型外延层上开出深沟槽,之后通过硅填充的工艺在深沟槽中填入P型外延。深沟槽外延填充是这类产品制造过程中相当关键的工艺,由于其外延填充性能和外延填充时间会受到深沟槽(DeepTrench)尺寸大小等因素影响,不同客户设计的产品外延填充时间长短从800单位至2200单位各不相同。其中外延填充程度会影响到产品的电性参数,外延填充时间过短会使产品深沟槽填充不足导致深沟槽中有缝隙,填充时间过长会使产品填充过厚导致应力问题引起的缺陷,比如位错等,进而导致产品漏电低良率。因此以前每次新产品投入都需要进行FA SEM切片或外延填充时间拉偏实验来确定外延合适的填充时间。
发明内容
本发明所要解决的技术问题在于提供一种超级结深沟槽外延填充参数的计算方法,直接计算出工艺时间,无需再做工艺前参数实验。
为解决上述问题,本发明所述的超级结深沟槽填充参数的计算方法,基于以往工艺数据整理分析,形成新的深沟槽填充时长的计算方法:
首先,对超级结器件要进行外延填充的深沟槽的尺寸进行测量,建立深沟槽的尺寸模型,计算出晶圆上需要填充的所有的深沟槽的总容积VT
基于以往数据进行分析提取,收集深沟槽填充完成之后进行化学机械研磨的时间,即从开始研磨到接触到研磨终止点的时间,其定义为EPD检知时间;
基于以往客户数据,整理出深沟槽的总容积VT与EPD检知时间的线性关系,针对深沟槽总容积VT计算出理论EPD检知时间为EPDtheory
基于以往客户数据,得到EPD检知时间的经验数据是EPDtarget=Tt为安全时间,同时外延填充增加时间与增加的EPD检知时间的比值为α:1,α为自然数,同时外延填充时间时间常数为Tr,最终深沟槽外延填充的总时间为:
TEPIfilling=Tr+α*(EPDtarget-EPDtheory)。
进一步的改进是,所述的深沟槽,定义深沟槽的槽口宽度为D,深沟槽的深度为H,沟槽的侧壁的倾角为θ,深沟槽的上表面积为S1,沟槽底部的表面积为S2,晶圆上单个晶粒的尺寸长为X,宽为Y,掩膜版上的数据率为R,晶圆上晶粒数量为G,则晶圆上单个深沟槽的容积V为:
其中:
S1=X*Y*(1-R) (2);
将公式(2)及(3)带入(1),重新整理得到一块晶圆上需要填充的所有深沟槽的总容积VT
进一步的改进是,所述的EPDtarget,是基于以往产品加工工艺参数进行整理分析,其EPD检知时间为一个稳定可靠的数值,因此能够确定一个相对固定的EPD检知时间EPDtarget作为计算常数。
进一步的改进是,所述的理论EPD检知时间为EPDtheory与深沟槽总容积VT之间的计算关系为:
EPDtheory=-A·V+B;
其中A、B为基于客户大量数据收集并整理出的系数,针对同一产品,理论EPD检知时间为EPDtheory与深沟槽总容积VT之间存在线性关系,对于同一产品,在同一填充时间下,每个产品都有对应的填充总容积和EPD检知时间;收集多个产品的数据并作图,得到线性曲线;根据线性曲线总结出公式,A、B为得到的线性公式的系数。
进一步的改进是,所述的外延填充时间常数Tr为基于以往客户数据得到的深沟槽外延填充时间,针对同一产品,其外延填充时间为一个相对固定的时间参数,对此时间参数进行数据分析得出该产品的外延填充时间常数Tr。
本发明所提供的超级结深沟槽外延填充参数的计算方法,根据深沟槽超级结产品基础信息计算出深沟槽体积,从而快速高效地推算出新超级结产品的深沟槽外延填充时间,不再需要进行FA SEM切片或做外延填充时间拉偏实验来确认填充程度,不仅节省大量测试环节时间,而且提高了外延工艺精准度。
附图说明
图1是晶圆上晶粒(die)的尺寸示意图以及深沟槽的建模图形。
图2是基于以往数据计算出深沟槽的容积与EPD检知时间的线性关系,计算出理论EPD检知时间。
图3是对一些产品的本发明计算参数与以往工艺参数进行对比的数据表。
具体实施方式
本发明提出一种通过体积模型结合生产实际快速给出外延填充时间的方法,以解决新产品投入时必须进行FA切片或填充时间实验的问题。
本发明所述的深沟槽在外延填充前的结构示意图如1所示。在硅基板上,经过前道注入、氧化膜生长等若干工序后,通过刻蚀设备将深沟槽结构刻蚀出来,其中深沟槽的尺寸以深沟槽开口宽度(D),深度(H)和深沟槽侧壁倾斜角度(θ)来定义。
深沟槽体积(V)模型及计算方法:
由于深沟槽一般上宽下窄,单个深沟槽的容积可等效换算为梯形体的体积:
其中,S1:梯形体上表面积(沟槽的槽口面积),S2:梯形体下表面积(深沟槽底部的面积),H:梯形体高度(深沟槽的深度)。
S1=X*Y*(1-R)*G;
其中,X、Y:是晶圆上晶粒(die)的尺寸,长及宽;R:Mask Data Ratio(%),掩膜版覆盖率,相当于掩模版覆盖区域与晶圆面积的比值,由于超级结产品的深沟槽曝光都用负胶,所以深沟槽占比为1-R;G:是晶圆上晶粒数量。
对上述公式进行带入并整理,得出整个晶圆上需要填充的深沟槽的总容积VT为:
因此,需要填充的深沟槽的总容积建模完成。在进行计算时,需要注意的是将各个参数单位进行统一,比如统一为mm3
在进行外延填充时通常会过填充一部分以保证面内所有区域全部填满,过填部分会通过化学机械研磨(CMP)去除,其中我们把从开始研磨到研磨接触到研磨终止层所用时间定义为CMP的EPD检知时间,通过对大量产品长期在线监控数据我们发现CMP EPD检知时间非常稳定可靠,同时在大量的数据基础上我们得出目标EPD检知时间EPDtarget是一个相对稳定的常数。
再确定深沟槽体积(V)与CMP EPD检知时间的关系:在获得深沟槽体积(V)和对应的CMP EPD检知时间后进行数据处理,如图2所示,我们发现对于同一客户产品,深沟槽容积(V)和EPD检知时间具有线性关系:
EPDtheory=-A·V+B。
上述公式中A、B为基于以往加工数据统计分析所提取出来的系数,具体来说,通过对客户数据进行整理绘制出曲线,通过该线性关系的曲线可以计算出A、B系数的值。
基于以往客户数据,得到经验数据是外延填充增加时间与增加EPD检知时间的比值为α:1,α为自然数,同时外延填充时间时间常数为Tr,所述的外延填充时间常数Tr为基于以往客户数据得到的深沟槽外延填充时间,针对同一产品,其外延填充时间为一个相对固定的时间参数,对此时间参数进行数据分析得出该产品的外延填充时间常数Tr。容积大的,外延过填量就少,反之亦然。最终深沟槽外延填充的总时间为:
TEPIfilling=Tr+α*(EPDtarget-EPDtheory)。
例如,如图3所示,对某一客户的新产品L计算出的需要填充的深沟槽的总容积Vt,通过对以往数据分析得出其EPDtarget常数为Tt Sec,外延填充时间常数Tr,代入计算公式,通过超级结深沟槽体积模型计算出的理论外延填充时间TEPI filling=TeSec。在实际的作业中我们使用外延填充时间Te-4Sec进行填充验证,倒推25片晶圆得到的平均EPD检知时间为EPDmedian为Tt+4 Sec,非常接近EPDtarget=Tt Sec的常数,证明本发明参数计算模型比较精确可靠。
本发明对不同产品通过其基础参数计算深沟槽体积(V),在相同外延填充时间条件下收集其化学机械研磨终点检知时间(EPD)数据,通过大数据分析得到深沟槽体积(V)与EPD的线性关系。根据线性关系及外延过填程度和EPD的关系再进行理论推导,可以计算出不同产品需要的理论外延填充时间。节省了工艺参数验证及试验环节。
本发明实施例中列举的深沟槽的等效形状为梯形体,但实际的深沟槽不仅限于梯形体,还包括长方体等其他几何体,也适用于本发明的方法。当深沟槽的等效形状为其他几何体时,采用相应的几何体的体积计算公式计算出深沟槽的总容积VT。然后再套用本发明的公式进行参数的计算。
本发明所述的超级结深沟槽填充参数的计算方法,以上仅为本发明的优选实施例,并不用于限定本发明。对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (7)

1.一种超级结深沟槽外延填充参数的计算方法,其特征在于:
首先,对超级结器件要进行外延填充的深沟槽的尺寸进行测量,建立深沟槽的尺寸模型,计算出晶圆上需要填充的所有的深沟槽的总容积VT
基于以往数据进行分析提取,收集深沟槽填充完成之后进行化学机械研磨的时间,即从开始研磨到接触到研磨终止点的时间,定义为EPD检知时间;
基于深沟槽的总容积VT和收集的产品EPD检知时间,整理出深沟槽的总容积VT与EPD检知时间的线性关系,针对深沟槽总容积VT可计算出理论EPD检知时间为EPDtheory
基于以往客户数据,得到EPD检知时间的经验数据是EPDtarget=Tt为安全时间,同时外延填充增加时间与增加的EPD检知时间的比值为α:1,α为自然数,外延填充时间时间常数为Tr,最终深沟槽外延填充的总时间TEPIfilling为:
TEPIfilling=Tr+α*(EPDtarget-EPDtheory)。
2.如权利要求1所述的超级结深沟槽外延填充参数的计算方法,其特征在于:所述的深沟槽为梯形体,定义深沟槽的槽口宽度为D,深沟槽的深度为H,深沟槽的侧壁的倾角为θ,深沟槽的上表面积为S1,沟槽底部的表面积为S2,晶圆上单个晶粒的尺寸长为X,宽为Y,掩膜版上的数据率为R,晶圆上晶粒数量为G,则晶圆上单个深沟槽的容积V为:
其中:
S1=X*Y*(1-R) (2);
将公式(2)及(3)带入(1),重新整理得到晶圆上所有需要填充的深沟槽的总容积VT
3.如权利要求2所述的超级结深沟槽外延填充参数的计算方法,其特征在于:所述的EPDtarget,是基于以往产品加工工艺参数进行整理分析,其EPD检知时间为一个稳定可靠的数值,因此能够确定一个相对固定的EPD检知时间EPDtarget作为所有产品的计算常数。
4.如权利要求1所述的超级结深沟槽外延填充参数的计算方法,其特征在于:所述的理论EPD检知时间为EPDtheory与深沟槽总容积VT之间的计算关系为:
EPDtheory=-A·V+B;
其中A、B为基于以往大量工艺数据收集并分析整理出的系数,针对同一产品,理论EPD检知时间为EPDtheory与深沟槽总容积VT之间存在线性关系。
5.如权利要求4所述的超级结深沟槽外延填充参数的计算方法,其特征在于:对于同一产品,在同一填充时间下,每个产品都有对应的填充总容积和EPD检知时间;收集多个产品的数据并作图,得到线性曲线;根据线性曲线总结出公式,A、B为得到的线性公式的系数。
6.如权利要求1所述的超级结深沟槽外延填充参数的计算方法,其特征在于:所述的外延填充时间常数Tr为基于以往客户数据得到的深沟槽外延填充时间,针对同一产品,其外延填充时间为一个相对固定的时间参数,对此时间参数进行数据分析得出该产品的外延填充时间常数Tr。
7.如权利要求2所述的超级结深沟槽外延填充参数的计算方法,其特征在于:所述的深沟槽的形状不仅限于梯形体,还包括长方体;当深沟槽的形状等效于长方体时,采用长方体的体积计算公式进行深沟槽总容积的计算。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117524880A (zh) * 2023-11-16 2024-02-06 深圳市昇维旭技术有限公司 半导体器件的制作方法及半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181255A (ja) * 1992-12-15 1994-06-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004158523A (ja) * 2002-11-05 2004-06-03 Mitsubishi Electric Corp 埋め込み材厚の測定方法、並びにこれを用いた埋め込み材厚調整方法と半導体装置の製造方法
JP2007123639A (ja) * 2005-10-28 2007-05-17 Sharp Corp 分子線エピタキシャル装置の制御装置、分子線エピタキシャル装置、分子線エピタキシャル装置の制御方法、分子線エピタキシャル装置制御プログラム、およびコンピュータ読み取り可能な記録媒体
CN101966687A (zh) * 2009-07-27 2011-02-09 中芯国际集成电路制造(上海)有限公司 化学机械研磨方法
CN109637945A (zh) * 2018-12-19 2019-04-16 上海华力集成电路制造有限公司 半导体器件sti形貌的监控方法、其应用方法及改善tcr结构的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050014299A1 (en) * 2003-07-15 2005-01-20 Applied Materials, Inc. Control of metal resistance in semiconductor products via integrated metrology
KR100660916B1 (ko) * 2006-02-09 2006-12-26 삼성전자주식회사 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 이용하는도전층 평탄화 단계를 포함하는 반도체 소자의 제조 방법
KR20150085956A (ko) * 2014-01-17 2015-07-27 삼성전자주식회사 반도체 소자의 계측 방법, 반도체 계측 시스템, 및 이들을 이용한 반도체 소자의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181255A (ja) * 1992-12-15 1994-06-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004158523A (ja) * 2002-11-05 2004-06-03 Mitsubishi Electric Corp 埋め込み材厚の測定方法、並びにこれを用いた埋め込み材厚調整方法と半導体装置の製造方法
JP2007123639A (ja) * 2005-10-28 2007-05-17 Sharp Corp 分子線エピタキシャル装置の制御装置、分子線エピタキシャル装置、分子線エピタキシャル装置の制御方法、分子線エピタキシャル装置制御プログラム、およびコンピュータ読み取り可能な記録媒体
CN101966687A (zh) * 2009-07-27 2011-02-09 中芯国际集成电路制造(上海)有限公司 化学机械研磨方法
CN109637945A (zh) * 2018-12-19 2019-04-16 上海华力集成电路制造有限公司 半导体器件sti形貌的监控方法、其应用方法及改善tcr结构的方法

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GR01 Patent grant
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