KR100660916B1 - 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 이용하는도전층 평탄화 단계를 포함하는 반도체 소자의 제조 방법 - Google Patents
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Abstract
트렌치의 패턴 밀도 및 깊이에 무관하게 일정하게 도전층을 평탄화할 수 있고, 그 생산성을 높일 수 있는 반도체 소자의 제조 방법을 제공된다. 반도체 기판 상에 형성되고 복수의 트렌치를 갖는 절연막 상에, 복수의 트렌치들을 채우도록 도전층을 형성한다. 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 하여 엔드 포인트 측정을 위한 목표 에디 전류값을 계산한다. 도전층을 평탄화하고 에디 전류 모니터링 시스템을 이용하여 도전층 상의 에디 전류값을 측정한다. 그리고, 측정된 에디 전류값이 목표 에디 전류값에 도달할 때 평탄화를 중단하여, 복수의 트렌치들의 패턴 밀도 및 깊이에 상관없이 절연막 상으로 목표 높이를 갖는 평탄화된 도전층을 형성한다.
Description
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고; 그리고
도 6은 평탄화 단계의 엔드 포인트 측정을 위한 에디 전류값 및 도전층의 높이의 관계를 나타내는 그래프들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 이용하는 도전층 평탄화 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 금속 배선 공정은 반도체 소자의 성능과 신뢰성을 결정하는 데에 있어서, 점점 그 역할이 중요해지고 있다. 특히, 고속도의 반도체 소자에 대한 수요가 증가함에 따라, 보다 낮은 저항을 갖는 금속 배선 구조 가 요구되고 있다. 특히, 반도체 소자의 집적화가 높아짐에 따라, 금속 배선 구조는 더욱 복잡해지고 있다. 예를 들어, 금속 라인들이 다층으로 배치된 다층 금속 배선 구조가 이용될 수 있다.
예를 들어, 비저항이 낮은 구리(Cu)는 종래의 알루미늄(Al)을 이용한 금속 배선을 대체할 대안으로 이용되고 있다. 하지만, 구리는 통상적인 포토리소그래피 및 식각을 이용한 패터닝이 용이하지 않다는 단점을 가지고 있다. 이에 따라, 비어홀(via hole) 및 트렌치(trench)에 도금 방식을 이용하여 구리층을 매립하고 이를 평탄화하여, 비어 플러그 및 금속 라인을 형성하는 다마신(damascene) 공정이 이용된다.
다마신 구조의 형성에 있어서, 구리층의 평탄화는 화학적기계적연마(chemical mechanical polishing; CMP)법을 이용하여 전형적으로 수행될 수 있다. 하지만, CMP법을 이용하는 경우, 평탄화 단계에서 구리층에 디싱(dishing)이 발생하는 문제가 있다. 따라서, 이러한 디싱을 감소시키기 위해, CMP 단계를 여러 단계로 나누어서 진행하는 방법이 연구되고 있다. 즉, 초기에는 빠른 평탄화 조건에서 CMP를 진행하고, 마지막에는 디싱이 발생하지 않는 조건에서 평탄화를 진행하는 것이다. 이 경우, 마지막 CMP 단계 진행 전에 구리층이 일정하게 잔류하도록 조절하기 위한 엔드 포인트(end point)의 검출 방법이 문제된다.
예를 들어, 미국공개특허 US 2002/0164925호에는 광학(optic) 및 에디(eddy) 전류 모니터링을 이용한 엔드 포인트 검출 시스템이 개시되어 있다. 하지만, 이와 같은 종래 에디 전류 모니터링 방법에 따르면, 비어홀(via hole) 또는 트렌치 (trench)의 패턴 밀도 또는 두께에 따라서, 엔도 포인트가 달라지는 문제가 있다. 왜냐하면, 절연막 상의 구리층뿐만 아니라, 비어홀 또는 트렌치 내부의 구리층까지 모두 에디 전류에 관여할 수 있기 때문이다.
이와 같이 엔드 포인트가 달라지면, 최종 CMP 단계에서 제거해야 할 구리층의 두께가 달라진다. 따라서, 최종 CMP 단계의 제어가 어려워지고, 이에 따라 CMP 완료 후, 절연막 상에 구리 잔류물이 남거나, 절연막이 심하게 제거되는 불량이 발생할 수 있다. 이러한 구리 잔류물은 반도체 소자의 신뢰성에 치명적인 영향을 미칠 수 있다. 또한, 최종 CMP 단계의 목표 두께가 매번 달라져, 생산성이 떨어지는 문제가 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 트렌치의 패턴 밀도 및 깊이에 무관하게 일정하게 도전층을 평탄화할 수 있고, 그 생산성을 높일 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면 다음의 단계들을 포함하는 반도체 소자의 제조 방법이 제공된다. 반도체 기판 상에 형성되고 복수의 트렌치를 갖는 절연막 상에, 상기 절연막의 복수의 트렌치들을 채우도록 도전층을 형성한다. 상기 복수의 트렌치들 내부의 도전층에 의한 영향을 보상하도록, 상기 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 하여 엔드 포인트 측정을 위한 목표 에디 전류값을 계산한다. 상기 도전층을 평탄화하고 에디 전류 모니터링 시스 템을 이용하여 상기 도전층 상의 에디 전류값을 측정한다. 그리고, 상기 측정된 에디 전류값이 상기 목표 에디 전류값에 도달할 때 상기 평탄화를 중단하여, 상기 복수의 트렌치들의 패턴 밀도 및 깊이에 상관없이 상기 절연막 상으로 목표 높이를 갖는 평탄화된 도전층을 형성한다.
상기 본 발명의 일 측면에 따르면, 상기 목표 에디 전류값을 계산하는 단계는, 상기 절연막의 복수의 트렌치들의 패턴 밀도 및 깊이를 입력받는 단계; 복수의 기준 트렌치들에 대해 설정된 상기 에디 전류값 및 도전층의 높이에 대한 관계식을 입력받는 단계; 상기 복수의 트렌치들 및 기준 트렌치들의 패턴 밀도 및 깊이 차이를 이용하여 상기 에디 전류값 및 도전층의 높이에 대한 관계식을 보정하는 단계; 및 상기 보정된 관계식으로부터, 상기 도전층의 목표 높이에 해당하는 목표 에디 전류값을 구하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 다음의 단계들을 포함하는 반도체 소자의 제조 방법이 제공된다. 반도체 기판 상에 복수의 트렌치들을 갖는 절연막을 형성한다. 상기 절연막 상에 장벽층을 형성한다. 상기 절연막의 복수의 트렌치들을 채우도록 상기 장벽층 상에 도전층을 형성한다. 상기 복수의 트렌치들 내부의 도전층에 의한 영향을 보상하도록, 상기 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 하여 엔드 포인트 측정을 위한 목표 에디 전류값을 계산한다. 상기 도전층을 1차 평탄화하고 에디 전류 모니터링 시스템을 이용하여 상기 도전층 상의 에디 전류를 측정한다. 상기 측정된 에디 전류값이 상기 목표 에디 전류값에 도달할 때 상기 1차 평탄화를 중단하여, 상기 복수의 트렌치들의 패턴 밀 도 및 깊이에 상관없이 상기 절연막 상으로 목표 높이를 갖는 1차 평탄화된 도전층을 형성한다. 그리고, 상기 장벽층이 노출되도록, 상기 1차 평탄화된 도전층을 2차 평탄화한다.
상기 본 발명의 일 측면에 따르면, 상기 반도체 소자의 제조 방법은 상기 절연막이 노출되도록 상기 장벽층 및 상기 2차 평탄화된 도전층을 3차 평탄화하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다. 본 발명의 실시예들에 따른 반도체 소자는 예컨대, 다양한 집적회로를 포함하는 로직 소자일 수 있다. 다른 예로, 본 발명의 실시예들에 따른 반도체 소자는 메모리 소자, 예컨대 디램 소자, 에스램 소자, 플래시 메모리 소자, 강유전체 메모리 소자 또는 상전이 메모리 소자를 포함할 수 있다.
도 1을 참조하면, 반도체 기판(110) 상에 복수의 트렌치들(130)을 갖는 절연막(120)을 형성한다. 예를 들어, 반도체 기판(110) 상에 절연막층(미도시)을 형성하고, 절연막층에 포토리소그래피 및 식각 기술을 이용하여 복수의 트렌치들(130) 을 형성할 수 있다. 반도체 기판(110)은 예컨대, 실리콘 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 포함할 수 있다. 절연막(120)은 예컨대, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
트렌치들(130)은 소정의 패턴 밀도, 예컨대 Pd를 갖도록 배치되며, 또한 절연막(120)의 표면으로부터 소정의 깊이(ht)를 가질 수 있다. 패턴 밀도(Pd)는 반도체 기판(110) 상에서 트렌치들(130)이 차지하는 비율을 %로 나타낸 것일 수 있다. 본 발명의 실시예들에서, 트렌치들(130)은 절연막(120)의 표면으로부터 형성된 홈 또는 홀 구조를 포함하는 것으로 사용될 수 있다. 따라서, 트렌치들(130)은 그 명칭에 제한되지 않고, 비어홀 또는 콘택홀을 또는 비어홀 및 트렌치가 연결된 듀얼 다마신 구조를 포함할 수 있다.
나아가, 로직 소자를 형성하고자 하는 경우, 반도체 기판(110) 내 또는 그 위에 다수의 트랜지스터들(미도시)이 더 형성될 수 있다. 메모리 소자를 형성하고자 하는 경우, 반도체 기판 내 또는 그 위에 다수의 트랜지스터들 및 스토리지 노드들(미도시)이 더 형성될 수 있다. 트랜지스터 및 스토리지 노드들의 구조 및 제조 방법은 본 발명이 속하는 기술분야에서 통상적으로 알려진 구조일 수 있으며, 따라서 그 상세한 설명은 생략한다.
도 2를 참조하면, 절연막(120) 상에 장벽층(140)을 형성한다. 예를 들어, 장벽층(140)은 물리기상증착(physical vapor deposition; PVD)법 또는 화학기상증착(CVD)법을 이용하여 형성할 수 있다. 장벽층(140)은 예컨대, Ta층, TaN층, Ti층, TiN층, W층 또는 이들의 복합층을 포함할 수 있다.
이어서, 절연막(120)의 트렌치들(130)을 매립하도록 장벽층(140) 상에 도전층(conductive layer, 150)을 형성한다. 예를 들어, 도전층(150)은 구리층을 포함할 수 있다. 구리층은 전기 도금법을 이용하여 형성할 수 있다. 나아가, 전기 도금 전에, 장벽층(140) 상에 구리 씨드층을 형성하는 단계를 더 포함할 수도 있다.
본 발명의 변형된 실시예에서, 장벽층(140)이 생략되고 도전층(150)이 절연막(120) 상에 형성될 수도 있다. 또한, 본 발명의 다른 변형된 실시예에서, 절연막(120) 및 도전층(150) 사이에 다른 물질막이 개재될 수도 있다.
도 3을 참조하면, 도전층(도 2의 150)을 1차 평탄화하여, 1차 평탄화된 도전층(150a)을 형성한다. 도전층(150a)은 장벽층(140) 상으로 목표 높이(hf)를 갖도록 제어된다. 목표 높이(hf)는 장벽층(140)을 기준으로 하는 것으로 도시되었지만, 절연막(120)을 기준으로 할 수도 있다. 예를 들어, 1차 평탄화는 화학적기계적연마(chemical mechanical polishing; CMP)법을 이용할 수 있다. 1차 평탄화를 위한 CMP 단계는 디싱 발생을 걱정할 필요가 없기 때문에, 도전층(도 2의 150)을 빠르게 제거하도록 높은 압력 조건으로 진행될 수 있다.
1차 평탄화를 위한 CMP 단계는 트렌치들(130)의 패턴 밀도(Pd) 및 깊이(ht)에 상관없이 도전층(150a)이 일정한 목표 두께(hf)를 갖도록 제어하는 것이 중요하다. 왜냐하면, 1차 평탄화 단계에서 도전층(150a)의 목표 두께(hf)가 일정하지 않으 면, 이후 진행될 2차 평탄화 단계의 제어가 어려워지기 때문이다.
예를 들어, 1차 평탄화를 위한 CMP 단계의 제어는 에디(eddy) 전류 모니터링 시스템을 이용한 엔드 포인트 검출을 이용할 수 있다. 에디 전류 모니터링 시스템의 구조는 예컨대, 미국특허공개번호 US 2002/0164925호를 참조할 수 있다. 에디 전류 모니터링 시스템은 도전층(150a)에 소정의 자기장을 인가하고 도전층(150a)에 유도된 에디 전류를 모니터링한다.
보다 구체적으로 보면, 트렌치들(130)의 내부의 도전층(150a) 부분에 의한 영향을 보상하도록 트렌치들(130)의 패턴 밀도(Pd) 및 깊이(ht)를 매개 변수로 하여 엔드 포인트 측정을 위한 소정의 목표 에디 전류를 계산한다. 1차 평탄화를 진행하면서, 도전층(150a) 상의 에디 전류를 측정한다. 그리고, 측정된 에디 전류가 목표 에디 전류에 도달하면, 1차 평탄화를 중단한다. 이에 따라, 트렌치들(130)의 패턴 밀도(Pd) 및 깊이(ht)에 상관없이 일정한 목표 높이(hf)의 도전층(150a)이 형성될 수 있다.
목표 에디 전류를 계산하는 단계는 도 6을 더 참조하여 보다 상세하게 설명한다. 도 3 및 도 6을 같이 참조하면, 도전층(150a)의 높이가 낮아짐에 따라 에디 전류가 증가하는 것을 알 수 있다. 도전층(150a)의 높이는 절연막(120) 상의 높이를 의미한다.
그래프들, a, b 및 c는 패턴 밀도 또는 깊이가 서로 다른 트렌치들(130)에 대한 결과를 각각 나타난다. 이 경우, 트렌치들(130)의 패턴 밀도 또는 깊이는 그 래프 c, 그래프 b 및 그래프 a의 순서로 커진다. 도전층(150a)의 목표 높이(hf)에 해당하는 목표 에디 전류값은 곡선 a의 경우 It1, 곡선 b의 경우 It2, 곡선 c의 경우 It3이다 (It1 < It2 < It3). 즉, 트렌치들(130)의 패턴 밀도 또는 깊이가 커질수록 목표 에디 전류값은 감소한다.
왜냐하면, 트렌치들(130)의 패턴 밀도 또는 깊이가 커지면, 트렌치들(130) 내부의 도전층(150a)의 비중이 커지기 때문이다. 이에 따라, 절연막(120) 상에 동일한 두께의 도전층(150a)이 남는 경우에도, 트렌치들(130)의 패턴 밀도 또는 깊이가 커지면, 에디 전류가 유도되는 도전층(150a)의 부피가 증가하고, 그 결과 에디 전류는 그에 반비례하여 감소한다.
이 경우, 하나의 기준 그래프, 예컨대 그래프 c를 알면, 나머지 그래프들, 그래프 a 또는 b를 구할 수 있다. 예를 들어, 기준 그래프 c는 기준 트렌치에 대해서 얻어진 결과이고 기준 그래프 c는 본 발명의 실시예에 해당하는 경우를 예로 들자.
먼저, 절연막(120)의 트렌치들(130)의 패턴 밀도 및 깊이를 입력받는다. 예를 들어, 트렌치들(130)의 패턴 밀도는 Pd이고, 깊이는 ht라고 한다. 이어서, 기준 그래프 c에 해당하는 에디 전류값 및 도전층의 높이에 대한 관계식을 입력받는다. 예를 들어, 기준 그래프 c는 y = f(x)의 관계식을 만족한다고 하자. 여기에서, x축은 에디 전류값을 나타내고, y축은 도전층의 높이를 나타낸다. 계산을 간단하게 하기 위하여, 기준 트렌치(미도시)의 패턴 밀도 또는 깊이가 0인 경우를 생각한다. 기준 그래프 c에 대한 관계식은 트렌치가 없는 절연막 상의 도전층을 1차 평탄화를 진행하면서, 도전층의 높이 및 에디 전류를 측정함으로써 쉽게 구할 수 있다.
이어서, 기준 그래프 c에 대한 에디 전류값 및 도전층의 높이에 대한 관계식, y = f(x)을 보정하여 그래프 a에 대한 관계식, y = g(x)를 구한다. 보다 구체적으로 보면, 트렌치들(130) 내부의 도전층(150a) 부분의 총 부피를 반도체 기판(110) 상을 기준으로 한 환산 두께(ha)를 수학식 1과 같이 구한다.
이에 따르면, 동일한 에디 전류값에 대해서 그래프 c의 절연막(120) 상의 도전층(150a)의 높이는 그래프 a의 도전층의 높이보다 환산 두께(ha)만큼 작아질 것이다. 따라서, 그래프 a에 대한 관계식은 다음과 같이 구해질 수 있다.
즉, 그래프 c에 대한 관계식을 트렌치들(130)의 패턴 밀도(Pd) 및 깊이(ht)를 매개변수로 하여 보정함으로써 그래프 a에 대한 관계식을 얻을 수 있다. 이어서, 보정된 관계식, y = g(x)로부터, 도전층(150a)의 목표 높이(hf)에 해당하는 목표 에디 전류값(It1)을 구할 수 있다.
비록 위에서는, 기준 트렌치의 패턴 밀도 또는 깊이가 0인 경우를 예로 들어 설명하였지만, 기준 트렌치의 패턴 밀도 또는 깊이가 0이 아닌 경우에도 환산 두께의 차이를 이용하여 에디 전류 및 도전층의 높이에 대한 관계식을 구할 수 있음은 자명하다.
도 4를 참조하면, 장벽층(140)을 노출하도록 1차 평탄화된 도전층(도 3의 150a)을 2차 평탄화하여 2차 평탄화된 도전층(150b)을 형성한다. 예를 들어, 2차 평탄화는 CMP법을 이용할 수 있다. 2차 평탄화를 위한 CMP 단계는 디싱이 발생하지 않도록 1차 평탄화를 위한 CMP 단계보다는 낮은 압력에서 진행될 수 있다. 이러한 의미에서, 전술한 1차 평탄화 단계를 벌크 CMP 단계로 부르고, 2차 평탄화 단계를 소프트 랜딩 CMP 단계로 부를 수도 있다.
2차 평탄화 단계에서 엔드 포인트는 광학 엔드 포인트 검출 장치를 이용하여 검출할 수 있다. 도전층(150b) 및 장벽층(140)의 광방출 특성은 큰 차이를 나타내기 때문에, 광학 엔드 포인트 검출 장치는 장벽층(140)이 노출되는 시점을 감지할 수 있다. 반면에, 전술한 1차 평탄화 단계에서는 도전층(도 3의 150a)이 반도체 기판(110) 상의 전면에서 검출되기 때문에, 광학 엔드 포인트 검출 장치를 이용하기 어렵다.
본 발명의 변형된 예에서, 2차 평탄화 단계는 CMP 시간을 일정하게 조절함으로써 제어될 수도 있다. 왜냐하면, 1차 평탄화된 도전층(도 3의 150a)의 절연막(120) 상의 목표 높이(hf)는 일정하기 때문에, 시간을 제어함으로써 장벽층(140)은 일정한 시간에 노출될 수 있기 때문이다.
따라서, 본 발명의 실시예들에 따르면, 2차 평탄화 단계의 제어가 종래보다 용이해진다. 이에 따라, 종래와 같이, 2차 평탄화 단계의 제어 부족으로 인해, 도전층(150b)이 절연막(120) 상으로 잔류하는 문제가 방지될 수 있다. 나아가, 1차 평탄화된 도전층(도 3의 150a)의 높이를 일정하게 제어함으로써, 상대적으로 낮은 제거 속도를 갖는 2차 CMP 단계의 소요 시간을 일정하게 제어함으로써 CMP 단계의 생산성을 향상시킬 수 있다.
도 5를 참조하면, 절연막(120)이 노출되도록 장벽층(도 4의 140) 및 도전층(도 4의 150b)을 3차 평탄화하여, 3차 평탄화된 도전층(150c) 및 트렌치(130) 내부의 장벽막(140b)을 더 형성할 수 있다. 예를 들어, 3차 평탄화는 CMP법을 이용할 수 있다. 3차 평탄화를 위한 CMP 단계는 장벽층(도 4의 140) 또는 절연막(120)이 잘 제거되는 조건으로 선택될 수 있다. 예를 들어, 3차 평탄화를 위한 CMP 단계는 산화막을 제거할 수 있는 조건에서 수행될 수 있다.
도전층(150c)은 하부의 트랜지스터와 연결되는 비어 플러그 또는 금속 배선일 수 있다. 나아가, 도전층(150c)은 비어 플러그 또는 금속 배선이 연결된 다마신 구조일 수 있다. 본 발명에서 도전층(150c)의 구조는 싱글 다마신 또는 듀얼 다마신 구조에 제한되지 않는다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따르면, 1차 평탄화 단계에서, 트렌치들의 패턴 밀도 및 깊이에 상관없이 도전층이 일정한 목표 두께를 갖도록 제어할 수 있다. 예를 들어, 트렌치들 내부의 도전층의 영향을 보상하도록 트렌치들의 패턴 밀도 및 깊이를 매개변수로 하여 엔드 포인트 검출용 목표 에디 전류를 계산할 수 있다.
따라서, 본 발명에 따르면, 2차 평탄화 단계의 제어가 종래보다 용이해진다. 이에 따라, 종래와 같이, 2차 평탄화 단계의 제어 부족으로 인해, 도전층이 절연막 상으로 잔류하는 문제가 방지될 수 있다. 나아가, 1차 평탄화된 도전층의 높이를 일정하게 제어함으로써, 상대적으로 낮은 제거 속도를 갖는 2차 CMP 단계의 소요 시간을 일정하게 제어함으로써 CMP단계의 생산성을 향상시킬 수 있다.
Claims (19)
- 반도체 기판 상에 형성되고 복수의 트렌치를 갖는 절연막 상에, 상기 절연막의 복수의 트렌치들을 채우도록 도전층을 형성하는 단계;상기 복수의 트렌치들 내부의 도전층에 의한 영향을 보상하도록, 상기 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 하여 엔드 포인트 측정을 위한 목표 에디 전류값을 계산하는 단계;상기 도전층을 평탄화하고 에디 전류 모니터링 시스템을 이용하여 상기 도전층 상의 에디 전류값을 측정하는 단계; 및상기 측정된 에디 전류값이 상기 목표 에디 전류값에 도달할 때 상기 평탄화를 중단하여, 상기 복수의 트렌치들의 패턴 밀도 및 깊이에 상관없이 상기 절연막 상으로 목표 높이를 갖는 평탄화된 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 목표 에디 전류값을 계산하는 단계는,상기 절연막의 복수의 트렌치들의 패턴 밀도 및 깊이를 입력받는 단계;복수의 기준 트렌치들에 대해 설정된 상기 에디 전류값 및 도전층의 높이에 대한 관계식을 입력받는 단계;상기 복수의 트렌치들 및 기준 트렌치들의 패턴 밀도 및 깊이 차이를 이용하여 상기 에디 전류값 및 도전층의 높이에 대한 관계식을 보정하는 단계; 및상기 보정된 관계식으로부터, 상기 도전층의 목표 높이에 해당하는 목표 에디 전류값을 구하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 에디 전류값 및 도전층의 높이에 대한 관계식을 보정하는 단계는,상기 복수의 트렌치들 및 기준 트렌치들의 패턴 밀도 및 깊이 차이를 상기 반도체 기판 상의 상기 도전층의 두께로 환산하는 단계; 및상기 환산된 도전층의 두께를 상기 관계식에 가감하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 복수의 기준 트렌치들의 패턴 밀도 및 깊이는 0인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 복수의 트렌치들 및 기준 트렌치들의 패턴 밀도 및 깊이 차이가 커질수록 상기 환산된 도금층의 두께는 커지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 복수의 트렌치들의 패턴 밀도 또는 깊이가 증가할수록, 동일한 상기 도전층의 목표 높이에 대해서 상기 목표 에디 전류값은 감소하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 도전층은 구리층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 내지 제 7 항의 어느 한 항에 있어서, 상기 평탄화 단계는 화학적기계적연마(CMP)법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 복수의 트렌치들을 갖는 절연막을 형성하는 단계;상기 절연막 상에 장벽층을 형성하는 단계;상기 절연막의 복수의 트렌치들을 채우도록 상기 장벽층 상에 도전층을 형성하는 단계;상기 복수의 트렌치들 내부의 도전층에 의한 영향을 보상하도록, 상기 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 하여 엔드 포인트 측정을 위한 목표 에디 전류값을 계산하는 단계;상기 도전층을 1차 평탄화하고 에디 전류 모니터링 시스템을 이용하여 상기 도전층 상의 에디 전류를 측정하는 단계;상기 측정된 에디 전류값이 상기 목표 에디 전류값에 도달할 때 상기 1차 평탄화를 중단하여, 상기 복수의 트렌치들의 패턴 밀도 및 깊이에 상관없이 상기 절연막 상으로 목표 높이를 갖는 1차 평탄화된 도전층을 형성하는 단계; 및상기 장벽층이 노출되도록, 상기 1차 평탄화된 도전층을 2차 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 2차 평탄화 단계에서 상기 장벽층이 노출되는 시점은, 광학 엔드 포인트 검출 장치를 이용하여 검출하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 1차 평탄화 단계 및 상기 2차 평탄화 단계는 화학적기계적연마법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서, 상기 1차 평탄화 단계는 상기 2차 평탄화 단계보다 높은 압력 조건에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 절연막이 노출되도록 상기 장벽층 및 상기 2차 평탄화된 도전층을 3차 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서, 상기 1차, 2차 및 3차 평탄화 단계는 화학적기계적연마법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 목표 에디 전류값을 계산하는 단계는,상기 절연막의 복수의 트렌치들의 패턴 밀도 및 깊이를 입력받는 단계;복수의 기준 트렌치들에 대해 설정된 상기 에디 전류값 및 도전층의 높이에 대한 관계식을 입력받는 단계;상기 복수의 트렌치들 및 기준 트렌치들의 패턴 밀도 및 깊이 차이를 이용하여 상기 에디 전류값 및 도전층의 높이에 대한 관계식을 보정하는 단계; 및상기 보정된 관계식으로부터, 상기 도전층의 목표 높이에 해당하는 목표 에디 전류값을 구하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서, 상기 에디 전류값 및 도전층의 높이에 대한 관계식을 보정하는 단계는,상기 복수의 트렌치들 및 기준 트렌치들의 패턴 밀도 및 깊이 차이를 상기 반도체 기판 상의 상기 도금층의 두께로 환산하는 단계; 및상기 환산된 도금층의 두께를 상기 관계식에 가감하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 16 항에 있어서, 상기 복수의 기준 트렌치들의 패턴 밀도 및 깊이는 0인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 16 항에 있어서, 상기 복수의 트렌치들 및 기준 트렌치들의 패턴 밀도 및 깊이 차이가 커질수록 상기 환산된 도금층의 두께는 커지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 도전층은 구리층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| JPH07307317A (ja) * | 1994-05-16 | 1995-11-21 | Nippon Steel Corp | 半導体ウェーハ研磨装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
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| CN101017780A (zh) | 2007-08-15 |
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