CN113496904A - 功率器件套刻偏差电性测量结构及方法 - Google Patents
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Abstract
本发明提供了一种功率器件套刻偏差电性测量结构及方法，结构包括：具有第一导电类型的衬底；形成于衬底中且相互平行的第一沟槽栅和第二沟槽栅；具有第二导电类型的阱区，形成于第一沟槽栅和第二沟槽栅之间的衬底表面；具有第一导电类型的源区，形成于阱区表面；连接源区的接触结构；接触结构在衬底表面的投影位于第一沟槽栅和第二沟槽栅在衬底表面的投影之间，且分别具有不同的第一间距的第二间距。本发明设置与接触结构具有不同间距的第一沟槽栅和第二沟槽栅，通过计算其与标准量测阈值电压的差值，得到标准阈值电压对应的套刻对准值，通过电性测试方法测量套刻偏差，相比光刻套刻量测具有更高的精度，也有助于器件仿真设计及工艺规格的设定。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种功率器件套刻偏差电性测量结构及方法。
背景技术
在IGBT等功率器件中，通过引入沟槽栅(trench-gate)结构以获得垂直的沟道区，可以降低器件开关损耗，提升器件性能。对于具有沟槽栅结构的功率器件，连接沟槽栅两侧源区的沟槽型接触(trench contact)结构相对于沟槽栅的套刻对准(overlay)精度对于器件性能具有重要影响。这是由于接触结构的沟槽刻蚀后，为了降低接触电阻，在沟槽底部要进行离子注入。一旦接触结构相对于沟槽栅的套刻对准(overlay shift)偏离较大，接触结构底部的离子注入区域过于接近沟槽栅，就会使功率器件的阈值电压(Vth)出现偏移，导致器件性能下降，甚至失效。
目前，对于接触结构相对于沟槽栅的套刻对准精度的控制一般通过线上光刻过程中对于该层光刻套刻对准精度的实时监控实现。然而，对于光刻套刻对准精度的实时监控受限于光刻设备的分辨率和工艺能力，已很难满足器件设计中不断提升的对于该层套刻对准的精度要求。此外，借助TCAD的器件仿真设计需要基于大量实验数据，为了使仿真工具模型能够体现现场产线的工艺特征，也需要收集关于阈值电压随套刻对准值变化而偏移的大量数据。
因此，有必要提出一种新的功率器件套刻偏差电性测量结构及方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种功率器件套刻偏差电性测量结构及方法，用于解决现有技术中无法精确表征接触结构相对于沟槽栅的套刻偏差的问题。
为实现上述目的及其它相关目的，本发明提供了一种功率器件套刻偏差电性测量结构，其特征在于，包括：
具有第一导电类型的衬底；
形成于所述衬底中的第一沟槽栅和第二沟槽栅，所述第一沟槽栅和所述第二沟槽栅相互平行；
具有第二导电类型的阱区，其形成于所述衬底位于所述第一沟槽栅和所述第二沟槽栅之间的表面区域；
具有第一导电类型的源区，其形成于所述阱区的表面区域；
形成于所述衬底上的接触结构，其连接所述源区；
所述接触结构在所述衬底表面的投影位于所述第一沟槽栅和所述第二沟槽栅在所述衬底表面的投影之间；所述接触结构与所述第一沟槽栅在所述衬底表面的投影具有第一间距；所述接触结构与所述第二沟槽栅在所述衬底表面的投影具有不同于所述第一间距的第二间距。
作为本发明的一种可选方案，所述接触结构为沟槽型接触结构，所述沟槽型接触结构的延伸方向与所述第一沟槽栅和所述第二沟槽栅的延伸方向相同。
作为本发明的一种可选方案，所述第一沟槽栅、所述第二沟槽栅和所述接触结构为多个。
作为本发明的一种可选方案，多个所述第一沟槽栅、所述第二沟槽栅和所述接触结构具有相同的延伸方向；多个所述第一沟槽栅与多个所述第二沟槽栅交替间隔排列；所述接触结构在所述衬底表面的投影位于相邻的所述第一沟槽栅和所述第二沟槽栅在所述衬底表面的投影之间。
作为本发明的一种可选方案，多个所述第一沟槽栅在其相同延伸方向的一侧连接于第一沟槽连接结构；多个所述第二沟槽栅在远离所述第一沟槽连接结构的延伸方向的一侧连接于第二沟槽连接结构。
作为本发明的一种可选方案，所述功率器件套刻偏差电性测量结构还包括：
电性连接所述第一沟槽栅的第一测试电极；
电性连接所述第二沟槽栅的第二测试电极；
电性连接所述接触结构的第三测试电极；
电性连接所述衬底的第四测试电极。
作为本发明的一种可选方案，所述功率器件套刻偏差电性测量结构还包括形成于所述衬底上的层间介质层；所述接触结构形成于所述层间介质层中。
作为本发明的一种可选方案，所述功率器件套刻偏差电性测量结构为多个，且多个所述功率器件套刻偏差电性测量结构设置于同一晶圆上。
本发明还提供了一种功率器件套刻偏差电性测量方法，其特征在于：包括如下步骤：
提供如本发明所述的功率器件套刻偏差电性测量结构；
由所述源区、所述阱区、所述第一沟槽栅和所述衬底构成第一MOS器件；由所述源区、所述阱区、所述第二沟槽栅和所述衬底构成第二MOS器件；分别测量所述第一MOS器件和所述第二MOS器件的阈值电压；
分别计算所述第一MOS器件和所述第二MOS器件的阈值电压与标准阈值电压的差值，并根据所述差值的大小表征所述接触结构的套刻偏差。
作为本发明的一种可选方案，设置多个所述功率器件套刻偏差电性测量结构，并设置不同的光刻套刻对准值，根据不同的所述光刻套刻对准值下所得测量得到的阈值电压与标准阈值电压的差值反推出标准阈值电压所对应的光刻套刻对准值。
如上所述，本发明提供一种功率器件套刻偏差电性测量结构及方法，具有以下有益效果：
本发明通过引入一种新的功率器件套刻偏差电性测量结构及方法，设置与接触结构具有不同间距的第一沟槽栅和第二沟槽栅，分别测试第一沟槽栅和第二沟槽栅所构成MOS器件的阈值电压，通过计算其与标准阈值电压的差值，得到标准阈值电压所对应的套刻对准值。本发明通过电性测试的方法对套刻偏差进行电性测量，相比光刻套刻量测具有更高的精度，也有助于器件仿真设计及工艺规格的设定。
附图说明
图1显示为沟槽型IGBT沟槽栅区域的截面示意图。
图2显示为接触结构相对于沟槽栅的套刻对准发生偏移时的截面示意图。
图3显示为本发明实施例一中提供的功率器件套刻偏差电性测量结构的俯视图。
图4显示为图3中AA’方向上的截面示意图。
图5显示为本发明实施例二中提供的功率器件套刻偏差电性测量结构的俯视图。
图6显示为本发明实施例三中提供的不同光刻套刻偏差值与阈值电压差值的关系曲线图。
元件标号说明
100 衬底
101 沟槽栅
101a 栅氧化层
102 阱区
103 源区
104 接触结构
105 层间介质层
200 衬底
201 第一沟槽栅
201a 栅氧化层
202 第二沟槽栅
202a 栅氧化层
203 阱区
204 源区
205 接触结构
206 层间介质层
207 第一测试电极
208 第二测试电极
209 第三测试电极
210 第四测试电极
300 衬底
301 第一沟槽栅
302 第二沟槽栅
303 阱区
304 源区
305 接触结构
307 第一测试电极
308 第二测试电极
309 第三测试电极
310 第四测试电极
311 第一沟槽连接结构
312 第二沟槽连接结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图1所示，是沟槽型IGBT沟槽栅区域的截面示意图。在图1中，在衬底100中形成有沟槽栅101，所述沟槽栅101通过栅氧化层101a与所述衬底100隔离。所述衬底100的上表面区域还有通过离子注入形成的阱区102和源区103。接触结构104贯穿所述衬底100上方的层间介质层105，连接所述源区103，并设置于所述沟槽栅101的两侧。对于沟槽型IGBT器件，其接触结构104一般也是沟槽型的，且其沟槽的延伸方向与沟槽栅相同。为了改善接触电阻，所述接触结构104的底部在刻蚀形成沟槽后还会进行离子注入。
在上述结构中，所述沟槽栅101两侧的所述接触结构104与所述沟槽栅101的间距应该是相等的。然而，在所述接触结构104的光刻套刻对准过程中，往往会因为套刻偏差导致所述沟槽栅101两侧的所述接触结构104与所述沟槽栅101的间距出现偏移。
如图2所示，所述接触结构104相对于所述沟槽栅101的套刻对准出现了偏移，整体向左侧发生位移。此时，所述沟槽栅101右侧的接触结构104底部的离子注入区域就会过于接近所述沟槽栅101的侧壁。这将会导致器件的阈值电压(Vth)相对于器件设定的标准值出现异常偏离。该偏离不但会影响器件性能，甚至还会导致器件失效。
为了改善上述缺陷，必须提高所述接触结构104相对于所述沟槽栅101的套刻对准精度，并进行严格监控。然而，限于光刻设备的分辨率及工艺能力，光刻过程对于上述套刻对准精度的控制及提升的能力有限。此外，上述结构的实际套刻对准结果还受到后续刻蚀及离子注入等工艺过程的影响，光刻时的套刻对准结果也无法完全反映器件结构形成后的实际套刻对准情况。因此有必要从电性测试的角度对器件结构形成后的实际套刻对准情况进行表征。
请参阅图3至图4，本实施例提供了一种功率器件套刻偏差电性测量结构，其特征在于：包括：
具有第一导电类型的衬底200；
形成于所述衬底200中的第一沟槽栅201和第二沟槽栅202，所述第一沟槽栅201和所述第二沟槽栅202相互平行；
具有第二导电类型的阱区203，其形成于所述衬底200位于所述第一沟槽栅201和所述第二沟槽栅202之间的表面区域；
具有第一导电类型的源区204，其形成于所述阱区203的表面区域；
形成于所述衬底200上的接触结构205，其连接所述源区204；
所述接触结构205在所述衬底200表面的投影位于所述第一沟槽栅201和所述第二沟槽栅202在所述衬底200表面的投影之间；所述接触结构205与所述第一沟槽栅201在所述衬底200表面的投影具有第一间距D1；所述接触结构205与所述第二沟槽栅202在所述衬底200表面的投影具有不同于所述第一间距D1的第二间距D2。
如图3所示，是本实施例所提供的一种功率器件套刻偏差电性测量结构的俯视图，图4是图3中AA’方向上的截面示意图。
在图3中，所述衬底200中形成有所述第一沟槽栅201和所述第二沟槽栅202，所述第一沟槽栅201和所述第二沟槽栅202相互平行。所述阱区203形成于所述第一沟槽栅201和所述第二沟槽栅202之间的所述衬底200表面区域。所述源区204形成于所述阱区203的表面区域。从俯视方向看，所述接触结构205位于所述第一沟槽栅201和所述第二沟槽栅202之间，且其与所述第一沟槽栅201和所述第二沟槽栅202分别具有不同大小的第一间距D1和第二间距D2。在本实施例中设为所述第一间距D1小于所述第二间距D2。
作为示例，如图4所示，所述功率器件套刻偏差电性测量结构还包括形成于所述衬底200上的层间介质层206；所述接触结构205形成于所述层间介质层206中。
可选地，所述衬底200可以由硅、锗硅或碳化硅等半导体材料构成，其可以是晶圆或表面生长有掺杂外延层的晶圆；所述第一沟槽栅201和所述第二沟槽栅202由多晶硅或金属层等导电材料构成，其与所述衬底200之间分别设有第一栅氧化层201a和第二栅氧化层202a；所述阱区203和所述源区204分别由对应的离子注入后通过退火工艺形成；所述层间介质层206可以是通过化学气相沉积工艺生长的氧化硅层。
作为示例，如图3和图4所示，所述接触结构205为沟槽型接触结构，所述沟槽型接触结构的延伸方向与所述第一沟槽栅201和所述第二沟槽栅202的延伸方向相同。需要指出的是，本发明作为一种电性测试结构，其具体结构可以根据测试及设计需求进行相应调整。例如也可将沟槽型接触结构改为孔结构或者其他任意可行的结构。
作为示例，所述功率器件套刻偏差电性测量结构为多个，且多个所述功率器件套刻偏差电性测量结构设置于同一晶圆上。具体地，如图3所示的所述功率器件套刻偏差电性测量结构可以设置多个，放置于晶圆不同曝光区域的划片槽中，且对于每个所述功率器件套刻偏差电性测量结构设置不同的光刻套刻对准值进行光刻工艺。这样，通过设置多个所述功率器件套刻偏差电性测量结构，可以在不同光刻套刻对准值条件下得到测量结构并进行电性测试。
作为示例，在本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。即所述衬底200为N型、所述阱区203为P型、所述源区204为N型。而在本发明的其他实施案例中，也可以是所述第一导电类型为P型，而所述第二导电类型为N型。
作为示例，如图3所示，所述功率器件套刻偏差电性测量结构还包括：
电性连接所述第一沟槽栅201的第一测试电极207；
电性连接所述第二沟槽栅202的第二测试电极208；
电性连接所述接触结构205的第三测试电极209；
电性连接所述衬底200的第四测试电极210。
图3中仅示意性表示出所述第一测试电极207、所述第二测试电极208、所述第三测试电极209和所述第四测试电极210的电性连接关系，其具体结构可以根据晶圆工艺制程进行相应调整。例如，当本发明作为WAT测试时的test-key结构时，上述各个电极可以是在晶圆制程的接触结构层(CT)或金属互连层(M1～TM)等层引出的金属焊垫(pad)，供WAT测试设备进行扎针测试。例如，电性连接所述第一沟槽栅201的第一测试电极207可以定义为PAD1-A，电性连接所述第二沟槽栅202的第二测试电极208可以定义为PAD1-B，电性连接所述接触结构205的第三测试电极209可以定义为PAD2。在本发明的其他实施案例中，所述衬底200还可以以其任意合适的区域，例如晶圆背面，作为所述第四测试电极210提供电性连接。还需要指出的是，对于IGBT器件，其制程还包括晶圆背面的减薄、注入、退火和金属化等工艺，以在晶圆背面形成P+层和背金层，而基于本发明所提供的测量结构进行套刻偏差电性测量时，WAT测试的站点可以选择位于IGBT器件的晶圆背面工艺之前，以方便测试设备从晶圆背面直接电性连接所述衬底200。此外，本发明提供的测量结构与其他test-key结构一样，可以设计放置于晶圆的划片槽中。
实施例二
本实施例提供了一种功率器件套刻偏差电性测量结构，与实施例一相比，本实施例的区别在于：所述第一沟槽栅、所述第二沟槽栅和所述接触结构为多个。
如图5所示，是本实施例所提供的一种功率器件套刻偏差电性测量结构的俯视图。
作为示例，如图5所示，多个所述第一沟槽栅301、所述第二沟槽栅302和所述接触结构305具有相同的延伸方向；多个所述第一沟槽栅301与多个所述第二沟槽栅302交替间隔排列；所述接触结构305在所述衬底300表面的投影位于相邻的所述第一沟槽栅301和所述第二沟槽栅302在所述衬底300表面的投影之间。
作为示例，如图5所示，多个所述第一沟槽栅301在其相同延伸方向的一侧连接于第一沟槽连接结构311；多个所述第二沟槽栅302在远离所述第一沟槽连接结构311的延伸方向的一侧连接于第二沟槽连接结构312。所述第一沟槽连接结构311和所述第二沟槽连接结构312可以与所述第一沟槽栅301及所述第二沟槽连接结构312在相同的光刻、刻蚀和沉积工艺中形成，其延伸方向与所述第一沟槽栅301及所述第二沟槽连接结构312相垂直。通过所述第一沟槽连接结构311和所述第二沟槽连接结构312可以将多个所述第一沟槽栅301或所述第二沟槽连接结构312连接至同一测试电极。
作为示例，如图5所示，如实施例一相同，本实施例同样设有电性连接所述第一沟槽栅301的第一测试电极307、电性连接所述第二沟槽栅302的第二测试电极308、电性连接所述接触结构305的第三测试电极309以及电性连接所述衬底300的第四测试电极310。其中，所述第一测试电极307通过所述第一沟槽连接结构311连接多个所述第一沟槽栅301；所述第二测试电极308通过所述第二沟槽连接结构312连接多个所述第二沟槽栅302。还需要指出的是，图5中仅示意性标出各个电极与结构的电性连接关系，并不代表本发明的实际连接结构。
作为示例，如图5所示，所述阱区303和所述源区304分别通过一次光刻、离子注入和退火工艺至少形成于多个所述第一沟槽栅301和所述第二沟槽栅302之间的区域内。
本实施例所引入的多个沟槽栅和接触结构所组成的阵列在电性测试中能够尽可能排除个别异常缺陷的影响，其对于套刻偏差的表征将具有更高的可靠性和可信度。此外，和实施例一类似，本实施例中的所述功率器件套刻偏差电性测量结构也可以设置为多个。
本实施例的截面结构与实施例一类似，可以参考图4。本实施例的其他实施方案与实施例一相同，此处不再赘述。
实施例三
请参阅图3至图6，本实施例提供了一种功率器件套刻偏差电性测量方法，其特征在于：包括如下步骤：
提供如实施例一或二所述的功率器件套刻偏差电性测量结构；
由所述源区204/304、所述阱区203/303、所述第一沟槽栅201/301和所述衬底200/300构成第一MOS器件；由所述源区204/304、所述阱区203/303、所述第二沟槽栅202/302和所述衬底200/300构成第二MOS器件；分别测量所述第一MOS器件和所述第二MOS器件的阈值电压；
分别计算所述第一MOS器件和所述第二MOS器件的阈值电压与标准阈值电压的差值，并根据所述差值的大小表征所述接触结构的套刻偏差。
如图3和图5所示，本实施例所提供的一种功率器件套刻偏差电性测量方法可以基于实施例一或二所述的功率器件套刻偏差电性测量结构，其结构差异对于本实施例的测量方法没有实质影响，以下以图3所示结构为例进行进一步说明。图4是图3中AA’方向的截面示意图。
如图3和图4所示，由所述源区304、所述阱区303、所述第一沟槽栅301和所述衬底300构成第一MOS器件；由所述源区304、所述阱区303、所述第二沟槽栅302和所述衬底300构成第二MOS器件。
在图3中，以所述第一测试电极207作为栅极、所述第三测试电极209作为源极、所述第四测试电极210作为漏极，可以测试所述第一MOS器件的阈值电压；以所述第二测试电极208作为栅极、所述第三测试电极209作为源极、所述第四测试电极210作为漏极，可以测试所述第二MOS器件的阈值电压。通过切换测试设备的连接电极，可以分别测得所述第一MOS器件和所述第二MOS器件的阈值电压。如图3所示，所述第一间距D1小于所述第二间距D2时，测试所得的所述第一MOS器件的阈值电压与标准阈值电压的差值ΔVth大于所述第二MOS器件的阈值电压与标准阈值电压的差值ΔVth。
由于在本发明提供的所述功率器件套刻偏差电性测量结构中，所述接触结构205与所述第一沟槽栅201和所述第二沟槽栅202分别具有不同大小的第一间距D1和第二间距D2。这就决定了所述第一MOS器件和所述第二MOS器件在相同测试条件下应具有不同的阈值电压。而在器件设计时，对于标准器件中构成的MOS结构设有标准间距值及其对应的标准阈值电压。此时，所述第一MOS器件和所述第二MOS器件的阈值电压与所述标准阈值电压的差值能够反映测量结构中第一间距D1和第二间距D2与标准间距值之间的实际差值。这使得本发明所提供的所述功率器件套刻偏差电性测量结构可以作为WAT测试的test-key，根据其电性测量的结果表征器件中接触结构的套刻偏差。例如，根据测量结构中设置的第一间距D1和第二间距D2，在光刻套刻无偏差的理想状态时，其应具有设定的阈值电压差值。如在WAT测试时发现实际测试的差值偏离了上述设定的阈值电压差值，则该偏离是由于光刻套刻偏差导致的，其偏离大小表征了光刻套刻偏差的大小。由于光刻套刻偏差在光刻站点受设备分辨率影响较难监控，本发明设置具有不同间距值的电性测量结构，以通过电性参数的变化表征套刻对准的偏差。需要指出的是，本发明所提供的电性测量结构不限于用于制程工艺过程中的WAT测试结构，也可以作为晶圆流片结束后的工艺监控测试结构进行设置。
此外，在本实施例中，通过设置多个所述功率器件套刻偏差电性测量结构，并设置不同的光刻套刻对准值，可以根据不同的所述光刻套刻对准值下所得测量得到的阈值电压与标准阈值电压的差值反推出标准阈值电压所对应的光刻套刻对准值。
具体地，如图6所示，是本实施例提供的不同的光刻套刻对准值|OVL|与所得阈值电压与标准阈值电压差值ΔVth的关系曲线图。在图6中，实线区域中的各点代表了设定不同光刻套刻对准值条件所对应收集的多组阈值电压差值数据。结合各点数据可以看出，阈值电压的差值ΔVth将随着光刻套刻对准值|OVL|的增大而增大。根据已有的多组实验数据可以拟合曲线，并根据曲线反推出实验数据未覆盖的部分。如图6中的虚线部分所示区域，即是拟合曲线部分，其中反推至ΔVth为零的点，即可得阈值电压差值为零时所对应的光刻套刻对准值。即是说，在当前光刻工艺条件下，在采用该光刻套刻对准值时，器件可以获得理想的标准阈值电压。
通过本发明所提供的功率器件套刻偏差电性测量结构及测量方法，不但能够在WAT测试中作为test-key结构测试并监控当前产品的套刻对准偏离情况，也能够通过实验设置多组不同光刻套刻对准值，在不同套刻对准条件下得到对应的阈值电压差值数据，并反推出当前工艺条件下，为了得到标准阈值电压所应使用的光刻套刻对准值。对于基于TCAD的器件仿真设计而言，基于本发明所得的套刻对准实验数据，能够使TCAD仿真模型更能反映出接近产线工艺条件的实际工艺特征，且TCAD基于本发明实验数据也能制定出更为合理的套刻对准工艺规格。
综上所述，本发明提供了一种功率器件套刻偏差电性测量结构及方法，所述功率器件套刻偏差电性测量结构包括：具有第一导电类型的衬底；形成于所述衬底中的第一沟槽栅和第二沟槽栅，所述第一沟槽栅和所述第二沟槽栅相互平行；具有第二导电类型的阱区，其形成于所述衬底位于所述第一沟槽栅和所述第二沟槽栅之间的表面区域；具有第一导电类型的源区，其形成于所述阱区的表面区域；形成于所述衬底上的接触结构，其连接所述源区；所述接触结构在所述衬底表面的投影位于所述第一沟槽栅和所述第二沟槽栅在所述衬底表面的投影之间；所述接触结构与所述第一沟槽栅在所述衬底表面的投影具有第一间距；所述接触结构与所述第二沟槽栅在所述衬底表面的投影具有不同于所述第一间距的第二间距。本发明通过引入一种新的功率器件套刻偏差电性测量结构及方法，设置与接触结构具有不同间距的第一沟槽栅和第二沟槽栅，分别测试第一沟槽栅和第二沟槽栅所构成MOS器件的阈值电压，通过计算其与标准阈值电压的差值，得到标准阈值电压所对应的套刻对准值。本发明通过电性测试的方法对套刻偏差进行电性测量，相比光刻套刻量测具有更高的精度，也有助于器件仿真设计及工艺规格的设定。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种功率器件套刻偏差电性测量结构，其特征在于，包括：
具有第一导电类型的衬底；
形成于所述衬底中的第一沟槽栅和第二沟槽栅，所述第一沟槽栅和所述第二沟槽栅相互平行；
具有第二导电类型的阱区，其形成于所述衬底位于所述第一沟槽栅和所述第二沟槽栅之间的表面区域；
具有第一导电类型的源区，其形成于所述阱区的表面区域；
形成于所述衬底上的接触结构，其连接所述源区；
所述接触结构在所述衬底表面的投影位于所述第一沟槽栅和所述第二沟槽栅在所述衬底表面的投影之间；所述接触结构与所述第一沟槽栅在所述衬底表面的投影具有第一间距；所述接触结构与所述第二沟槽栅在所述衬底表面的投影具有不同于所述第一间距的第二间距。
2.根据权利要求1所述的功率器件套刻偏差电性测量结构，其特征在于，所述接触结构为沟槽型接触结构，所述沟槽型接触结构的延伸方向与所述第一沟槽栅和所述第二沟槽栅的延伸方向相同。
3.根据权利要求2所述的功率器件套刻偏差电性测量结构，其特征在于，所述第一沟槽栅、所述第二沟槽栅和所述接触结构为多个。
4.根据权利要求3所述的功率器件套刻偏差电性测量结构，其特征在于，多个所述第一沟槽栅、所述第二沟槽栅和所述接触结构具有相同的延伸方向；多个所述第一沟槽栅与多个所述第二沟槽栅交替间隔排列；所述接触结构在所述衬底表面的投影位于相邻的所述第一沟槽栅和所述第二沟槽栅在所述衬底表面的投影之间。
5.根据权利要求4所述的功率器件套刻偏差电性测量结构，其特征在于，多个所述第一沟槽栅在其相同延伸方向的一侧连接于第一沟槽连接结构；多个所述第二沟槽栅在远离所述第一沟槽连接结构的延伸方向的一侧连接于第二沟槽连接结构。
6.根据权利要求1所述的功率器件套刻偏差电性测量结构，其特征在于，还包括：
电性连接所述第一沟槽栅的第一测试电极；
电性连接所述第二沟槽栅的第二测试电极；
电性连接所述接触结构的第三测试电极；
电性连接所述衬底的第四测试电极。
7.根据权利要求1所述的功率器件套刻偏差电性测量结构，其特征在于，还包括形成于所述衬底上的层间介质层；所述接触结构形成于所述层间介质层中。
8.根据权利要求1所述的功率器件套刻偏差电性测量结构，其特征在于，所述功率器件套刻偏差电性测量结构为多个，且多个所述功率器件套刻偏差电性测量结构设置于同一晶圆上。
9.一种功率器件套刻偏差电性测量方法，其特征在于，包括如下步骤：
提供如权利要求1至8中任一项所述的功率器件套刻偏差电性测量结构；
由所述源区、所述阱区、所述第一沟槽栅和所述衬底构成第一MOS器件；由所述源区、所述阱区、所述第二沟槽栅和所述衬底构成第二MOS器件；分别测量所述第一MOS器件和所述第二MOS器件的阈值电压；
分别计算所述第一MOS器件和所述第二MOS器件的阈值电压与标准阈值电压的差值，并根据所述差值的大小表征所述接触结构的套刻偏差。
10.根据权利要求9述的功率器件套刻偏差电性测量方法，其特征在于，设置多个所述功率器件套刻偏差电性测量结构，并设置不同的光刻套刻对准值，根据不同的所述光刻套刻对准值下所得测量得到的阈值电压与标准阈值电压的差值反推出标准阈值电压所对应的光刻套刻对准值。
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