CN113571497A - Igbt器件的结构及工艺方法 - Google Patents
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Abstract
本发明公开了一种IGBT器件结构及工艺方法，所述器件形成于半导体衬底中，器件具有元胞区、终端环区、漏电检测区以及截止区；所述漏电检测区位于终端环区与截止区之间。利用终端环区和截止区的之间的空间，设计了漏电检测区，结合半导体功率器件沟槽绝缘栅晶体管的工艺，可以及时发现功率器件工艺中的漏电产生，解决了现有IGBT器件结构不能及时捕捉监控器件结构受到磷离子污染或器件表面界面态缺陷没有及时修复产生的漏电现象。可以有效实现监控，达到及时发现漏电，确定漏电的大小，改善工艺。能够判定漏电是否来自于半导体表面，并测试漏电的大小，进行诊断，发现漏电来源进行改善治理。提高半导体器件稳定性和可靠性的目的。
Description
技术领域
本发明涉及半导体器件领域，特别是指一种IGBT器件的结构。
本发明还涉及所述IGBT器件的工艺方法。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，以下简称IGBT)是一种集金属氧化物半导体场效应管(MOSFET)的栅电极电压控制特性和双极结型晶体管(BJT)的达灵顿结构半导体功率电力电子器件，具有电压控制、输入阻抗大、驱动功率小、导通电阻小、开关损耗低及工作频率高等特性，是比较理想的半导体功率开关器件，开关频率在10K～100K赫兹之间，有着广阔的发展和应用前景。
目前随着IGBT电流密度要求越来越高，器件通态的电流也越来越大。器件表面的有源区面积也越来越大。在器件制造工艺过程中，有源区表面接触外界工艺气体的范围增加。特别是对于绝缘栅双极晶体管和其他功率器件而言，产生漏电的原因和途径很多。在功率器件结构生产工艺过程中，时有发生造成器件表面受到磷污染，磷被器件表面吸收，器件体内的硼被析出，器件表面界面态修复不够，更加容易产生漏电。特别是大电流的绝缘栅双极晶体管制造工艺中，对漏电更加敏感，更需要防止漏电的产生。因半导体器件表面的磷污染很难被发现，即使推理了也很难验证，从而比较难针对性解决。
发明内容
本发明所要解决的技术问题在于提供一种IGBT器件，增加漏电检测结构，可以及时发现功率器件工艺中漏电产生，并结合器件结构进行测试确定漏电的大小，并结合工艺进行调试诊断，解决漏电问题。
本发明所要解决的另一技术问题在于提供所述IGBT器件的工艺方法。
本发明所述的IGBT器件结构，形成于半导体衬底中，在半导体衬底的剖视平面上，定义衬底具有上表面和下底面，与上表面和下底面的纵向垂直的水平方向为左右两侧；所述器件在纵向上，最下层也就是下底面为背面金属，背面金属上方为集电区，集电区上方为场终止层，场终止层上方为基区；
在水平方向上，器件被划分为多个区域，分别为元胞区、终端环区、漏电检测区以及截止区；所述漏电检测区位于终端环区与截止区之间。
进一步地改进是，所述漏电检测区中，包含有第一P型体区，在所述第一P型体区的两侧还分别有重掺杂的P型接触区；第一P型体区的上方的衬底表面还具有多晶硅层；所述漏电检测区衬底表面具有介质层或钝化层。
所述的P型接触区上方具有接触孔形成引出，所述接触孔穿过介质层深入到P型接触区中，所述接触孔上方具有金属层形成金属互连；
所述的多晶硅层，在俯视平面上，是呈蛇形或者是呈其他能调整形成不同长度的走线形式在衬底表面延伸；
在所述多晶硅层的两端，还形成有PAD区。
进一步地改进是，所述的多晶硅层的厚度为8000～15000Å；所述多晶硅层的宽度为1～4um。
进一步地改进是，所述的PAD区为金属，采用溅射工艺形成；所述形成的PAD区的金属厚度为1～6.5um。
进一步地改进是，所述的元胞区中，衬底的浅层为第二P型体区，第二P型体区中包含有多个等距排列的第一重掺杂N型区，所述第一重掺杂N型区位于第二P型体区的浅层；
多个平行的沟槽各穿过所述的第一重掺杂N型区、第二P型体区，沟槽的底部位于基区中，沟槽内填充多晶硅层，元胞区的衬底表面覆盖金属层；
所述的终端区的衬底表面具有第一场氧，场氧的上方覆盖多晶硅层，且多晶硅层从场氧上方向终端区的衬底表面上延伸；多晶硅层上方还具有金属层，且所述金属层与多晶硅层之间间隔有介质层，所述金属层通过接触孔连接到多晶硅层；
所述终端区的衬底中还具有P型注入区，所述P型注入区通过接触孔连接到所述终端区多晶硅层上的金属层；
所述的截止区的衬底表面具有场氧，场氧远离漏电检测区的一侧的衬底中具有第二重掺杂N型区，场氧的边界与所述第二重掺杂区的边缘重叠，一接触孔将所述第二重掺杂N型区引出到截止区表面的金属层上。
本发明所述的IGBT器件结构的工艺方法，包含如下的工艺步骤：
第1步，提供一半导体硅衬底，在所述衬底表面形成一层氧化硅层；
第2步，进行光刻及刻蚀工艺，在所述氧化硅层上形成沟槽图形刻蚀的窗口；
第3步，进行沟槽刻蚀，在所述半导体硅衬底上形成所述IGBT器件的栅极沟槽；沟槽形成之后，在所述硅衬底表面形成一层氧化膜；
第4步，在整个硅衬底表面淀积一层多晶硅；
第5步，涂布光刻胶并进行光刻及刻蚀，形成多晶硅图形；所述多晶硅图形包括形成漏电检测区的多晶硅形状，以及沟槽内形成的多晶硅栅极；
第6步，在整个器件表面淀积一层绝缘膜；
第7步，光刻及刻蚀工艺，在所述绝缘膜上刻蚀打开接触孔窗口；
第8步，绝缘膜刻蚀之后，去除光刻胶，以绝缘膜为硬掩模继续向下进行硅衬底的刻蚀；
第9步，进行接触孔掺杂注入，在所述接触孔底部的硅衬底中进行掺杂注入形成接触区；所述接触孔底部的接触区掺杂注入，包括在漏电检测区的接触孔底部进行P型掺杂，其他区域的接触孔底部的接触区进行N型掺杂；
第10步，进行金属互连溅射工艺；形成金属互连层；
第11步，淀积钝化层；
第12步，涂布聚酰亚胺层，曝光显影之后进一步刻蚀打开钝化层窗口，露出漏电检测区，形成完整的漏电检测结构。
进一步地改进是，所述第1步中，氧化硅层作为沟槽刻蚀的阻挡层，所述氧化硅层的厚度为1～2um，采用场氧工艺形成。
进一步地改进是，所述第3步中，所述的氧化膜作为栅氧化膜，采用超过1000摄氏度的高温炉管工艺形成，其厚度为800～1500Å。
进一步地改进是，所述第4步中，所述的多晶硅厚度为8000～15000Å。
进一步地改进是，所述第5步中，漏电检测区的多晶硅的宽度小于4um。
进一步地改进是，所述第6步中，绝缘膜形成工艺采用炉管工艺和CVD 工艺，形成的绝缘膜厚度为1～2um。
进一步地改进是，所述的绝缘膜为氧化硅膜，或者是氮化硅膜。
进一步地改进是，所述第8步中，继续在绝缘膜打开的接触孔窗口中向下刻蚀硅衬底，硅衬底刻蚀深度为0.2～0.5um。
进一步地改进是，所述第9步中，对漏电检测区的接触区掺杂采用P型的离子注入，注入杂质为硼，注入剂量为1E14～5E15CM-2；其他区域的接触孔下方的接触区进行N型的重掺杂离子注入形成接触孔下方的接触区，注入杂质为砷，所述接触区的掺杂浓度为1E19～5E20CM-3；硅衬底中接触区深度0.2～0.5um。
进一步地改进是，所述第10步中，金属互连层的厚度为1～5um；金属溅射达到设计厚度后，进行光刻显影及刻蚀工艺，带着光刻胶进行湿法或者干法腐蚀工艺对金属进行图案化，形成金属互连，包括形成漏电检测区的测试PAD。
进一步地改进是，所述第11步中，所述的钝化层为氮化硅层，其厚度为100～1000Å。
进一步地改进是，所述第5步之后，绝缘膜形成之前，还包含一步普注硼离子工艺，注入剂量为1E12～1E14CM-2，再进行1000摄氏度以上的高温炉管推阱工艺。
本发明所述的IGBT器件结构，利用终端环区和截止区的之间的空间，有针对性的对器件表面设计了新的在线测试的漏电检测结构，结合半导体功率器件沟槽绝缘栅晶体管的工艺，可以及时发现功率器件工艺中的漏电产生，解决了现有IGBT器件结构不能及时捕捉监控器件结构受到磷离子污染或器件表面界面态缺陷没有及时修复产生的漏电现象。可以有效实现监控，达到及时发现漏电，确定漏电的大小，改善工艺。能够判定漏电是否来自于半导体表面，并测试漏电的大小，进行诊断，发现漏电来源进行改善治理。提高半导体器件稳定性和可靠性的目的。
附图说明
图1 为本发明沟槽栅绝缘栅双极晶体管IGBT的剖面结构图，分为主体元胞、终端区、漏电检测区和截止区部分。
图2 为本发明沟槽绝缘栅双极晶体管IGBT的终端和截止连接剖面结构图，其中本发明主要特征结构在位于终端和截止连接部分区域设计了测试结构，捕捉器件表面漏电。
图3 为本发明提供的漏电检测区的俯视图，提供了两端测试PAD。
附图标记说明
1是背面金属，2是集电区（P型），3是场终止层（N+），4是基区（N-），5是第二P型体区，6是多晶硅栅极，7是P型掺杂区，8是第一P型体区，9是接触区（P+），10是第二重掺杂N型区（接触区），11是接触孔，12是金属层，13是场氧，14是漏电检测多晶硅，15是多晶硅场板，16是氧化硅介质层，17是第一重掺杂N型区，W是漏电检测多晶硅宽度。
具体实施方式
以下结合附图给出本发明的具体实施方式，对本发明中的技术方案进行清楚、完整的描述，但本发明不限于以下的实施方式。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。
在功率器件结构生产工艺过程中，时有发生磷被器件表面吸收，器件体内的硼被析出，造成器件表面容易被磷污染，产生漏电通路。特别是大电流的绝缘栅双极晶体管制造工艺中，对漏电更加敏感，更需要防止漏电的产生。
本发明公开了一种新型的半导体IGBT器件的结构。如图1所示，利用终端环区和截止区的空间，结合半导体功率器件沟槽绝缘栅晶体管的工艺，可以及时发现功率器件工艺中漏电产生，并结合器件结构进行测试确定漏电的大小，并结合工艺进行调试诊断，解决漏电问题。该IGBT器件结构的剖面从横向上划分有元胞区、终端区、漏电检测区以及截止区等几个部分。
所述衬底具有上表面和下底面，定义与上表面和下底面的纵向垂直的水平方向为左右两侧，如图1中，所述器件在纵向上，最下层也就是下底面为背面金属1，背面金属1上方为P型的集电区2，集电区上方为N型重掺杂的场终止层3，场终止层上方为N型的轻掺杂基区4。
上述4层结构在整个器件剖面上是一致的，包括元胞区、终端区、漏电检测区以及截止区。背面金属作为底电极引出形成IGBT器件的集电极。
在元胞区中，衬底的浅层为第二P型体区5， P型体区5中包含有多个等距排列的重掺杂N型区17，所述重掺杂N型区位于第二P型体区的浅层。多个平行的沟槽各穿过所述的重掺杂N型区、P型体区，沟槽的底部位于基区中，沟槽内壁附着一层栅介质层，比如氧化硅层，然后沟槽内填充多晶硅层，形成沟槽型的栅极6。
元胞区的衬底表面覆盖金属层12，形成栅电极。
所述的终端区中，终端区的衬底表面具有场氧13，场氧13的上方覆盖多晶硅层15，且多晶硅层从场氧上方向终端区的衬底表面上延伸；多晶硅层上方还具有金属层12，且所述金属层与多晶硅层之间间隔有介质层，所述金属层通过接触孔11连接到多晶硅层15。
所述终端区的衬底中还具有P型掺杂区7，所述P型注入区通过另一接触孔11连接到所述终端区多晶硅层上的金属层12；所述的终端区的场氧13位于P型掺杂区7的边界上方，即场氧一部分位于P型注入区上方，另一部分位于P型注入区之外的衬底表面。
所述漏电检测区位于终端环区与截止区之间。在所述的漏电检测区中，如图2所示，是漏电检测区的结构的剖面图，包含有第一P型体区8；在所述P型体区8的两侧，即靠近终端区的一侧以及远离终端区的一侧，还分别具有重掺杂的P型接触区9； P型体区8的上方的衬底表面还具有多晶硅层14。整个漏电检测区的衬底上方还覆盖有一层氧化硅介质层。
所述的P型接触区9上方具有接触孔11形成引出，所述接触孔穿过介质层深入到P型接触区中，所述接触孔上方具有金属层形成金属互连。
所述的漏电检测区的P型体区8上方的多晶硅层14，在俯视平面上，如图3所示，是呈迂回的蛇形或者是呈其他能调整形成不同长度的走线形式在衬底表面延伸；多晶硅的宽度不超过4um，多晶硅厚度为8000～15000Å。多晶硅走线长度以及多晶硅的厚度可以根据需要来调整。在所述多晶硅层的两端，还形成有PAD区。PAD为金属材质，为漏电检测区外接的测试点，可以通过探针打在所述PAD上进行各种电信号的测试。PAD区的金属厚度一般为1～6.5um，PAD越厚，能承受的电流越大，使用的耐久度也更高，但也会带来额外的工艺成本。
继续参考图1，所述的截止区中，衬底表面具有场氧13，场氧远离漏电检测区的一侧的衬底中具有重掺杂N型区10，场氧的边界与所述第二重掺杂区的边缘形成一段重叠，一接触孔11将所述第二重掺杂N型区10引出到截止区表面的金属层12上形成一电极。
上述结构即构成了本发明的整个器件结构，本发明在终端区与截止区之间增加了漏电检测区，及时能够补捉器件表面污染的磷离子或缺陷，可以及时发现功率器件工艺中漏电产生，并结合器件结构进行测试确定漏电的大小，并结合工艺进行调试诊断，解决漏电问题。
在某一实际检测场景中，上述漏电检测结构的工作方式如下：
1.在PAD 12的四个端口，利用开尔文接法，对称两端加电压，在另两个端口收集电流。
2.电压值从5V到200V，每50V一个步进梯度。
4.漏电规格设定小于1E-7安培。
5.晶圆工艺做完后，设定测试程序。
6.定义测试PAD对应探针卡的坐标位置。
7.设定测试规格到测试程序中。
8.晶圆工艺做完后，进入到测试机台，探针卡启动对应测试程序。
9.探针卡根据坐标找到测试对应位置。
10.探针卡扎到对应PAD位置进行测试。
11.收集漏电流数据和设定规格进行比较。
如果漏电流数据小于规格上限，记录数据存档，并释放到下一个站点。如果漏电流数据高于规格上限，记录数据并报警，请工程师处理。
上述结构通过以下工艺方法来实施制造，其中所涉及到的工艺参数仅供参考。
第1步，提供一半导体硅衬底，采用场氧工艺，在所述衬底表面形成一层厚度为1.5um的氧化硅层；氧化硅层作为后续IGBT器件栅极沟槽刻蚀的阻挡层。
第2步，涂布光刻胶，进行光刻及刻蚀工艺，在所述氧化硅层上形成沟槽图形刻蚀的窗口。
第3步，进行沟槽刻蚀，在所述半导体硅衬底上形成所述IGBT器件的栅极沟槽；沟槽形成之后，在所述硅衬底表面形成一层氧化膜作为沟槽栅的栅氧化膜，栅氧化膜形成工艺采用超过1000摄氏度的高温炉管工艺，最后形成栅氧化膜的厚度为1200Å。
第4步，在整个硅衬底表面淀积一层多晶硅； 多晶硅厚度为10000Å。具体多晶硅淀积的厚度需要完全填充满沟槽栅极，并在衬底表面累积到一定的厚度，后续将用于制作沟槽型栅极，同时还要形成漏电检测区的多晶硅的图形。
第5步，涂布光刻胶并进行光刻及刻蚀，形成多晶硅图形；所述多晶硅图形包括形成漏电检测区的多晶硅形状，以及沟槽内形成的多晶硅栅极。漏电检测区的多晶硅的宽度小于4um，比如2um，或者3um。
完成之后进行一次硼离子普注工艺，注入剂量为1E12～1E14CM-2，再进行1000摄氏度以上的高温炉管推阱工艺。
第6步，在整个器件表面淀积一层绝缘膜。绝缘膜可以使氧化硅膜，也可以是氮化硅膜。形成工艺采用炉管工艺和CVD 工艺，形成的绝缘膜厚度为2um。
第7步，光刻及刻蚀工艺，在所述绝缘膜上刻蚀打开接触孔的刻蚀窗口。
第8步，绝缘膜刻蚀之后，去除光刻胶，以绝缘膜为硬掩模继续向下进行硅衬底的刻蚀；对绝缘膜下硅衬底刻蚀深度为0.2～0.5um，本实施例采用参数为0.4um。
第9步，进行接触孔掺杂注入，在所述接触孔底部的硅衬底中进行掺杂注入形成接触区；所述接触孔底部的接触区掺杂注入，包括在漏电检测区的接触孔底部进行P型掺杂，其他区域的接触孔底部的接触区进行N型掺杂。漏电检测区的接触区掺杂注入杂质为硼，注入剂量为1E14～5E15CM-2；其他区域的接触区的注入杂质为砷，所述接触区的掺杂浓度为1E19～5E20CM-3；硅衬底中接触区深度0.2～0.5um。
第10步，进行金属互连溅射工艺，形成金属互连层。金属互连层的厚度为3um；金属溅射达到设计厚度后，进行光刻显影及刻蚀工艺，带着光刻胶进行湿法或者干法腐蚀工艺对金属进行图案化。还形成漏电检测区的测试PAD，测试PAD的金属厚度可以比金属互连层的厚度略厚一点以提高PAD的机械强度以及PAD的电流能力。
第11步，淀积一层厚度为1000Å的氮化硅层作为钝化层，对器件表面进行保护。
第12步，涂布聚酰亚胺层，曝光显影之后进一步刻蚀打开钝化层窗口，露出漏电检测区，形成完整的漏电检测结构。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点，本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内，本发明要求保护范围由所附的权利要求书及其等效物界定。
Claims (17)
1.一种IGBT器件结构，其特征在于：所述器件形成于半导体衬底中，在半导体衬底的剖视平面上，定义衬底具有上表面和下底面，与上表面和下底面的纵向垂直的水平方向为左右两侧；所述器件在纵向上，最下层也就是下底面为背面金属，背面金属上方为集电区，集电区上方为场终止层，场终止层上方为基区；
在水平方向上，器件被划分为多个区域，分别为元胞区、终端环区、漏电检测区以及截止区；所述漏电检测区位于终端环区与截止区之间。
2.如权利要求1所述的IGBT器件结构，其特征在于：所述漏电检测区中，包含有第一P型体区，在所述第一P型体区的两侧还分别有重掺杂的P型接触区；第一P型体区的上方的衬底表面还具有多晶硅层；
所述的P型接触区上方具有接触孔形成引出，所述接触孔穿过介质层深入到P型接触区中，所述接触孔上方具有金属层形成金属互连；
所述的多晶硅层，在俯视平面上，是呈蛇形或者是呈其他能调整形成不同长度的走线形式在衬底表面延伸；
在所述多晶硅层的两端，还形成有PAD区。
3.如权利要求2所述的IGBT器件结构，其特征在于：所述的多晶硅层的厚度为8000～15000Å；所述多晶硅层的宽度为1～4um。
4.如权利要求1所述的IGBT器件结构，其特征在于：所述的PAD区为金属，采用溅射工艺形成；所述形成的PAD区的金属厚度为1～6.5um。
5.如权利要求4所述的IGBT器件结构，其特征在于：所述的元胞区中，衬底的浅层为第二P型体区，第二P型体区中包含有多个等距排列的第一重掺杂N型区，所述第一重掺杂N型区位于第二P型体区的浅层；
多个平行的沟槽各穿过所述的第一重掺杂N型区、第二P型体区，沟槽的底部位于基区中，沟槽内填充多晶硅层，元胞区的衬底表面覆盖金属层；
所述的终端区的衬底表面具有第一场氧，场氧的上方覆盖多晶硅层，且多晶硅层从场氧上方向终端区的衬底表面上延伸；多晶硅层上方还具有金属层，且所述金属层与多晶硅层之间间隔有介质层，所述金属层通过接触孔连接到多晶硅层；
所述终端区的衬底中还具有P型注入区，所述P型注入区通过接触孔连接到所述终端区多晶硅层上的金属层；
所述的截止区的衬底表面具有场氧，场氧远离漏电检测区的一侧的衬底中具有第二重掺杂N型区，场氧的边界与所述第二重掺杂区的边缘重叠，一接触孔将所述第二重掺杂N型区引出到截止区表面的金属层上。
6.制造如权利要求1所述的IGBT器件结构的工艺方法，其特征在于：包含如下的工艺步骤：
第1步，提供一半导体硅衬底，在所述衬底表面形成一层氧化硅层；
第2步，进行光刻及刻蚀工艺，在所述氧化硅层上形成沟槽图形刻蚀的窗口；
第3步，进行沟槽刻蚀，在所述半导体硅衬底上形成所述IGBT器件的栅极沟槽；沟槽形成之后，在所述硅衬底表面形成一层氧化膜；
第4步，在整个硅衬底表面淀积一层多晶硅；
第5步，涂布光刻胶并进行光刻及刻蚀，形成多晶硅图形；所述多晶硅图形包括形成漏电检测区的多晶硅形状，以及沟槽内形成的多晶硅栅极；
第6步，在整个器件表面淀积一层绝缘膜；
第7步，光刻及刻蚀工艺，在所述绝缘膜上刻蚀打开接触孔窗口；
第8步，绝缘膜刻蚀之后，去除光刻胶，以绝缘膜为硬掩模继续向下进行硅衬底的刻蚀；
第9步，进行接触孔掺杂注入，在所述接触孔底部的硅衬底中进行掺杂注入形成接触区；所述接触孔底部的接触区掺杂注入，包括在漏电检测区的接触孔底部进行P型掺杂，其他区域的接触孔底部的接触区进行N型掺杂；
第10步，进行金属互连溅射工艺；形成金属互连层；
第11步，淀积钝化层；
第12步，涂布聚酰亚胺层，曝光显影之后进一步刻蚀打开钝化层窗口，露出漏电检测区，形成完整的漏电检测结构。
7.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第1步中，氧化硅层作为沟槽刻蚀的阻挡层，所述氧化硅层的厚度为1～2um，采用场氧工艺形成。
8.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第3步中，所述的氧化膜作为栅氧化膜，采用超过1000摄氏度的高温炉管工艺形成，其厚度为800～1500Å。
9.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第4步中，所述的多晶硅厚度为8000～15000Å。
10.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第5步中，漏电检测区的多晶硅的宽度小于4um。
11.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第6步中，绝缘膜形成工艺采用炉管工艺和CVD 工艺，形成的绝缘膜厚度为1～2um。
12.如权利要求11所述的IGBT器件结构的工艺方法，其特征在于：所述的绝缘膜为氧化硅膜，或者是氮化硅膜。
13.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第8步中，继续在绝缘膜打开的接触孔窗口中向下刻蚀硅衬底，硅衬底刻蚀深度为0.2～0.5um。
14.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第9步中，对漏电检测区的接触区掺杂采用P型的离子注入，注入杂质为硼，注入剂量为1E14～5E15CM-2；其他区域的接触孔下方的接触区进行N型的重掺杂离子注入形成接触孔下方的接触区，注入杂质为砷，所述接触区的掺杂浓度为1E19～5E20CM-3；硅衬底中接触区深度0.2～0.5um。
15.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第10步中，金属互连层的厚度为1～5um；金属溅射达到设计厚度后，进行光刻显影及刻蚀工艺，带着光刻胶进行湿法或者干法腐蚀工艺对金属进行图案化，形成金属互连，包括形成漏电检测区的测试PAD。
16.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第11步中，所述的钝化层为氮化硅层，其厚度为100～1000Å。
17.如权利要求6所述的IGBT器件结构的工艺方法，其特征在于：所述第5步之后，绝缘膜形成之前，还包含一步普注硼离子工艺，注入剂量为1E12～1E14CM-2，再进行1000摄氏度以上的高温炉管推阱工艺。
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