CN109148449A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明提供能提高电路部的浪涌耐量且能减少输出段部的导通电阻的半导体装置及半导体装置的制造方法。在半导体基板(13)的输出段部(41)设置有纵向型MOSFET(10)，在电路部(42)设置有横向型n沟道MOSFET(20)以及由沿深度方向贯通p‑型阱区(21)的p+型扩散区(31)构成的纵向型二极管(30)。设置于纵向型MOSFET(10)的n+型源区(7)的第一接触沟槽(11a)的底面由p++型接触区(8)覆盖。设置于横向型n沟道MOSFET的n+型源区(22)的第二接触沟槽(27a)的底面由p++型接触区(24)覆盖，设置于n+型漏区(23)的第三接触沟槽(28a)的整体由n+型漏区覆盖。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
以往，出于功率半导体元件的提高可靠度、小型化以及低成本化的目的，公知有将纵向型功率半导体元件和该纵向型功率半导体元件的控制、保护电路用的横向型半导体元件设置在同一个半导体基板(半导体芯片)上的功率半导体装置(例如，参照下述专利文献1～3)。
对于现有的半导体装置的结构，举例说明将输出段用的纵向型n沟道功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)和控制电路用的横向型CMOS(Complementary MOS：互补型MOS)设置在同一个半导体基板上的功率半导体装置。图17是表示现有的半导体装置的结构的截面图。
图17所示的现有的半导体装置是将输出段用的纵向型n沟道功率MOSFET设置为沟槽栅结构的纵向型MOSFET 110的车载用的高端(high side)型功率IC(IntegratedCircuit：集成电路)的一个例子。图17所示的现有的半导体装置在半导体基板113上具备输出段部141和电路部142。半导体基板113是使n-型半导体层102外延生长在n+型初始基板101的正面上而成的外延基板。
在输出段部141，配置有输出段用的纵向型MOSFET 110。在输出段部141，n+型初始基板101和n-型半导体层102分别作为漏区和漂移区发挥功能。连接到半导体基板113的背面(n+型初始基板101的背面)的漏电极(漏极端子)112是连接有车载用电池的电源电压端子(以下，称为Vcc端子)。
在半导体基板113的正面侧(n-型半导体层102的相对于n+型初始基板101侧为相反的一侧)，设置有接地端子(以下，称为GND端子)和输出端子(以下，称为OUT端子)。在OUT端子，连接有纵向型MOSFET 110的源电极(源极端子)111。符号103～109分别是纵向型MOSFET110的沟槽、栅绝缘膜、栅电极、p型基区、n+型源区、p++型接触区以及层间绝缘膜。
在电路部142，配置有控制纵向型MOSFET 110的控制电路用的横向型CMOS等。图17中仅图示了在构成配置于电路部142的控制电路用的横向型CMOS的互补连接的横向型p沟道MOSFET和横向型n沟道MOSFET 120中的横向型n沟道MOSFET 120。在电路部142中，在半导体基板113的正面的表面层，选择性地设置有p-型阱区121。
在p-型阱区121的内部，分别选择性地设置有横向型n沟道MOSFET 120的n+型源区122、n+型漏区123以及p++型接触区124。p++型接触区124与n+型源区122一起在与源电极(源极端子)127形成接触(电接触)的接触孔109a露出。
另外，在p-型阱区121的内部，以与横向型n沟道MOSFET 120分离的方式在p-型阱区121的外周附近设置有p+型扩散区131。p+型扩散区131的深度可以与p-型阱区121的深度相同或比p-型阱区121的深度深。p+型扩散区131作为防止由层叠于半导体基板113的正面上的布线层的电位而导致的p-型阱区121的反转的反转防止层而发挥功能。另外，p+型扩散区131作为内置于电路部142的浪涌保护用的后述的纵向型二极管130的阳极区而发挥功能。
在p+型扩散区131的内部，选择性地设置有与布线层133形成接触的p++型接触区132。图17中示出了横向型n沟道MOSFET 120用于控制电路内的各种逆变器电路的情况下的一个例子，横向型n沟道MOSFET 120的源电极127与GND端子电连接。作为背栅的p-型阱区121也经由p++型接触区124和源电极127而与GND端子电连接。
在横向型n沟道MOSFET 120的漏电极128，电连接有图示省略的各种横向型半导体元件(电阻元件和/或构成控制电路用的横向型CMOS的横向型p沟道MOSFET)。符号122、123、125、126是横向型n沟道MOSFET 120的n+型源区、n+型漏区、栅绝缘膜以及栅电极。在这样的车载用的功率IC，要求高浪涌耐量、输出段用的纵向型MOSFET 110的性能提高(低导通电阻、开关速度的高速化)。
在图17所示的功率IC中，为了在Vcc端子与OUT端子之间确保高浪涌耐量，需要提高输出段用的纵向型MOSFET 110的浪涌耐量。以往，作为提高了MOSFET单体的浪涌耐量和性能的接触结构，提出了通过在半导体基板的设置于在接触孔露出的部分的沟槽的内部填入电极层，在该沟槽的内壁形成了电极层与半导体部(半导体基板)的接触的沟槽接触结构(例如，参照下述专利文献4～7)。
通过使MOSFET成为沟槽接触结构，能够抑制雪崩击穿时的寄生双极动作，且能够提高浪涌耐量。另外，通过使MOSFET成为沟槽接触结构，从而电极层与半导体部之间的接触面积增加，由此能够减少接触电阻。因此，通过维持接触电阻而使单位单元(元件的构成单位)微细化，或不改变单位单元的尺寸而减少接触电阻，由此能够减少MOSFET的导通电阻RonA(mΩcm2)。
另一方面，为了在Vcc端子与GND端子之间确保高浪涌耐量，在Vcc端子与GND端子之间并列地连接有浪涌电流吸收用(浪涌保护用)的纵向型二极管(未图示)。该纵向型二极管形成于与输出段用的纵向型MOSFET 110和/或各种横向型电路元件(横向型n沟道MOSFET120等)相同的半导体基板113。此时，为了抑制工序数的增加，浪涌电流吸收用的纵向型二极管的p型阳极区与成为上述的反转防止层的p+型扩散区131同时形成。
由于浪涌电流吸收用的纵向型二极管的p型阳极区和p+型扩散区131成为相同的构成，所以在电路部142内，由p+型扩散区131和n-型基板区域102a形成与浪涌电流吸收用的纵向型二极管相同的pn结结构的纵向型二极管130。这种结构与在电路部142内内置多个小面积的纵向型二极管130是等效的。n-型基板区域102a是n-型半导体层102的不形成有p-型阱区121等而直接以原来的导电型和杂质浓度残留的部分。
这样，将在功率IC中占有大面积的电路部142的一部分用作浪涌保护用的纵向型二极管。由此，与在半导体基板113的电路部142以外的部分单独形成浪涌保护用的纵向型二极管的情况相比，浪涌保护用的纵向型二极管的有效的pn结面积变大。浪涌保护用的纵向型二极管的浪涌耐量由于与pn结面积呈比例地变大，所以伴随着浪涌保护用的纵向型二极管的有效的pn结面积变大，功率IC的浪涌耐量提高。
另外，纵向型二极管的耐压随着温度的上升而增加。因此，即使电流集中在利用电路部142的一部分而形成的小面积的纵向型二极管130，该纵向型二极管130的耐压也会因发热而增加，由此对纵向型二极管130的电流集中得到缓和。因此，如上所述，即使使利用电路部142的一部分而形成的浪涌保护用的纵向型二极管130在电路部142内散布存在，也不易在电路部142发生局部击穿。
现有技术文献
专利文献
专利文献1：日本特开2000-091344号公报
专利文献2：日本专利第5641131号公报
专利文献3：日本专利第6037085号公报
专利文献4：日本专利第4488660号公报
专利文献5：日本专利第5578165号公报
专利文献6：日本专利第5388495号公报
专利文献7：日本特开2009-043966号公报
发明内容
技术问题
然而，在上述的现有的功率IC(参照图17)中，对于实现Vcc端子与GND端子之间的高浪涌耐量，新发现了存在下述的问题。通过在功率IC的电路部142，作为横向型n沟道MOSFET 120的源极而形成有高杂质浓度的n+型源区122，从而形成使n+型源区122为发射极，使p-型阱区121为基极，使n-型基板区域102a为集电极的纵向型的寄生双极元件143。
横向型n沟道MOSFET 120的n+型源区122与低电位侧的GND端子电连接。因此，如果伴随着浪涌电压的上升而在电路部142产生的电流(以下，称为雪崩电流)144增加，则雪崩电流(空穴电流)的一部分的电流144a经由p-型阱区121而流入n+型源区122。该电流144a变成基极电流，寄生双极元件143变为导通状态而发生跳通(Snap-Back)。
如果寄生双极元件143发生跳通，则电路部142的电阻急剧降低而电流144a集中在横向型n沟道MOSFET 120的n+型源区122。横向型n沟道MOSFET 120的n+型源区122由于以比较小的面积形成，所以横向型n沟道MOSFET 120的击穿电流量小。因此，有可能横向型n沟道MOSFET 120的n+型源区122因电流144a的集中而被击穿。
如果横向型n沟道MOSFET 120的n+型源区122因电流集中而破坏，则即使增大纵向型二极管130的pn结面积而提高纵向型二极管130的破坏耐量，功率IC全体的浪涌耐量也根据寄生双极元件143发生跳通的电流144a而决定。因此，无法有效地提高功率IC整体的浪涌耐量。
为了解决该问题，需要即使寄生双极元件143发生跳通，电路部142也不被击穿的结构(以下，称为第一个结构)，或者在电路部142中寄生双极元件143不易发生跳通的结构(以下，称为第二个结构)。在上述第一个结构中，如果在电路部142中寄生双极元件143即使发生跳通，电路部142也不被击穿，则当为预定的电流值以上时该寄生双极元件143成为保护用元件，与纵向型二极管130相比浪涌电流的吸收能力大幅度上升，由此有益于浪涌耐量的提高。然而当电路部142进行微细化时，横向型n沟道MOSFET 120的n+型源区122的面积减少，并且使n+型源区122与源电极127之间形成接触的接触孔109a的宽度变窄，接触孔109a的击穿电流量变小。因此，由于寄生双极元件143发生跳通后的电流集中，从而与n+型源区122连接的接触孔109a易于被击穿，电路部142的击穿电流量进一步降低。因此，难以兼得电路部142的微细化和击穿电流量的增加。因此，期望实现上述第二个结构，在电路部142中寄生双极元件143不易发生跳通。
上述专利文献4～7是关于利用沟槽接触结构进行纵向型MOSFET的特性改善(浪涌耐量提高、低导通电阻化)的技术，上述专利文献4～7中没有提及有关解决由功率IC的电路部的寄生结构导致的问题而提高功率IC的浪涌耐量的内容。另外，上述专利文献4～7中没有提及有关通过沟槽接触结构来同时改善功率IC的输出段和电路部的特性的内容。另外，上述专利文献4～7中没有提及有关能够适当地应用于输出段用的纵向型半导体元件和电路用的横向型半导体元件这两者的沟槽接触结构。
本发明为了解决上述的现有技术中的问题，目的在于提供在同一个半导体基板具备主电路部和控制该主电路部的电路部的半导体装置中，能够提高电路部的浪涌耐量，并且能够提高主电路部的电特性的半导体装置及半导体装置的制造方法。
技术方案
为了解决上述的课题，实现本发明的目的，从而本发明的半导体装置在同一个半导体基板上具备第一元件和第二元件，并且具有下述的特征。上述第一元件具有第二导电型的第一半导体区、第一导电型的第二半导体区、第二导电型的第三半导体区、第一导电型的半导体层、第一栅绝缘膜、第一栅电极、第一沟槽、第一电极以及第二电极。上述第一半导体区选择性地设置于第一导电型的上述半导体基板的第一主面的表面层。上述第二半导体区选择性地设置于上述第一半导体区的内部。上述第三半导体区选择性地设置于上述第一半导体区的内部。上述第三半导体区与上述第一半导体区相比杂质浓度高。
上述半导体层设置于上述半导体基板的比上述第一半导体区更靠近第二主面侧的位置，且与第一半导体区接触。上述第一栅绝缘膜与上述第一半导体区的上述第二半导体区与上述半导体层之间的区域接触地设置。上述第一栅电极设置于隔着上述第一栅绝缘膜而与上述第一半导体区相反的一侧。上述第一沟槽以遍及上述第二半导体区和上述第三半导体区的方式从上述半导体基板的第一主面起算以预定的深度设置。上述第一电极填入到上述第一沟槽的内部，与上述第二半导体区和上述第三半导体区电连接。上述第二电极设置于上述半导体基板的第二主面，与上述半导体基板电连接。
上述第二元件具有第二导电型的第四半导体区、第一导电型的第五半导体区、第一导电型的第六半导体区、第二导电型的第七半导体区、第二栅绝缘膜、第二栅电极、第二沟槽、第三沟槽、第三电极以及第四电极。上述第四半导体区与上述第一半导体区分开且选择性地设置于上述半导体基板的第一主面的表面层。上述第五半导体区选择性地设置于上述第四半导体区的内部。上述第六半导体区与上述第五半导体区分开且选择性地设置于上述第四半导体区的内部。上述第七半导体区选择性地设置于上述第四半导体区的内部。上述第七半导体区与上述第四半导体区相比杂质浓度高。上述第二栅绝缘膜与上述第四半导体区的位于上述第五半导体区与上述第六半导体区之间的区域接触地设置。上述第二栅电极设置于隔着上述第二栅绝缘膜而与上述第四半导体区相反的一侧。
上述第二沟槽遍及上述第五半导体区和上述第七半导体区，从上述半导体基板的第一主面起算以预定的深度设置。上述第三沟槽从上述半导体基板的第一主面起算以预定的深度设置于上述第六半导体区。上述第三电极填入到上述第二沟槽的内部，与上述第五半导体区和上述第七半导体区电连接。上述第四电极填入到上述第三沟槽的内部，与上述第六半导体区电连接。在上述第四半导体区的内部，与上述第二元件分开且选择性地设置有第二导电型的第八半导体区。上述第八半导体区从上述半导体基板的第一主面贯通上述第四半导体区而到达上述半导体层。上述第八半导体区与上述第四半导体区相比杂质浓度高。上述第三沟槽的深度比上述第六半导体区的深度浅。上述第七半导体区覆盖上述第二沟槽的底面，在从上述半导体基板的第一主面起算预定的深度，杂质浓度最高。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第二沟槽的深度比上述第五半导体区的深度浅。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第二沟槽的深度比上述第五半导体区的深度深。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，还具备第二导电型的第九半导体区，该第九半导体区选择性地设置于上述第四半导体区的内部，且覆盖上述第二沟槽的相对于上述第五半导体区侧为相反的一侧的侧壁，并且上述第九半导体区的杂质浓度比上述第四半导体区的杂质浓度高。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第七半导体区与上述第九半导体区接触。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第七半导体区与上述第五半导体区接触。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第七半导体区具有从上述第二沟槽的底面向上述第四半导体区的内部放射状地扩散第二导电型杂质而成的圆形或者椭圆形的截面形状。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第七半导体区设置于隔着上述第五半导体区而与上述第六半导体区相反的一侧。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第三沟槽的整体由上述第六半导体区覆盖。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第一沟槽的深度比上述第二半导体区的深度浅。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第一沟槽贯通上述第二半导体区而到达上述第一半导体区。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第三半导体区与上述第二半导体区接触。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第三半导体区具有从上述第一沟槽的底面向上述第一半导体区的内部放射状地扩散第二导电型杂质而成的圆形或者椭圆形的截面形状。
另外，本发明的半导体装置在上述的发明的基础上，其特征在于，上述第八半导体区沿着上述第四半导体区的外周而设置，包围上述第二元件的周围。
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法是在同一个半导体基板上具备第一元件和第二元件的半导体装置的制造方法，且具有以下的特征。上述第一元件的形成工序包括第一工序～第八工序。在上述第一工序中，在第一导电型的半导体层的表面层选择性地形成第二导电型的第一半导体区，第一导电型的半导体层的表面层构成第一导电型的上述半导体基板的第一主面。在上述第二工序中，在上述第一半导体区的内部选择性地形成第一导电型的第二半导体区。在上述第三工序中，在上述第一半导体区的内部选择性地形成杂质浓度比上述第一半导体区的杂质浓度高的第二导电型的第三半导体区。
在上述第四工序中，形成与上述第一半导体区的上述第二半导体区与上述半导体层之间的区域接触的第一栅绝缘膜。在上述第五工序中，在隔着上述第一栅绝缘膜而与上述第一半导体区相反的一侧形成第一栅电极。在上述第六工序中，遍及上述第二半导体区和上述第三半导体区，从上述半导体基板的第一主面起算以预定的深度形成第一沟槽。在上述第七工序中，在上述第一沟槽的内部填入第一电极。在上述第八工序中，在上述半导体基板的第二主面形成第二电极。
上述第二元件的形成工序包括第九工序～第十八工序。在上述第九工序中，在上述半导体层的表面层，与上述第一半导体区分开且选择性地形成第二导电型的第四半导体区。在上述第十工序中，在上述第四半导体区的内部选择性地形成第一导电型的第五半导体区。在上述第十一工序中，在上述第四半导体区的内部，与上述第五半导体区分开且选择性地形成第一导电型的第六半导体区。在上述第十二工序中，在上述第四半导体区的内部，选择性地形成杂质浓度比上述第四半导体区的杂质浓度高的第二导电型的第七半导体区。在上述第十三工序中，形成与上述第四半导体区的位于上述第五半导体区与第六半导体区之间的区域接触的第二栅绝缘膜。在上述第十四工序中，在隔着上述第二栅绝缘膜而与上述第一半导体区相反的一侧形成第二栅电极。在上述第十五工序中，遍及上述第五半导体区和上述第七半导体区，从上述半导体基板的第一主面起以预定的深度形成第二沟槽。
在上述第十六工序中，在上述第六半导体区，从上述半导体基板的第一主面起以预定的深度形成第三沟槽。在上述第十七工序中，在上述第二沟槽的内部填入第三电极。在上述第十八工序中，在上述第三沟槽的内部填入第四电极。还进行第十九工序，在该第十九工序中，在上述第四半导体区的内部，与上述第二元件分开且选择性地形成第二导电型的第八半导体区，上述第八半导体区从上述半导体基板的第一主面贯通上述第四半导体区而到达上述半导体层，且上述第八半导体区的杂质浓度比上述第四半导体区的杂质浓度高。在上述第十五工序之后进行上述第十二工序。在上述第十二工序中，通过对上述第二沟槽的底面进行第二导电型杂质的离子注入而形成覆盖上述第二沟槽的底面的上述第七半导体区。
另外，本发明的半导体装置的制造方法在上述的发明的基础上，其特征在于，同时进行上述第二工序、上述第十工序以及上述第十一工序。
另外，本发明的半导体装置的制造方法在上述的发明的基础上，其特征在于，同时进行上述第六工序和上述第十五工序。
另外，本发明的半导体装置的制造方法在上述的发明的基础上，其特征在于，同时进行上述第六工序、上述第十五工序以及上述第十六工序。
根据上述的发明，能够将p++型接触区(第七半导体区)配置于比半导体基板的正面更深的位置，由此易于吸收在电路部中产生的雪崩电流。由此，在电路部中产生的雪崩电流的一部分的电流难以流入第二元件的n+型源区(第五半导体区)，难以在电路部中发生寄生双极动作。
发明效果
根据本发明的半导体装置及半导体装置的制造方法，在同一个半导体基板具备主电路部(输出段部)和控制该主电路部的电路部的半导体装置中，起到能够提高电路部的浪涌耐量，并且能够提高主电路部的电特性的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的截面图。
图2是表示从半导体基板的正面侧观察图1的电路部的布局的俯视图。
图3是表示实施方式1的半导体装置的制造过程的状态的截面图。
图4是表示实施方式1的半导体装置的制造过程的状态的截面图。
图5是表示实施方式1的半导体装置的制造过程的状态的截面图。
图6是表示实施方式1的半导体装置的制造过程的状态的截面图。
图7是表示实施方式1的半导体装置的制造过程的状态的截面图。
图8是表示实施方式1的半导体装置的制造过程的状态的截面图。
图9是表示实施方式1的半导体装置的制造过程的状态的截面图。
图10是表示实施方式2的半导体装置的构造的截面图。
图11是表示实施方式2的半导体装置的制造过程的状态的截面图。
图12是表示实施方式2的半导体装置的制造过程的状态的截面图。
图13是表示实施方式2的半导体装置的制造过程的状态的截面图。
图14是表示从半导体基板的正面侧观察实施方式3的半导体装置的布局的俯视图。
图15是表示从半导体基板的正面侧观察实施方式4的半导体装置的布局的俯视图。
图16是表示从半导体基板的正面侧观察实施方式5的半导体装置的俯视图。
图17是表示现有的半导体装置的结构的截面图。
符号说明
1：n+型初始基板
2：n-型半导体层
2a：n-型基板区域
3：纵向型MOSFET的栅沟槽
4：纵向型MOSFET的栅绝缘膜
5：纵向型MOSFET的栅电极
6：纵向型MOSFET的p型基区
7：纵向型MOSFET的n+型源区
8、8'：纵向型MOSFET的p++型接触区
8a：纵向型MOSFET的p+型接触区
9：层间绝缘膜
9a～9d：接触孔
10：输出段用的纵向型MOSFET
11：源电极
11a、11a'：纵向型MOSFET的接触沟槽
11b：纵向型MOSFET的导电膜
11c：纵向型MOSFET的金属布线层
12：纵向型MOSFET的漏电极
13：半导体基板
20：电路部的横向型n沟道MOSFET
21：横向型n沟道MOSFET的p-型阱区
21a：横向型n沟道MOSFET的p-型阱区的中央部
22：横向型n沟道MOSFET的n+型源区
23：横向型n沟道MOSFET的n+型漏区
24、24'、81、81'、84：横向型n沟道MOSFET的p++型接触区
25：横向型n沟道MOSFET的栅绝缘膜
26：横向型n沟道MOSFET的栅电极
27：横向型n沟道MOSFET的源电极
27a、27a'、28a、82a、83a、83a'、85：横向型n沟道MOSFET的接触沟槽
27b、28b、82b、83b：横向型n沟道MOSFET的导电膜
27c、28c：横向型n沟道MOSFET的金属布线层
28：横向型n沟道MOSFET的漏电极
29：横向型n沟道MOSFET的p+型接触区
30：浪涌保护用的纵向型二极管
31：纵向型二极管的p+型扩散区
32：纵向型二极管的p++型接触区
33：纵向型二极管的接触电极
33a：纵向型二极管的接触沟槽
33b：纵向型二极管的导电膜
33c：纵向型二极管的金属布线层
41：输出段部
42：电路部
44：雪崩电流
51～55：有源区
61：LOCOS膜
62、64、66、67、69～71：抗蚀剂膜
63、65、68、72：离子注入
X：横向型n沟道MOSFET的n+型源区和n+型漏区并列的方
向(第一方向)
Y：与第一方向正交的方向(第二方向)
Z：深度方向
d1：n+型漏区的深度
d2：第三接触沟槽的深度
d10、d10'、d20、d20'、d30：有源区间的距离
具体实施方式
以下，参照附图，对本发明的半导体装置及半导体装置的制造方法的优选的实施方式进行详细说明。在本说明书和附图中，对于前缀了n或p的层或区域，分别指电子或空穴为多数载流子。另外，在n或p标记的+或-是指与没有标记它们的层或区域相比为高杂质浓度或低杂质浓度。应予说明，在以下的实施方式的说明和附图中，对相同的构成标记相同的符号，并省略重复的说明。
(实施方式1)
对实施方式1的半导体装置的结构进行说明。图1是表示实施方式1的半导体装置的结构的截面图。图1所示的电路部42的截面结构是图2的切割线A-A'处的截面结构。图1中作为实施方式1的半导体装置的一个例子而示出了将输出段用的纵向型n沟道功率MOSFET和控制电路用的横向型CMOS设置在同一个半导体基板(半导体芯片)上的车载用的高端型功率IC。图1中图示省略了配置于元件间且分隔元件彼此的LOCOS(Local Oxidation ofSilicon(硅的局部氧化)：局部绝缘)膜等的厚的绝缘膜(图2、14～16中也相同)。
图1所示的实施方式1的半导体装置在半导体基板13上具备输出段部41和电路部42。半导体基板13是使n-型半导体层2外延生长在n+型初始基板1的正面上而成的外延基板。输出段部41和电路部42相互分离地配置。输出端子(OUT端子)和低电位侧的接地端子(GND端子)设置于半导体基板13的正面。高电位侧的电源电压端子(Vcc端子)设置于半导体基板13的背面。
在输出段部41，作为输出段用的纵向型n沟道功率MOSFET，例如配置有沟槽栅结构的纵向型MOSFET(第一元件)10。该输出段用的纵向型MOSFET 10具备具有与源电极11接触用的沟槽(以下，称为第一接触沟槽(第一沟槽))11a的沟槽接触结构。图1中仅示出了纵向型MOSFET 10的一个单位单元，也可以是相同构成的多个单位单元邻接地配置。
在输出段部41中，n+型初始基板1和n-型半导体层2分别作为输出段用的纵向型MOSFET 10的漏区和漂移区而发挥功能。在半导体基板13的正面侧(n-型半导体层2的相对于n+型初始基板1侧为相反的一侧)，设置有纵向型MOSFET 10的MOS栅结构。
纵向型MOSFET 10的MOS栅结构是由沟槽(以下，称为栅沟槽)3、栅绝缘膜(第一栅绝缘膜)4、栅电极(第一栅电极)5、p型基区(第一半导体区)6、n+型源区(第二半导体区)7以及p++型接触区(第三半导体区)8构成的沟槽栅结构。从半导体基板13的正面起算以预定的深度设置栅沟槽3。栅电极5在栅沟槽3的内部隔着栅绝缘膜4而设置。
p型基区6以从半导体基板13的正面起算比栅沟槽3浅的深度设置。p型基区6在栅沟槽3的侧壁处隔着栅绝缘膜4而与栅电极5对置。n+型源区7和p++型接触区8分别选择性地设置于p型基区6的内部。n+型源区7在栅沟槽3的侧壁处隔着栅绝缘膜4而与栅电极5对置。
p++型接触区8覆盖第一接触沟槽11a的底面。p++型接触区8也可以覆盖第一接触沟槽11a的底面角部。第一接触沟槽11a的底面角部是指第一接触沟槽11a的侧壁与底面的交界。p++型接触区8优选为与n+型源区7接触。
该p++型接触区8具有从第一接触沟槽11a的底面向p型基区6的内部放射状地扩散p型杂质而成的大致圆形或者大致椭圆形的截面形状。p++型接触区8的深度比n+型源区7的深度深。p++型接触区8也可以配置于从半导体基板13的正面沿深度方向Z分开的位置。
图1示出了p++型接触区8与n+型源区7相比杂质浓度低的情况。在该情况下，p++型接触区8覆盖n+型源区7的第一接触沟槽11a侧的端部，延伸至n+型源区7的下表面(n+型初始基板1侧的端部)。图1中虽然省略了图示，但可以在p++型接触区8的内部选择性地设置有p+型接触区8a(参照图9)。在该情况下，由p+型接触区8a和p++型接触区8覆盖第一接触沟槽11a的底面。
在半导体基板13的正面，以覆盖栅电极5的方式设置有层间绝缘膜9。在层间绝缘膜9，分别设置有选择性地露出半导体基板13的正面的第一接触孔9a～第四接触孔9d。第一接触沟槽11a以从半导体基板13的正面起算比n+型源区7浅的深度设置于半导体基板13的在第一接触孔9a露出的部分。第一接触沟槽11a的宽度例如与第一接触孔9a的宽度大致相同。
第一接触沟槽11a的底面在n+型源区7和p++型接触区8的内部终止。在第一接触沟槽11a的侧壁露出了n+型源区7。在纵向型MOSFET 10的单位单元邻接地配置多个的情况下，在第一接触沟槽11a的两侧壁露出有n+型源区7。在第一接触沟槽11a的底面露出有p++型接触区8(在设置有p+型接触区8a的情况下为p+型接触区8a和p++型接触区8)。
在第一接触沟槽11a的内部，例如填入钨(W)等导电膜11b来作为源电极(源极端子(第一电极))11。n+型源区7和p++型接触区8经由导电膜11b和金属布线层11c而与输出端子电连接。在半导体基板13的背面(n+型初始基板1的背面)，设置有纵向型MOSFET 10的漏电极(漏极端子(第二电极))12。该漏电极12例如是连接有车载用电池的Vcc端子。
在电路部42设置有控制电路等各电路。在图1的电路部42仅图示构成控制电路用的横向型CMOS的互补连接的横向型p沟道MOSFET和横向型n沟道MOSFET中的横向型n沟道MOSFET(第二元件)20。控制电路用的横向型n沟道MOSFET 20具备具有与源电极27接触用的沟槽(以下，称为第二接触沟槽(第二沟槽))27a、以及与漏电极28的接触用的沟槽(以下，称为第三接触沟槽(第三沟槽))28a的沟槽接触结构。
例如，在电路部42，在半导体基板13的正面的表面层选择性地设置有p-型阱区(第四半导体区)21。p-型阱区21的深度例如可以比输出段用的纵向型MOSFET 10的p型基区6的深度深。在p-型阱区21的内部，分别选择性地设置有横向型n沟道MOSFET 20的n+型源区(第五半导体区)22、n+型漏区(第六半导体区)23以及p++型接触区(第七半导体区)24。
n+型源区22与n+型漏区23分开而配置。n+型源区22在第二接触沟槽27a的一个侧壁与导电膜27b接触。n+型漏区23覆盖第三接触沟槽28a的整个底面。n+型漏区23的深度d1例如可以为0.5μm以上且0.6μm以下的程度。另外，n+型源区22和n+型漏区23的深度例如也可以是与纵向型MOSFET 10的n+型源区7的深度相同。
p++型接触区24设置于n+型源区22的相对于n+型漏区23侧相反的一侧。p++型接触区24覆盖第二接触沟槽27a的底面。p++型接触区24可以从第二接触沟槽27a的底面一直覆盖到底面角部。第二接触沟槽27a的底面角部是指第二接触沟槽27a的侧壁与底面的交界。p++型接触区24优选为与n+型源区22接触。
p++型接触区24具有从第二接触沟槽27a的底面向p-型阱区21的内部放射状地扩散p型杂质而成的大致圆形或者大致椭圆形的截面形状。p++型接触区24的深度比n+型源区22的深度深。p++型接触区24可以配置于从半导体基板13的正面在深度方向Z上分离的位置。图1中示出了p++型接触区24与n+型源区22相比杂质浓度低的情况。在该情况下，p++型接触区24覆盖n+型源区22的第二接触沟槽27a侧的端部，且延伸至n+型源区22的下表面(n+型初始基板1侧的端部)。
另外，可以在p-型阱区21的内部，以覆盖第二接触沟槽27a的相对于n+型源区22侧相反的一侧的侧壁的方式选择性地设置有p+型接触区(第九半导体区)29。p+型接触区29优选为与p++型接触区24接触。其理由是能够形成为使第二接触沟槽27a的内部的导电膜27b不与高电阻的p-型阱区21接触的构成。
在p-型阱区21的夹于n+型源区22与n+型漏区23之间的部分的表面上，隔着栅绝缘膜(第二栅绝缘膜)25而设置有栅电极(第二栅电极)26。
另外，在p-型阱区21，设置有在深度方向Z上贯通p-型阱区21而到达n-型基板区域(第一导电型层)2a的p+型扩散区(第八半导体区)31。n-型基板区域2a是n-型半导体层2的不形成p-型阱区21等而直接以原来的导电型和杂质浓度残留的部分。深度方向Z是指从半导体基板13的正面朝向背面的方向。即，p+型扩散区31的深度为p-型阱区21的深度以上。
p+型扩散区31与横向型n沟道MOSFET 20的n+型源区22、n+型漏区23以及p++型接触区24分开而设置。另外，p+型扩散区31例如在p-型阱区21的外周附近，例如沿着p-型阱区21的外周而设置，且包围p-型阱区21的中央部(p-型阱区21的比p+型扩散区31更靠近内侧部分)21a的周围。也可以将横向型n沟道MOSFET 20的多个单位单元邻接地配置于p-型阱区21的中央部21a。
p+型扩散区31作为防止因层叠于半导体基板13的正面上的金属布线层27c、28c、33c的电位导致的p-型阱区21的反转的反转防止层发挥功能。另外，p+型扩散区31作为防止横向型n沟道MOSFET 20从邻接的其他的器件受到噪声等影响的保护环发挥功能。另外，在p+型扩散区31与n-型基板区域2a之间的pn结，形成有浪涌保护用的纵向型二极管30。
在p+型扩散区31的内部，选择性地设置有p++型接触区32。p++型接触区32覆盖与接地电位的接触电极33的接触用的沟槽(以下，称为第四接触沟槽)33a的底面。p++型接触区32可以覆盖第四接触沟槽33a的底面角部。第四接触沟槽33a的底面角部是指第四接触沟槽33a的侧壁与底面的交界。
p++型接触区32具有从第四接触沟槽33a的底面向p+型扩散区31的内部放射状地扩散p型杂质而成的大致圆形或者大致椭圆形的截面形状。p++型接触区32的深度例如也可以与纵向型MOSFET 10的p++型接触区8和/或横向型n沟道MOSFET 20的p++型接触区24的深度相同。
第二接触沟槽27a以从半导体基板13的正面起算比n+型源区22浅的深度设置于半导体基板13的在第二接触孔9b露出的部分。第二接触沟槽27a的底面在n+型源区22、p++型接触区24以及p+型接触区29的内部终止。第二接触沟槽27a的宽度例如与第二接触孔9b的宽度大致相同。
在第二接触沟槽27a的底面露出有p++型接触区24。在第二接触沟槽27a的一个侧壁露出有n+型源区22，在另一个侧壁露出有p+型接触区29。在没有设置p+型接触区29的情况下，在第二接触沟槽27a的另一个侧壁露出有p-型阱区21。
在第二接触沟槽27a的内部，例如填入钨等导电膜27b来作为源电极(源极端子(第三电极))27。n+型源区22和p++型接触区24经由导电膜27b和金属布线层27c与GND端子电连接。
第三接触沟槽28a以从半导体基板13的正面起算为预定的深度d2而设置于半导体基板13的在第三接触孔9c露出的部分。第三接触沟槽28a的深度d2例如可以与第二接触沟槽27a的深度相同，具体而言，例如也可以为0.2μm以下且0.3μm以上的程度。第三接触沟槽28a的底面在n+型漏区23的内部终止。
即，第三接触沟槽28a完全被n+型漏区23覆盖，通过n+型漏区23使漏电极28和p-型阱区21分开。如果第三接触沟槽28a贯通n+型漏区23而到达作为背栅的p-型阱区21，则横向型n沟道MOSFET 20不作为MOSFET而发挥功能，因而不优选。
第三接触沟槽28a的宽度例如与第三接触孔9c的宽度大致相同。在第三接触沟槽28a的内部，例如填入钨等的导电膜28b来作为漏电极(漏极端子(第四电极))28。n+型漏区23经由导电膜28b和金属布线层28c，与比源电极27电位更高的端子电连接。
第四接触沟槽33a以从半导体基板13的正面起算为预定的深度而设置于半导体基板13的在第四接触孔9d露出的部分。第四接触沟槽33a的深度例如也可以与第二接触沟槽27a的深度相同。第四接触沟槽33a的底面在p++型接触区32的内部终止，在第四接触沟槽33a的底面露出p++型接触区32。
第四接触沟槽33a的宽度例如与第四接触孔9d的宽度大致相同。在第四接触沟槽33a的内部，例如填入钨等的导电膜33b来作为接地电位的接触电极33。作为背栅的p-型阱区21经由p+型扩散区31、p++型接触区32、导电膜33b以及金属布线层33c与GND端子电连接。
接下来，对从电路部42的各部分的平面形状和半导体基板的正面侧观察的布局进行说明。图2是表示从半导体基板的正面侧观察图1的电路部的布局的俯视图。如图2所示，作为背栅的p-型阱区21例如具有大致矩形的平面形状。在p-型阱区21，设置有横向型n沟道MOSFET 20的有源区(以下，称为第一有源区)51和浪涌保护用的纵向型二极管30的有源区(以下，称为第二有源区)52。
第一有源区51是在横向型n沟道MOSFET 20的导通状态时有主电流流通的区域。第一有源区51例如以大致矩形的平面形状配置在半导体基板13的中央部。第二有源区52与第一有源区51分开而配置，大致矩形地包围第一有源区51的周围。在第二有源区52，配置有浪涌保护用的纵向型二极管30。
第一有源区51与第二有源区52之间的距离d10是以加工精度限制的LOCOS膜的最少残余尺寸以上，并且可以减少至包围第二有源区52的p+型扩散区31不进入第一有源区51中的由栅电极26覆盖的部分的内侧的程度的距离。图2中以最细的虚线示出了第一有源区51的轮郭(图14～16的第一有源区、图14、图15的第三有源区也相同)。第二有源区52是与表示第一有源区51的轮郭的虚线相同的细的虚线52a、52b间的区域(图14～16的第二有源区也相同)。
具体而言，在第一有源区51，配置有横向型n沟道MOSFET 20的n+型源区22、n+型漏区23以及p++型接触区24。第一有源区51具有能够配置横向型n沟道MOSFET 20的全部的单位单元且表面积尽可能小的例如大致矩形的平面形状。n+型源区22、n+型漏区23以及p++型接触区24具有例如大致矩形的平面形状。n+型漏区23的表面积例如可以比n+型源区22的表面积大。
在n+型源区22与n+型漏区23之间，例如以大致矩形的平面形状设置有栅电极26。p++型接触区24如上所述以与n+型源区22接触地设置于n+型源区22的相对于n+型漏区23侧相反的一侧。p++型接触区24在第一有源区51的内部终止，没有延伸到第一有源区51的外侧(p+型扩散区31侧)。p++型接触区24的表面积例如可以比n+型源区22的表面积小。
这些n+型源区22、n+型漏区23、p++型接触区24以及栅电极26配置成例如在与n+型源区22和n+型漏区23并列的方向(以下，称为第一方向)X正交的方向(以下，称为第二方向)Y呈直线状延伸的带状。第二接触沟槽27a、第三接触沟槽28a例如具有大致矩形的平面形状。第二接触沟槽27a配置成横跨n+型源区22和p++型接触区24。第三接触沟槽28a配置于n+型漏区23。
在第二有源区52，配置有构成浪涌保护用的纵向型二极管30的p+型扩散区31和p++型接触区32。第二有源区52隔着图示省略的LOCOS膜等的厚的绝缘膜而与第一有源区51分开。即，在第一有源区51与第二有源区52之间，在半导体基板13的正面设置有LOCOS膜。
p+型扩散区31例如以大致矩形地包围横向型n沟道MOSFET 20的周围的布局配置于p-型阱区21。p+型扩散区31可以遍及比第二有源区52更靠近内侧(第一有源区51侧)的位置和/或比第二有源区52更靠近外侧(半导体基板13的端面侧)的位置。p++型接触区32例如以包围第一有源区51的周围的布局设置于p+型扩散区31。第四接触沟槽33a沿着p++型接触区32以矩形配置于该p++型接触区32，并包围第一有源区51的周围。
对于从半导体基板的正面侧观察图1的输出段部41的布局，省略了图示，但配置于输出段部41的输出段用的纵向型MOSFET 10的n+型源区7、p++型接触区8以及第一接触沟槽11a的布局分别与例如配置于电路部42的控制电路用的横向型n沟道MOSFET 20的n+型源区22，p++型接触区24以及第二接触沟槽27a相同。
接下来，对于实施方式1的半导体装置的制造方法，举例说明在纵向型MOSFET 10和横向型n沟道MOSFET 20分别设置p+型接触区8a、29的情况。图3～9是表示实施方式1的半导体装置的制造过程的状态的截面图。图3～图9(a)中示意性地表示配置于图1的电路部42的控制电路用的横向型n沟道MOSFET 20，图9(b)中示意性地表示配置于图1的输出段部41的输出段用的纵向型MOSFET 10(图10～13中也相同)。
在图3～9中，图示省略了p+型扩散区31、p++型接触区32、第四接触沟槽33a以及导电膜33b，但p+型扩散区31例如在p-型阱区21的形成之后且在p++型接触区32的形成前为止通过离子注入而形成即可。p++型接触区32、第四接触沟槽33a以及导电膜33b分别与横向型n沟道MOSFET 20的p++型接触区24、第二接触沟槽27a以及导电膜27b同时形成即可。
首先，通过使n-型半导体层2外延生长在n+型初始基板1的正面而制成半导体基板(半导体晶圆)13(参照图1)。接下来，如图3所示，通过光刻和离子注入，在输出段部41，在n-型半导体层2的表面层选择性地形成p型基区6。另外，通过光刻和离子注入，在电路部42，在n-型半导体层2的表面层选择性地形成作为背栅的p-型阱区21。
接下来，例如通过以包围p-型阱区21的周围的方式，形成LOCOS膜61等的厚的绝缘膜，使电路部42与p-型阱区21的电路部42以外的部分(例如输出段部41)分开。接下来，在输出段部41，形成从半导体基板13的正面将p型基区6在深度方向Z上贯通的栅沟槽3，在该栅沟槽3的内部隔着栅绝缘膜4而形成栅电极5。
另外，在电路部42，在p-型阱区21的表面隔着栅绝缘膜25而形成栅电极26。栅绝缘膜4、25可以同时形成，例如也可以是将半导体基板13的表面和栅沟槽3的内壁热氧化而成的氧化硅(SiO2)膜。栅电极5、26可以同时形成，例如也可以将在成为栅绝缘膜4、25的氧化膜上堆积的多晶硅(poly-Si)层以仅残留在预定位置的方式进行图案化而形成。应予说明，也可以在形成栅沟槽3、栅绝缘膜4以及栅电极5之后形成p型基区6。
接下来，如图4所示，在半导体基板13的正面，形成与纵向型MOSFET10的n+型源区7、横向型n沟道MOSFET 20的n+型源区22以及n+型漏区23的形成区域对应的部分开口的抗蚀剂膜62。此时，在抗蚀剂膜62的开口部，露出栅电极26的夹于n+型源区22的形成区域与n+型漏区23的形成区域之间的部分。并且，在抗蚀剂膜62的开口部，露出栅沟槽3的夹于相邻的n+型源区7间的部分。
接下来，以抗蚀剂膜62、LOCOS膜61以及栅电极5、26作为掩模而对n型杂质进行离子注入63。由此，在输出段部41，在半导体基板13的正面的表面层以与栅沟槽3自对准地形成有纵向型MOSFET 10的n+型源区7。并且，在电路部42，在半导体基板13的正面的表面层，与栅电极26自对准地形成有横向型n沟道MOSFET 20的n+型源区22以及n+型漏区23。
接下来，如图5所示，在除去了抗蚀剂膜62之后，在半导体基板13的正面，形成与纵向型MOSFET 10和横向型n沟道MOSFET 20的各p+型接触区8a、29的形成区域对应的部分开口了的抗蚀剂膜64。接下来，通过将抗蚀剂膜64和LOCOS膜61作为掩模而进行p型杂质的离子注入65，在半导体基板13的正面的表面层选择性地形成p+型接触区8a、29。
接下来，如图6所示，在除去了抗蚀剂膜64之后，在半导体基板13的正面，以覆盖栅电极5、26的方式形成层间绝缘膜9。接下来，在层间绝缘膜9的表面，形成与接触孔9a～9c的形成区域对应的部分开口了的抗蚀剂膜66。接下来，通过以抗蚀剂膜66作为掩模而进行蚀刻，从而选择性地除去层间绝缘膜9，形成将层间绝缘膜9在深度方向Z上贯通的第一接触孔9a～第三接触孔9c。
接下来，如图7所示，通过在除去了抗蚀剂膜66之后，以层间绝缘膜9作为掩模而进行蚀刻，从而在半导体基板13的正面的在第一接触孔9a～第三接触孔9c露出的部分分别形成第一接触沟槽11a、第二接触沟槽27a、第三接触沟槽28a。此时，第三接触沟槽28a以比n+型漏区23浅的深度d2形成，使其底面在n+型漏区23的内部终止。另外，第三接触沟槽28a整体由n+型漏区23覆盖。
通过使第三接触沟槽28a的深度d2比n+型漏区23的深度d1浅，并且使第一接触沟槽11a的深度形成为比n+型源区7和p+型接触区8a的深度浅，从而第三接触沟槽28a和第一接触沟槽11a的底面在这些区域的内部终止。并且，第二接触沟槽27a以比n+型源区22和p+型接触区29浅的深度形成，第二接触沟槽27a的底面在这些区域的内部终止。
接下来，如图8所示，在第三接触沟槽28a填入抗蚀剂膜67而利用该抗蚀剂膜67覆盖第三接触沟槽28a。通过抗蚀剂膜67，覆盖半导体基板13的正面的在第三接触沟槽28a露出的部分(n+型漏区23)。在抗蚀剂膜67的开口部，露出有半导体基板13的正面的在第一接触沟槽11a、第二接触沟槽27a露出的部分(n+型源区7、22和p+型接触区8a、29)。
接下来，以抗蚀剂膜67和层间绝缘膜9作为掩模，在第一接触沟槽11a、第二接触沟槽27a的底面，进行p型杂质的离子注入68。由此，在比n+型源区7和p+型接触区8a更深的位置，以与n+型源区7和p+型接触区8a接触的方式形成覆盖第一接触沟槽11a的底面的p++型接触区8。在比n+型源区22和p+型接触区29更深的位置，以与n+型源区22和p+型接触区29接触的方式形成有覆盖第二接触沟槽27a的底面的p++型接触区24。
通过利用对第二接触沟槽27a底面的离子注入68而形成p++型接触区24，从而能够在从半导体基板13的正面起更深的位置形成p++型接触区24。由此，能够如后所述提高在向Vcc端子施加浪涌电压时向p-型阱区21扩展的雪崩电流44(参照图1)的吸收能力。因此，能够提高电路部42的浪涌耐量。
通过对第一接触沟槽11a、第二接触沟槽27a、第四接触沟槽33a底面的离子注入68而形成p++型接触区8、24、32，由此在第一接触沟槽11a、第二接触沟槽27a、第四接触沟槽33a的底面或从第一接触沟槽11a、第二接触沟槽27a、第四接触沟槽33a的底面朝向半导体基板13的背面的p++型接触区8、24、32内，存在p++型接触区8、24的杂质浓度变成最大的位置。p++型接触区8、24、32的杂质浓度变成最大的位置由离子注入68时的加速电压决定。
另外，输出段用的纵向型MOSFET 10的第一接触沟槽11a和p++型接触区8由与控制电路用的横向型n沟道MOSFET 20的第二接触沟槽27a和p++型接触区24相同的结构(沟槽接触构造)形成，但对纵向型MOSFET 10的电特性没有负面影响。即，控制电路用的横向型n沟道MOSFET 20的沟槽接触结构也适用于输出段用的纵向型MOSFET 10。
接下来，如图9所示，在除去了抗蚀剂膜67之后，在第一接触沟槽11a、第二接触沟槽27a、第三接触沟槽28a的内部分别填入导电膜11b、27b、28b。接下来，在半导体基板13的正面，形成与导电膜11b、27b、28b分别接触的金属布线层11c、27c、28c。在半导体基板13的背面，形成漏电极12。之后，通过将半导体晶圆切割为各个芯片状而单片化，从而图1所示的半导体装置完成。
接下来，对于实施方式1的半导体装置的动作，参照图1进行说明。如果因从Vcc端子侵入的浪涌电压导致Vcc端子与GND端子之间的电压上升而对电路部42施加的施加电压上升，则配置于p-型阱区21的外周附近的浪涌保护用的纵向型二极管30在p+型扩散区31与n-型基板区域2a之间的pn结击穿，在p+型扩散区31的底部(n+型初始基板1侧的端部)产生电流(雪崩电流(空穴电流))44。如果在电路部42流通的雪崩电流44增加，则雪崩电流44的一部分的电流扩展到p-型阱区21而流通。利用覆盖第二接触沟槽27a的底部的p++型接触区24，使该雪崩电流44的一部分的电流与现有结构(图17)相比，在从半导体基板13的正面起更深的位置向外部吸引。因此，抑制雪崩电流44流入横向型n沟道MOSFET 20的n+型源区22。其结果是，以n+型源区22作为发射极、以p-型阱区21作为基极、以n-型基板区域2a作为集电极的寄生双极元件43不易发生跳通，由此提高Vcc端子与GND端子之间的浪涌耐量。
以上，如上述所说明，根据实施方式1，在配置于电路部的p-型阱区，在浪涌保护用的纵向型二极管包围周围的电路用的横向型n沟道MOSFET中，在形成有与源电极的接触的接触孔形成接触沟槽(第二接触沟槽)，在该第二接触沟槽的内壁形成源电极与n+型源区以及p++型接触区的接触。并且，在该p++型接触区覆盖第二接触沟槽的底面。由此，能够将p++型接触区配置于比半导体基板的正面更深的位置，由此易于吸收在电路部产生的雪崩电流。由此，在电路部产生的雪崩电流的一部分的电流不易流入电路用的横向型n沟道MOSFET的n+型源区，在电路部不易产生寄生双极动作。因此，能够提高功率IC整体的浪涌耐量。
另外，根据实施方式1，通过在接触沟槽的内壁形成电极膜与半导体部的接触，能够缩小单位单元，由此能够进行半导体装置全体的微细化。另外，根据实施方式1，能够在输出段用的纵向型MOSFET和电路用的横向型n沟道MOSFET利用相同工序同时形成相同条件的各部分(导电型、杂质浓度以及扩散深度的相同的扩散区和/或各接触沟槽)，由此能够抑制制造成本的增加。另外，根据实施方式1，能够在输出段用的纵向型MOSFET采用与电路用的横向型n沟道MOSFET相同的沟槽接触结构。即，在输出段用的纵向型MOSFET，也在接触沟槽(第一接触沟槽)的内壁形成源电极与n+型源区和p++型接触区的接触。由此，能够减少输出段用的纵向型MOSFET的导通电阻。
(实施方式2)
接下来，对实施方式2的半导体装置的结构进行说明。图10是表示实施方式2的半导体装置的结构的截面图。实施方式2的半导体装置与实施方式1的半导体装置的不同点在于，第一接触沟槽11a'、第二接触沟槽27a'的深度分别比纵向型MOSFET 10和横向型n沟道MOSFET 20的各n+型源区7、22的深度深。
在纵向型MOSFET 10，p++型接触区8'覆盖第一接触沟槽11a'的从n+型源区7向n+型初始基板1侧突出的整个部分。p++型接触区8'优选为与n+型源区7接触。
在横向型n沟道MOSFET 20，p++型接触区24'覆盖第二接触沟槽27a'的从n+型源区22和p+型接触区29向n+型初始基板1侧突出的整个部分。p++型接触区24'优选为与n+型源区22和p+型接触区29接触。
第一接触沟槽11a'、第二接触沟槽27a'的深度可以深到使p++型接触区8'、24'无法到达n-型基板区域2a的程度。
实施方式2的半导体装置的制造方法在实施方式1的半导体装置的制造方法中，将第一接触沟槽11a'、第二接触沟槽27a'利用与第三接触沟槽28a不同的工序而形成。此时，使第一接触沟槽11a'、第二接触沟槽27a'的深度比第三接触沟槽28a深即可。具体而言，实施方式2的半导体装置的制造方法如后所述。图11～13是表示实施方式2的半导体装置的制造过程的状态的截面图。
首先，与实施方式1同样地，依次进行从在半导体基板(半导体晶圆)13形成p型基区6和p-型阱区21到在层间绝缘膜9形成第一接触孔9a～第三接触孔9c的工序(参照图3～6)。应予说明，也可以不形成p+型接触区8a。在该情况下，图5中抗蚀剂膜64的开口部仅形成于电路部42。
接下来，如图11所示，在除去了抗蚀剂膜66之后，在第三接触孔9c填入抗蚀剂膜69而利用该抗蚀剂膜69覆盖半导体基板13的正面的在第三接触孔9c露出的部分(n+型漏区23)。在抗蚀剂膜69的开口部，露出半导体基板13的正面的在第一接触孔9a、第二接触孔9b露出的部分(n+型源区7、22以及p+型接触区8a、29)。
接下来，通过以抗蚀剂膜69和层间绝缘膜9作为掩模进行蚀刻，在半导体基板13的正面的在第一接触孔9a、第二接触孔9b露出的部分分别形成第一接触沟槽11a'、第二接触沟槽27a'。此时，第一接触沟槽11a'、第二接触沟槽27a'分别形成得比n+型源区7、22深，在深度方向Z上贯通n+型源区7、22，使其底面在p型基区6、p-型阱区21的内部终止。在第一接触沟槽11a'、第二接触沟槽27a'形成时，在露出于抗蚀剂膜69的开口部的部分，层间绝缘膜9也被蚀刻，在该被蚀刻的部分，层间绝缘膜9的厚度变薄。
接下来，如图12所示，在除去了抗蚀剂膜69之后，在第一接触孔9a、第二接触孔9b以及第一接触沟槽11a'、第二接触沟槽27a'填入抗蚀剂膜70而利用该抗蚀剂膜70覆盖半导体基板13的正面的在第一接触孔9a、第二接触孔9b露出的部分(n+型源区7、22以及p+型接触区8a，29)。在抗蚀剂膜70的开口部，露出半导体基板13的正面的在第三接触孔9c露出的部分。
接下来，通过以抗蚀剂膜70和层间绝缘膜9作为掩模进行蚀刻，从而在半导体基板13的正面的在第三接触孔9c露出的部分，与实施方式1同样地形成第三接触沟槽28a。即，第三接触沟槽28a以比n+型漏区23浅的深度d2形成，使其底面在n+型漏区23的内部终止。在第三接触沟槽28a的形成时，在抗蚀剂膜70的开口部露出的部分，层间绝缘膜9也被蚀刻，在该被蚀刻的部分，层间绝缘膜9的厚度变薄。可以变更第三接触沟槽28a与第一接触沟槽11a'、第二接触沟槽27a'的形成顺序。
接下来，如图13所示，在除去了抗蚀剂膜70之后，在第三接触沟槽28a填入抗蚀剂膜71而利用该抗蚀剂膜71覆盖第三接触沟槽28a。利用抗蚀剂膜71覆盖半导体基板13的正面的在第三接触沟槽28a露出的部分(n+型漏区23)。在抗蚀剂膜71的开口部，露出半导体基板13的正面的在第一接触沟槽11a'、第二接触沟槽27a'露出的部分(n+型源区7、22以及p+型接触区8a、29)。
接下来，以抗蚀剂膜71和层间绝缘膜9作为掩模，在第一接触沟槽11a'、第二接触沟槽27a'的底面进行p型杂质的离子注入72。由此，在从半导体基板13的正面起算比实施方式1深的位置，形成覆盖第一接触沟槽11a'的底面的p++型接触区8'。在从半导体基板13的正面起算比实施方式1深的位置，形成覆盖第二接触沟槽27a'的底面的p++型接触区24'。p++型接触区8'、24'优选分别与n+型源区7、22接触。
接下来，在除去了抗蚀剂膜71之后，与实施方式1同样地，在第一接触沟槽11a'、第二接触沟槽27a'、第三接触沟槽28a的内部分别填入导电膜11b、27b、28b。之后，与实施方式1同样地通过依次进行金属布线层11c、27c、28c的形成之后的工序，从而图10所示的半导体装置完成。
图11～13中，虽然图示省略了p+型扩散区31、p++型接触区32、第四接触沟槽33a以及导电膜33b，但p+型扩散区31例如在p-型阱区21形成之后且在p++型接触区32形成之前利用离子注入形成即可。p++型接触区32、第四接触沟槽33a以及导电膜33b分别与横向型n沟道MOSFET 20的p++型接触区24'、第二接触沟槽27a'以及导电膜27b同时形成即可。
以上，如上述所说明，根据实施方式2，能够获得与实施方式1相同的效果。另外，根据实施方式2，通过使第二接触沟槽形成为比控制电路用的横向型n沟道MOSFET的n+型源区的深度深，能够提高因浪涌电压流通的电流(浪涌电流(即雪崩电流))的吸收能力。
(实施方式3)
对实施方式3的半导体装置的结构进行说明。图14是表示从半导体基板的正面侧观察实施方式3的半导体装置的布局的俯视图。图14中示出了从半导体基板13的正面侧观察电路部42的布局。实施方式3的半导体装置与实施方式1的半导体装置的不同点在于，代替横向型n沟道MOSFET 20的p++型接触区24而设置p++型接触区81。该p++型接触区81与n+型源区22分开而配置。
p++型接触区81与实施方式1同样地配置于n+型源区22的相对于n+型漏区23侧相反的一侧。横向型n沟道MOSFET 20的n+型源区22、n+型漏区23、p++型接触区81以及栅电极26例如配置成在与半导体基板13的正面平行的相同方向延伸的带状。
在n+型源区22、n+型漏区23以及p++型接触区81，分别配置有第二接触沟槽82a、第三接触沟槽28a、第五接触沟槽83a。第三接触沟槽28a、以及填入第三接触沟槽28a的内部的导电膜28b的构成与实施方式1相同。
第二接触沟槽82a具有大致矩形的平面形状。第二接触沟槽82a仅配置于n+型源区22，第二接触沟槽82a整体被n+型源区22覆盖。第二接触沟槽82a的截面结构例如与仅形成于n+型漏区23的第三接触沟槽28a相同(参照图1、图2)。
第五接触沟槽83a例如具有矩形的平面形状。第五接触沟槽83a的底面被p++型接触区81覆盖。p++型接触区81可以从第五接触沟槽83a的底面一直覆盖到底面角部。根据需要，可以以与p++型接触区81接触的方式将实施方式1中说明的p+型接触区29以覆盖第五接触沟槽83a的侧面的方式配置于第五接触沟槽83a的周围。第五接触沟槽83a的截面结构与实施方式1的第二接触沟槽27a(参照图1、图2)相同。
在第二接触沟槽82a、第五接触沟槽83a的内部，分别填入有导电膜82b、83b。导电膜82b、83b经由金属布线层与GND端子电连接。在横向型n沟道MOSFET 20的有源区(第一有源区)53，配置有n+型源区22、n+型漏区23以及栅电极26。
配置了第五接触沟槽83a的有源区(以下，称为第三有源区)54与第一有源区53、第二有源区52分开而配置。第三有源区54与第一有源区53之间的距离d20能够减少至以加工精度限制的LOCOS膜的最少残余尺寸。第三有源区54与第二有源区52的第一方向X的最短距离d30为以加工精度限制的LOCOS膜的最少残余尺寸以上，并且能够减少至包围第二有源区52的p+型扩散区31不进入第一有源区53中的由栅电极26覆盖的部分的内侧的程度的距离。
浪涌保护用的纵向型二极管30的p+型扩散区31、p++型接触区32、第四接触沟槽33a以及导电膜33b的构成与实施方式1相同。
可以将实施方式3应用于实施方式2。
以上，如上述所说明，根据实施方式3，能够得到与实施方式1、2相同的效果。另外，根据实施方式3，通过与n+型源区分开而配置控制电路用的横向型n沟道MOSFET的p++型接触区，抑制在制造工序中从p++型接触区向n+型源区的内部扩散p型杂质。因此，例如在p++型接触区的杂质浓度比n+型源区的杂质浓度高的情况下，能够抑制n+型源区消失。
(实施方式4)
对实施方式4的半导体装置的结构进行说明。图15是表示从半导体基板的正面侧观察实施方式4的半导体装置的布局的俯视图。图15中示出了从半导体基板13的正面侧观察电路部42的布局。实施方式4的半导体装置与实施方式3的半导体装置的不同点在于，使横向型n沟道MOSFET 20的p++型接触区81'与作为保护环发挥功能的p+型扩散区31的内部的p++型接触区32连结。
p++型接触区81'例如在第二方向Y呈直线状地延伸且连结到p++型接触区32的与p++型接触区81'正交的1组对边。第五接触沟槽83a'以与p++型接触区81'平行的直线状的布局配置，且连结到第四接触沟槽33a。
第五接触沟槽83a'的底面被p++型接触区81'覆盖。p++型接触区81'可以从第五接触沟槽83a'的底面一直覆盖到底面角部。第五接触沟槽83a'的截面结构与实施方式1的第二接触沟槽27a(参照图1、2)相同。根据需要，可以以与p++型接触区81'接触的方式将实施方式1中说明的p+型接触区29配置成覆盖第五接触沟槽83a'的第二方向Y方向的两个侧面。
配置了第五接触沟槽83a'的有源区(第三有源区)54'连结到第二有源区52。第三有源区54'与第一有源区53之间的距离d20'能够减少至以加工精度限制的LOCOS膜的最少残余尺寸。
可以将实施方式4应用于实施方式2。
以上，如上述所说明，根据实施方式4，能够获得与实施方式1～3相同的效果。另外，根据实施方式4，通过以直线状的平面形状配置控制电路用的横向型n沟道MOSFET的p++型接触区，从而能够在不增加p++型接触区的第一方向的宽度的情况下，增加该p++型接触区的表面积。因此，能够进一步提高浪涌耐量。另外，根据实施方式4，由于p++型接触区的第一方向的宽度不增加，所以制造工序中的p++型接触区的向第一方向的扩散受到抑制。由此，能够缩短第一有源区与第三有源区之间的距离，能够实现芯片的小型化。
(实施方式5)
对实施方式5的半导体装置的结构进行说明。图16是从半导体基板的正面侧观察实施方式5的半导体装置的布局的俯视图。图16中示出了从半导体基板13的正面侧观察电路部42的布局。实施方式5的半导体装置与实施方式3的半导体装置的不同点在于，将横向型n沟道MOSFET 20的p++型接触区84以与大致矩形的平面形状的n+型源区22的三个边对置的方式配置成包围该n+型源区22的周围的大致U字状的平面形状。
第五接触沟槽85a以沿着p++型接触区84的大致U字状的平面形状与n+型源区22的3个边对置。第五接触沟槽85a的底面被p++型接触区84覆盖。p++型接触区84可以从第五接触沟槽85a的底面一直覆盖到底面角部。第五接触沟槽85a的截面结构与实施方式1的第二接触沟槽27a(参照图1、图2)相同。
根据需要，可以以与p++型接触区84接触的方式将实施方式1中说明的p+型接触区29以覆盖第五接触沟槽85a的侧面的方式配置于第五接触沟槽85a的周围。第一有源区55与第二有源区52之间的距离d10'是以加工精度限制的LOCOS膜的最少残余尺寸以上，并且能够减少至包围第二有源区52的p+型扩散区31不进入第一有源区55中的由栅电极26覆盖的部分的内侧的程度的距离。
可以将实施方式5应用于实施方式2。
以上，如上述所说明，根据实施方式5，控制电路用的横向型n沟道MOSFET的p++型接触区仅配置于n+型源区的相对于n+型漏区23侧相反的一侧且第一有源区的内部即可，无论p++型接触区的平面形状如何，均能够获得与实施方式1～4相同的效果。
以上，本发明中，不限于上述的各实施方式，在不脱离本发明的主旨的范围内能够进行各种变更。例如，在上述的各实施方式中，虽然举例说明了作为输出段用的半导体元件而设置沟槽栅结构的纵向型MOSFET的情况，但作为输出段用的半导体元件，也可以设置沟槽栅结构的纵向型IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)和/或平面栅结构的纵向型MOSFET、IGBT等各种器件。应予说明，在为纵向型IGBT的情况下，例如能够代替n+型初始基板1而使用p+型初始基板，在该p+型初始基板的背面形成电极。另外，本发明能够应用于在同一个半导体基板上具备构成电路部的各种器件(元件)和保护这些器件免受浪涌影响的保护用元件的半导体装置。另外，对于本发明，即使导电型(n型、p型)反转，也同样成立。
工业上的可利用性
以上，本发明的半导体装置和半导体装置的制造方法适用于具备输出段和电路部配置于同一个半导体基板且在与构成电路部的器件相同的p-型阱区的内部保护该器件免受浪涌影响的保护二极管的半导体装置。

Claims (18)

1.一种半导体装置，其特征在于，所述半导体装置在同一个半导体基板上具备第一元件和第二元件，
所述第一元件具有：
第二导电型的第一半导体区，其选择性地设置于第一导电型的所述半导体基板的第一主面的表面层；
第一导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部；
第二导电型的第三半导体区，其选择性地设置于所述第一半导体区的内部，且杂质浓度比所述第一半导体区的杂质浓度高；
第一导电型的半导体层，其设置于所述半导体基板的比所述第一半导体区更靠近第二主面侧的位置，且与所述第一半导体区接触；
第一栅绝缘膜，其与所述第一半导体区的所述第二半导体区与所述半导体层之间的区域接触地设置；
第一栅电极，其设置于隔着所述第一栅绝缘膜而与所述第一半导体区相反的一侧；
第一沟槽，其以遍及所述第二半导体区和所述第三半导体区的方式从所述半导体基板的第一主面起算以预定的深度设置；
第一电极，其填入到所述第一沟槽的内部，且与所述第二半导体区和所述第三半导体区电连接；以及
第二电极，其设置于所述半导体基板的第二主面，且与所述半导体基板电连接，
所述第二元件具有：
第二导电型的第四半导体区，其与所述第一半导体区分开且选择性地设置于所述半导体基板的第一主面的表面层；
第一导电型的第五半导体区，其选择性地设置于所述第四半导体区的内部；
第一导电型的第六半导体区，其与所述第五半导体区分开且选择性地设置于所述第四半导体区的内部；
第二导电型的第七半导体区，其选择性地设置于所述第四半导体区的内部，且杂质浓度比所述第四半导体区的杂质浓度高；
第二栅绝缘膜，其与所述第四半导体区的位于所述第五半导体区与所述第六半导体区之间的区域接触地设置；
第二栅电极，其设置于隔着所述第二栅绝缘膜而与所述第四半导体区相反的一侧；
第二沟槽，其以遍及所述第五半导体区和所述第七半导体区的方式从所述半导体基板的第一主面起算以预定的深度设置；
第三沟槽，其从所述半导体基板的第一主面起算以预定的深度设置于所述第六半导体区；
第三电极，其填入到所述第二沟槽的内部，且与所述第五半导体区和所述第七半导体区电连接；
第四电极，其填入到所述第三沟槽的内部，且与所述第六半导体区电连接；以及
第二导电型的第八半导体区，其与所述第二元件分开且选择性地设置于所述第四半导体区的内部，且从所述半导体基板的第一主面贯通所述第四半导体区而到达所述半导体层，所述第八半导体区的杂质浓度比所述第四半导体区的杂质浓度高，
其中，所述第三沟槽的深度比所述第六半导体区的深度浅，
所述第七半导体区覆盖所述第二沟槽的底面，在从所述半导体基板的第一主面起算预定深度的位置，杂质浓度最高。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二沟槽的深度比所述第五半导体区的深度浅。
3.根据权利要求1所述的半导体装置，其特征在于，所述第二沟槽的深度比所述第五半导体区的深度深。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，还具备第二导电型的第九半导体区，所述第九半导体区选择性地设置于所述第四半导体区的内部，且覆盖所述第二沟槽的相对于所述第五半导体区侧相反的一侧的侧壁，并且所述第九半导体区的杂质浓度比所述第四半导体区的杂质浓度高。
5.根据权利要求4所述的半导体装置，其特征在于，所述第七半导体区与所述第九半导体区接触。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，所述第七半导体区与所述第五半导体区接触。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述第七半导体区具有从所述第二沟槽的底面向所述第四半导体区的内部放射状地扩散第二导电型杂质而成的圆形或者椭圆形的截面形状。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述第七半导体区设置于隔着所述第五半导体区而与所述第六半导体区相反的一侧。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述第三沟槽的整体由所述第六半导体区覆盖。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述第一沟槽的深度比所述第二半导体区的深度浅。
11.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述第一沟槽贯通所述第二半导体区而到达所述第一半导体区。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，所述第三半导体区与所述第二半导体区接触。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，所述第三半导体区具有从所述第一沟槽的底面向所述第一半导体区的内部放射状地扩散第二导电型杂质而成的圆形或者椭圆形的截面形状。
14.根据权利要求1～12中任一项所述的半导体装置，其特征在于，所述第八半导体区沿着所述第四半导体区的外周而设置，且包围所述第二元件的周围。
15.一种半导体装置的制造方法，其特征在于，所述半导体装置在同一个半导体基板上具备第一元件和第二元件，
所述第一元件的形成工序包括：
第一工序，在第一导电型的半导体层的表面层选择性地形成第二导电型的第一半导体区，第一导电型的所述半导体层的表面层构成第一导电型的所述半导体基板的第一主面；
第二工序，在所述第一半导体区的内部选择性地形成第一导电型的第二半导体区；
第三工序，在所述第一半导体区的内部选择性形成杂质浓度比所述第一半导体区的杂质浓度高的第二导电型的第三半导体区；
第四工序，形成与所述第一半导体区的位于所述第二半导体区与所述半导体层之间的区域接触的第一栅绝缘膜；
第五工序，在隔着所述第一栅绝缘膜而与所述第一半导体区相反的一侧形成第一栅电极；
第六工序，以遍及所述第二半导体区和所述第三半导体区的方式，从所述半导体基板的第一主面起算以预定的深度形成第一沟槽；
第七工序，在所述第一沟槽的内部填入第一电极；以及
第八工序，在所述半导体基板的第二主面形成第二电极，
所述第二元件的形成工序包括：
第九工序，在所述半导体层的表面层，与所述第一半导体区分开且选择性地形成第二导电型的第四半导体区；
第十工序，在所述第四半导体区的内部，选择性形成第一导电型的第五半导体区；
第十一工序，在所述第四半导体区的内部，与所述第五半导体区分开且选择性地形成第一导电型的第六半导体区；
第十二工序，在所述第四半导体区的内部，选择性地形成杂质浓度比所述第四半导体区的杂质浓度高的第二导电型的第七半导体区；
第十三工序，形成与所述第四半导体区的所述第五半导体区与所述第六半导体区之间的区域接触的第二栅绝缘膜；
第十四工序，在隔着所述第二栅绝缘膜而与所述第一半导体区相反的一侧形成第二栅电极；
第十五工序，以遍及所述第五半导体区和所述第七半导体区的方式，从所述半导体基板的第一主面起算以预定的深度形成第二沟槽；
第十六工序，在所述第六半导体区，以从所述半导体基板的第一主面起算预定的深度形成第三沟槽；
第十七工序，在所述第二沟槽的内部填入第三电极；以及
第十八工序，在所述第三沟槽的内部填入第四电极，
还包括第十九工序，在所述第四半导体区的内部，与所述第二元件分开且选择性地形成第二导电型的第八半导体区，所述第八半导体区从所述半导体基板的第一主面贯通所述第四半导体区而到达所述半导体层，且所述第八半导体区的杂质浓度比所述第四半导体区的杂质浓度高，
在所述第十五工序之后进行所述第十二工序，
在所述第十二工序中，通过将第二导电型杂质以离子方式注入到所述第二沟槽的底面，而形成覆盖所述第二沟槽的底面的所述第七半导体区。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于，同时进行所述第二工序、所述第十工序以及所述第十一工序。
17.根据权利要求15或16所述的半导体装置的制造方法，其特征在于，同时进行所述第六工序和所述第十五工序。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于，同时进行所述第六工序、所述第十五工序以及所述第十六工序。
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