CN106796917A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

在电路部中设置有在深度方向上贯穿衬底正面侧的p‑型基区(21)且包围MOSFET(20)周围的p+型扩散区(24)。在与电路部相同基板上的保护元件部中，在衬底正面侧的p‑型扩散区(31)的内部选择性地设置有p++型接触区(32)、n+型扩散区(33)和p+型扩散区(34)。p+型扩散区(34)在p‑型扩散区(31)的外周且在深度方向上贯穿p‑型扩散区(31)。n+型源区(22)、p+型扩散区(24)、p++型接触区(32)和n+型扩散区(33)连接到GND端子。基板背面连接到VCC端子。保护元件部的寄生双极型元件(T1)的回跳开始电压(snap‑back starting voltage)比电路部的寄生双极型元件(T2)的回跳开始电压低。据此，能够实现微型化、浪涌电阻的提高和成本的控制。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置及半导体装置的制造方法。
背景技术
以往，出于功率半导体元件的高可靠性、小型化和低成本化的目的，众所周知将纵向型功率半导体元件和该纵向型功率半导体元件的控制、保护用电路用的横向型半导体元件设置在同一半导体基板(半导体芯片)上的功率半导体装置(例如参照下述专利文献1、2)。关于现有的半导体装置的结构，以将输出级用的纵向型n沟道功率MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)和控制电路用的横向型CMOS(Complementary MOS：互补型MOS)设置在同一半导体基板的功率半导体装置为例进行说明。图13是表示现有的半导体装置的结构的截面图。
图13所示的现有的半导体装置是将输出级用的纵向型n沟道功率MOSFET作为沟槽栅结构的纵向型MOSFET 110的车载用的高压侧型功率IC(Integrated Circuit：集成电路)的一个示例。如图13所示，现有的半导体装置在n型半导体衬底(半导体基板)上具备输出级部、电路部和从浪涌中保护它们的保护元件部，n型半导体衬底(半导体基板)是在n+型支撑基板101的正面上层叠n-型半导体层102而成的。在输出级部中设置有输出级用的纵向型MOSFET 110。在电路部中设置有控制电路用的横向型CMOS等。仅图示在电路部中，在构成控制电路用的横向型CMOS的互补连接的横向型p沟道MOSFET和横向型n沟道MOSFET中的横向型n沟道MOSFET 120。在保护元件部中设置有作为保护元件部的纵向型二极管130。
在输出级部中，n+型支撑基板101和n-型半导体层102分别作为漏极层和漂移层发挥作用。连接到衬底背面(n+型支撑基板101的背面)的漏极109(漏极端子)是连接有车载用电池的电源电压端子(以下，称为VCC端子)。在衬底正面侧(n-型半导体层102的相对于n+型支撑基板101侧的相反侧)设置有接地端子(以下，称为GND端子)和输出端子(以下，称为OUT端子)。在OUT端子中电连接有纵向型MOSFET 110的n+型源区107和p++型扩散区108。符号103～106分别表示纵向型MOSFET 110的沟槽、栅极绝缘膜、栅极和p型基区。
构成电路部的横向型CMOS的横向型n沟道MOSFET 120配置在p-型基区121的内部，所述p-型基区121选择性地设置在衬底正面的表面层上。此外，在p-型基区121的内部，在p-型基区121的外周附近，与横向型n沟道MOSFET 120的n+型源区122和n+型漏区123分离地设置有p+型扩散区124。p+型扩散区124的深度与p-型基区121的深度相同，或者比p-型基区121的深度深。在图13中示出p+型扩散区124的深度比p-型基区121的深度深的情形。该p+型扩散区124，作为防止因层叠在衬底正面上的布线层的电位而产生的p-型基区121的反转的反转防止层发挥作用。
在p+型扩散区124的内部选择性地设置有成为与布线层的接触部(电性接触部)的p++型接触区125。在图13中示出横向型n沟道MOSFET 120用于控制电路内的CMOS反相器或者ED(Enhancement/DepIetion)反相器、电阻负载反相器等的各种逆变电路(invertercircuit)时的一个示例，横向型n沟道MOSFET 120的连接到n+型源区122的源极端子与GND端子电连接。作为背栅极的p-型基区121也经由p+型扩散区124和p++型接触区125与GND端子电连接。符号126表示横向型n沟道MOSFET 120的栅极。
在横向型n沟道MOSFET 120的连接有n+型漏区123的漏极端子连接有横向型p沟道MOSFET或者耗尽型MOSFET、电阻元件等电路元件111，构成控制电路内的各种逆变电路。电路元件111经由电源电路112连接到选择性地设置在衬底正面的表面层的n+型扩散区113。电源电路112由耐高压的电路元件(未图示)构成，接受n型半导体衬底的电源电压电位(VCC端子的电位)并向电路元件111输出低电位，并向由横向型n沟道MOSFET 120和电路元件111组成的各种逆变电路供给电源电压。这种车载用的功率IC需要较高的浪涌电阻。
在VCC端子和GND端子之间施加有ESD(Electro-Static Discharge:静电放电)等高浪涌电压时，浪涌依次从VCC端子到n-型半导体层102、电源电路112、电路元件111、横向型n沟道MOSFET 120和GND端子的路径侵入，并施加高电压。在这些浪涌所侵入的各构成部中，电路元件111或者横向型n沟道MOSFET 120的尺寸小，元件单体的浪涌电阻低。为此，在VCC端子和GND端子之间并联有浪涌电流吸收用(浪涌保护用)的纵向型二极管130。纵向型二极管130由在衬底正面的表面层选择性地设置有p+型扩散区131的pn结构成。为了使在与横向型n沟道MOSFET 120相同的n型半导体衬底中形成纵向型二极管130时不增加工序，同时形成纵向型二极管130的p+型扩散区131与横向型n沟道MOSFET 120的p+型扩散区124。
对于纵向型二极管130，在VCC端子和GND端子之间施加有浪涌电压时发生雪崩击穿(Avalanche breakdown)，使电流I101从VCC端子侧通过p+型扩散区131和p++型接触区132沿着朝向GND端子的纵向流动并吸收浪涌电流。另一方面，在设置于电路部(设置有横向型n沟道MOSFET 120的区域)的p+型扩散区124和n-型半导体102之间也与纵向型二极管130同样地形成有pn结。在该p+型扩散区124和n-型半导体层102之间的pn结也以与纵向型二极管130相同程度的外加电压击穿。这与在电路部内置有多个比纵向型二极管130的pn结面积小的纵向型二极管(以下，称为电路部二极管)127相等，可以将在功率IC中占较大面积的电路部的一部分作为浪涌保护用的纵向型二极管130使用。因此，能够扩大浪涌保护用的纵向型二极管130的有效的pn结面积。
纵向型二极管130的击穿电流(breakdown current)量(不发生电流击穿的最大电流值)与pn结面积成比例地变大。因此，通过使用电路部的一部分构成电路部二极管127，与单独构成纵向型二极管130的情况相比，能够提高纵向型二极管130自身的耐击穿性，与此同时，能够提高功率IC的浪涌电阻。此外，纵向型二极管130的耐压随着温度的上升而增加。为此，即使电流集中到使用电路部的一部分构成的pn结面积较小的电路部二极管127，电路部二极管127的耐压随着发热而增加，电流向电路部二极管127的聚集会得到缓和。因此，即使如上所述使电路部二极管127散在于电路部，也很难发生电路部的局部击穿。
另一方面，并不仅限于功率IC，己知通常使用双极型元件替代二极管作为浪涌保护用的保护元件来提高浪涌电阻的技术。在使用双极型元件作为浪涌保护用的保护元件时，通过利用双极型元件的回跳特性提高浪涌电流的吸收能力，由此提高被保护元件的浪涌电阻。由于双极型元件的回跳特性取决于器件结构，为了改进该特性而提出了具有各种双极型结构的保护元件(例如，参照下述专利文献3～12)。在下述专利文献3中，通过设置与双极型ESD保护元件的基层的下部层连接的同型号的半导体层扩大双极型ESD保护元件的基层的基极宽度，提高双极型ESD保护元件本身的电压耐性。
在下述专利文献4中，通过使保护元件的基极和基区的接触部位于该基区的集电极侧的端部和发射区之间，从而提高保护元件的保持电压。在下述专利文献5中，通过将触发元件中的击穿作为触发使保护元件的双极动作开始，提高ESD电阻和抗噪声能力。在下述专利文献6中，采用将双极性晶体管的击穿作为触发而使保护元件的晶闸管动作的构成，使触发电压与晶闸管的保持电压独立地进行调整。在下述专利文献7中，在保护元件的n+型源层的下方的本体层的底部形成凹部，使保护元件的回跳电压比被保护元件的回跳电压低。
在下述专利文献8中，通过调节设置在保护元件的低浓度集极层的内部的第二导电型层和基极层的间隔，不改变保持电压，仅调节触发电压。在下述专利文献9中，在被划分的各区域中分别形成的杂质扩散区或者半导体层的底面上，通过形成比半导体装置的常用动作电压高，且比构成半导体装置的各元件的耐压低地设定有反向击穿电压的pn结型二极管，抑制芯片面积的增加。在下述专利文献10中，通过与晶体管的击穿动作时的电阻相比使二极管的击穿动作时的电阻小，且与晶体管的二次击穿电流相比使二极管的二次击穿电流大，从而提高ESD电阻和浪涌电阻。在下述专利文献11、12中公开了对寄生双极型元件开始回跳的电压进行控制的方法。
现有技术文献
专利文献
专利文献1：日本特开2002-359294号公报
专利文献2：日本特开2000-91344号公报
专利文献3：日本特开2006-93361号公报
专利文献4：日本特开2009-64974号公报
专利文献5：日本特开2011-18685号公报
专利文献6：日本特开2012-38974号公报
专利文献7：日本特开2012-94797号公报
专利文献8：日本特开2012-99626号公报
专利文献9：日本特开平3-49257号公报
专利文献10：日本特开2010-287909号公报
专利文献11：日本特开2010-182727号公报
专利文献12：日本特开2010-157642号公报
发明内容
技术问题
然而，发明人等经过反复深入研究的结果，有了以下新的发现。在功率IC电路部中形成有横向型n沟道MOSFET 120的n+型源区122，形成有由n-型半导体层102、p-型基区121和n+型源区122组成的纵向型寄生双极型元件T102。由于n+型源区122电连接到低电位侧的GND端子上，如果伴随着浪涌电压的上升而在电路部内流动的电流增加，则电路部二极管127发生击穿，电流(以下，称为雪崩电流)I102在p+型扩散区124流动。该雪崩电流I102的一部分电流I102a流入n+型源区122侧而成为基电流，寄生双极型元件T102变为导通状态而发生回跳。
如果寄生双极型元件T102发生回跳，则电路部的阻抗急剧下降而电流集中在横向型n沟道MOSFET 120的n+型源区122。通过功率IC的微型化，横向型n沟道MOSFET 120的n+型源区122以较小的占有面积形成，因此击穿电流量小。由于向n+型源区122的电流集中，在与布线层的接触部128，n+型源区122受到破坏时，以寄生双极型元件T102开始回跳的电流I102a确定整个功率IC的浪涌电阻。因此，即使扩大纵向型二极管130或者电路部二极管127的占有面积来提高这些纵向型二极管的耐击穿性，也不能有效地提高整个功率IC的浪涌电阻。
为了解决这样的问题，需要使即使电路部的寄生双极型元件T102发生回跳也不会在电路部发生击穿，或者使电路部的寄生双极型元件T102不发生回跳。如果即使电路部的寄生双极型元件T102发生回跳也不会在电路部发生击穿，则在电路部中流动规定电流以上的电流I102a时，寄生双极型元件T102作为保护元件发挥作用。这样，如果可以使电路部的寄生双极型元件T102作为保护元件发挥作用，则与配置纵向型二极管130或者电路部二极管127的情况相比，浪涌电流的吸收能力会大幅提高，因此有利于提高整个功率IC的浪涌电阻。
然而，如果电路部的微型化得到进展，则横向型n沟道MOSFET 120的n+型源区122的占有面积会减少，并且成为n+型源区122与布线层的接触部128的接触孔的直径变小，接触孔的击穿电流量变小。因而，当电路部的寄生双极型元件T102发生回跳时，在回跳后，电流集中到n+型源区122和布线层的接触部128，接触孔容易被破坏，电路部的击穿电流量进一步降低。即，同时实现电路部的微型化和击穿电流量的增加是比较困难的，在电路部的寄生双极型元件T102即使发生回跳也不会在电路部发生击穿的构成中，难以提高被微型化的功率IC的浪涌电阻。
因此，为了提高被微型化的功率IC的浪涌电阻，需要以使电路部的寄生双极型元件T102不发生回跳的方式大幅提高保护元件的纵向型二极管130或者电路部二极管127的浪涌吸收能力，减少电流向电路部集中。上述专利文献是改善作为保护元件的双极型元件的回跳特性的技术，没有记载考虑到在功率IC的电路部形成的寄生双极型元件的回跳特性和保护元件即纵向型二极管的特性的关系的结构。此外，在上述专利文献中没有记载提高具有回跳特性的电路部的功率IC的浪涌电阻的方法，和抑制这样的功率IC的生产成本的方法。
为了解决上述现有技术中存在的问题，本发明的目的在于提供一种在同一半导体基板上具备电路部和保护该电路部的保护元件，能够实现微型化，并且能够提高浪涌电阻的半导体装置及半导体装置的制造方法。此外，为了解决上述现有技术中存在的问题，本发明的目的在于提供一种控制成本且在同一半导体基板上具备电路部和保护该电路部的保护元件的半导体装置及半导体装置的制造方法。
技术方案
为了解决上述课题，达到本发明的目的，本发明的半导体装置具有如下特征。在第一导电型的半导体基板的第一主面的表面层上选择性地设置有第二导电型的第一半导体区。在所述第一半导体区内设置有半导体元件的元件结构。所述半导体元件的元件结构具有第一导电型的第二半导体区。以在深度方向上贯穿所述第一半导体区，以所述第一半导体区的深度以上的深度且包围所述半导体元件的元件结构的方式选择性地设置有杂质浓度比所述第一半导体区的杂质浓度高的第二导电型的第三半导体区。以与所述第一半导体区分离的方式在所述半导体基板的第一主面的表面层上选择性地设置有第二导电型的第四半导体区。在所述第四半导体区的内部选择性地设置有第一导电型的第五半导体区。在深度方向上贯穿所述第四半导体区，且以所述第四半导体区的深度以上的深度选择性地设置有杂质浓度比所述第四半导体区的杂质浓度高的第二导电型的第六半导体区。第一电极电连接到所述第二半导体区、所述第三半导体区、所述第四半导体区和所述第五半导体区。第二电极连接到所述半导体基板的第二主面。
此外，为了解决上述课题，达到本发明的目的，本发明的半导体装置具有如下特征。在第一导电型的半导体基板的第一主面的表面层上选择性地设置有第二导电型的第一半导体区。在所述第一半导体区内设置有半导体元件的元件结构。所述半导体元件的元件结构具有第一导电型的第二半导体区。以包围所述半导体元件的元件结构的方式在所述第一半导体区内部选择性地设置有杂质浓度比所述第一半导体区的杂质浓度高的第二导电型的第三半导体区。以与所述第一半导体区分离的方式在所述半导体基板的第一主面的表面层上选择性地设置有第二导电型的第四半导体区。在所述第四半导体区的内部选择性地设置有第一导电型的第五半导体区。在所述第四半导体区的内部选择性地设置有杂质浓度比所述第四半导体区的杂质浓度高的第二导电型的第六半导体区。第一电极电连接到所述第二半导体区、所述第三半导体区、所述第四半导体区和所述第五半导体区。第二电极连接到所述半导体基板的第二主面。
此外，本发明的半导体装置的特征在于，在上述发明中，所述半导体装置还具备第二导电型的第七半导体区，该第二导电型的第七半导体区选择性地设在所述第四半导体区的内部，且杂质浓度比所述第四半导体区的杂质浓度高；所述第一电极经由所述第七半导体区电连接到所述第四半导体区；所述第五半导体区配置在所述第六半导体区与所述第七半导体区之间。
此外，对于本发明的半导体装置，在上述的发明中，还具有如下特征。在所述第四半导体区的内部选择性地设置有杂质浓度比所述第四半导体区的杂质浓度高的第二导电型的第七半导体区；所述第一电极经由所述第七半导体区而电连接到所述第四半导体区；所述第七半导体区以与所述第六半导体区分离的方式被配置；所述第五半导体区选择性地设置在所述第六半导体区的内部。
此外，对于本发明的半导体装置，在上述发明中，还具有如下特征。在所述第六半导体区的内部选择性地设置有杂质浓度比所述第六半导体区的杂质浓度高的第二导电型的第七半导体区。所述第一电极经由所述第七半导体区而电连接到所述第四半导体区。所述第五半导体区选择性地设置在所述第六半导体区的内部。
此外，对于本发明的半导体装置，在上述发明中，还具有如下特征。在所述第六半导体区的内部选择性地设置有杂质浓度比所述第六半导体区高的第二导电型的第七半导体区。所述第一电极经由所述第七半导体区而电连接到所述第四半导体区。所述第五半导体区以与所述第六半导体区分离的方式被配置。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述第五半导体区以包围所述第七半导体区的周围的方式配置。
此外，对于本发明的半导体装置，在上述发明中，还具有如下特征。所述第五半导体区以包围所述第七半导体区的周围的方式配置。所述第六半导体区以包围所述第五半导体区的周围的方式配置。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述第六半导体区以包围所述第七半导体区的周围的方式配置。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述第六半导体区以包围所述第五半导体区的周围的方式配置。
此外，本发明的半导体装置的特征在于，在上述发明中，即，所述第六半导体区具有与所述第三半导体区相同的杂质浓度和深度。
此外，本发明的半导体装置的特征在于，在上述发明中，所述第四半导体区具有与所述第一半导体区相同的杂质浓度和深度。
此外，为了解决上述课题，达到本发明的目的，本发明的半导体装置具有如下特征。在第一导电型的半导体基板的第一主面的表面层上选择性地设置有第二导电型的第一半导体区。在所述第一半导体区内设置有半导体元件的元件结构。所述半导体元件的元件结构具有第一导电型的第二半导体区。以在深度方向上贯穿所述第一半导体区，以所述第一半导体区的深度以上的深度且包围所述半导体元件的元件结构的方式选择性地设置有杂质浓度比所述第一半导体区的杂质浓度高的第二导电型的第三半导体区。以与所述第一半导体区分离的方式在所述半导体基板的第一主面的表面层上选择性地设置有第二导电型的第四半导体区。在所述第四半导体区的内部选择性地设置有第一导电型的第五半导体区。所述第一电极电连接到所述第二半导体区、所述第三半导体区、所述第四半导体区和所述第五半导体区。第二电极连接到所述半导体基板的第二主面。
此外，本发明的半导体装置的特征在于，在上述的发明中，还具有如下特征。在所述第四半导体区的内部选择性地设置有杂质浓度比所述第四半导体区的杂质浓度高的第二导电型的第六半导体区。所述第一电极经由所述第六半导体区而电连接到所述第四半导体区。所述第五半导体区以包围所述第六半导体区的周围的方式配置。
此外，本发明的半导体装置的特征在于，在上述发明中，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件或者由所述第五半导体区、所述第六半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第六半导体区到所述第四半导体区与所述第一电极的接触部为止的距离。
此外，本发明的半导体装置的特征在于，在上述发明中，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件或者由所述第五半导体区、所述第六半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第六半导体区到所述第七半导体区为止的距离。
此外，本发明的半导体装置的特征在于，在上述发明中，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第六半导体区到所述第五半导体区为止的距离。
此外，本发明的半导体装置的特征在于，在上述发明中，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第四半导体区的拐角部到所述第四半导体区与所述第一电极的接触部为止的距离。
此外，本发明的半导体装置的特征在于，在上述发明中，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第四半导体区的拐角部到所述第六半导体区为止的距离。
此外，本发明的半导体装置的特征在于，在上述发明中，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件或者由所述第五半导体区、所述第六半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定所述第四半导体区的杂质浓度。
此外，本发明的半导体装置的特征在于，在上述发明中，由所述第二半导体区、第一导电型的第八半导体区、栅极绝缘膜和栅极构成所述半导体元件的元件结构。所述第八半导体区以与所述第二半导体区分离的方式选择性地设置在所述第一半导体区的内部。所述栅极经由所述栅极绝缘膜设置在所述第一半导体区的被夹在所述第二半导体区与所述第八半导体区之间的部分的表面上。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述半导体装置设置有通过同一工序形成的所述第一半导体区和所述第四半导体区。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述半导体装置设置有通过同一工序形成的所述第三半导体区和所述第六半导体区。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述半导体装置设置有通过同一工序形成的所述第二半导体区和所述第五半导体区。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述半导体装置设置有通过同一工序形成的所述第三半导体区和所述第四半导体区。
此外，本发明的半导体装置的特征在于，在上述的发明中，还具有以覆盖所述第五半导体区的方式设置在所述第四半导体区与所述第五半导体区之间的第九半导体区。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述第九半导体区的第一导电型杂质浓度比所述第四半导体区的第一导电型杂质浓度高。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述第九半导体区的第二导电型杂质浓度比所述第四半导体区的第二导电型杂质浓度高。
此外，本发明的半导体装置的特征在于，在上述的发明中，所述第四半导体区是所述第三半导体区的一部分。
此外，本发明的半导体装置的特征在于，在上述的发明中，上述半导体装置还具备第二导电型的第十半导体区～十二半导体区。所述第十半导体区以与所述第一半导体区和所述第四半导体区分离的方式被选择性地设置在所述半导体基板的第一主面的表面层上。所述第十一半导体区在深度方向上贯穿所述第十半导体区，以所述第十半导体区的深度以上的深度被选择性地设置。所述第十二半导体区选择性地设在所述第十一半导体区的表面层。所述第十二半导体区的杂质浓度比所述第十一半导体区的杂质浓度高。并且，由所述半导体基板和所述第三半导体区构成的第一二极管的击穿电压比由所述半导体基板和所述第十一半导体区构成的第二二极管的击穿电压高。
此外，本发明的半导体装置的特征在于，在上述的发明中，在所述半导体基板的第一主面的表面上，所述半导体基板与所述第六半导体区之间的距离比所述半导体基板与所述第十一半导体区之间的距离大。
此外，为了解决上述课题，达到本发明的目的，对于本发明的半导体装置的制造方法，在上述半导体装置中，具有如下特征。通过同一杂质注入和杂质扩散处理，进行以相互分离的方式在所述半导体基板的第一主面的表面层上选择性地形成所述第一半导体区和所述第四半导体区的工序。通过同一杂质注入和杂质扩散处理，进行在所述第一半导体区的内部选择性地形成所述第二半导体区，并且在所述第四半导体区的内部选择性地形成所述第五半导体区的工序。通过同一杂质注入和杂质扩散处理，进行选择性地形成在深度方向上贯穿所述第一半导体区的所述第三半导体区，并且选择性地形成在深度方向上贯穿所述第四半导体区的所述第六半导体区的工序。
根据上述发明，能够使由第三半导体区和半导体基板组成的电路部的纵向型二极管的工作电阻比由第六半导体区和半导体基板组成的保护元件部的纵向型二极管的工作电阻更高。据此，在施加浪涌电压时，可以通过保护元件部吸收浪涌电流。为此，即使通过微型化使成为电路部的第二半导体区与第一电极的接合部的接触孔的直径变小，也能够抑制浪涌电流集中到电路部的第二半导体区和第一电极的接合部。因此，能够提高整个半导体装置的浪涌电阻。
根据本发明的半导体装置及半导体装置的制造方法，通过在同一半导体基板上具备电路部和保护该电路部的保护元件，能够实现微型化，并且能够取得提高浪涌电阻的效果。此外，根据本发明的半导体装置及半导体装置的制造方法，能够取得抑制在同一半导体基板上具备电路部和保护该电路部的保护元件的半导体装置的成本的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的截面图。
图2是表示实施方式1的半导体装置的平面布局的平面图。
图3是说明实施方式1的半导体装置的动作原理的说明图。
图4是表示实施方式1的半导体装置的回跳特性的特性图。
图5是表示实施方式2的半导体装置的结构的截面图。
图6是表示实施方式3的半导体装置的结构的截面图。
图7是表示实施方式4的半导体装置的结构的截面图。
图8是表示实施方式4的半导体装置的保护元件部中平面布局的平面图。
图9是表示实施方式4的半导体装置的保护元件部中回跳特性的特性图。
图10是表示实施方式5的半导体装置的结构的截面图。
图11是表示实施方式6的半导体装置的结构的截面图。
图12是表示实施方式6的半导体装置的结构的其他示例的截面图。
图13是表示现有的半导体装置的结构的截面图。
图14是表示实施方式7的半导体装置的结构的截面图。
图15是表示实施方式7的半导体装置的平面布局的平面图。
图16是表示实施方式7的半导体装置的回跳特性的特性图。
图17是表示实施方式8的半导体装置的结构的截面图。
图18是表示实施方式8的半导体装置的平面布局的平面图。
图19是表示实施方式9的半导体装置的结构的截面图。
图20是表示实施方式9的半导体装置的平面布局的平面图。
图21是表示实施方式9的半导体装置的结构的其他示例的截面图。
图22是表示实施方式10的半导体装置的结构的截面图。
图23是表示实施方式10的半导体装置的结构的其他示例的截面图。
图24是表示实施方式11的半导体装置的结构的截面图。
图25是表示实施方式11的半导体装置的平面布局的平面图。
图26是表示实施方式11的半导体装置的回跳特性的特性图。
符号说明
1：n+型支撑基板
2：n-型外延层
3：纵向型MOSFET的沟槽
4：纵向型MOSFET的栅极绝缘膜
5：纵向型MOSFET的栅极
6：纵向型MOSFET的p型基区
7：纵向型MOSFET的n+型源区
8：纵向型MOSFET的p++型接触区
9：漏极
10：输出级用的纵向型MOSFET
11：电路部的电路元件
12：电路部的电源电路
13：电路部的高电位侧n+型扩散区
20：电路部的横向型n沟道MOSFET
21：横向型n沟道MOSFET的p-型基区
22：横向型n沟道MOSFET的n+型源区
23：横向型n沟道MOSFET的n+型漏区
24、44、83：电路部的p+型扩散区
25：电路部的p++型接触区
26a：电路部的p++型接触区与接地电位的布线层的接触部
26b、28b、29b：横向型n沟道MOSFET的接触孔
27：横向型n沟道MOSFET的栅极
28a：横向型n沟道MOSFET的n+型源区与布线层的接触部
28b：横向型n沟道MOSFET的n+型漏区与布线层的接触部
30：保护元件部的保护元件
31：保护元件部的p-型扩散区
32、62：保护元件部的p++型接触区
33、63：保护元件部的n+型扩散区
34、51、52、71～74、81、82：保护元件部的p+型扩散区
35、65：布线层
36a、37a、66a、67a：与保护元件部的布线层的接触部
36b、37b：保护元件部的接触孔
D1、D2：纵向型二极管
I1、I 1a、I2、I2a：雪崩电流
It1、It2：寄生双极型元件的回跳开始时的电流
R1：保护元件部的p-型扩散区的电阻元件
T1、T2：寄生双极型元件
Vbv1、Vbv2：击穿电压
Vh1、Vh2：寄生双极型元件的回跳后的电压
Vt1、Vt2：寄生双极型元件的回跳开始电压
w1、w2、w11～w13：I-V波形
x1：从保护元件部的p+型扩散区到p++型接触区为止的距离
x11：电路部的p+型扩散区的宽度
x12：电路部的p++型接触区的宽度
x21：从保护元件部的p+型扩散区到n+型扩散区为止的距离
x2：从电路部的p+型扩散区到n+型源区为止的距离
x31：从保护元件部的p+型扩散区的拐角部到p++型接触区为止的距离
具体实施方式
以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有n或者p的层或区域中，分别表示电子或空穴为多数载流子。此外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
以下，对实施方式1的半导体装置的结构进行说明。图1是表示实施方式1的半导体装置的结构的截面图。在图1中示出图2的剖切线A-A’处的截面结构。图2是表示实施方式1的半导体装置的平面布局的平面图。在图2中省略了输出级部的平面布局的图示(在图15、18中也是同样)。平面布局是指从半导体基板100的正面侧看到的各部分的平面形状和配置结构。
在图1中，作为实施方式1的半导体装置的一个示例，示出将输出级用的纵向型n沟道功率MOSFET、控制电路用的横向型CMOS和从浪涌中保护这些MOSFET的保护元件30设置在同一半导体基板(半导体芯片)上的车载用高压型功率IC。在电路部，在构成控制电路用的横向型CMOS的互补连接的横向型p沟道MOSFET和横向型n沟道MOSFET中，仅图示横向型n沟道MOSFET 20。
具体地说，如图1所示，在n型外延衬底(半导体基板)上相互分离地配置有输出级部、电路部和保护元件部，所述n型外延衬底(半导体基板)是在n+型支撑基板1的正面上层叠n-型外延层2而成的。在输出级部中，作为输出级用的纵向型n沟道功率MOSFET，配置有例如沟槽栅结构的纵向型MOSFET 10。在输出级部中，n+型支撑基板1和n-型外延层2分别作为纵向型MOSFET 10的漏极层和漂移层发挥作用。在衬底正面侧(n-型外延层2的相对于n+型支撑基板1侧的相反侧)设置有纵向型MOSFET 10的MOS栅极结构。
纵向型MOSFET 10的MOS栅极结构是由沟槽3、栅极绝缘膜4、栅极5、p型基区6、n+型源区7和p++型接触区8组成的一般的沟槽栅结构。在这里，省略纵向型MOSFET 10的MOS栅极结构的平面布局的图示。n+型源区7和p++型接触区8连接到源极(源极端子)，源极端子经由布线层(未图示)与设置在衬底正面侧的输出端子(out端子)电连接。连接到衬底背面(n+型支撑基板1的背面)的纵向型MOSFET 10的漏极(漏极端子(第二电极))9例如是电源电压电位VCC端子。
如图1、2所示，在电路部设置有控制电路用的横向型CMOS或者电路元件11、电源电路12等各种电路。例如，在电路部，在衬底正面的表面层选择性地设置有p-基区(第一半导体区)21，在p-基区21的内部，相互分离且分别选择性地设置有构成控制电路用的横向型CMOS的横向型n沟道MOSFET 20的n+型源区(第二半导体区)22和n+型漏区(第八半导体区)23。n+型源区22和n+型漏区23的深度可以与例如纵向型MOSFET 10的n+型源区7的深度相同。
在p-型基区21的由n+型源区22和n+型漏区所夹的部分的表面上，隔着栅极绝缘膜(未图示)设置有栅极27。栅极27设置在例如直线状的平面布局上。在图2中，省略栅极27以外的电极(布线层)的图示。此外，设置有在深度方向上贯穿p-型基区21并到达n-型外延层2的由p-型基区21和n+型支撑基板1所夹的部分的p+型扩散区(第三半导体区)24。p+型扩散区24在p-型基区21的外周附近以与横向型n沟道MOSFET 20的n+型源区22和n+型漏区23分离的方式设置。
此外，p+型扩散区24设置于包围横向型n沟道MOSFET 20的周围的例如大致矩形框状的平面布局上。在p+型扩散区24的内侧可以配置有多个横向型n沟道MOSFET 20的单位单元(元件的功能单位)。p+型扩散区24的深度比p-型基区21的深度深，从p-型基区21的下侧(n+型支撑基板1侧)起突出到n-型外延层2内。p+型扩散区24作为防止因层叠在衬底正面上的布线层(未图示)的电位而产生的p-型基区21的反转的反转防止层发挥作用。此外，p+型扩散区24作为防止受到来自与横向型n沟道MOSFET 20相邻接的其他器件、噪音等影响的保护环发挥作用。
在p+型扩散区24的内部选择性地设置有与布线层(未图示)欧姆接触的p++型接触区25。p++型接触区25设置于例如包围横向型n沟道MOSFET 20的周围的矩形框状的平面布局上。p++型接触区25的深度可以与例如纵向型MOSFET 10的p++型接触区8的深度相同。对于后述的电路部的寄生双极型元件T2的回跳特性，只要保护元件部的寄生双极型元件T1具有规定的回跳特性即可(参照图4)，根据p+型扩散区24的杂质浓度也可以不设置p++型接触区25。
在图1、2中示出横向型n沟道MOSFET 20在电路部中用于构成控制电路的CMOS反相器或者ED反相器、电阻负载反相器等各种逆变电路时的一个示例(在图3、5、11、12、14、15、17～19、21、23中也是同样)。因此，连接到横向型n沟道MOSFET 20的n+型源区22的源极(源极端子(第一电极))与设置在衬底正面的接地电位的GND端子(GND衬垫)电连接。构成n+型源区22和源电位的布线层(源极)的接触部28a的接触孔28b具有例如大致矩形形状的平面形状，且配置有一个。
作为背栅极的p-型基区21经由p+型扩散区24、p++型接触区25和布线层(未图示)与GND端子电连接。构成横向型n沟道MOSFET 20的p++型接触区25和布线层的接触部26a的接触孔26b具有例如大致矩形形状的平面形状，且沿着p++型接触区25的圆周方向散在地设置有多个。横向型n沟道MOSFET 20的n+型漏区23经由漏极(漏极端子)与横向型p沟道MOSFET或者耗尽型MOSFET、电阻元件等电路元件11的各个元件连接。
通过将这些电路元件11的各个元件与横向型n沟道MOSFET 20的漏极端子连接，从而构成上述各种逆变电路。构成横向型n沟道MOSFET 20的n+型漏区23和漏电位的布线层(漏极)的接触部29a的接触孔29b具有例如大致矩形形状的平面形状，且配置有一个。此外，电路元件11经由电源电路12而连接到选择性地设置于衬底正面的表面层上的高电位侧n+型扩散区13。电源电路12由耐高压的电路元件(未图示)构成，接受n型外延衬底的电源电位(VCC端子的电位)而向电路元件11输出低电位，向各种逆变电路供给电源电压。
如图1、2所示，在保护元件部中配置有由纵向型二极管组成的保护元件30。在保护元件部中，在衬底正面的表面层上，以与电路部的p-型基区21分离的方式选择性地设置有p-型扩散区(第四半导体区)31。在p-型扩散区31的内部分别选择性地设置有p++型接触区(第七半导体区)32、n+型扩散区(第五半导体区)33和p+型扩散区(第六半导体区)34。p++型接触区32配置在p-型扩散区31的大致中心部。p++型接触区32与布线层35欧姆接触。n+型扩散区33以包围p++型接触区32的周边的大致矩形形状的平面布局配置。
p+型扩散区34在p-型扩散区31的外周附近，在深度方向上贯穿p-型扩散区31而到达n-型外延层2的被夹在p-型扩散区31与n+型支撑基板1之间的部分。此外，p+型扩散区34例如在n+型扩散区33的外侧以包围n+型扩散区33的周边的大致矩形形状的平面布局配置。即，在P+型扩散区34和p++型接触区32之间配置有n+型扩散区33。n+型扩散区33可以与p++型接触区32相接，也可以以与p++型接触区32分离的方式配置。p+型扩散区34可以与n+型扩散区33相接，也可以以与n+型扩散区33分离的方式配置。p+型扩散区34的深度比p-型扩散区31的深度深，通过p+型扩散区34和n-型外延层2之间的pn结构成纵向型二极管。
p-型扩散区31、p++型接触区32、n+型扩散区33和p+型扩散区34的深度例如优选分别与电路部的p-型基区21、p++型接触区25、n+型源区22和p+型扩散区24的深度相同。其原因是，可以分别利用与配置在电路部的导电型、杂质浓度和深度相同的扩散区相同的杂质注入和杂质扩散工序(杂质注入和杂质扩散处理)形成保护元件部的各个扩散区。据此，即使工序波动，保护元件部和电路部的扩散区的偏差情况也具有相同的趋势。因此，容易分别将保护元件部和电路部调整为规定的动作特性。此外，在同一半导体基板上形成保护元件部和电路部时，无需增加新的工序，因此能够控制成本。
p++型接触区32和n+型扩散区33经由布线层35与GND端子连接。构成p++型接触区32和n+型扩散区33与布线层35的接触部36a、37a的接触孔36b、37b分别配置有一个以上的多个。在图2中示出配置有多个接触孔36b、37b的状态(矩形点状涂抹的部分)。优选构成保护元件部的n+型扩散区33与布线层35的接触部37a的接触孔37b的数量比构成电路部的n+型源区22和源电位(接地电位)的布线层(未图示)的接触部28a的接触孔28b的数量多。此外，优选保护元件部的n+型扩散区33和p-型扩散区31所形成的pn结面积比电路部的n+型源区22和p-型基区21所形成的pn结面积大。在保护元件部中，通过将接触孔37b的数量或者n+型扩散区33和p-型扩散区31的pn结面积、或者上述两者设定成上述条件，从而与电路部的寄生双极型元件T2相比，能够提高保护元件部的寄生双极型T1的击穿电流量。对于后述的电路部的寄生双极型元件T2的回跳特性，只要保护元件部的寄生双极型元件T1具有规定的回跳特性即可(参照图4)，根据p-型扩散区31的杂质浓度可以不设置p++型接触区32。在这种情况下，在p-型扩散区31的被n+型扩散区33包围的大致中心部形成用于与布线层35接触的接触孔37b。
接下来，对实施方式1的半导体装置的动作进行说明。图3是说明实施方式1的半导体装置的动作原理的说明图。图4是表示实施方式1的半导体装置的回跳特性的特性图。如图3所示，分别通过p+型扩散区34、24和n-型外延层2之间的pn结在保护元件部和电路部形成有纵向型二极管D1、D2。首先，参照图3的动作原理图和图4的电流-电压(I-V)波形w2对电路部单独存在时的电路部的动作进行说明。如果浪涌电压从VCC端子侵入而使VCC端子的电压上升且向电路部的施加电压达到第一电压(以下，称为击穿电压)Vbv2，则纵向型二极管D2通过p+型扩散区24与n-型外延层2之间的pn结击穿，电流(雪崩电流)I2开始流动。根据雪崩电流I2在纵向型二极管D2产生的正的载流子(hole)经由p+型扩散区24从p++型接触区25通过布线层流入GND端子。而且，随着向电路部的施加电压上升且雪崩电流I2增加，纵向型二极管D2的击穿部位向p+型扩散区24和n-型外延层2之间的pn结面的整体扩大，载流子的产生区域扩大。与此相伴，雪崩电流I2在到达p++型接触区25之前流动很长距离，在p+型扩散区24中，由于符合从击穿部位到p++型接触区25的距离的电阻元件所导致的电压降变大。如果向电路部的施加电压进一步上升到第二电压Vt2，雪崩电流I2增加到规定的电流It2，则在p+型扩散区24的电压降超过p-型基区21和n+型源区22之间的pn结的正向电压。据此，p-型基区21和n+型源区22之间的pn结被正向偏置，雪崩电流I2的一部分电流I2a流向n+型源区22侧。流向该n+型源区22侧的电流I2a成为基电流，由n+型源区22、p-型基区21和n-型外延层2组成的寄生双极型元件T2变为导通状态，发生回跳。此时，施加到电路部的电压下降到比纵向型二极管D2的击穿电压Vbv2低的电压Vh2。
接着，参照图3的动作原理图和图4的I-V波形w1对保护元件部单独存在时的保护元件部的动作进行说明。如果浪涌电压从VCC端子侵入而使VCC端子的电压上升且向保护元件的施加电压达到第一电压(击穿电压)Vbv1，则纵向型二极管D1通过p+型扩散区34与n-型外延层2之间的pn结击穿，雪崩电流I1开始流动。根据雪崩电流I1在纵向型二极管D1产生的正的载流子(hole)经由p+型扩散区34和p-型扩散区31，通过布线层35从p++型接触区32流入GND端子。纵向型二极管D1的工作电阻通过p-型扩散区31中的电阻元件R1变得比较大。如果向保护元件部的施加电压进一步上升到第二电压Vt1且雪崩电流I1增加到规定电流It1，则通过p-型扩散区31中的电阻元件R1在p-型扩散区31产生的电压降超过p-型扩散区31和n+型扩散区33之间的pn结的正向电压。据此，p-型扩散区31和n+型扩散区33之间的pn结被正向偏置，雪崩电流I1的一部分电流I1a流向n+型扩散区33侧。流向该n+型扩散区33侧的电流I1a成为基电流，由n+型扩散区33、p-型扩散区31和n-型外延层2组成的寄生双极型元件T1变为导通状态，发生回跳。此时，施加到保护元件部的电压下降到比纵向型二极管D1的击穿电压Vbv1低的电压Vh1。在图3中，符号I1b、I2b表示经由布线层35流入到GND端子的雪崩电流。
比较上述保护元件部的纵向型二极管D1和电路部的纵向型二极管D2。纵向型二极管D1、D2由于构成各个pn结的p+型扩散区34、24的条件(杂质浓度和扩散深度)几乎相同，因此击穿电压Vbv1、Vbv2相等。另一方面，保护元件部和电路部在以下两个方面不同。第一个不同点如下所述。在电路部中，由于雪崩电流I2而在纵向型二极管D2产生的正的载流子仅经过p+型扩散区24而到达p++型接触区25。与此相反，在保护元件部中，由于雪崩电流I1在纵向型二极管D1产生的正的载流子经由杂质浓度比p+型扩散区34低的p-型扩散区31而到达p++型接触区32。因此，保护元件部的纵向型二极管D1的工作电阻变得比电路部的纵向型二极管D2的工作电阻高。据此，保护元件部的I-V波形w1中的第一电压Vbv1-第二电压Vt1之间的雪崩电流I1的倾斜度比电路部I-V波形w2中的第一电压Vbv2-第二电压Vt2之间的雪崩电流I2的倾斜度缓慢。即，在击穿电压Vbv1、Vbv2以上的施加电压中，保护元件部的纵向型二极管D1的雪崩电流I1的增加量比电路部的纵向型二极管D2的雪崩电流I2的增加量小。
第二个不同点如下所述。在保护元件部中，与电路部不同，n+型扩散区33配置在被夹在p+型扩散区34与p++型接触区32之间的位置。因此，在保护元件部流动的大部分雪崩电流I1流入布线层35的路线附近，存在p-型扩散区31和n+型扩散区33之间的pn结。因此，由于雪崩电流I1，p-型扩散区31和n+型扩散区33之间的pn结变得容易正向偏置，并且，还受到纵向型二极管D1的工作电阻的高度影响，保护元件部的寄生双极型元件T1比电路部的寄生双极型元件T2更容易发生回跳。此外，保护元件部的寄生双极型元件T1的回跳开始时的电流It1比电路部的寄生双极型元件T2的回跳开始时的电流It2小(It1<It2)。此时，保护元件部的寄生双极型元件T1开始回跳的第二电压(以下，称为回跳开始电压(snap-back startingvoltage))Vt1设定为比电路部的寄生双极型元件T2开始回跳的第二电压(回跳开始电压)Vt2低(Vt1<Vt2)。回跳开始电压Vt1、Vt2的调整可以通过调整p-型扩散区31中的电阻元件R1来实现。具体地说，回跳开始电压Vt1、Vt2的调整在保护元件部中可以通过调整p-型扩散区31的杂质浓度来进行，也可以通过调整从p+型扩散区34到p++型接触区32的距离x1来进行，还可以通过调整从p+型扩散区34到n+型扩散区33的距离来进行，还可以通过合并调整这些来进行。
具有这种特性的电路部和保护元件部配置在同一半导体基板上。因此，当浪涌电压从VCC端子侵入时，在向电路部的施加电压上升到保护元件的寄生双极型元件T1的回跳开始电压Vt1时寄生双极型元件T1开始回跳，浪涌电流被保护元件部吸收。即，即使浪涌电压从VCC端子侵入，电路部的寄生双极型元件T2也不发生回跳。因此，通过微型化，即使构成横向型n沟道MOSFET 20的n+型源区22和布线层的接触部28a的接触孔28b的直径变小，电流也不会向该接触孔28b集中，因此不会发生击穿。另一方面，对于保护元件部，如果与现有(参照图13)的p+型扩散区131相同程度地确保p-型扩散区31的占有面积，则可以更多地配置构成与布线层35的接触部36a、37a的接触孔36b、37b，或者可以以较宽的宽度一个一个地配置。据此，由于可以使接触孔36b、37b的击穿电流变大，所以接触孔36b、37b不会因保护元件部的寄生双极型元件T1的回跳而被立即破坏，能够提高保护元件部的击穿电流量。因此，即使在实现微型化的情况下也能够提高功率IC的浪涌电阻。
如上所述，根据实施方式1，通过设置在深度方向上贯穿保护元件部的p-型扩散区且具有p-型扩散区的深度以上的p+型扩散区，并且在p+型扩散区和p++型接触区之间设置GND电位的n+型扩散区，可以使保护元件部的纵向型二极管的工作电阻比电路部的纵向型二极管的工作电阻高。据此，当施加了浪涌电压时，可以通过保护元件部吸收浪涌电流。因此，即使通过微型化使构成横向型n沟道MOSFET的n+型源区与布线层的接触部的接触孔的直径变小，也可能够抑制浪涌电流向电路部的横向型n沟道MOSFET的n+型源区与布线层的接触部集中。因此，能够提高功率IC整体的浪涌电阻。
此外，根据实施方式1，由于可以利用分别与电路部中的杂质浓度和深度相同的各扩散区相同的杂质注入和杂质扩散工序同时形成保护元件部的各个扩散区，因此无需增加新的工序，能够抑制成本增加。此外，根据实施方式1，通过利用同一杂质注入和杂质扩散工序来同时形成保护元件部的扩散区和电路部的扩散区，从而保护元件部和电路部成为相同的扩散层构成，因此因工序波动引起的寄生双极型元件的回跳开始电流的偏差在保护元件部和电路部具有相同的趋势。因此，能够在保护元件部和电路部中保持寄生双极型元件开始回跳时的电流大小关系的平衡，对于工序波动能够进行稳定的保护动作。
(实施方式2)
接下来，对实施方式2的半导体装置的结构进行说明。图5是表示实施方式2的半导体装置的结构的截面图。在图5中示出实施方式2的半导体装置进行动作时的状态(在图6(a)、11、12中也相同)。实施方式2的半导体装置与实施方式1的半导体装置的不同点在于，在电路部中使构成纵向型二极管D2的p+型扩散区44的宽度x11部分向内侧扩展。具体地说，对于p+型扩散区44的宽度x11，在与横向型n沟道MOSFET 20的n+型源区22相对的部分中，扩宽为从p-型基区21的外周附近到达n+型源区22的程度。p+型扩散区44可以以与n+型源区22的一部分重叠的方式配置。选择性地设置于p+型扩散区44的内部的p++型接触区45的宽度x12可以与p+型扩散区44的宽度x11对应地扩宽。p++型接触区45可以与n+型源区22相接。
通过扩宽p+型扩散区44的宽度x11，从而即使由于纵向型二极管D2击穿所产生的雪崩电流I2增加而引起载流子的产生区域变宽，也可以使雪崩电流I2一部分的流向n+型源区22侧的电流I2a通过低电阻的p+型扩散区44的比例变多。因此，具有使电路部的寄生双极型元件T2开始回跳的电流It2变大，且提高电路部的寄生双极型元件T2的回跳开始电压Vt2的效果(参照图4)。据此，当浪涌电压从VCC端子侵入时，很容易形成在电路部的寄生双极型元件T2之前使保护元件部的寄生双极型元件T1发生回跳的构成，提高保护元件部设计上的自由度。
如上所述，根据实施方式2，能够获得与实施方式1相同的效果。
(实施方式3)
以下，对实施方式3的半导体装置的结构进行说明。图6是表示实施方式3的半导体装置的结构的截面图。在图6中示出保护元件部的截面结构，省略了在与保护元件部形成在同一半导体基板上的电路部和输出级部的图示。实施方式3的半导体装置的电路部和输出级部的结构与实施方式1的半导体装置相同(参照图1)。此外，实施方式3的半导体装置的电路部和输出级部的结构，也可以与实施方式2的半导体装置相同(参照图5)。实施方式3的半导体装置与实施方式1的半导体装置的不同点在于，在保护元件部中，在构成纵向型二极管D1的p+型扩散区51、52的内部配置有n+型扩散区33。配置于p-型扩散区33的大致中心部的p++型接触区32可以以与p+型扩散区51分离的方式配置(图6(a))，也可以配置在p+型扩散区52的内部(图6(b))。
如图6(a)所示，通过在p+型扩散区51的内部配置n+型扩散区33，能够减少与从纵向型二极管的击穿部位到p++型接触区32的距离对应的p-型扩散区31中的电阻元件R1。因此，能够与p-型扩散区31中的电阻元件R1的减少量对应地增大保护元件部的寄生双极型元件开始回跳时的电流It1。此外，能够与p-型扩散区31中的电阻元件R1的减少量对应地提高保护元件部的寄生双极型元件的回跳开始电压Vt1。据此，能够使由于噪声引起保护元件部的寄生双极型元件回跳的误动作(参照图4)很难发生。噪声是指例如在比浪涌电压低的电压下可能引起IC的误动作的异常电压。对于回跳开始电压(第二电压)Vt1的调整，在保护元件部中，可以通过调整p-型扩散区31的杂质浓度来进行，也可以通过调整从p+型扩散区51到p++型接触区32的距离来进行，还可以通过复合地调整它们来进行。
此外，如图6(b)所示，可以通过以与p-型扩散区31几乎重叠的方式配置p+型扩散区52，在p+型扩散区52的内部配置p++型接触区32和n+型扩散区33。在图6(b)中示出宽度在与p-型扩散区31的两个拐角部31a重叠的程度的宽的p+型扩散区52。据此，能够进一步减少p-型扩散区31中的电阻元件(未图示)，还能够使由于噪声引起的上述误动作难以发生。对于回跳开始电压Vt1的调整，在保护元件部中，可以通过调整p-型扩散区31和p+型扩散区52的杂质浓度来进行。
如上所述，根据实施方式3，可以获得与实施方式1、2相同的效果。
(实施方式4)
以下，对实施方式4的半导体装置的结构进行说明。图7是表示实施方式4的半导体装置的结构的截面图。在图7中示出图8的保护元件部的截面结构，省略与保护元件部形成在同一半导体基板上的电路部和输出级部的图示。图8是表示实施方式4的半导体装置的保护元件部中的平面布局的平面图。在图8中省略了电路部和输出级部的平面布局的图示(在图20中也相同)。图9是表示实施方式4的半导体装置的保护元件部中的回跳特性的特性图。实施方式4的半导体装置的电路部和输出级部的结构与实施方式1的半导体装置相同(参照图1)。实施方式4的半导体装置与实施方式1的半导体装置的不同点在于，使保护元件部的结构与电路部的结构成为几乎相同的构成。
具体地说，如图7、8所示，在保护元件部中，作为与连接到GND端子的布线层35之间的接触部的p++型接触区62和n+型扩散区63的配置与实施方式1不同。更具体地说，n+型扩散区63配置在p-型扩散区31的大致中心部。构成纵向型二极管D1的p+型扩散区34以在p-型扩散区31的外围附近与n+型扩散区63分离，且包围n+型扩散区63的周围的方式配置。p++型接触区62配置在p+型扩散区34的内部。符号66a、67a表示p++型接触区62和n+型扩散区63与布线层35的接触部。符号66b、67b分别表示用于将p++型接触区62和n+型扩散区63与布线层35接触的接触孔(图8的涂成矩形的部分)。
这样，保护元件部的p++型接触区62、n+型扩散区63和p+型扩散区34与电路部的p++型接触区25、n+型源区22和p+型扩散区24同样地配置。如图9所示，通过调整从保护元件部的p+型扩散区34到n+型扩散区63为止的距离x21，可以调整保护元件部的寄生双极型元件T1开始回跳时的电流It1和回跳开始电压Vt1。例如，从保护元件部的p+型扩散区34到n+型扩散区63为止的距离x21越长，保护元件部的寄生双极型元件T1开始回跳时的电流It1越小，越容易发生回跳。因此，通过调整从保护元件部的p+型扩散区34到n+型扩散区63为止的距离x21，能够与实施方式1同样地在电路部的寄生双极型元件T2之前使保护元件部的寄生双极型元件T1发生回跳(参照图4)。具体地说，只要使从保护元件部的p+型扩散区34到n+型扩散区63为止的距离x21比从电路部的p+型扩散区24到n+型源区22为止的距离x2(参照图1)长即可(x21>x2)。此外，对于回跳开始电压Vt1的调整，在保护元件部中，可以通过调整p-型扩散区31的杂质浓度来进行。
此外，也可以使电路部的结构与实施方式2的半导体装置的电路部的结构相同(参照图5。即x2≤0)。
如上所述，根据实施方式4，可以获得与实施方式1、2相同的效果。
(实施方式5)
以下，对实施方式5的半导体装置的结构进行说明。图10是表示实施方式5的半导体装置的结构的截面图。在图10中示出保护元件部的截面结构，省略与保护元件部形成在同一半导体基板上的电路部和输出级部的图示。实施方式5的半导体装置的电路部和输出级部的结构与实施方式1的半导体装置相同(参照图1)。此外，实施方式5的半导体装置的电路部和输出级部的结构可以与实施方式2的半导体装置相同(参照图5)。实施方式5的半导体装置与实施方式1的半导体装置的不同点在于，在保护元件部中，使构成纵向型二极管D1的p+型扩散区71的深度与p-型扩散区31的深度相同(图10(a))。即，在实施方式5中，保护元件部的纵向型二极管D1的击穿部位是p+型扩散区71与n-型外延层2之间的pn结。
通过使p+型扩散区71的深度与在p+型扩散区71的底部发生雪崩击穿程度的p-型扩散区31的深度几乎相同，从而能够缩短形成p+型扩散区71时用于扩散杂质的热处理时间。据此，能够抑制p+型扩散区71的横向(与衬底正面平行的方向)扩散，有利于电路的微型化，能够控制成本。此外，可以将实施方式5应用于实施方式3、4，采用使保护元件部中构成雪崩击穿部位的p+型扩散区72～74的深度与p-型扩散区31的深度相同的结构(图10(b)～图10(d))。在图10(b)、10(c)中，示出在实施方式3的半导体装置(参照图6(a)、6(b))中应用了实施方式5的情形。在图10(d)中，示出在实施方式4的半导体装置(参照图7)中应用了实施方式5的情形。
图10(e)表示图10(a)的变形例。在图10(e)所示的变形例中，p+型扩散区71的深度比p-型扩散区31的深度稍浅。即使在这种情况下，通过以使保护元件部的雪崩击穿部位成为p+型扩散区71的底部的方式形成p+型扩散区71，可以发挥与图10(a)所示的结构相同的效果。p+型扩散区71的深度只要是保护元件的耐压是由p+型扩散区71的底部决定的深度即可。
在图10(b)、10(c)和10(d)中也同样，p+型扩散区71的深度可以比p-型扩散区31的深度稍浅。
如上所述，根据实施方式5，可以取得与实施方式1～4相同的效果。
(实施方式6)
以下，对实施方式6的半导体装置的结构进行说明。图11是表示实施方式6的半导体装置的结构的截面图。图12是表示实施方式6的半导体装置的结构的另一个示例的截面图。实施方式6的半导体装置的电路部和输出级部的构成与实施方式1的半导体装置相同。实施方式6的半导体装置与实施方式1的半导体装置的不同点在于，在保护元件部中不设置p-型扩散区，而利用构成p++型接触区(第六半导体区)32、n+型扩散区33和纵向型二极管D1的p+型扩散区(第四半导体区)81构成保护元件部。
具体地说，如图11所示，在保护元件部中，以在衬底正面的表面层上与电路部的p-型基区21分离的方式选择性地设置有p+型扩散区81。在p+型扩散区81的内部分别选择性地设置有p++型接触区32和n+型扩散区33。p++型接触区32配置在p+型扩散区81的大致中心部。对于电路部的寄生双极型元件T2的回跳特性，只要保护元件部的寄生双极型元件T1具有规定的回跳特性即可(参照图4)，根据p+型扩散区81的杂质浓度，也可以不设置p++型接触区32。在这种情况下，在p+型扩散区81的被n+型扩散区33包围的大致中心部形成有构成与布线层35的接触部的接触孔36b。n+型扩散区33以与p++型接触区32分离，包围p++型接触区32的周围的大致矩形形状的平面布局配置。即，在保护元件部形成有由n+型扩散区33、p+型扩散区81和n-型外延层2组成的寄生双极型元件T1。
p++型接触区32、n+型扩散区33和p+型扩散区81的深度例如优选分别与电路部的p++型接触区25、n+型源区22和p+型扩散区24的深度相同。其原因是，可以分别利用与配置在电路部的导电型、杂质浓度和深度相同的扩散区相同的杂质注入和杂质扩散工序(杂质注入和杂质扩散处理)形成保护元件部的各个扩散区。
采用这样的构成时，p+型扩散区81的拐角部(下侧外周端)81a成为纵向型二极管D2的击穿部位。因此，通过调整从p+型扩散区81的拐角部81a到p++型接触区32为止的距离x31，从而与实施方式1同样地，能够在电路部的寄生双极型元件T2之前使保护元件部的寄生双极型元件T1发生回跳(参照图4)。具体地说，只要使从p+型扩散区81的拐角部81a到p++型接触区32为止的距离x31比从电路部的p+型扩散区24到n+型源区22为止的距离x2长即可(x31>x2)。
与图11的电路部和图1的保护元件部相比，图11的保护元件部会失去p-型扩散区的电场缓和效果，因此容易雪崩击穿。因此，在保护元件部的击穿电压Vbv1和电路部的击穿电压Vbv2之间，成立Vbv1<Vbv2的关系。据此，与仅调整工作电阻时相比，更容易将保护元件部的回跳开始电压Vt1调整为比电路部的回跳开始电压Vt2小的值。此外，由于可以省去在保护元件部形成p-型扩散区的工序，因此，例如通过不同的工序形成保护元件部的各扩散区和与电路部之间的各扩散区时，可以减少工序数，降低成本。对于回跳开始电压Vt1的调整，在保护元件部中，可以通过调整p+型扩散区81的杂质浓度来进行。
如图12所示，可以使在保护元件部中构成纵向型二极管D1的p+型扩散区82的深度和在电路部中构成纵向型二极管D2的p+型扩散区83的深度与电路部的p-型基区21的深度相同。
如上所述，根据实施方式6，即使在保护元件部中不设置p-型扩散区时，也可以取得与实施方式1～5相同的效果。
(实施方式7)
以下，对实施方式7的半导体装置的结构进行说明。图14是表示实施方式7的半导体装置的结构的截面图。在图14中示出图15的剖切线B-B’处的截面结构。图15是表示实施方式7的半导体装置的平面布局的平面图。在图15中示出配置有多个电路部的横向型n沟道MOSFET 20的单位单元的情形。实施方式7的半导体装置与实施方式6的半导体装置的不同点在于，在保护元件部中构成纵向型二极管D1的p+型扩散区82与该p+型扩散区82内部的n+型扩散区33之间设置有n型或者P型的扩散区(第九半导体区)91。扩散区91具有调整保护元件30的寄生双极型元件T1的回跳开始电压Vt1的功能。
具体地说，如图14所示，扩散区91以在p+型扩散区82的内部覆盖n+型扩散区33的整个下部(n+型支撑基板1侧的部分)的方式设置。此外，扩散区91以与p++型接触区32分离的方式配置。扩散区91是在p+型扩散区82中导入n型杂质或者p型杂质而成的n型扩散区或者p型扩散区，例如通过离子注入和用于活化的热处理而形成。在向p+型扩散区82导入p型杂质而形成扩散区91时，形成p型杂质浓度比p+型扩散区82的p型杂质浓度高的p型的扩散区91。与不设置扩散区91时相比，p型的扩散区91的p型杂质浓度越高，保护元件30的寄生双极型元件T1的回跳开始电压Vt1变得越高。
另一方面，在向p+型扩散区82导入n型杂质而形成扩散区91时，形成n型杂质浓度比p+型扩散区82的n型杂质浓度高的p型的扩散区91。在这种情况下，由导入到p+型扩散区82的n型杂质的剂量决定扩散区91的导电型。当扩散区91的n型杂质浓度比p+型扩散区82的p型杂质浓度低时，形成杂质浓度比p+型扩散区82的杂质浓度低的p型的扩散区91。当扩散区91的n型杂质浓度比p+型扩散区82的p型杂质浓度高时，p+型扩散区82的一部分反转为n型而形成n型的扩散区91。与不设置扩散区91时相比，n型的扩散区91的n型杂质浓度越高，保护元件30的寄生双极型元件T1的回跳开始电压Vt1变得越低。
如图15所示，n+型扩散区33可以配置为例如大致直线状的平面布局。p++型接触区32例如可以与n+型扩散区33的长度方向(直线状延伸的方向)平行地配置在通过n+型扩散区33的直线上。扩散区91配置成覆盖n+型扩散区33周围的例如大致直线状的平面布局。构成n+型扩散区33和布线层(未图示)的接触部37a(参照图14)的接触孔37b具有例如大致矩形形状的平面形状，且以沿着n+型扩散区33的长度方向分散的方式设置有多个。构成p++型接触区32和布线层的接触部的接触孔36b具有例如大致矩形形状的平面形状，且配置有一个。电路部和输出级部的构成与实施方式6相同。
以下，对保护元件部的动作进行说明。图16是表示实施方式7的半导体装置的回跳特性的特性图。在图16中示出浪涌电压从VCC端子侵入而使VCC端子的电压上升时的实施例1、2和比较例的电流-电压(I-V)的波形。实施例1是按照上述实施方式7的半导体装置的构成设置n型的扩散区91的保护元件30。实施例2是按照上述实施方式7的半导体装置的构成设置p型的扩散区91的保护元件30。比较例除了没有设置扩散区91以外，具有与实施例1、2相同的构成，例如相当于实施方式6的保护元件30。
如图16所示，实施例1的寄生双极型元件T1的回跳开始电压Vt11低于比较例的寄生双极型元件T1的回跳开始电压Vt1。实施例2的寄生双极型元件T1的回跳开始电压Vt12高于比较例的寄生双极型元件T1的回跳开始电压Vt1。因此，通过调整扩散区91的n型杂质浓度或者p型杂质浓度，从而能够调整保护元件30的寄生双极型元件T1的回跳开始电压Vt1。其可调整的范围是实施例1的寄生双极型元件T1的回跳开始电压Vt11以上且实施例2的寄生双极型元件T1的回跳开始电压Vt12以下的范围X。
此外，可以在实施方式7中应用实施方式2，以在电路部中扩大构成纵向型二极管D2的p+型扩散区83的宽度而使其与横向型n沟道MOSFET 20的n+型源区22的一部分重叠的方式配置p+型扩散区83。据此，与实施方式2相同，横向型n沟道MOSFET 20的寄生动作得到抑制，电路部的寄生双极型元件T2的回跳开始电压Vt2变高。据此，保护元件30的寄生双极型元件T1的回跳开始电压Vt1与电路部的寄生双极型元件T2的回跳开始电压Vt2的差变大，因此还能够确保寄生动作的空间(margin)。
如上所述，根据实施方式7，可以取得与实施方式1～6相同的效果。此外，根据实施方式7，通过在保护元件部中以覆盖构成纵向型二极管的p+型扩散区内部的n+型扩散区的整个下部的方式设置n型或者p型的扩散区，能够调整保护元件的寄生双极型元件的回跳开始电压。据此，为了调整保护元件的寄生双极型元件的回跳开始电压，无需像上述专利文献11那样确保用于调整保护元件部的寄生电阻的该p型扩散区的宽度，或者无需像上述的专利文献12那样在同一基板上追加触发元件。据此，能够缩小保护元件的占有面积，因此在靠近容易发生回跳的部位的位置很容易配置保护元件，电路设计的自由度较高。此外，即使在多个部位配置保护元件时，电路设计的自由度也变高。
(实施方式8)
以下，对实施方式8的半导体装置的结构进行说明。图17是表示实施方式8的半导体装置的结构的截面图。在图17中示出图18的剖切线C-C’处的截面结构。图18是表示实施方式8的半导体装置的平面布局的平面图。实施方式8的半导体装置与实施方式7的半导体装置的不同点在于，将具备n型或者p型的扩散区91的保护元件40与在电路部中作为保护环发挥作用的p+型扩散区83一体化。即，通过由形成于电路部的纵向型二极管D2构成保护元件40，在电路部的内部配置有保护元件40。
具体地说，如图17、18所示，例如，在沿着包围横向型n沟道MOSFET20的周围的配置成大致矩形形状的平面布局的p+型扩散区83的一边，在大致直线状的平面布局中配置有n+型扩散区33。在这种情况下，p+型扩散区83内部的p++型接触区25沿着例如p+型扩散区83的剩余三边而配置成大致C字形的平面布局。据此，p+型扩散区83的配置有n+型扩散区33的部分83b成为保护元件40，配置有p++型接触区25的部分83a作为保护环发挥作用。
扩散区91以与p++型接触区25分离的方式在p+型扩散区83(83b)的内部配置成覆盖n+型扩散区33周围的例如大致直线状的平面布局。扩散区91的配置以外的构成与实施方式7相同。在这里，使保护元件40与在p+型扩散区83的与横向型n沟道MOSFET 20的n+型源区22相对的一边一体化，但也可以使保护元件40与p+型扩散区83的其他三边一体化。虽然省略了图示，但可以在实施方式7中应用实施方式8，并用配置在电路部内部的保护元件40与配置在电路部外侧的保护元件部的保护元件(图14的符号30)。
这样，即使在将由纵向型二极管D2构成的保护元件40与保护环一体化的情况下，通过以覆盖n+型扩散区33的整个下部的方式设置n型或者p型的扩散区91，能够取得与实施方式7相同的效果。此外，如果保护元件部40中的由n+型扩散区33、p+型扩散区83和n-型外延层2组成的寄生双极型元件T1发生回跳，则雪崩电流流过横向型n沟道MOSFET 20的n+型源区22和p+型扩散区83的内部的n+型扩散区33。与在保护环中没有设置进行寄生动作的纵向型二极管D2时相比，雪崩电流分散到横向型n沟道MOSFET 20的n+型源区22和p+型扩散区83，因此可以流通更大的电流。
如上所述，根据实施方式8，即使在电路部中使保护元件与作为保护环发挥作用的p+型扩散区一体化的情况下，也能够取得与实施方式1～7相同的效果。此外，根据实施方式8，通过在电路部中使保护元件与作为保护环发挥作用的p+型扩散区一体化，能够实现小型化。
(实施方式9)
以下，对实施方式9的半导体装置的结构进行说明。图19是表示实施方式9的半导体装置的结构的截面图。在图19中示出图20的剖切线D-D’处的截面结构。图20是表示实施方式9的半导体装置的平面布局的平面图。图21是表示实施方式9的半导体装置的结构的另一个示例的截面图。图20、21所示的实施方式9的半导体装置是分别在实施方式1、6中应用了实施方式7的半导体装置。
具体地说，沿着包围保护元件部的p++型接触区32的周围的配置成大致矩形形状的平面布局的n+型扩散区83，在大致矩形环状的平面布局中配置有n型或者p型的扩散区92。扩散区92与实施方式7相同，以覆盖n+型扩散区33的整个下部的方式设置。通过调整该扩散区92的n型杂质浓度和p型杂质浓度，从而与实施方式7相同，能够调整保护元件30的寄生双极型元件T1的回跳开始电压Vt1。
如上所述，根据实施方式9，可以取得与实施方式1、6、7相同的效果。
(实施方式10)
以下，对实施方式10的半导体装置的结构进行说明。图22是表示实施方式10的半导体装置的结构的截面图。图23是表示实施方式10的半导体装置的结构的另一个示例的截面图。图22、23所示的实施方式10的半导体装置是分别在实施方式1、2中应用了实施方式8的半导体装置。
具体地说，如图22所示，使与实施方式8相同地具有n型或者p型的扩散区91的保护元件40与在电路部中作为保护环发挥作用的p+型扩散区24的一部分24b一体化。据此，除了配置在电路部外侧的保护元件部的保护元件(未图示)以外，在电路部的内部配置具有扩散区91的保护元件40，并用这两个保护元件。此外，如图23所示，可以扩大在电路部中作为保护环发挥作用的p+型扩散区44的与保护元件40一体化的部分44b的宽度，使其与横向型n沟道MOSFET 20的n+型源区22的一部分重叠。
在这里，使保护元件40与p+型扩散区24中与横向型n沟道MOSFET 20的n+型源区22相对的部分24b、44b一体化，但也可以使保护元件40与p+型扩散区24的其他部分24a、44a一体化。此外，在图22、23中省略了配置在电路部外侧的构成保护元件部的各部分的图示，但保护元件部的构成可以与实施方式1、2相同，也可以与实施方式9相同。当使配置在电路部外侧的保护元件部与实施方式9具有相同构成时，在保护元件部的保护元件中配置n型或者p型的扩散区91。
如上所述，根据实施方式10，可以取得与实施方式1、8、9相同的效果。
在上述实施方式1等中，为了调整像保护元件30那样的纵向型急变二极管(snapdiode)的回跳开始电流，需要调整p-型扩散区31的杂质浓度和/或深度。另一方面，如上所述，为了降低生产成本，优选同时形成构成保护元件部的保护元件30的p-型扩散区31与构成电路部的横向型n沟道MOSFET 20的p-型扩散区21。在这种情况下，如果优先横向型n沟道MOSFET 20的特性而确定p-型扩散区21和p-型扩散区31的杂质浓度和/或深度，则有时会很难调整保护元件30的回跳开始电流。以下，对即使在很难调整保护元件30的回跳开始电流的情况下也能够进行有效的保护的半导体装置进行说明。
(实施方式11)
以下，对实施方式11的半导体装置的结构进行说明。图24是表示实施方式11的半导体装置的结构的截面图。图24的保护元件部的截面结构是图25的剖切线E-E’处的截面结构。图25是表示实施方式11的半导体装置的平面布局的平面图。在图25中仅示出保护元件部。实施方式11的半导体装置与实施方式1的半导体装置的不同点在于，在保护元件部中，还具有与保护元件(第一保护元件)30分离的保护元件(第二保护元件)50。
保护元件50由选择性地设置在n-型外延层2的表面层的p-型扩散区(第十半导体区)51构成。p-型扩散区51以与输出级部的纵向型MOSFET 10的p型基区6、电路部的p-型扩散区21和保护元件30的p-型扩散区31分离的方式配置。在p-型扩散区51的内部选择性地设置有p++型接触区(第十二半导体区)52和p+型扩散区(第十一半导体区)53。
p++型接触区52通过布线层35连接到GND端子。构成p++型接触区52与布线层35之间的接触部55a的接触孔55b配置有一个以上(图25)。在图25中示出配置有多个接触孔55b的状态(涂成矩形点状的部分)。p+型扩散区53的深度可以比p-型扩散区51的深度深。通过p+型扩散区53和n-型外延层2之间的pn结形成有纵向型二极管D3。
保护元件50的纵向型二极管D3的击穿电压(breakdown voltage)比由保护元件30的p+型扩散区34和n-型外延层2之间的pn结产生的纵向型二极管D1的击穿电压低。具体地说，使从保护元件50的p-型扩散区51的p+型扩散区53向横向突出的宽度wa比从保护元件30的p-型扩散区31的p+型扩散区34向横向突出的宽度wb小。通过使保护元件50的p-型扩散区51的突出宽度wa比保护元件30的p-型扩散区31的突出宽度wb小，从而保护元件50的外周部的电场缓和效果变小。据此，能够使纵向型二极管D3的击穿电压比纵向型二极管D1击穿电压小。
在本实施例中，优选保护元件30设定为超过击穿电压而立即使寄生双极型元件T1动作。具体地说，使从p+型扩散区34到p++型接触区32为止的距离x1足够长。在这样的保护元件30中，由于寄生双极型元件T1动作而发生回跳，因此无需调整p-型扩散区31的杂质浓度或者深度而调整回跳开始电流。
在本实施方式中，即使在通过同一杂质注入和杂质扩散工序来同时形成保护元件部的p-型扩散区31、p-型扩散区51和电路部的p-型扩散区21的各扩散区的情况，也能够优先在电路部中形成的元件的特性而设定p-型扩散区21的杂质浓度或者深度。
图26是表示实施方式11的半导体装置的回跳特性的特性图。首先，参照电流-电压(I-V)波形w12对保护元件50单独存在时的动作进行说明。如果浪涌电压从VCC端子侵入而使VCC端子的电压上升，施加电压达到击穿电压Vbv11，则纵向型二极管D3在p+型扩散区53与n-型外延层2之间的pn结发生击穿，电流(雪崩电流)开始流动。因雪崩电流而在纵向型二极管D3产生的正的载流子(hole)经由p+型扩散区53，通过布线层35从p++型接触区52流入GND端子。并且，随后，由于二极管D3的工作电阻而施加电压上升，雪崩电流随之增加。
其次，参照图26的I-V波形w13对保护元件30单独存在时的动作进行说明。如果浪涌电压从VCC端子侵入而使VCC端子的电压上升，施加电压达到击穿电压Vbv12，则纵向型二极管D1在p+型扩散区34与n-型外延层2之间的pn结发生击穿，雪崩电流开始流动。因雪崩电流而在纵向型二极管D1产生的正的载流子(hole)经由p+型扩散区34和p-型扩散区31，通过布线层35从p++型接触区32流入GND端子。纵向型二极管D1的工作电阻，通过p-型扩散区31中的电阻元件而变得比较大。一旦发生击穿，则由p-型扩散区31中的电阻元件产生的在p-型扩散区31中的电压降会立即超过p-型扩散区31和n+型扩散区33之间的pn结的正向电压。据此，p-型扩散区31和n+型扩散区33之间的pn结被正向偏置，雪崩电流的一部分电流流向n+型扩散区33侧。流向该n+型扩散区33侧的电流成为基电流，由n+型扩散区33、p-型扩散区31和n-型外延层2组成的寄生双极型元件T1变为导通状态，发生回跳。此时，施加在保护元件30上的电压下降到比纵向型二极管D1的击穿电压Vbv11低的电压Vh11。
其次，参照电流-电压(I-V)波形w11对整个保护元件部的动作进行说明。由于浪涌电压从VCC端子侵入而使VCC端子的电压上升，施加电压达到击穿电压Vbv11，则纵向型二极管D3发生击穿，电流(雪崩电流)开始流动。如果通过纵向型二极管D3的工作电阻，施加电压达到击穿电压Vbv12时，纵向型二极管D1在p+型扩散区34与n-型外延层2之间的pn结发生击穿，雪崩电流开始流动。一旦发生击穿，则由n+型扩散区33、p-型扩散区31和n-型外延层2组成的寄生双极型元件T1会立即变为导通状态，发生回跳。此时，施加到保护元件30的电压下降到比纵向型二极管D1的击穿电压Vbv1低的电压Vh1。
可以将这样的实施方式11应用于实施方式2～5来代替应用于实施方式1。
如上所述，根据实施方式11，可以取得与实施方式1～5相同的效果。此外，根据实施方式11，由于不需要调整保护元件(急变二极管)的回跳开始电流，所以即使在优先形成于电路部的元件的特性而设定p-型扩散区的杂质浓度或者深度的情况下，也能够很容易设计保护元件。
以上，在本发明中，不限于上述各实施方式，在不超出本发明主旨的范围内可以进行各种变更。例如，在上述的各实施方式中，作为输出级用的半导体元件，以设置有沟槽栅结构的纵向型MOSFET的情形为例进行了说明，但作为输出级用的半导体元件，也可以设置平面栅极结构的纵向型MOSFET等各种器件。此外，本发明可以适用于在同一半导体基板上具备构成电路部的各种器件(元件)和从浪涌中保护这些器件的保护元件的半导体装置。此外，本发明即使将导电型(n型、p型)反转也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置及半导体装置的制造方法适用于在同一半导体基板上具备构成电路部的器件和从浪涌中保护该器件的保护元件的半导体装置。

Claims (32)

1.一种半导体装置，其特征在于，具备：
第二导电型的第一半导体区，其选择性地设置于第一导电型的半导体基板的第一主面的表面层；
半导体元件的元件结构，其设置于所述第一半导体区内；
第一导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部，并构成所述半导体元件的元件结构；
第二导电型的第三半导体区，其在深度方向上贯穿所述第一半导体区，以所述第一半导体区的深度以上的深度且包围所述半导体元件的元件结构的方式被选择性地设置，并且杂质浓度比所述第一半导体区的杂质浓度高；
第二导电型的第四半导体区，其以与所述第一半导体区分离的方式选择性地设置于所述半导体基板的第一主面的表面层；
第一导电型的第五半导体区，其选择性地设置于所述第四半导体区的内部；
第二导电型的第六半导体区，其在深度方向上贯穿所述第四半导体区，且以所述第四半导体区的深度以上的深度被选择性地设置，并且杂质浓度比所述第四半导体区的杂质浓度高；
第一电极，其电连接到所述第二半导体区、所述第三半导体区、所述第四半导体区和所述第五半导体区；以及
第二电极，其连接到所述半导体基板的第二主面。
2.一种半导体装置，其特征在于，具备：
第二导电型的第一半导体区，其选择性地设置于第一导电型的半导体基板的第一主面的表面层；
半导体元件的元件结构，其设置于所述第一半导体区内；
第一导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部，并构成所述半导体元件的元件结构；
第二导电型的第三半导体区，其以包围所述半导体元件的元件结构的方式选择性地设置于所述第一半导体区的内部，且杂质浓度比所述第一半导体区的杂质浓度高；
第二导电型的第四半导体区，其以与所述第一半导体区分离的方式选择性地设置于所述半导体基板的第一主面的表面层；
第一导电型的第五半导体区，其选择性地设置于所述第四半导体区的内部；
第二导电型的第六半导体区，其选择性地设置在所述第四半导体区的内部，且杂质浓度比所述第四半导体区的杂质浓度高；
第一电极，其电连接到所述第二半导体区、所述第三半导体区、所述第四半导体区和所述第五半导体区；以及
第二电极，其连接到所述半导体基板的第二主面。
3.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具备第二导电型的第七半导体区，该第二导电型的第七半导体区选择性地设置于所述第四半导体区的内部，且杂质浓度比所述第四半导体区的杂质浓度高，
所述第一电极经由所述第七半导体区而电连接到所述第四半导体区，
所述第五半导体区配置在所述第六半导体区与所述第七半导体区之间。
4.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具备第二导电型的第七半导体区，该第二导电型的第七半导体区选择性地设置于所述第四半导体区的内部，且杂质浓度比所述第四半导体区的杂质浓度高，
所述第一电极经由所述第七半导体区而电连接到所述第四半导体区，
所述第七半导体区以与所述第六半导体区分离的方式配置，
所述第五半导体区选择性地设置于所述第六半导体区的内部。
5.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具备第二导电型的第七半导体区，该第二导电型的第七半导体区选择性地设置于所述第六半导体区的内部，且杂质浓度比所述第六半导体区的杂质浓度高，
所述第一电极经由所述第七半导体区而电连接到所述第四半导体区，
所述第五半导体区选择性地设置于所述第六半导体区的内部。
6.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具备第二导电型的第七半导体区，该第二导电型的第七半导体区选择性地设置于所述第六半导体区的内部，且杂质浓度比所述第六半导体区的杂质浓度高，
所述第一电极经由所述第七半导体区而电连接到所述第四半导体区，
所述第五半导体区以与所述第六半导体区分离的方式配置。
7.根据权利要求3所述的半导体装置，其特征在于，所述第五半导体区以包围所述第七半导体区的周围的方式配置。
8.根据权利要求3所述的半导体装置，其特征在于，
所述第五半导体区以包围所述第七半导体区的周围的方式配置，
所述第六半导体区以包围所述第五半导体区的周围的方式配置。
9.根据权利要求3所述的半导体装置，其特征在于，所述第六半导体区以包围所述第七半导体区的周围的方式配置。
10.根据权利要求3所述的半导体装置，其特征在于，所述第六半导体区以包围所述第五半导体区的周围的方式配置。
11.根据权利要求1所述的半导体装置，其特征在于，所述第六半导体区具有与所述第三半导体区相同的杂质浓度和深度。
12.根据权利要求1所述的半导体装置，其特征在于，所述第四半导体区具有与所述第一半导体区相同的杂质浓度和深度。
13.一种半导体装置，其特征在于，具备：
第二导电型的第一半导体区，其选择性地设置于第一导电型的半导体基板的第一主面的表面层；
半导体元件的元件结构，其设置于所述第一半导体区内；
第一导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部，并构成所述半导体元件的元件结构；
第二导电型的第三半导体区，其在深度方向上贯穿所述第一半导体区，以所述第一半导体区的深度以上的深度且包围所述半导体元件的元件结构的方式被选择性地设置，并且杂质浓度比所述第一半导体区的杂质浓度高；
第二导电型的第四半导体区，其以与所述第一半导体区分离的方式选择性地设置于所述半导体基板的第一主面的表面层；
第一导电型的第五半导体区，其选择性地设置于所述第四半导体区的内部；
第一电极，其电连接到所述第二半导体区、所述第三半导体区、所述第四半导体区和所述第五半导体区；以及
第二电极，其连接到所述半导体基板的第二主面。
14.根据权利要求13所述的半导体装置，其特征在于，
所述半导体装置还具备第二导电型的第六半导体区，该第二导电型的第六半导体区选择性地设置于所述第四半导体区的内部，且杂质浓度比所述第四半导体区的杂质浓度高，
所述第一电极经由所述第六半导体区而电连接到所述第四半导体区，
所述第五半导体区以包围所述第六半导体区的周围的方式配置。
15.根据权利要求1所述的半导体装置，其特征在于，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件或者由所述第五半导体区、所述第六半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第六半导体区到所述第四半导体区与所述第一电极的接触部为止的距离。
16.根据权利要求3所述的半导体装置，其特征在于，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件或者由所述第五半导体区、所述第六半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第六半导体区到所述第七半导体区为止的距离。
17.根据权利要求3所述的半导体装置，其特征在于，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第六半导体区到所述第五半导体区为止的距离。
18.根据权利要求13所述的半导体装置，其特征在于，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第四半导体区的拐角部到所述第四半导体区与所述第一电极的接触部为止的距离。
19.根据权利要求14所述的半导体装置，其特征在于，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定从所述第四半导体区的拐角部到所述第六半导体区为止的距离。
20.根据权利要求1所述的半导体装置，其特征在于，以使由所述第五半导体区、所述第四半导体区和所述半导体基板组成的寄生双极型元件或者由所述第五半导体区、所述第六半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压低于由所述第二半导体区、所述第一半导体区和所述半导体基板组成的寄生双极型元件开始回跳的电压的方式设定所述第四半导体区的杂质浓度。
21.根据权利要求1所述的半导体装置，其特征在于，所述半导体元件的元件结构包括：
所述第二半导体区；
第一导电型的第八半导体区，其以与所述第二半导体区分离的方式选择性地设置于所述第一半导体区的内部；
栅极，其隔着栅极绝缘膜设置在所述第一半导体区的被夹在所述第二半导体区与所述第八半导体区之间的部分的表面上。
22.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置设置有通过同一工序形成的所述第一半导体区和所述第四半导体区。
23.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置设置有通过同一工序形成的所述第三半导体区和所述第六半导体区。
24.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置设置有通过同一工序形成的所述第二半导体区和所述第五半导体区。
25.根据权利要求13所述的半导体装置，其特征在于，所述半导体装置设置有通过同一工序形成的所述第三半导体区和所述第四半导体区。
26.根据权利要求1～25中任一项所述的半导体装置，其特征在于，所述半导体装置在所述第四半导体区与所述第五半导体区之间还具备以覆盖所述第五半导体区的方式设置的第九半导体区。
27.根据权利要求26所述的半导体装置，其特征在于，所述第九半导体区的第一导电型杂质浓度比所述第四半导体区的第一导电型杂质浓度高。
28.根据权利要求26所述的半导体装置，其特征在于，所述第九半导体区的第二导电型杂质浓度比所述第四半导体区的第二导电型杂质浓度高。
29.根据权利要求26所述的半导体装置，其特征在于，所述第四半导体区是所述第三半导体区的一部分。
30.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括：
第二导电型的第十半导体区，其以与所述第一半导体区和所述第四半导体区分离的方式选择性地设置于所述半导体基板的第一主面的表面层；
第二导电型的第十一半导体区，其在深度方向上贯穿所述第十半导体区，且以所述第十半导体区的深度以上的深度被选择性地设置；以及
第二导电型的第十二半导体区，其选择性地设置于所述第十一半导体区的表面层，且杂质浓度比所述第十一半导体区的杂质浓度高，
其中，由所述半导体基板和所述第三半导体区构成的第一二极管的击穿电压比由所述半导体基板和所述第十一半导体区构成的第二二极管的击穿电压高。
31.根据权利要求30所述的半导体装置，其特征在于，在所述半导体基板的第一主面的表面，所述半导体基板与所述第六半导体区之间的距离比所述半导体基板与所述第十一半导体区之间的距离大。
32.一种半导体装置的制造方法，其特征在于，是如下半导体装置的制造方法，所述半导体装置包括：
第二导电型的第一半导体区，其选择性地设置于第一导电型的半导体基板的第一主面的表面层；
半导体元件的元件结构，其设置于所述第一半导体区内；
第一导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部，并构成所述半导体元件的元件结构；
第二导电型的第三半导体区，其在深度方向上贯穿所述第一半导体区，以在所述第一半导体区的深度以上的深度且包围所述半导体元件的元件结构的方式被选择性地设置，并且杂质浓度比所述第一半导体区的杂质浓度高；
第二导电型的第四半导体区，其以与所述第一半导体区分离的方式选择性地设置于所述半导体基板的第一主面的表面层；
第一导电型的第五半导体区，其选择性地设置于所述第四半导体区的内部；
第二导电型的第六半导体区，其在深度方向上贯穿所述第四半导体区，以所述第四半导体区的深度以上的深度被选择性地设置，且杂质浓度比所述第四半导体区的杂质浓度高；
第一电极，其电连接到所述第二半导体区、所述第三半导体区、所述第四半导体区和所述第五半导体区；以及
第二电极，其连接到所述半导体基板的第二主面，
所述半导体装置的制造方法包括：
通过同一杂质注入和杂质扩散处理，以相互分离的方式将所述第一半导体区和所述第四半导体区选择性地形成于所述半导体基板的第一主面的表面层的工序；
通过同一杂质注入和杂质扩散处理，在所述第一半导体区的内部选择性地形成所述第二半导体区，并且在所述第四半导体区的内部选择性地形成所述第五半导体区的工序；以及
通过同一杂质注入和杂质扩散处理，选择性地形成在深度方向上贯穿所述第一半导体区的所述第三半导体区，并且选择性地形成在深度方向上贯穿所述第四半导体区的所述第六半导体区的工序。
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