JP2005223016A - 半導体装置 - Google Patents

Abstract

【課題】高ＥＳＤ耐量を有し、消費電力が小さく、内部回路の誤動作を防止できる静電保護用素子を有する半導体装置を提供すること。
【解決手段】ｐ基板２の上にｎウェル領域３を形成し、ｎウェル領域３とｐ基板２からなる縦形のｐｎダイオード２１を形成し、ｎウェル領域３の表面にはショットキーバリアダイオード２２のアノード電極５となる金属電極を形成し、ｎウェル領域３と金属電極をショットキー接触させて、ショットキー接合４を形成し、ショットキーバリアダイオード２２とする。 こうすることで、ｐｎダイオード２１でＥＳＤ（静電気放電）を吸収し、入力端子５５に負電圧が印加された場合はショットキーバリアダイオード２２のその電圧を阻止するため、寄生ｎｐｎトランジスタ２３が動作することが無く、半導体装置の消費電力を小さくでき、また内部回路の誤動作を防止することができる。
【選択図】 図１

Description

この発明は、同一基板上に集積回路とこの集積回路を保護する保護素子を形成した半導体装置に関する。

静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）は、半導体装置が配置されている機器の他の回路部や絶縁物、また半導体装置を取り扱う人間の人体などから発生し、半導体装置の破壊や損傷を引き起こす。ＥＳＤは、半導体装置の信頼性を左右する重要な要因であり、より安定な動作を確保するためにはＥＳＤに対する耐圧を十分に高めることが望ましい。
従来、ＥＳＤから半導体装置を保護するために、増幅回路の入力側または出力側に所定電圧以上で動作するように設計されたｐｎダイオードなどを設ける方法が知られている。 図７は、従来の静電保護用素子を有するパワーＩＣの要部回路図である。ｐｎダイオード５１、５２が静電保護用素子である。この回路図において、ｐｎダイオード５１のアノードとＶｓｓ端子５７（電源の低電位側端子）が接続し、ｐｎダイオード５１のカソードとｐｎダイオード５２のアノードが接続し、ｐｎダイオード５２のカソードとＶｄｄ端子５６（電源の高電位側端子）が接続し、ｐｎダイオード５２のアノードとカソードにプルアップ抵抗が接続し、ｐｎダイオード５１、５２の接続点と入力端子５５、内部回路５４が接続し、内部回路５４とＶｄｄ端子５６、Ｖｓｓ端子５７、出力端子５８が接続する。

ｐｎダイオード５１は、入力端子５５とＶｓｓ端子５７に、ｐｎダイオード５１の耐圧より高いＥＳＤサージが印加された場合、ｐｎダイオード５１を通して電荷を放電し、これとは逆方向の電圧に対してはｐｎ接合の順方向電流により電荷を放電して、内部回路５４を保護する静電保護用素子であり、ｐｎダイオード５２は、同様に入力端子５５とＶｄｄ端子５６間にＥＳＤサージが印加された場合の静電保護用素子である。プルアップ抵抗５３は入力端子５５の電位を安定させる働きをする。
図８は、静電保護用素子と内部回路を形成したパワーＩＣチップの要部平面図である。チップ７１の外周部には入力端子５５（５５ａ、５５ｂ）が配置され、この入力端子５５と内部回路５４とがそれぞれ接続され、入力端子５５から入力される入力信号が内部回路５４に伝達される。この入力端子５５下に図示しない静電保護用素子のｐｎダイオード５１が配置され、入力端子５５とｐｎダイオード５１のカソード領域が接続される。上側のｐｎダイオード５２とプルアップ抵抗５３は図示されていない。

図９は、図８のＸ−Ｘ線で切断した要部断面図である。ここでは図７の点線Ｂで示したｐｎダイオード５１と内部回路５４の一部を示す。
入力端子５５はｐｎダイオード５１のカソード電極７５と接続し、さらに、内部回路５５を構成する図示しないＣＭＯＳ回路のゲートと接続する。ｐｎダイオード５１はｐ基板７２の表面層にｎウェル領域７３を形成し、ｎウェル領域７３の表面層にｎ⁺ 層７４を形成し、ｎ⁺ 層７４上にカソード電極７５を形成し、このカソード電極７５と入力端子５５を接続する。
また、ｎウェル領域７３と離して形成される別のｎウェル領域７６には前記の内部回路５４が形成される。このｎウェル領域７６には図示しないｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴで構成されるＣＭＯＳ回路などが形成される。ＣＭＯＳ回路が形成されるｎウェル領域７６は通常Ｖｄｄ端子５６と接続する。ｐチャネルＭＯＳＦＥＴはｐソース領域、ｐドレイン領域、ゲート電極で構成され、ｎチャネルＭＯＳＦＥＴはｐウェル領域に形成されたｎソース領域、ｎドレイン領域、ゲート電極で構成される。ゲート電極はゲート端子と接続し、このゲート端子と先の入力端子５５を接続する。また、ｐ基板７２の裏面に裏面電極７８を形成し、この裏面電極７８とＶｓｓ端子５７を接続する。

この構成において、ｐ基板７２とｎウェル領域７３でｐｎダイオード５１のｐｎ接合が形成される。また、ｎウェル領域７３とｐ基板７２とｎウェル領域７６で寄生ｎｐｎトランジスタ８０が形成される。
図１０は、図８のＹ−Ｙ線で切断した要部断面図である。この図は隣接する入力端子５５とその下に形成されたｐｎダイオード５１の断面図を示し、ｐｎダイオード５２は省略し、プルアップ抵抗５３とＶｄｄ端子５６は点線で示した。
ｐ基板７２の表面層に隣接した２つのｎウェル領域７３があり、それぞれのｎウェル領域７３の表面層にｎ⁺ 層７４があり、ｎ⁺ 層７４上にカソード電極７５があり、それぞれのカソード電極７５と入力端子５５ａ、５５ｂがそれぞれ接続されている。また、入力端子５５ａ、５５ｂにはプルアップ抵抗５３がそれぞれ接続されており、それぞれに入力端子５５ａ、５５ｂにはそれぞれの内部回路５４が接続されている。この断面で見ると、隣接した２つのｎウェル領域７３とｐ基板７２で寄生ｎｐｎトランジスタ８１が形成されている。

ここで、既に特許文献に開示されている静電保護回路について説明する。特許文献１では、従来のｐ型拡散領域の代わりまたは並列にｎ型基板またはｎウェルへの金属コンタクトを使用することによって、トランジスタの動作を行わせる少数キャリアの注入を抑制することによってＥＳＤ基板のラッチアップ発生率を低下させることが記載されている。このように金属コンタクトを使用することにより、ＥＳＤ構造を有するショットキーバリアダイオード（ＳＢＤ）が形成される。ＳＢＤは多数キャリアデバイスなので、ＳＢＤが順バイアスのときごく僅かな少数キャリアしか注入されず、それによりラッチアップの可能性が低下する。
このＳＢＤ構造は横型構造であり、前記した静電保護回路の縦型構造とは異なり、電流容量が小さく、ＥＳＤで大きな電流が引き抜けないため、車載用の高耐圧のパワーＩＣに適用するのは困難である。

また、特許文献２では、高周波半導体装置（ＨＥＭＴ）の入力端子と正の電源端子との間と、高周波半導体装置の入力端子と負の電源端子との間にそれぞれ入力端子にカソードが接続されるようにダイオードを設けることで、高周波素子の特性を劣化させることなく、正負両極性においてＥＳＤ耐量の向上を図れるようにしたことが記載されている。
また、特許文献３では、半導体素子の出力端子にｎ型ＭＯＳトランジスタが接続されている半導体素子において、前記出力端子に接続されているｎ型ＭＯＳトランジタと並列にショットキーバリアダイオードが接続されるようにしている半導体素子とすることが記載されている。このような素子とすることで、出力端子にマイナスの静電気が印加された場合でも前記のショットキーバリアダイオードを通して大電荷を放出することができるためにＥＳＤ破壊を発生させることがない。
特開平１０−１２５８５８号公報 図４ 特開２００１−１１０９９３号公報 図１ 特開２００３−２４３５２３号公報 図１

図９において、入力端子５５に負電圧（Ｖｓｓを基準にして、例えば−０．７Ｖから−２Ｖ程度）が印加されると、ｐｎダイオード５１が順バイアスされて、Ｖｓｓ端子５７から入力端子５５に向かって電流Ｉ１が流れる。この電流Ｉ１は寄生ｎｐｎトランジスタ８０のベース電流となり、寄生ｎｐｎトランジスタ８０が動作して、Ｖｄｄ端子７７−ｎウェル領域７６−ｐ基板７２−ｎウェル領域７３−入力端子５５の経路で電流Ｉ２が流れる。このように、寄生ｎｐｎトランジスタに電流が流れることで、パワーＩＣの消費電力を増大させる。
また、図１０において、第１の入力端子５５ａに負電圧（Ｖｓｓを基準にして、例えば−０．７Ｖから−２Ｖ程度）が印加されると、Ｖｓｓ端子５７から入力端子５５ａへ向かって電流Ｉ１が流れ、このＩ１で寄生ｎｐｎトランジスタ８１が動作し、Ｖｄｄ端子５６からプルアップ抵抗５３を通して入力端子５５ａへ電流Ｉ２が流れる。このＩ２がプルアップ抵抗５３に流れることによって、プルアップ抵抗５３の抵抗値ＲとＩ２の積（Ｒ×Ｉ２）の電圧降下が生じて、第２の入力端子５５ｂの電位を低下させる。第２の入力端子５５ｂが接続されていない場合や高い信号源のインピーダンスで接続されている場合に、第２の入力端子５５ｂにＨレベルの信号が入力されているとすると、この電位降下によりＬレベルに変化し、内部回路５４への信号がＨレベルではなくＬレベルとなり、内部回路５４を誤動作させることになる。また、図９の場合と同じように、寄生ｎｐｎトランジスタ８１が動作することでパワーＩＣの消費電力を増大させる。つぎにこれを防止する方法について説明する。

図１１は、改良した従来の静電保護用素子と内部回路を形成したパワーＩＣチップの要部断面図である。
図９との違いは、ｎウェル領域７３の表面層にｐアノード領域８２を形成した点であり、ｐｎダイオード５１のカソードとｐｎダイオード８３のカソードを突き合わせて、互いのｐｎダイオード５１、８３を逆直列に接続した点である。
こうすることで、入力端子５５に負電圧が印加されたときも、ｐｎダイオード８３が阻止して、図９の電流Ｉ１が流れず寄生ｎｐｎトランジスタ８０が動作しないため、図９の電流Ｉ２が流れることが防止される。その結果、パワーＩＣの消費電力の増大を抑制できる。このことは、図１０の場合でも同様であり、内部回路５４の誤動作を防止できる。
しかし、この構造では、逆直列のｐｎダイオードは、ｐｎｐトランジスタ８４を形成することになる。そのため、入力端子５５に例えば正電圧が印加されたときのｐｎｐトランジスタ８４の耐圧は、オープンベースのときの耐圧、つまり、Ｖｃｅｏとなり、図９のｐｎダイオード５１のときの耐圧と比べて低下する。特に、ｐｎｐトランジスタ８４のｈ_FEが大きい場合、このＶｃｅｏの温度依存性が大きくなる。

図１２は、図７に相当する回路図である。図１１で説明したように、入力端子５５とＶｓｓ端子５７の間にｐｎｐトランジスタ８４が接続された形となり、このｐｎｐトランジスタ８４の耐圧が高温で大幅に低下して、入力信号電圧より耐圧が低下すると、内部回路５４が誤動作するようになる。また、ｐｎｐトランジスタ８４の耐圧が安定しないと高い信頼性で内部回路５４の保護が困難になる。
この発明の目的は、前記の課題を解決して、高ＥＳＤ耐量を有し、消費電力が小さく、内部回路の誤動作を防止できる静電保護用素子を有する半導体装置を提供することである。

前記の目的を達成するために、第１導電型の半導体基板上に形成される入力端子用の第１金属電極と、該第１金属電極下に形成される静電保護用素子と、前記半導体基板の表面層に形成され、前記静電保護用素子によって静電気放電から保護される内部回路とを有する半導体装置において、前記半導体基板の第１主面の表面層に形成され、前記静電保護用素子の一部を形成する第２導電型の第１領域と、該第１領域と離して形成され、前記内部回路が形成される第２導電型の第２領域と、前記第１領域上に該第１領域とショットキー接合して形成される前記第１金属電極と、前記第２領域上に該第２領域とオーミック接触して形成される第２金属電極と、前記半導体基板の第２主面に形成される第３金属電極とを有する半導体装置であって、前記第１金属電極と前記第１領域でショットキーバリアダイオードが形成され、前記半導体基板と前記第１領域でｐｎダイオードが形成され、該ｐｎダイオードと前記ショットキーバリアダイオードが逆直列に接続されて静電保護用素子となる構成とする。

また、前記第１領域を不純物濃度が低い第３領域と不純物濃度の高い第４領域で形成し、前記第３領域と前記第１金属電極でショットキーバリアダイオードを形成し、前記第４領域と前記半導体基板でｐｎダイオードを形成するとよい。
また、前記半導体基板を高濃度の第１半導体層と該第１半導体層上に形成した低濃度の第２半導体層で構成し、該第２半導体層に前記第３領域と前記第１金属電極からなるショットキーバリアダイオードを形成し、前記第２半導体層と前記第４領域からなるｐｎダイオードを形成するとよい。
また、前記第２半導体層と前記第４領域が接するとよい。
また、前記第４領域内に該第４領域より高濃度の第２導電型の第５領域を形成するとよい。

この発明のように、入力端子下に静電保護用素子を形成し、この静電保護用素子をショットキーバリアダイオードとｐｎダイオードとを逆直列接続させて形成することで、パワーＩＣの内部回路を形成する拡散層（前記の第２領域）と静電保護用素子を形成する拡散層（前記の第１領域）との間に形成される寄生バイポーラトランジスタや静電保護用素子を形成する複数の拡散層（前記の第１領域）の間に形成される寄生バイポーラトランジスタの動作を負入力時に抑制し、パワーＩＣの消費電力を抑制し、内部回路の誤動作を防止することができる。
また、ｐｎダイオードを形成する拡散層（前記の第３領域や第２半導体層）の不純物濃度を高くすることで、ｐｎダイオードの動作抵抗を小さくし、静電気放電によるｐｎダイオードの破壊を防止し、また内部回路の保護を強化することができて、パワーＩＣのＥＳＤ耐量を向上することができる。

また、入力端子下に静電保護用素子を形成することで、チップサイズを小さくすることができる。

この発明を実施する最良の形態は、入力端子下に静電保護用素子を形成し、静電保護用素子をｐｎダイオードとショットキーバリアダイオードの逆直列構造とし、入力端子を形成する金属電極とこの金属電極と接続するｐｎダイオードのカソード領域とをショットキー接合にすることである。さらに、ｐｎダイオードを２つの領域に分けて、ショットキー接合形成のカソード領域の濃度を低くしてショットキー接合を形成しやすくし、その低い濃度の周辺部を高い濃度のカソード領域として、ＥＳＤ時の動作抵抗を低くする構造とする。
以下、図面を参照しながら本発明の実施例を説明する。また、ここでは第１導電型をｐ型、第２導電型をｎ型とするが逆にして形成することも可能である。

図１は、この発明の第１実施例の半導体装置の要部断面図である。ここではチップ１の要部断面図を示す。
ｐ基板２の上にｎウェル領域３を形成し、ｎウェル領域３とｐ基板２からなる縦形のｐｎダイオード２１を形成する。さらにｎウェル領域３の表面にはショットキーバリアダイオード２２のアノード電極５となる金属電極を形成し、ｎウェル領域３と金属電極（アノード電極５）をショットキー接触させて、ショットキー接合４を形成し、ショットキーバリアダイオード２２とする。裏面にはパワーＩＣに集積される各素子共通の裏面電極８を形成し、この裏面電極８がｐｎダイオード２１のアノード電極となる。さらに静電保護用素子であるｐｎダイオード２１のｎウェル領域３とは別にｎウェル領域６を形成し、このｎウェル領域６内にＣＭＯＳ回路などで形成された内部回路５４（図示しない制御回路や別の過電流や過電圧や過熱保護素子などで構成される）を形成する。裏面電極８はＶｓｓ端子５７と接続する。入力端子５５とＶｓｓ端子５７との間にＥＳＤやサージ等の正の電圧が印加された場合には、ｐｎダイオード２１がＥＳＤやサージのエネルギーを吸収し内部回路５４（図示しない制御回路や出力段ＭＯＳＦＥＴなどが集積されている）を破壊から保護する。入力端子５５に負電圧が印加された場合は逆接続されたショットキーバリアダイオード２２のショットキー接合４がその電圧を阻止するため、ｐｎダイオード２１が動作することが無く、そのため、寄生ｎｐｎトランジスタ２３のベース電流の供給が無いことから寄生バイポーラが動作することが無く、電流Ｉ２は流れない。そのため、パワーＩＣの消費電力を小さくすることができる。

また、図示しないが、図１０に相当する動作においても、入力端子５５ａに負入力が与えられた場合でも、Ｉ２が流れないために、内部回路５４の誤動作を防止できる。
また、このショットキーバリアダイオード２２とｐｎダイオード２１を図１１のｐｎｐトランジスタ８４に相当するトランジスタに見立てた場合は、エミッタ接合Ｅはショットキー接合となっているため、エミッタ側からベース側への正孔の注入は殆どなく、その結果、Ｖｃｅｏに相当する耐圧の低下は起こらない。つまり、本発明の構造では、個別のｐｎダイオード２１と個別のショットキーバリアダイオード２２を逆直列に接続したものと等価となり、耐圧はｐｎ接合およびショットキー接合の耐圧で決定され、高温になっても図１１で説明したような耐圧低下は起こさない。
図２は、図７に相当する回路図である。この回路図のＡに相当する箇所の断面を示した図が図１となる。入力端子５５とＶｓｓ端子５７の間には、静電保護用素子として、図１２に示したようなｐｎｐトランジスタ８４が接続されるのではなく、ショットキーバリアダイオード２２とｐｎダイオード５７が逆直列に接続された回路が接続される。

つぎに、ｐｎダイオード２１の動作抵抗（アバランシェ時の動作抵抗）について説明する。ＥＳＤのような過大な電圧が印加された場合、ｐｎダイオード２１に大きなアバランシェ電流が流れる。ｐｎダイオード２１の動作抵抗が大きいと、アバランシェ電圧が大きくなり、過大な電圧が内部回路５４に印加されることになり、内部回路をＥＳＤから保護できない。また、ｐｎダイオード２１の発生損失が大きくなり、この損失で発熱し、ｐｎダイオード２１が破壊する場合もある。そこで、ｐｎダイオード２１の動作抵抗を小さくすることが要求される。つぎに、ｐｎダイオード２１の動作抵抗を小さくする方法について説明する。

図３は、この発明の第２実施例の半導体装置の要部断面図である。第１実施例と異なる点は、図１のｎウェル領域３を、ｐｎダイオード２１を形成しているｎウェル３ｂとショットキーバリアダイオードを形成しているｎウェル３ａに分けた点である。ＥＳＤ保護を考慮すると、前記したように、ｐｎダイオード２１は動作抵抗（アバランシェ時の動作抵抗）が小さい方が良く、このためには高濃度のｎウェル領域３ｂを形成する必要がある。これに対しｎウェル領域３ａを高濃度にするとショットキー接触が不可能となり、ショットキーバリアダイオード２２の形成が困難になる。このため、ｐｎダイオード２１形成のｎウェル領域３ｂの不純物濃度より低い不純物濃度でショットキーバリアダイオード２２形成のｎウェル領域３ａを形成することにより寄生ｎｐｎトランジスタ２３の動作を抑制しつつ、動作抵抗（ｐｎダイオード２１のアバランシェ時の動作抵抗）の小さい縦型のｐｎダイオード２１の形成が可能となり、ＥＳＤ耐量を向上させることができる。

図４は、この発明の第３実施例の半導体装置の要部断面図である。第２実施例と異なる点は、図３のｐ基板２を低抵抗のｐ⁺ 基板１０とし、その上に図３のｐ基板２に相当する高抵抗のｐ層１１を形成した２層の半導体基材を用いている点である。これは具体的には、ｐ⁺ 基板１０上にエピタキシャル成長で高抵抗のｐ層１１を形成した基板を用いる点である。
これにより、ｐ層１１の抵抗が小さくなるため縦形のｐｎダイオード２１の動作抵抗がより小さくなることでＥＳＤ耐量が向上、これを静電保護用素子として用いることにより高耐量のパワーＩＣとすることができる。

図５は、この発明の第４実施例の半導体装置の要部断面図である。第３実施例と異なる点は、ｎウェル領域３ｃが低抵抗のｐ⁺ 層１０に達している点である。これにより縦形のｐｎダイオード２１の部分でｐ層１１が無くなり、縦形のｐｎダイオード２１の動作抵抗がより小さくなることで、ＥＳＤ耐量が向上、これを静電保護用素子として用いることにより高耐量のパワーＩＣとすることができる。

図６は、この発明の第５実施例の半導体装置の要部断面図である。第４実施例と異なる点は、ｎウェル領域３ｃ内に高濃度のｎ⁺ 層１２が形成されている点である。これによりｎウェル領域３ｃの抵抗が小さくなることで、縦形のｐｎダイオード２１の動作抵抗がより小さくなることでＥＳＤ耐量が向上、これを静電保護用素子として用いることにより高耐量のパワーＩＣとすることができる。
勿論、図３、図４の構造においても高濃度のｎ⁺ 層１２を形成することで、ｐｎダイオード２１の動作抵抗を低減することができる。また、前記のいずれの構造においても、通常、ショットキーダイオードで使用されるガードリング構造が本発明においても適用できることはいうまでもない。

この発明の第１実施例の半導体装置の要部断面図 図７に相当する回路図 この発明の第２実施例の半導体装置の要部断面図 この発明の第３実施例の半導体装置の要部断面図 この発明の第４実施例の半導体装置の要部断面図 この発明の第５実施例の半導体装置の要部断面図 従来の静電保護用素子を有するパワーＩＣの要部回路図 静電保護用素子と内部回路を形成したパワーＩＣチップの要部平面図 図８のＸ−Ｘ線で切断した要部断面図 図８のＹ−Ｙ線で切断した要部断面図 改良した従来の静電保護用素子と内部回路を形成したパワーＩＣチップの要部断面図 図７に相当する回路図

符号の説明

１、７１ チップ
２、７２ ｐ基板
３、３ａ、６、７３ ｎウェル領域
３ｂ、３ｃ ｎ⁺ ウェル領域
４ ショットキー接合
５ アノード電極
７、７７ 金属電極
８、７８ 裏面電極
９、７９ ＬＯＣＯＳ酸化膜
１０ ｐ⁺ 基板
１１ ｐ基板
１２ ｎ⁺⁺領域
２１ ｐｎダイオード
２２ ショットキーバリアダイオード
２３ 寄生ｎｐｎトランジスタ
５１、５２ ｐｎダイオード
５３ プルアップ抵抗
５４ 内部回路
５５、５５ａ、５５ｂ 入力端子
５６ Ｖｄｄ端子
５７ Ｖｓｓ端子
５８ 出力端子
７４ ｎ⁺ 層
７５ カソード電極
７６ ｎウェル領域
８０ 寄生ｎｐｎトランジスタ
８１ 寄生ｐｎｐトランジスタ

Claims (5)

1. 第１導電型の半導体基板上に形成される入力端子用の第１金属電極と、該第１金属電極下に形成される静電保護用素子と、前記半導体基板の表面層に形成され、前記静電保護用素子によって、静電気放電から保護される内部回路とを有する半導体装置において、
   前記半導体基板の第１主面の表面層に形成され、前記静電保護用素子の一部を形成する第２導電型の第１領域と、該第１領域と離して形成され、前記内部回路が形成される第２導電型の第２領域と、前記第１領域上に該第１領域とショットキー接合して形成される前記第１金属電極と、前記第２領域上に該第２領域とオーミック接触して形成される第２金属電極と、前記半導体基板の第２主面に形成される第３金属電極とを有する半導体装置であって、前記第１金属電極と前記第１領域でショットキーバリアダイオードが形成され、前記半導体基板と前記第１領域でｐｎダイオードが形成され、該ｐｎダイオードと前記ショットキーバリアダイオードが逆直列に接続されて静電保護用素子となることを特徴とする半導体装置。
2. 前記第１領域を低濃度の第３領域と高濃度の第４領域で形成し、前記第３領域と前記第１金属電極でショットキーバリアダイオードを形成し、前記第４領域と前記半導体基板でｐｎダイオードを形成することを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板を高濃度の第１半導体層と該第１半導体層上に形成した低濃度の第２半導体層で構成し、該第２半導体層に前記第３領域と前記第１金属電極からなるショットキーバリアダイオードを形成し、前記第２半導体層と前記第４領域からなるｐｎダイオードを形成することを特徴とする請求項２に記載の半導体装置。
4. 前記第２半導体層と前記第４領域が接することを特徴とする請求項３に記載の半導体装置。
5. 前記第４領域内に該第４領域より高濃度の第２導電型の第５領域を形成することを特徴とする請求項２〜４のいずれか一項に記載の半導体装置。

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