CN109755293A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN109755293A
CN109755293A CN201811283318.XA CN201811283318A CN109755293A CN 109755293 A CN109755293 A CN 109755293A CN 201811283318 A CN201811283318 A CN 201811283318A CN 109755293 A CN109755293 A CN 109755293A
Authority
CN
China
Prior art keywords
region
semiconductor region
semiconductor
type
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811283318.XA
Other languages
English (en)
Other versions
CN109755293B (zh
Inventor
白川彻
加藤由晴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2018135626A external-priority patent/JP7028093B2/ja
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN109755293A publication Critical patent/CN109755293A/zh
Application granted granted Critical
Publication of CN109755293B publication Critical patent/CN109755293B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种能够提高边缘终端区的雪崩耐量的半导体装置。在边缘终端区(2)中，在有源区(1)与栅极流道部(4)之间的载流子抽出区(5)，在p型阱区(51)的表面区域设置p+型接触区(53)。在载流子抽出区中，分别在形成于层间绝缘膜(21)的多个第二接触孔(54)隔着势垒金属(23)而埋入接触插塞(24)，形成p+型接触区(53)与发射极电位的势垒金属的接触部(50)。载流子抽出区(5)的接触部(50)配置成沿有源区(1)的外周延伸的条纹状的布局，包围有源区(1)的周围。载流子抽出区(5)的接触部(50)的接触电阻(Ra)比MOS栅极(20)的接触部(发射极接触部)(27)的接触电阻(Rb)高。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，公知具备MOS栅极(由金属-氧化膜-半导体的三层结构构成的绝缘栅极)的MOS型半导体装置具有有源区、以及包围有源区的周围的边缘终端区。在MOS型半导体装置中，在边缘终端区的与有源区的边界附近，设置用于将在MOS型半导体装置关断时在边缘终端区产生的作为少数载流子的空穴向正面电极抽出的接触(电接触部)(例如，参照下述专利文献1～4)。在下述专利文献1～4中，由接触区和金属电极形成包围有源区的周围的一个接触部。
对于以往的半导体装置的结构，以沟槽栅型IGBT(Insulated Gate BipolarTransistor：绝缘栅型双极晶体管)为例进行说明。图10是表示以往的半导体装置的结构的截面图。图11是放大图10的载流子抽出区而示出的截面图。图12是示出从半导体基板(半导体芯片)的正面侧观察图10的一部分而得到的布局的俯视图。图10中示出图12的切割线AA-AA'处的截面结构。图10中将有源区101的MOS栅极120以及载流子抽出区105简化而示出。
图11中示出有源区101的MOS栅极120的接触部127以及载流子抽出区105的接触部150的截面结构。图12中示出呈大致矩形(未图示)地包围有源区101的周围的边缘终端区102的一部分。另外，图12中示出在栅极流道部104以及载流子抽出区105的层间绝缘膜121(阴影部分)、栅极流道部104的栅极流道142(纵虚线间的部分)、以及载流子抽出区105的接触部150的布局，图示省略有源区101以及耐压结构部103的各部分。
图10～图12所示的以往的半导体装置是在半导体基板110具有有源区101以及边缘终端区102的纵向型IGBT。在半导体基板110的正面侧，在有源区101设置沟槽栅结构的MOS栅极120，在边缘终端区102设置由场限环(FLR：Field Limiting Ring)131和/或场板132等构成的耐压结构130。以下，将边缘终端区102的配置有耐压结构130的部分设为耐压结构部103。
在有源区101与耐压结构部103之间，在半导体基板110的正面上，隔着绝缘层141而设置栅极流道142。栅极流道142呈大致矩形(未图示)地包围有源区101的周围。栅极流道142在接触孔143与栅极电位的栅极金属布线144电连接。另外，栅极流道142与全部的MOS栅极120的栅电极117电连接。以下，将边缘终端区102的配置有栅极流道142的部分设为栅极流道部104。
以从耐压结构部103与栅极流道部104的边界遍及到有源区101与边缘终端区102的边界的方式，在半导体基板110的正面的表面层设置p型阱区151。p型阱区151与n-型漂移区域111的pn结是使IGBT关断时的电压从有源区101向边缘终端区102传递的主接合部152。在p型阱区151的表面区域(半导体基板110的正面的表面层)，以遍及有源区101与栅极流道部104之间的几乎整个面的方式，设置p+型接触区153。p+型接触区153呈大致矩形(未图示)地包围有源区101的周围。
该p+型接触区153的几乎整个面在设置于层间绝缘膜121的一个接触孔154露出。而且，在该接触孔154埋入从有源区101延伸的发射电极122。发射电极122在接触孔154的内部与p+型接触区153相接，经由p+型接触区153与p型阱区151电连接。发射电极122是以铝为主成分的例如铝硅(Al-Si)电极。符号112、113分别是MOS栅极120的p型基区以及p+型接触区。符号108、109、128分别是n型场截止区、p+型集电区以及集电极。
即，在有源区101与栅极流道部104之间，设置露出p+型接触区153的几乎整个面的一个接触孔154。在该接触孔154形成p+型接触区153与发射电极122的一个接触部(电接触部)150。接触部150呈大致矩形(未图示)地包围有源区101的周围。接触部150具有将在IGBT关断时在边缘终端区102产生的作为少数载流子的空穴向发射电极122抽出的功能。以下，将边缘终端区102的配置有接触部150的部分设为载流子抽出区105。通过设置该接触部150，且通过将在开关时滞留在边缘终端区102的载流子抽出，从而防止破坏。
另外，作为对动作时的少数载流子的行动进行了控制的IGBT，提出了具备杂质浓度比n-型漂移区域高的n型载流子积累区的装置(例如，参照下述专利文献5～7)。图19是表示以往的半导体装置的另一个结构的截面图。图19是下述专利文献5的图1。图19所示的以往的半导体装置是将设置了IGBT的IGBT元件区域201、设置了二极管的二极管元件区域202、IGBT元件区域201与二极管元件区域202之间的边界区域203内置于同一个半导体基板210而成的反向导通型IGBT(RC-IGBT：Reverse Conducting IGBT)。
在边界区域203设置与IGBT的p型基区211以及二极管的p型区域212'相接的p型阱区213。二极管的p型区域212'经由p+型阳极区212而固定在阳极电位。边界区域203的p型阱区213到达与IGBT的p型基区211以及二极管的p型区域212'相比距离半导体基板210的发射极侧的主面向集电极侧更深的位置，将IGBT元件区域201和二极管元件区域202分开。在IGBT的p型基区211的内部以及边界区域203的p型阱区213的内部，分别设置浮置电位的第一n型载流子积累区221、第二n型载流子积累区222。
第一n型载流子积累区221在IGBT的p型基区211的发射极侧的部分211a与集电极侧的部分211b之间，以与这两部分211a、211b接触的方式设置。第二n型载流子积累区222设置在边界区域203的p型阱区213的内部的预定深度，将该p型阱区213沿与半导体基板210的主面平行的方向贯通。第二n型载流子积累区222的一个端部向IGBT元件区域201侧延伸直到与IGBT元件区域201的第一n型载流子积累区221相接。第二n型载流子积累区222的另一个端部到达二极管的p型区域212'的内部。符号204是边缘终端区。
在图19所示的以往的RC-IGBT中，在IGBT动作时，通过第一n型载流子积累区221，使n-型漂移区域214的与p型基区211的边界附近的空穴密度变高。并且，通过第二n型载流子积累区222，从IGBT元件区域201的n-型漂移区域214向二极管元件区域202侧的空穴的移动受到抑制。由此，IGBT的导通电压减小。另外，在二极管动作时，通过第二n型载流子积累区222，在边界区域203的n-型漂移区域214积累空穴受到抑制。因此，在二极管反向恢复时反向恢复电流变小，二极管的反向恢复时的元件损坏受到抑制。
在下述专利文献6中，在有源区的IGBT的p型基区的内部和边缘终端区的p型降低表面电场层的内部分别设置n型载流子积累区。这些n型载流子积累区分别在p型基区的内部以及p型降低表面电场层的内部的预定深度沿与半导体基板的主面平行的方向延伸且相互接触。通过IGBT的p型基区的内部的n型载流子积累区，使p型基区内的空穴浓度上升，IGBT的导通电压减小。通过p型降低表面电场层的内部的n型载流子积累区，在产生雪崩时，n-型漂移区域与p型降低表面电场层之间变为电荷不平衡的情况受到抑制，IGBT的耐压变动被抑制为较小。
在下述专利文献7中，在IGBT的p型基区的内部、二极管的p型阳极区的内部、边缘终端区的由p型扩散区域构成的耐压结构的内部分别设置有n型载流子积累区。通过p型基区的内部的n型载流子积累区，使p型基区内的空穴浓度变高，IGBT的导通电压减小。通过p型阳极区的内部的n型载流子积累区，使二极管区域中的空穴的注入量和排出量均匀化，二极管的恢复耐量变高。通过耐压结构的内部的n型载流子积累区，在二极管恢复时在耐压结构附近流通的电流变得不均匀的情况受到抑制，由电流集中导致的损坏受到抑制。
现有技术文献
专利文献
专利文献1：日本国际公开第2013/035818号
专利文献2：日本特表2009-532880号公报
专利文献3：日本国际公开第2013/132568号
专利文献4：日本特开2009-200098号公报
专利文献5：日本国际公开第2010/143288号
专利文献6：日本特开2008-227237号公报
专利文献7：日本特开2013-021104号公报
发明内容
技术问题
在上述的以往的半导体装置(参照图10、图11)中，在使边缘终端区102的宽度w101变窄，或使半导体基板110的厚度t101变薄的情况下，另外，在相邻的栅极沟槽(埋入了MOS栅极120的沟槽)的间隔窄的情况下，边缘终端区102的耐压降低，变得容易低于有源区101的耐压，由此在边缘终端区102产生雪崩电流。具体而言，例如是将边缘终端区102的宽度w101设为300μm以下程度，将半导体基板110的厚度t101设为80μm以下的情况。
在为了避免这样的问题，而使载流子抽出区105的接触部150的宽度w102变宽的情况下，载流子抽出区105的接触部150的接触电阻Ra'变得比有源区101的MOS栅极120的n+型发射区(未图示)以及p+型接触区113与发射电极122的接触部127的接触电阻Rb'低。因此，在IGBT关断时在边缘终端区102产生且朝向有源区101侧流通的在雪崩时产生的空穴电流(空心箭头：雪崩电流)160易于从p型阱区151向发射电极122抽出，在栅极流道142和成为电流抽出部的接触孔(以下，记为电流抽出部)154的边界附近易于产生电流集中。
如果在边缘终端区102产生的空穴电流160集中在栅极流道142与电流抽出部154的边界附近，则容易降低整个元件的雪崩耐量。例如，在通过使构成桥式电路的两个IGBT交替地导通/关断而使马达等感应负载(L负荷)进行动作的情况下，在关断的IGBT上施加由感应负载的电感成分引起的瞬态电压。因此，在边缘终端区102产生的空穴电流160集中在栅极流道142与电流抽出部154的边界附近，电流在载流子抽出区105集中而导致IGBT损坏。
另外，在构成桥式电路的两个IGBT都变成导通的状态的情况下，在该IGBT流通的短路电流变为额定电流的5倍～8倍。因此，IGBT的电流变化率di/dt变高，在切断短路电流时施加到IGBT的浪涌电压的电压值易于急剧上升。因该浪涌电压使IGBT自钳位而关断并持续雪崩状态，由此在边缘终端区102产生的空穴电流160集中在栅极流道142与电流抽出部154的边界附近，导致IGBT在载流子抽出区105损坏。
本发明为了解决上述现有技术中的问题，其目的在于提供一种能够提高边缘终端区的雪崩耐量的半导体装置。
技术方案
为了解决上述的问题而实现本发明的目的，本发明的半导体装置具有下述的特征。在第一导电型的半导体基板设置有流通有主电流的有源区。终端区包围上述有源区的周围。在上述有源区，在上述半导体基板的第一主面侧的表面层设置第二导电型的第一半导体区。在上述第一半导体区的内部选择性地设置第一导电型的第二半导体区。在上述第一半导体区的内部选择性地设置第二导电型的第三半导体区。上述第三半导体区的杂质浓度比上述第一半导体区的杂质浓度高。在上述终端区，在上述半导体基板的第一主面侧的表面层选择性地设置第二导电型的第四半导体区。第一导电型的第五半导体区是上述半导体基板的除上述第一半导体区以及上述第四半导体区以外的区域。栅极绝缘膜以与上述第一半导体区的、上述第五半导体区与上述第二半导体区之间的区域接触的方式设置。栅电极隔着上述栅极绝缘膜而设置于上述第一半导体区的相反侧。在上述半导体基板的第一主面上设置层间绝缘膜。上述层间绝缘膜覆盖上述第二半导体区、上述第三半导体区、上述第四半导体区以及上述栅电极。第一接触孔在上述层间绝缘膜开口，且使上述第二半导体区以及上述第三半导体区露出。多个第二接触孔在上述层间绝缘膜开口，分别使上述第四半导体区选择性地露出。第一金属膜沿着上述第二接触孔的内壁而设置。上述第一金属膜与上述半导体基板的密合性高，并且与上述半导体基板进行欧姆接触。第二金属膜在上述第二接触孔的内部埋入到上述第一金属膜上。第一电极设置在上述层间绝缘膜上。上述第一电极在上述第一接触孔经由上述第二半导体区以及上述第三半导体区而与上述第一半导体区电连接，并且在上述第二接触孔经由上述第二金属膜以及上述第一金属膜而与上述第四半导体区电连接。第二电极设置于上述半导体基板的第二主面。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备第二导电型的第六半导体区，所述第二导电型的第六半导体区选择性地设置于上述第四半导体区的内部，且所述第二导电型的第六半导体区的杂质浓度比上述第三半导体区的杂质浓度高。上述第一电极在上述第二接触孔经由上述第二金属膜、上述第一金属膜以及上述第六半导体区而与上述第四半导体区电连接。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备第二导电型的第七半导体区，所述第二导电型的第七半导体区选择性地设置于上述第三半导体区的内部，且杂质浓度比上述第三半导体区的杂质浓度高。上述第一电极在上述第一接触孔经由上述第七半导体区以及上述第三半导体区而与上述第一半导体区电连接。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第四半导体区沿着上述有源区的外周而包围上述有源区的周围。多个上述第二接触孔配置成沿着上述有源区的外周延伸的条纹状的布局，且包围上述有源区的周围。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二接触孔的宽度是0.3μm以上且1.0μm以下。
另外，本发明的半导体装置的特征在于，在上述的发明中，相邻的上述第二接触孔之间的宽度与上述第二接触孔的宽度相同。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述终端区还具有栅极焊盘，所述栅极焊盘隔着绝缘层而设置在上述半导体基板的第一主面上，并在深度方向隔着上述绝缘层而与上述第四半导体区对置。上述栅极焊盘与上述栅电极电连接。多个上述第二接触孔设置在从上述有源区与上述终端区的边界到上述栅极焊盘之间。
另外，本发明的半导体装置的特征在于，在上述的发明中，从上述有源区与上述终端区的边界到上述栅极焊盘之间的距离是5μm以上。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一电极与上述第二半导体区以及上述第三半导体区进行欧姆接触。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一金属膜沿着上述第一接触孔的内壁而设置。上述第二金属膜在上述第一接触孔的内部埋入到上述第一金属膜上。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第一金属膜以钛为主成分。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二金属膜以钨为主成分。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备从上述第一半导体区的上表面到达上述第五半导体区的沟槽。上述栅极绝缘膜沿着上述沟槽的内壁而设置。上述栅电极在上述沟槽的内部埋入到上述栅极绝缘膜的内侧。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述第一半导体区与上述第五半导体区之间，还具备杂质浓度比上述第五半导体区的杂质浓度高的第一导电型的第八半导体区。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述第四半导体区的内部，还具备第一导电型的第九半导体区，所述第一导电型的第九半导体区与上述半导体基板的第一主面分开而沿深度方向与上述第二接触孔对置，且杂质浓度比上述第五半导体区的杂质浓度高。
另外，本发明的半导体装置的特征在于，在上述的发明中，在上述终端区，还具备栅极焊盘，所述栅极焊盘隔着绝缘层而设置在上述半导体基板的第一主面上，在深度方向隔着上述绝缘层而与上述第四半导体区对置，并且与上述栅电极电连接。上述第九半导体区从上述有源区侧向上述栅极焊盘侧延伸，且在比上述栅极焊盘更靠近上述有源区侧的位置终止。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第九半导体区位于从上述半导体基板的第一主面起算与上述第八半导体区相同的深度。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第九半导体区位于从上述半导体基板的第一主面起算比上述第八半导体区更浅的深度。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备从上述第一半导体区的上表面到达上述第五半导体区的沟槽。上述栅极绝缘膜沿着上述沟槽的内壁而设置。上述栅电极在上述沟槽的内部埋入到上述栅极绝缘膜的内侧。上述沟槽配置成沿与上述半导体基板的第一主面平行的方向延伸的条纹状。在全部的相邻的上述沟槽间设置上述第二半导体区。
根据上述的发明，能够使终端区的第四半导体区与第一电极的接触部(电接触部)的接触电阻比有源区的MOS栅极的第三半导体区(第二导电型接触区)与第一电极的接触部的接触电阻高。因此，能够将在MOS栅型半导体装置关断时在终端区产生而朝向有源区侧流通的空穴电流主要从有源区的MOS栅极的接触部向第一电极抽出。由此，能够抑制在MOS栅型半导体装置关断时在终端区产生的空穴电流集中在终端区的具有第一电极的电位的第四半导体区。
发明效果
根据本发明的半导体装置，起到能够提高IGBT的边缘终端区的雪崩耐量这样的效果。
附图说明
图1是表示从半导体基板(半导体芯片)的正面侧观察实施方式1的半导体装置而得到的布局的俯视图。
图2是放大图1的一部分而示出的俯视图。
图3是表示实施方式1的半导体装置的结构的截面图。
图4A是放大图3的载流子抽出区而示出的截面图。
图4B是放大图3的载流子抽出区而示出的截面图。
图5是放大图3的载流子抽出区而示出的截面图。
图6是放大图3的载流子抽出区而示出的截面图。
图7是表示实施方式1的半导体装置的关断时的空穴电流的流通的说明图。
图8是表示实施方式2的半导体装置的结构的截面图。
图9是表示温度与雪崩耐量之间的关系的特性图。
图10是表示以往的半导体装置的结构的截面图。
图11是放大图10的载流子抽出区而示出的截面图。
图12是示出从半导体基板的正面侧观察图10的一部分而得到的布局的俯视图。
图13是表示实施方式3的半导体装置的结构的截面图。
图14是表示实施方式4的半导体装置的结构的截面图。
图15是表示实施方式4的半导体装置的结构的截面图。
图16是表示从半导体基板的正面侧观察实施方式4的半导体装置而得到的布局的俯视图。
图17是表示实施方式5的半导体装置的结构的截面图。
图18是表示实施方式6的半导体装置的结构的截面图。
图19是表示以往的半导体装置的另一个结构的截面图。
符号说明
1 有源区
2 边缘终端区
3 耐压结构部
4 栅极流道部
5 载流子抽出区
10 半导体基板
11 n-型漂移区域
12 MOS栅极的p型基区
13、13'、61 MOS栅极的p+型接触区
14、62 MOS栅极的p++型表面离子注入区
15 MOS栅极的沟槽
15' MOS栅极的沟槽的连结部
16 MOS栅极的栅极绝缘膜
17 MOS栅极的栅电极
18 n型场截止区
19 p+型集电区
20 MOS栅极
21 层间绝缘膜
22 有源区的接触孔
23 势垒金属
24 接触插塞
25 发射电极
26 聚酰亚胺保护膜
27 MOS栅极的接触部
28 集电极
29、29' n+型发射区
30 耐压结构
31 场限环
32 场板
33 多晶硅电极
34、36、43 势垒金属和接触插塞
35 n+型截断区
37 截断电极
41 绝缘层
42 栅极流道
44 栅极金属布线
45 接触孔
46 栅极焊盘
50、50' 载流子抽出区的接触部
51 载流子抽出区的p型阱区
52 主接合部
53、53'、63 载流子抽出区的p+型接触区
54 载流子抽出区的接触孔
70～72 空穴电流
81 有源区的n型载流子积累区(第一n型载流子积累区)
82、82' 载流子抽出区的n型载流子积累区(第二n型载流子积累区)
d1 MOS栅极的p型基区的深度
d2 MOS栅极的沟槽的深度
d3 载流子抽出区的p型阱区的深度
d11 载流子抽出区的接触孔的深度
d21、d21' 有源区的p+型接触区的深度
d22、d22' 载流子抽出区的p+型接触区的深度
Ra 载流子抽出区的接触部的接触电阻
Rb 有源区的MOS栅极的接触电阻
t1 半导体基板的厚度
t11 有源区的n型载流子积累区的厚度
t12 载流子抽出区的n型载流子积累区的厚度
w1 边缘终端区的宽度
w2 载流子抽出区的宽度
w11 载流子抽出区的接触孔的宽度
w12 载流子抽出区的相邻的接触孔间的宽度
具体实施方式
以下，参照附图详细说明本发明的半导体装置的优选实施方式。在本说明书以及附图中，在前缀有n或者p的层和区域中，分别表示电子或者空穴为多数载流子。另外，标记于n或p的+和-分别表示与未标记+和-的层或区域相比为高杂质浓度以及低杂质浓度。应予说明，在以下的实施方式的说明以及附图中，对相同的构成标记相同的符号，省略重复的说明。
(实施方式1)
对于实施方式1的半导体装置的结构，以沟槽栅型IGBT为例进行说明。图1是表示从半导体基板(半导体芯片)的正面侧观察实施方式1的半导体装置而得到的布局的俯视图。图2是放大图1的一部分而示出的俯视图。图3是表示实施方式1的半导体装置的结构的截面图。图4A、图4B、图5、图6是放大图3的载流子抽出区而示出的截面图。图7是表示实施方式1的半导体装置的关断时的空穴电流(雪崩电流)的流通的说明图。
图2是图1的由矩形框A包围的部分，并对有源区1以及边缘终端区2的各一部分以从有源区1与边缘终端区2的边界附近遍及到芯片端部的方式进行表示。图2中表示在栅极流道部4以及载流子抽出区5的层间绝缘膜21(阴影部分)、栅极流道部4的栅极流道42(纵虚线间的部分)、以及载流子抽出区5的接触部(电接触部)50的布局。
另外，图2中图示省略了有源区1以及耐压结构部3的各部、和在栅极流道部4以及载流子抽出区5的电极焊盘(发射电极(第一电极)25)以及聚酰亚胺保护膜26。图2的切割线B-B'以及切割线C-C'是穿过设置于多个沟槽15的各个内部的栅极绝缘膜16以及栅电极17的切割线。
具体而言，例如在沟槽15配置成沿与半导体基板10的正面平行的方向(以下，记为第一方向)X延伸的条纹状的情况下，图2的切割线B-B'以及切割线C-C'是与半导体基板10的正面平行，并且与和第一方向X正交的方向(以下，记为第二方向)Y平行的切割线。并且，图2的切割线B-B'是不穿过n+型发射区29的切割线，切割线C-C'是穿过n+型发射区29的切割线。
例如，将沟槽15配置成沿第一方向X延伸的条纹状，将n+型发射区29与p+型接触区13沿第一方向X交替地重复配置。在该情况下，图2的切割线B-B'处的截面结构与切割线C-C'处的截面结构沿着第一方向X交替地重复配置。图3中示出图2的切割线B-B'以及切割线C-C'处的各截面结构。另外，图3中简化示出有源区1的MOS栅极20以及载流子抽出区5。
在图4A、图4B中放大图3的载流子抽出区而示出。即，图4A是图2的切割线B-B'处的截面结构的一部分。图4B是图2的切割线C-C'处的截面结构的一部分。图5、图6是图2的切割线B-B'处的截面结构的一部分的另一个例子。即，图5、图6中示出与图4A的载流子抽出区5的截面结构不同的另一个例子。
图1～3、图4A、图4B所示的实施方式1的半导体装置是在成为n-型漂移区域(第五半导体区)11的n-型的半导体基板10具有有源区1以及边缘终端区2的纵向型IGBT。在IGBT为600V耐压等级的情况下，半导体基板10的厚度t1例如可以是60μm～80μm的程度。有源区1例如具有大致矩形的平面形状，设置于半导体基板10的中央部。有源区1是在元件(IGBT)为导通状态时有主电流流通的区域。
在有源区1，在半导体基板10的正面侧设置有一个以上一般的沟槽栅结构的MOS栅极20。由一个MOS栅极20构成IGBT的一个单位单元(元件的构成单位)。MOS栅极20由p型基区(第一半导体区)12、n+型发射区(第二半导体区)29、p+型接触区(第三半导体区)13、沟槽15、栅极绝缘膜16以及栅电极17构成。
p型基区12遍及整个有源区1而设置于半导体基板10的正面的表面层。p型基区12的深度d1例如可以是2μm～3μm的程度。半导体基板10的除p型基区12、后述的p+型集电区19、场限环31以及n+型截断区35以外的部分是n-型漂移区域11。
n+型发射区29以及p+型接触区13分别选择性地设置于p型基区12的表面区域(半导体基板10的正面的表面层)。n+型发射区29可以隔着沟槽15的侧壁的栅极绝缘膜16而与栅电极17对置，其配置可以进行各种变更。例如，在沟槽15配置成沿第一方向X延伸的条纹状的情况下，n+型发射区29与p+型接触区13可以沿第一方向X交替地重复配置。将配置有n+型发射区29的部分示于图4B(图17中也同样)。
在有源区1的靠近载流子抽出区5的部分，在p型基区12的表面区域仅设置p+型接触区13(在图5、6中为p+型接触区13以及p++型表面离子注入区14)，不设置n+型发射区29。在例如沟槽15配置成沿第一方向X延伸的条纹状的情况下，有源区1的靠近载流子抽出区5的部分是相邻的沟槽15间(台面区)的第一方向X的两端部附近，以及沿与第一方向X正交的方向(第二方向Y)配置在最外侧的多个台面区。
即，在将沟槽15配置成沿第一方向X延伸的条纹状的情况下，在沿第二方向Y配置在最外侧的多个台面区中，在p型基区12的表面区域仅p+型接触区13以及p++型表面离子注入区14沿第一方向X延伸。在除沿第二方向Y配置在最外侧的多个台面区以外的剩余的台面区，在第一方向X的两端部附近仅p+型接触区13以及p++型表面离子注入区14沿第一方向X延伸，在比第一方向X的两端部附近沿第一方向X更靠近中央部的部分设置有n+型发射区29(图4B)。
在有源区1的靠近载流子抽出区5的部分不设置n+型发射区29的理由有以下2点。第一个理由是在形成用于形成n+型发射区29的离子注入用掩模时，因与离子注入用掩模相比先形成在半导体基板10的正面上的栅极流道42等的多晶硅层而在该离子注入用掩模产生凹凸。由于该离子注入用掩模的凹凸，在靠近多晶硅层的部分，存在使n+型发射区29的布局产生偏差的隐患。第二个理由是，能够使有源区1的不设置n+型发射区29的台面区的接触部与载流子抽出区5的接触部50同样地发挥功能，能够抑制边缘终端区2的耐压降低。
p+型接触区13的深度d21例如可以浅至0.4μm～0.6μm程度。其理由是，通常，使p+型接触区13的深度d21越浅，则在越靠近半导体基板10的正面的部分，p+型接触区13的杂质浓度显示峰值(最大值)，由此使有源区1的p+型接触区13、61与势垒金属(第一金属膜)23的接触部27的接触电阻Rb(参照后述的图7)降低而易于确保预定的抵抗值。
在p+型接触区13'的深度d21'为超过0.6μm的例如1.0μm左右的情况下(图5)，与p+型接触区13'的深度d21'为0.6μm左右的情况相比，在距离半导体基板10的正面较深的位置处，p+型接触区13的杂质浓度显示峰值。并且，与p+型接触区13'的深度d21'为0.6μm左右的情况相比，p+型接触区13的杂质浓度的峰值变低。
即，在使p+型接触区13'的深度d21'超过0.6μm的情况下，有可能无法获得p+型接触区13'的预定的接触电阻Rb。并且，有源区1的抗闩锁能力有可能降低。因此，优选在p+型接触区13'的在各接触孔(第一接触孔)22露出的部分，分别设置p++型区域(以下，记为p++型表面离子注入区(第七半导体区))14(图5)。由此，能够提高p+型接触区13'的表面区域的p型杂质浓度。
p++型表面离子注入区14例如如下所述而形成。在层间绝缘膜21形成在深度方向Z贯通层间绝缘膜21而到达半导体基板10的正面的接触孔22。深度方向Z是指从半导体基板10的正面朝向背面的方向。而且，在p+型接触区13'的表面区域，从层间绝缘膜21的接触孔22进行例如二氟化硼(BF2)等p型杂质的离子注入，并注入成高杂质浓度。之后，通过例如在600℃～900℃程度下的热处理使离子注入的p型杂质几乎不扩散地活化。这样，在p+型接触区13'的表面区域能够形成深度浅的p++型表面离子注入区14。
相邻的p++型表面离子注入区14可以彼此相接。另外，即使在p+型接触区13的深度d21浅而为0.6μm左右的情况下(图4)，也可以在p+型接触区13的内部设置p++型表面离子注入区14。
通过设置p++型表面离子注入区14，能够确保有源区1的MOS栅极20的接触部27的预定的接触电阻Rb和有源区1的预定的抗闩锁能力。也可以代替p+型接触区13、13'，而仅在p型基区12的在各接触孔22露出的部分分别设置p+型接触区61，并且，可以在该p+型接触区61的内部设置p++型表面离子注入区62(图6)。
沟槽15贯通n+型发射区29以及p型基区12而到达n-型漂移区域11。沟槽15可以设置成沿与半导体基板10的正面平行的方向(第一方向X)延伸的条纹状的布局，也可以设置成从半导体基板10的正面侧观察为矩阵状的布局。栅电极17隔着栅极绝缘膜16而设置在沟槽15的内部。沟槽15的深度d2可以是例如3μm～8μm程度。
在n-型漂移区域11的内部，可以在p+型集电区19侧，以从有源区1遍及到边缘终端区2的方式设置有n型场截止区18。n型场截止区18具有抑制在IGBT关断时从p型基区12与n-型漂移区域11的pn结向p+型集电区19侧延伸的耗尽层到达p+型集电区19的功能。
n型场截止区18可以配置在从半导体基板10的背面起算比p+型集电区19更深的位置，也可以与p+型集电区19相接。另外，n型场截止区18可以从半导体基板10的背面起算以不同的深度配置多个。图3中示出了配置有距离半导体基板10的背面深的一个n型场截止区18的情况。
层间绝缘膜21以覆盖栅电极17、后述的栅极流道42以及多晶硅电极33的方式设置在半导体基板10的正面的整个面。在层间绝缘膜21设置有将n+型发射区29以及p+型接触区13露出的接触孔22。接触孔22可以以除去少许半导体部(硅(Si)部，即半导体基板10)而从层间绝缘膜21与半导体基板10的界面向半导体基板10侧突出的方式设置。
从层间绝缘膜21的表面沿接触孔22的内壁(层间绝缘膜21的侧面以及半导体基板10的正面)而设置势垒金属23。势垒金属23由与半导体部的密合性高且与半导体部进行欧姆接触的金属构成。具体而言，势垒金属23例如可以是钛(Ti)膜，也可以是依次层叠了钛膜以及氮化钛(TiN)膜而成的金属层叠膜。
在势垒金属23上，以埋入到接触孔22的内部的方式设置接触插塞(第二金属膜)24。接触插塞24例如是将埋入性高的钨(W)作为材料的金属膜。发射电极25在有源区1中设置于半导体基板10的正面的整个面。发射电极25经由接触插塞24以及势垒金属23而与n+型发射区29以及p+型接触区13电连接，并经由p+型接触区13而与p型基区12电连接。
这样，通过形成为经由埋入到接触孔22的内部的接触插塞24以及势垒金属23而将发射电极25和半导体部电连接的电极结构，能够使沟槽间距(配置沟槽15的间隔)变窄。另外，发射电极25如后所述在载流子抽出区5延伸。发射电极25通过层间绝缘膜21而与栅电极17电绝缘。
发射电极25是以铝为主成分的例如铝硅(Al-Si)电极。在半导体基板10的背面的表面层，从有源区1遍及到边缘终端区2以均匀的厚度设置p+型集电区19。集电极(第二电极)28设置于半导体基板10的背面的整个面，与p+型集电区19电连接。
边缘终端区2是有源区1与半导体基板10的侧面(芯片端部)之间的区域，配置成包围有源区1的周围。边缘终端区2以使从有源区1扩展到边缘终端区2的耗尽层扩大的方式调整电场，保持整个元件的耐压。耐压是指在产生雪崩电流时的电压。边缘终端区2的宽度w1也可以是例如200μm～300μm以下程度。
在边缘终端区2设置耐压结构30。这里，以作为耐压结构30而设置了场限环31、场板32、n+型截断区35以及截断电极37的情况为例进行说明，但并不局限于此，耐压结构30能够根据设计条件进行各种变更。以下，将边缘终端区2的配置有耐压结构30的部分设为耐压结构部3。
耐压结构部3是从后述的p型阱区(第四半导体区)51的外侧(芯片端部侧)的端部到芯片端部为止的区域。场限环31是浮置(电位悬浮)的p型区域，并且在耐压结构部3中在半导体基板10的正面的表面层相互分开地设置有多个。多个场限环31与p型阱区51分开地设置，且呈沿着p型阱区51的外周的大致矩形地包围p型阱区51的周围。
另外，在耐压结构部3中，在半导体基板10的正面的表面层，在比场限环31更靠近外侧的位置，与场限环31分开地选择性地设置n+型截断区35。n+型截断区35呈沿着大致最外侧的场限环31的外周的大致矩形地包围该场限环31的周围。n+型截断区35在芯片端部露出。
在各场限环31上，可以分别相互分开地设置例如多晶硅(poly-Si)电极33。多晶硅电极33例如可以通过将为了形成栅极流道42而在半导体基板10上堆积的多晶硅层的一部分残留而形成。多晶硅电极33以及n+型截断区35分别被层间绝缘膜21覆盖，其一部分在设置于层间绝缘膜21的各接触孔露出。
在耐压结构部3，在层间绝缘膜21的各接触孔的内部，可以与例如有源区1的势垒金属23以及接触插塞24同样地设置势垒金属以及接触插塞(将势垒金属以及接触插塞统一标记为符号34)。耐压结构部3的势垒金属以及接触插塞分别可以与例如有源区1的势垒金属23以及接触插塞24同时形成。
各场限环31分别经由例如多晶硅电极33、势垒金属以及接触插塞而与作为浮置的金属膜的场板32电连接。各场板32分别沿自身所电连接的场限环31而呈大致矩形地包围p型阱区51的周围。
n+型截断区35经由势垒金属以及接触插塞(将势垒金属以及接触插塞统一标记为符号36)而与截断电极37电连接。截断电极37以与场板32分开的方式设置，并固定在集电极28的电位。另外，截断电极37与n+型截断区35同样地呈大致矩形地包围最外侧的场限环31的周围。
在有源区1与耐压结构部3之间，在半导体基板10的正面上，隔着绝缘层41而设置由例如多晶硅构成的栅极流道42。栅极流道42与全部的MOS栅极20的栅电极17电连接。以下，将边缘终端区2的配置有栅极流道42的部分记为栅极流道部4。栅极流道部4是从栅极流道42的内侧(有源区1侧)的端部到p型阱区51的外侧的端部为止的区域。
栅极流道42通过绝缘层41与半导体基板10电绝缘。例如在形成MOS栅极20的栅极绝缘膜16时，可以在栅极流道部4部分地残留栅极绝缘膜16而作为绝缘层41。栅极流道42呈沿着有源区1的外周的大致矩形地包围有源区1的周围。栅极流道42通过层间绝缘膜21与有源区1的势垒金属23、接触插塞24以及发射电极25电绝缘。
另外，栅极流道42在栅极流道部4的设置于层间绝缘膜21的接触孔45露出。在露出栅极流道42的接触孔45，例如可以与有源区1的势垒金属23以及接触插塞24同样地设置势垒金属以及接触插塞(将势垒金属以及接触插塞统一标记为符号43)。栅极流道部4的势垒金属以及接触插塞分别可以与例如有源区1的势垒金属23以及接触插塞24同时形成。
栅极流道42经由势垒金属以及接触插塞(以符号43表示的层)而与栅极电位的栅极金属布线44电连接。栅极金属布线44与发射电极25分开地配置。图3中示出了在栅极流道部4以与栅极流道42电连接的方式配置了栅极金属布线44的情况，但是栅极金属布线44的配置可以进行各种变更。例如图1中虽然省略图示，但栅极金属布线44可以以包围有源区1的周围的方式配置。
另外，栅极流道42在图示省略的部分，与栅极电位的栅极焊盘46(图3中未图示)电连接。栅极焊盘46例如具有大致矩形的平面形状，与发射电极25分开地配置(图1)。图1中图示省略发射电极25。另外，图1中示出了以从有源区1跨到载流子抽出区5的方式配置了栅极焊盘46的情况，但是栅极焊盘46例如可以配置在有源区1的中心或有源区1的端部，也可以配置在有源区1的角部。
以从耐压结构部3与栅极流道部4的边界遍及到有源区1与边缘终端区2的边界的方式，在半导体基板10的正面的表面层设置p型阱区51。p型阱区51可以与在有源区1配置在最外侧的沟槽15的外侧的侧壁相接。另外，p型阱区51可以与在有源区1配置在最外侧的沟槽15的外侧的侧壁相接，且设置于配置在最外侧的沟槽15与相邻的沟槽15之间。p型阱区51呈沿着有源区1的外周的大致矩形地包围有源区1的周围。p型阱区51与n-型漂移区域11的pn结是使IGBT的关断时的电压从有源区1传递到边缘终端区2的主接合部52。
p型阱区51的深度d3比p型基区12的深度d1深。另外，p型阱区51的深度d3可以比沟槽15的深度d2深。具体而言，p型阱区51的深度d3可以在最深的部分为例如3μm以上。其理由是，在将本发明应用于构成桥式电路的两个IGBT，并通过使该两个IGBT交替地导通/关断而使马达等感应负载(L负载)进行动作的情况下，能够抑制由感应负载(L负载)的电感成分导致的在后述的载流子抽出区5上的电流集中。
在p型阱区51的表面区域(半导体基板10的正面的表面层)，遍及有源区1与栅极流道部4之间的几乎整个面而设置p+型接触区53(参照图4A、图4B)。p+型接触区53与在有源区1中配置在最外侧的沟槽15的外侧的侧壁相接。p+型接触区53呈大致矩形(未图示)地包围有源区1的周围。p+型接触区53的深度d22例如可以浅至0.4μm～0.6μm程度。其理由如下。
p+型接触区53例如与有源区1的p+型接触区13同时地形成。在该情况下，p+型接触区53的深度d22与有源区1的p+型接触区13的深度d21几乎相同。因此，在将p+型接触区53的深度d22设为超过0.6μm的情况下，有源区1的p+型接触区13的深度d21也超过0.6μm。由此，如果根据p+型接触区53的深度，而使有源区1的p+型接触区13的深度变浅，则在有源区1的p+型接触区13，空穴电流的抽出变弱，且如上所述有可能导致有源区1的抗闩锁能力降低。
另外，在p+型接触区53的内部，不设置p++型表面离子注入区。即，即使在通过使有源区1的p+型接触区13'的深度d21'超过0.6μm，从而使p+型接触区53'的深度d22'超过0.6μm的情况下(图5)，也仅在有源区1的p+型接触区13'的内部设置p++型表面离子注入区14。因此，由于p+型接触区53'的深度d22’的表面浓度下降，所以p+型接触区13'的电阻增加，抗闩锁能力降低，但是通过进一步在表面形成p++型表面离子注入区14，能够使与p+型接触区13'的接触电阻变低，确保抗闩锁能力。另一方面，如后所述如果不在载流子抽出区5的接触部50配置p++型表面离子注入区14，则能够使接触电阻Ra比Rb高。
也可以代替p+型接触区53、53'，而仅在p型阱区51的在后述的各接触孔(第二接触孔)54露出的部分，分别设置p+型接触区63(图6)。
在层间绝缘膜21的与p+型接触区53沿深度方向Z对置的部分，设置选择性地露出p+型接触区53的多个接触孔54。多个接触孔54分别沿深度方向Z贯通层间绝缘膜21而到达半导体基板10的正面。多个接触孔54配置成沿着有源区1的外周延伸的条纹状的布局，并呈沿着有源区1的外周的大致矩形地包围有源区1的周围。
沿着这些各接触孔54的内壁，与有源区1同样地设置从有源区1延伸的势垒金属23。而且，在各接触孔54的内部，与有源区1同样地，在势垒金属23上设置接触插塞24。接触孔54的内部的势垒金属23以及接触插塞24分别与例如有源区1的势垒金属23以及接触插塞24同时形成。接触孔54的尺寸可以与有源区1的接触孔22相同。
具体而言，接触孔54的深度d11例如可以是0.5μm～1μm程度。接触孔54的宽度w11可以是例如作为蚀刻的加工极限的最小值的0.3μm以上，并且是能够利用接触插塞24将接触孔54的内部几乎完全填埋的1.0μm以下的程度。相邻的接触孔54间的宽度w12可以是接触孔54的宽度w11以上，优选地可以与接触孔54的宽度w11几乎相同。
接触孔54可以具有大致矩形的截面形状，该截面形状具有相对于半导体基板10的正面大致垂直的侧壁。另外，接触孔54可以具有大致锥状的截面形状，该截面形状具有相对于半导体基板10的正面以预定角度倾斜的侧面，且底面的宽度比与发射电极25的界面侧的开口宽度窄。在接触孔54具有大致锥状的截面形状的情况下，接触孔54的宽度w11是指与发射电极25的界面侧的开口宽度。
通过p型阱区51(p+型接触区53)中的硅与势垒金属23中的钛之间的反应，在p+型接触区53与势垒金属23之间生成钛硅化物(TiSi2)膜。即，在各接触孔54分别形成p+型接触区53与势垒金属23的欧姆性的接触部50。以下，将边缘终端区2的配置有接触部50的部分设为载流子抽出区5。
载流子抽出区5是有源区1与栅极流道部4之间的区域。发射电极25从有源区1向外侧(例如到栅极流道部4的层间绝缘膜21上为止)延伸，埋入到载流子抽出区5的全部的接触孔54。发射电极25经由载流子抽出区5的多个接触孔54的内部的接触插塞24以及势垒金属23和p+型接触区53而与p型阱区51电连接。
载流子抽出区5的各接触部50(接触孔54)分别呈沿着有源区1的外周的大致矩形地包围有源区1的周围。载流子抽出区5的接触部50具有将在IGBT关断时在边缘终端区2产生的作为少数载流子的空穴向发射电极25抽出的功能。通过在边缘终端区2的形成主接合部52的p型阱区51设置用于从p型阱区51向发射电极25抽出空穴的接触部50，能够抑制向边缘终端区2的载流子抽出区5的电流集中。
载流子抽出区5的接触部50的接触电阻Ra(参照后述的图7)与以往结构(参照图10、图11)的载流子抽出区105的接触部150的接触电阻Ra'相比变高(Ra＞Ra')。其理由如下所述。在以往结构中，形成与硅(p型阱区151)的接触部150的发射电极122的主成分是铝。在本发明中，利用以与铝相比与硅(p型阱区51)的接触电阻易于变高的钛为主成分的金属膜(势垒金属23)形成载流子抽出区5的接触部50。
另外，在本发明中，通过使p型阱区51被层间绝缘膜21部分地覆盖，从而使表面积与以往结构的载流子抽出区105的接触部150相比变小。由此，能够使载流子抽出区5的接触部50的接触电阻Ra进一步比以往结构的载流子抽出区105的接触部150的接触电阻Ra'高。具体而言，载流子抽出区5的接触部50的接触电阻Ra可以超出以往结构的载流子抽出区105的接触部150的接触电阻Ra'的100倍(Ra＞100Ra')。
另外，载流子抽出区5的接触部50的接触电阻Ra比有源区1的MOS栅极20的接触部27的接触电阻Rb高(Ra＞Rb)。该接触电阻Ra的条件如上所述通过仅在有源区1的p+型接触区13'的内部设置p++型表面离子注入区14，在p+型接触区53的内部不设置p++型表面离子注入区而获得。另外，该接触电阻Ra的条件是通过利用层间绝缘膜21部分地覆盖p型阱区51，而调整载流子抽出区5的接触部50的表面积相对于有源区1的MOS栅极20的接触部27的表面积的比例而获得。
通过这样地设定载流子抽出区5的接触部50的接触电阻Ra，从而如图7所示，在IGBT关断时，在边缘终端区2产生而朝向有源区1侧流通的空穴电流70主要通过n-型漂移区域11的、p型阱区51的正下方的部分(在深度方向Z对置的部分)而流向有源区1，并从MOS栅极20的接触部27向发射电极25抽出(符号71示出的空心箭头)。因此，空穴电流70难以流入与有源区1相比接触电阻Ra高的载流子抽出区5的p型阱区51(符号72表示的与符号71相比细的空心箭头)。因此，能够防止该空穴电流70在p型阱区51电流集中。
另外，有源区1与边缘终端区2相比，相对于芯片面积(半导体基板10的表面积)的占有面积大，并且MOS栅极20的接触部27的个数也多。因此，流入到有源区1的空穴电流72以从p型阱区51的下方在n-型漂移区域11的内部流通的方式，向多个接触部27分散而向发射电极25抽出。由此，能够使空穴电流72不集中在p型阱区51，且能够在有源区1的接触部27抽出大部分的空穴电流，由此难以引起自钳位损坏，能够提高雪崩耐量。
载流子抽出区5的宽度w2例如可以为5μm以上且100μm以下。其理由如下。如果使载流子抽出区5的宽度w2变窄而使有源区1靠近栅极流道部4，则能够进一步使空穴电流72抽出到有源区。另一方面，在载流子抽出区5的宽度w2超过100μm的情况下，电流难以在有源区1流通，大部分的空穴电流72集中在p型阱区51的接触部27，由此元件被损坏。
如以上所说明那样，根据实施方式1，在载流子抽出区形成选择性地露出p型阱区的内部的p+型接触区的多个接触孔，在该接触孔的内部形成p+型接触区与以钛为主成分的势垒金属的多个接触部。并且，仅在有源区的p型基区设置p++型表面离子注入区，在载流子抽出区不设置p++型表面离子注入区。由此，能够使载流子抽出区的接触部的接触电阻比有源区的MOS栅极的接触部的接触电阻高。因此，能够将在IGBT关断时在边缘终端区产生而朝向有源区侧流通的空穴电流主要从有源区的MOS栅极的接触部向发射电极抽出。由此，在IGBT关断时在边缘终端区产生的空穴电流不集中在载流子抽出区的p型阱区，因此能够提高边缘终端区的雪崩耐量，并由此能够提高整个元件的雪崩耐量。因此，即使在构成桥式电路的两个IGBT都变成导通的状态时因切断在该IGBT流通的短路电流，而使该IGBT自钳位，也能够获得不在边缘终端区(载流子抽出区)损坏的IGBT。
(实施方式2)
接下来，对实施方式2的半导体装置的结构进行说明。图8是表示实施方式2的半导体装置的结构的截面图。从半导体基板10的正面侧观察有源区1、耐压结构部3、栅极流道部4以及载流子抽出区5而得到的布局与实施方式1(图1、2)相同。边缘终端区2的构成与图3的边缘终端区2相同。图8是图2的切割线B-B'处的截面结构的一部分，并放大图3的载流子抽出区5而示出。图2的切割线C-C'处的截面结构与图4B相同。
实施方式2的半导体装置与图5所示的实施方式1的半导体装置的不同点在于在边缘终端区2的p型阱区51不设置p+型接触区。即，仅在有源区1的p型基区12设置p+型接触区13'。可以在p+型接触区13'的内部设置p++型表面离子注入区14。载流子抽出区5的接触部50'由p型阱区51、和接触孔54的内部的势垒金属23形成。
可以将如实施方式2那样在边缘终端区2的p型阱区51不设置p+型接触区的构成应用于图4、6所示的实施方式1的半导体装置。
如以上所说明那样，根据实施方式2，能够获得与实施方式1同样的效果。另外，根据实施方式2，通过在载流子抽出区的p型阱区不设置p+型接触区，能够使载流子抽出区的接触部的接触电阻比在载流子抽出区的p型阱区设置了p+型接触区时高。因此，能够进一步抑制空穴电流在载流子抽出区发生电流集中，能够提高雪崩耐量。
(实施例)
接下来，对上述的实施方式的半导体装置的雪崩耐量进行了验证。图9是表示温度与雪崩耐量之间的关系的特性图。图9的横轴是实施例(IGBT)的结温Tj，图9的纵轴是在实施例产生的雪崩能量。
针对具备上述的实施方式的半导体装置的结构的沟槽栅型IGBT(以下，记为实施例)，使p型基区12与n-型漂移区域11的pn结的结温Tj在-40℃、25℃、125℃的范围进行变更，测定雪崩耐量(允许的雪崩能量[mJ])，并将测定结果示于图9。图9中也示出了以往的沟槽栅型IGBT(以下，记为以往例：参照图10～12、19)的雪崩耐量。
根据图9所示的实施例的结果，可确认在作为结温Tj的从-40℃到125℃的范围内，在以往例中比例如50mJ低的雪崩能量值通过形成为本发明的结构而能够变得比50mJ高，能够大幅度地提高雪崩耐量。
(实施方式3)
接下来，对实施方式3的半导体装置的结构进行说明。图13是表示实施方式3的半导体装置的结构的截面图。从半导体基板10的正面侧观察有源区1、耐压结构部3、栅极流道部4以及载流子抽出区5而得到的布局与实施方式1(图1、2)相同。边缘终端区2的构成与图3的边缘终端区2相同。图13是图2的切割线B-B'处的截面结构的一部分，示出有源区1与载流子抽出区5的边界附近的结构。图2的切割线C-C'处的截面结构是在图4B中追加了后述的n型载流子积累区81而成。
实施方式3的半导体装置与实施方式2的半导体装置的不同点在于，在有源区1设置杂质浓度比n-型漂移区域11高的n型载流子积累区81。n型载流子积累区81位于从半导体基板10的正面起算比p型基区12深，且从半导体基板10的正面起算比沟槽15的底面浅的位置，并以与p型基区12接触的方式设置。
具体而言，n型载流子积累区81在相邻的沟槽15间(台面区)设置于n-型漂移区域11与p型基区12之间。n型载流子积累区81沿着第二方向Y延伸，到达隔着配置了该n型载流子积累区81的台面区而相邻的两沟槽15。n型载流子积累区81例如设置于全部的台面区。
另外，n型载流子积累区81在沟槽15呈条纹状延伸的第一方向X上，延伸至比n+型发射区29更靠近外侧的位置，并且在比载流子抽出区5的p型阱区51更靠近内侧的位置终止。即，n型载流子积累区81不与p型阱区51接触。在实施方式3中，p型阱区51的深度d3比沟槽15的深度d2深。
通过在p型基区12的正下方配置n型载流子积累区81，能够在IGBT动作时，提高n-型漂移区域11的与p型基区12的边界附近的空穴密度。由此，能够减小IGBT的导通电压。n型载流子积累区81可以是以使相互接触的杂质浓度不同的两个n型区域在深度方向Z对置的方式配置而成的双层结构。
虽然没有特别限定，但实施方式3的半导体装置的各部分的杂质浓度取如下的值。n-型漂移区域11的杂质浓度是1×1014/cm3以下的程度。例如在耐压等级为700V～750V的情况下，n-型漂移区域11的杂质浓度是1×1014/cm3的程度。p型基区12的杂质浓度是1×1017/cm3的程度。载流子抽出区5的p型阱区51的杂质浓度是1×1018/cm3以上且1×1019/cm3以下的程度。n型载流子积累区81的杂质浓度是1×1016/cm3的程度。
如以上所说明那样，根据实施方式3，在有源区设置了n型载流子积累区的情况下，也能够获得与实施方式1同样的效果。另外，根据实施方式3，能够通过有源区的n型载流子积累区来减小IGBT的导通电压。
(实施方式4)
接下来，对于实施方式4的半导体装置的结构，以将沟槽15配置成沿第一方向X延伸的条纹状的情况为例进行说明。图14、15是表示实施方式4的半导体装置的结构的截面图。图16是表示从半导体基板的正面侧观察实施方式4的半导体装置而得到的布局的俯视图。
从半导体基板10的正面侧观察有源区1、耐压结构部3、栅极流道部4以及载流子抽出区5而得到的布局与实施方式1(图1、2)相同。边缘终端区2的构成与在图3的边缘终端区2追加了后述的第二n型载流子积累区82的构成相同。在实施方式4中，图1的矩形框A的放大图是图2，图1的矩形框A'的放大图是图16。
图1的矩形框A是包围有源区1的周围的边缘终端区2中、有源区1与边缘终端区2沿第二方向Y邻接的部分。图1的矩形框A'是包围有源区1的周围的边缘终端区2中、有源区1与边缘终端区2沿第一方向X邻接的部分。图16中示出从有源区1与边缘终端区2的边界附近到栅极流道部4的一部分。
图14是图2的切割线B-B'处的截面结构的一部分，示出有源区1与载流子抽出区5的边界附近的结构。图2的切割线C-C'处的截面结构是在图4B中与实施方式3同样地追加了n型载流子积累区81且追加了后述的第二n型载流子积累区82的结构。图15中示出图16的切割线D-D'处的截面结构。图15中图示省略沟槽15的端部的连结部15'的内部的栅电极17。
实施方式4的半导体装置与实施方式3的半导体装置的不同点在于，不仅在有源区1的内部，还在载流子抽出区5的p型阱区51的内部设置第二n型载流子积累区82。第二n型载流子积累区82在载流子抽出区5的p型阱区51的内部沿与半导体基板10的正面平行的方向(第一方向X、第二方向Y)从内侧向外侧延伸。
第二n型载流子积累区82的内侧的端部位于有源区1与边缘终端区2的边界，在第二方向Y上与配置在最外侧的沟槽15的外侧的侧壁接触。第二n型载流子积累区82的外侧的端部在深度方向Z上不与栅极流道42对置的位置终止。第二n型载流子积累区82的外侧的端部可以延伸到栅极流道部4与载流子抽出区5的边界。
即，第二n型载流子积累区82配置于有源区1与栅极流道部4之间。第二n型载流子积累区82与载流子抽出区5的接触部50分开地配置，并与该接触部50沿深度方向对置。第二n型载流子积累区82在载流子抽出区5中将p型阱区51分隔为发射极侧的部分和集电极侧的部分。
例如，在将沟槽15的端部连结而形成U字状或者环状的情况下，使沟槽15延伸至栅极流道部4，并将沟槽15的端部的连结部15'配置于栅极流道部4。由此，能够使第二n型载流子积累区82的外侧的端部在第一方向X上延伸至栅极流道部4与载流子抽出区5的边界(图15、16)。
在该情况下，沟槽15的端部的整个连结部15'被载流子抽出区5的p型阱区51覆盖。使MOS栅极的p+型接触区13'以及p++型表面离子注入区14沿第一方向X延伸至载流子抽出区5的内部。并且，可以在载流子抽出区5中使p型阱区51的内侧的端部位于在第一方向X上比有源区1与载流子抽出区5的边界更靠近外侧的位置(图16)。
图16示出了，将沿第二方向Y相邻的多个沟槽15中每隔一个的沟槽15的端部彼此连结，在该将端部彼此连结的沟槽15间，配置了不连结端部的沟槽15的状态。将端部彼此连结的沟槽15在连结部15'经由栅极流道42而与栅极金属布线44电连接。不连结端部的沟槽15在端部经由多晶硅层47而与栅极金属布线48电连接。
另外，第二n型载流子积累区82例如与有源区1的n型载流子积累区(以下，记为第一n型载流子积累区)81同时形成。第二n型载流子积累区82是使第一n型载流子积累区81延伸到载流子抽出区5的p型阱区51的内部的部分。即，第二n型载流子积累区82是从半导体基板10的正面起算与第一n型载流子积累区81相同的深度，其厚度与第一n型载流子积累区81的厚度相同。
第一n型载流子积累区81、第二n型载流子积累区82例如在将由多晶硅层构成的栅极流道42等形成在半导体基板10的正面上之后而形成。另一方面，在栅极流道42等的形成之前形成第一n型载流子积累区81、第二n型载流子积累区82的情况下，第二n型载流子积累区82可以将p型阱区51沿第一方向X、第二方向Y从内侧向外侧贯通，并沿深度方向X与栅极流道42对置。
在实施方式4中，载流子抽出区5的p型阱区51在第二方向Y上与配置在最外侧的沟槽15的外侧的侧壁接触，并且沿第一方向X向内侧到达有源区1与边缘终端区2的边界。
如以上所说明那样，根据实施方式4，通过在载流子抽出区的p型阱区设置第二n型载流子积累区，能够与不设置第二n型载流子积累区的情况相比提高载流子抽出区的p型阱区的电阻。由此，能够与实施方式1～3同样地提高边缘终端区的雪崩耐量，由此能够提高整个元件的雪崩耐量。另外，根据实施方式4，由于与实施方式1～3同样地由有源区的雪崩耐量决定整个元件的雪崩耐量，由此能够获得不在边缘终端区(载流子抽出区)损坏的IGBT。
例如，在由边缘终端区的雪崩耐量决定整个元件的雪崩耐量的情况下，在IGBT关断时在产生了超过保护元件的钳位电压的浪涌电压的瞬间在边缘终端区发生元件损坏。另一方面，在由有源区的雪崩耐量决定整个元件的雪崩耐量的情况下，由于在边缘终端区的雪崩耐量高于在有源区的雪崩耐量，所以即使在IGBT关断时产生了超过保护元件的钳位电压的浪涌电压，在边缘终端区也不发生元件损坏。
然而，在以往结构中，为了由有源区的雪崩耐量来决定整个元件的雪崩耐量，要提高边缘终端区的雪崩耐量，由此边缘终端区的长度变长，从而使芯片尺寸增大，成本增加。另外，在上述专利文献1中记载的RC-IGBT(参照图19)中，由于在不存在用于抽出载流子的电极的边界区域203配置了第二n型载流子积累区222，由此边界区域203不能成为载流子抽出区。
对此，根据实施方式4，在存在用于抽出载流子的发射电极的载流子抽出区设置有第二n型载流子积累区。由此，在IGBT关断时产生了超过保护元件的钳位电压的浪涌电压时，能够在有源区以及载流子抽出区这两者将载流子向发射电极抽出。并且，在IGBT关断时产生了超过保护元件的钳位电压的浪涌电压时，能够与边缘终端区相比增加在有源区抽出载流子的比例。
这样通过与边缘终端区相比增加在有源区抽出载流子的比例，即使在IGBT关断时产生了超过保护元件的钳位电压的浪涌电压，在边缘终端区也不发生元件损坏。因此，通过在载流子抽出区的p型阱区设置第二n型载流子积累区，能够在维持了边缘终端区的长度的状态下，使在边缘终端区的雪崩耐量高于在有源区的雪崩耐量。因此，能够不增加成本，而提高在边缘终端区的雪崩耐量。
因此，根据实施方式4，能够提高整个元件的雪崩耐量。
(实施方式5)
接下来，对实施方式5的半导体装置的结构进行说明。图17是表示实施方式5的半导体装置的结构的截面图。从半导体基板10的正面侧观察有源区1、耐压结构部3、栅极流道部4以及载流子抽出区5而得到的布局与实施方式1(图1、2)相同。图17是图2的切割线C-C'处的截面结构的一部分，表示有源区1与载流子抽出区5的边界附近的结构。图2的切割线B-B'处的截面结构与图14相同。
实施方式5的半导体装置与实施方式4的半导体装置的不同点在于，在全部的台面区配置了n+型发射区29'。即，n+型发射区29'被设置到沿第二方向Y配置在最外侧的台面区。能够这样在全部的台面区配置n+型发射区29'的理由是在载流子抽出区5的p型阱区51配置有第二n型载流子积累区82。
通过在载流子抽出区5的p型阱区51配置第二n型载流子积累区82，从而即使不使有源区1的载流子抽出区5侧的台面区的接触部与载流子抽出区5的接触部50同样地发挥功能，也能够获得边缘终端区的预定的雪崩耐量。由此，能够去除有源区1的不设置n+型发射区29的台面区而减小芯片尺寸。或者，能够在全部的台面区配置n+型发射区29'而增加作为IGBT进行动作的面积。
如以上所说明那样，根据实施方式5，在全部的台面区配置了n+型发射区的情况下，也能够获得与实施方式1～4同样的效果。
(实施方式6)
接下来，对实施方式6的半导体装置的结构进行说明。图18是表示实施方式6的半导体装置的结构的截面图。从半导体基板10的正面侧观察有源区1、耐压结构部3、栅极流道部4以及载流子抽出区5而得到的布局与实施方式1(图1、2)相同。与实施方式4同样地，图1的矩形框A的放大图是图2，图1的矩形框A'的放大图是图16。
图18是图2的切割线B-B'处的截面结构的一部分，表示有源区1和载流子抽出区5的边界附近的结构。图2的切割线C-C'处的截面结构是与实施方式4同样地，在图4B追加了第一n型载流子积累区81，并且追加了第二n型载流子积累区82的结构。图16的切割线D-D'处的截面结构与实施方式4(图15)相同。
实施方式6的半导体装置与实施方式3的半导体装置的不同点在于，载流子抽出区5的第二n型载流子积累区82'配置在比有源区1的第一n型载流子积累区81更靠近半导体基板10的正面的深度。即，载流子抽出区5的第二n型载流子积累区82'的深度从半导体基板10的正面起算比有源区1的第一n型载流子积累区81的深度浅。
载流子抽出区5的第二n型载流子积累区82'越靠近载流子抽出区5的接触部50，则与边缘终端区相比越能够增加在有源区抽出载流子的比例。在实施方式6中，第二n型载流子积累区82'在与第一n型载流子积累区81不同的时机形成。第二n型载流子积累区82'的厚度t12可以与第一n型载流子积累区81的厚度t11不同。
如以上所说明那样，根据实施方式6，载流子抽出区的第二n型载流子积累区越靠近载流子抽出区的接触部，则在IGBT关断时在边缘终端区产生而朝向有源区侧流通的空穴电流越难以从载流子抽出区的接触部抽出。由此，与边缘终端区相比能够增加在有源区抽出载流子的比例，由此能够进一步获得与实施方式1～5同样的效果。
以上，本发明不限于上述各实施方式，在不脱离本发明的主旨的范围内可以进行各种变更。例如，本发明并不限于IGBT，还能够应用于MOSFET(Metal Oxide SemiconductorField Effect Transistor：具备由金属-氧化膜-半导体的三层结构构成的绝缘栅极的MOS型场效应晶体管)，和/或在同一半导体基板(半导体芯片)设置二极管与IGBT的RC-IGBT(Reverse Conducting-IGBT：反向导通型IGBT)。
另外，本发明可以设置仅在载流子抽出区，使半导体部(p+型接触区)与以钛为主成分的势垒金属进行欧姆接触而形成接触部，在有源区中，使MOS栅极的半导体部(p+型接触区)与以铝为主成分的发射电极直接接触而形成欧姆接触的接触部。另外，本发明中，可以将有源区的MOS栅极设为平面栅结构而代替沟槽栅结构。另外，本发明使导电型(n型、p型)反转也同样成立。
工业上的可利用性
如上所述，本发明的半导体装置对具有有源区、包围有源区的周围的边缘终端区，并用于电力变换装置等的电力用半导体装置有用，特别是适用于沟槽栅型IGBT。

Claims (19)

1.一种半导体装置，其特征在于，具备：
有源区，其设置于第一导电型的半导体基板，并有主电流流通；
终端区，其包围所述有源区的周围；
第二导电型的第一半导体区，其在所述有源区设置于所述半导体基板的第一主面侧的表面层；
第一导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部；
第二导电型的第三半导体区，其选择性地设置于所述第一半导体区的内部，且杂质浓度比所述第一半导体区的杂质浓度高；
第二导电型的第四半导体区，其在所述终端区选择性地设置于所述半导体基板的第一主面侧的表面层；
第一导电型的第五半导体区，其是所述半导体基板的除所述第一半导体区以及所述第四半导体区以外的区域；
栅极绝缘膜，其以与所述第一半导体区的、所述第五半导体区和所述第二半导体区之间的区域接触的方式设置；
栅电极，其隔着所述栅极绝缘膜而设置于所述第一半导体区的相反侧；
层间绝缘膜，其设置在所述半导体基板的第一主面上，且覆盖所述第二半导体区、所述第三半导体区、所述第四半导体区以及所述栅电极；
第一接触孔，其在所述层间绝缘膜开口，且使所述第二半导体区以及所述第三半导体区露出；
多个第二接触孔，其在所述层间绝缘膜开口，分别使所述第四半导体区选择性地露出；
第一金属膜，其沿着所述第二接触孔的内壁设置，且与所述半导体基板的密合性高，并且与所述半导体基板进行欧姆接触；
第二金属膜，其在所述第二接触孔的内部埋入到所述第一金属膜上；
第一电极，其设置在所述层间绝缘膜上，且在所述第一接触孔经由所述第二半导体区以及所述第三半导体区而与所述第一半导体区电连接，并且在所述第二接触孔经由所述第二金属膜以及所述第一金属膜而与所述第四半导体区电连接；以及
第二电极，其设置在所述半导体基板的第二主面。
2.根据权利要求1所述的半导体装置，其特征在于，还具备：第二导电型的第六半导体区，其选择性地设置于所述第四半导体区的内部，且杂质浓度比所述第三半导体区的杂质浓度高，
所述第一电极在所述第二接触孔经由所述第二金属膜、所述第一金属膜以及所述第六半导体区而与所述第四半导体区电连接。
3.根据权利要求1或2所述的半导体装置，其特征在于，还具备：第二导电型的第七半导体区，其选择性地设置于所述第三半导体区的内部，且杂质浓度比所述第三半导体区的杂质浓度高，
所述第一电极在所述第一接触孔经由所述第七半导体区以及所述第三半导体区而与所述第一半导体区电连接。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第四半导体区沿着所述有源区的外周而包围所述有源区的周围，
多个所述第二接触孔配置成沿着所述有源区的外周而延伸的条纹状的布局，并包围所述有源区的周围。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，所述第二接触孔的宽度是0.3μm以上且1.0μm以下。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，相邻的所述第二接触孔之间的宽度与所述第二接触孔的宽度相同。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，在所述终端区还具有栅极焊盘，所述栅极焊盘隔着绝缘层而设置在所述半导体基板的第一主面上，且沿深度方向隔着所述绝缘层而与所述第四半导体区对置，并且与所述栅电极电连接，
多个所述第二接触孔设置于从所述有源区和所述终端区之间的边界到所述栅极焊盘之间。
8.根据权利要求7所述的半导体装置，其特征在于，从所述有源区和所述终端区之间的边界到所述栅极焊盘之间的距离是5μm以上。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述第一电极与所述第二半导体区以及所述第三半导体区进行欧姆接触。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述第一金属膜沿着所述第一接触孔的内壁而设置，
所述第二金属膜在所述第一接触孔的内部埋入到所述第一金属膜上。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述第一金属膜以钛为主成分。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，所述第二金属膜以钨为主成分。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，还具备从所述第一半导体区的上表面到达所述第五半导体区的沟槽，
所述栅极绝缘膜沿着所述沟槽的内壁而设置，
所述栅电极在所述沟槽的内部埋入到所述栅极绝缘膜的内侧。
14.根据权利要求1所述的半导体装置，其特征在于，在所述第一半导体区与所述第五半导体区之间，还具备第一导电型的第八半导体区，所述第八半导体区的杂质浓度比所述第五半导体区的杂质浓度高。
15.根据权利要求14所述的半导体装置，其特征在于，在所述第四半导体区的内部，还具备第一导电型的第九半导体区，所述第一导电型的第九半导体区与所述半导体基板的第一主面分开而沿深度方向与所述第二接触孔对置，且所述第九半导体区的杂质浓度比所述第五半导体区的杂质浓度高。
16.根据权利要求15所述的半导体装置，其特征在于，在所述终端区，还具备栅极焊盘，所述栅极焊盘隔着绝缘层而设置在所述半导体基板的第一主面上，且沿深度方向隔着所述绝缘层而与所述第四半导体区对置，并且与所述栅电极电连接，
所述第九半导体区从所述有源区侧向所述栅极焊盘侧延伸，且在比所述栅极焊盘更靠近所述有源区侧的位置终止。
17.根据权利要求15或16所述的半导体装置，其特征在于，所述第九半导体区位于从所述半导体基板的第一主面起算与所述第八半导体区相同的深度。
18.根据权利要求15或16所述的半导体装置，其特征在于，所述第九半导体区位于从所述半导体基板的第一主面起算比所述第八半导体区更浅的深度。
19.根据权利要求15～18中任一项所述的半导体装置，其特征在于，还具备从所述第一半导体区的上表面到达所述第五半导体区的沟槽，
所述栅极绝缘膜沿着所述沟槽的内壁而设置，
所述栅电极在所述沟槽的内部埋入到所述栅极绝缘膜的内侧，
所述沟槽配置成在与所述半导体基板的第一主面平行的方向延伸的条纹状，
在所有相邻的所述沟槽间设有所述第二半导体区。
CN201811283318.XA 2017-11-08 2018-10-31 半导体装置 Active CN109755293B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2017-215990 2017-11-08
JP2017215990 2017-11-08
JP2018-135626 2018-07-19
JP2018135626A JP7028093B2 (ja) 2017-11-08 2018-07-19 半導体装置

Publications (2)

Publication Number Publication Date
CN109755293A true CN109755293A (zh) 2019-05-14
CN109755293B CN109755293B (zh) 2023-11-10

Family

ID=66327693

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811283318.XA Active CN109755293B (zh) 2017-11-08 2018-10-31 半导体装置

Country Status (2)

Country Link
US (1) US10600897B2 (zh)
CN (1) CN109755293B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451391A (zh) * 2020-03-26 2021-09-28 三菱电机株式会社 半导体装置
CN114388632A (zh) * 2022-01-12 2022-04-22 中国电子科技集团公司第四十四研究所 基于浮置环的多像素自由运行单光子探测器及制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7085975B2 (ja) * 2018-12-17 2022-06-17 三菱電機株式会社 半導体装置
JP7279356B2 (ja) * 2018-12-19 2023-05-23 富士電機株式会社 半導体装置
DE102019103899A1 (de) * 2019-02-15 2020-08-20 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zur Verarbeitung eines Leistungshalbleiterbauelements
WO2020213254A1 (ja) * 2019-04-16 2020-10-22 富士電機株式会社 半導体装置および製造方法
US10950699B2 (en) * 2019-08-05 2021-03-16 Vishay-Siliconix, LLC Termination for vertical trench shielded devices
JP2022079281A (ja) * 2020-11-16 2022-05-26 三菱電機株式会社 半導体装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101689560A (zh) * 2007-07-24 2010-03-31 三垦电气株式会社 半导体装置
CN101840919A (zh) * 2008-12-23 2010-09-22 电力集成公司 Vts绝缘栅极双极晶体管
CN102804359A (zh) * 2009-06-11 2012-11-28 丰田自动车株式会社 半导体装置
CN103733344A (zh) * 2011-09-08 2014-04-16 富士电机株式会社 半导体装置
CN104285301A (zh) * 2012-05-15 2015-01-14 三菱电机株式会社 半导体装置及其制造方法
CN104716192A (zh) * 2015-03-31 2015-06-17 无锡新洁能股份有限公司 利用电荷耦合实现耐压的功率mos器件及其制备方法
CN105633077A (zh) * 2014-11-21 2016-06-01 三菱电机株式会社 反向导通型半导体装置
CN106463504A (zh) * 2014-11-17 2017-02-22 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN106663692A (zh) * 2015-02-03 2017-05-10 富士电机株式会社 半导体装置及其制造方法
CN106981511A (zh) * 2016-01-18 2017-07-25 瑞萨电子株式会社 半导体装置及其制造方法
CN107204360A (zh) * 2016-03-16 2017-09-26 富士电机株式会社 半导体装置及半导体装置的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521773B2 (en) 2006-03-31 2009-04-21 Fairchild Semiconductor Corporation Power device with improved edge termination
JP2008227237A (ja) 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
JP4544313B2 (ja) 2008-02-19 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔとその製造方法
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP5886548B2 (ja) 2011-07-11 2016-03-16 株式会社豊田中央研究所 半導体装置
CN104205334B (zh) 2012-03-05 2017-09-01 三菱电机株式会社 半导体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101689560A (zh) * 2007-07-24 2010-03-31 三垦电气株式会社 半导体装置
CN101840919A (zh) * 2008-12-23 2010-09-22 电力集成公司 Vts绝缘栅极双极晶体管
CN102804359A (zh) * 2009-06-11 2012-11-28 丰田自动车株式会社 半导体装置
CN103733344A (zh) * 2011-09-08 2014-04-16 富士电机株式会社 半导体装置
CN104285301A (zh) * 2012-05-15 2015-01-14 三菱电机株式会社 半导体装置及其制造方法
CN106463504A (zh) * 2014-11-17 2017-02-22 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN105633077A (zh) * 2014-11-21 2016-06-01 三菱电机株式会社 反向导通型半导体装置
CN106663692A (zh) * 2015-02-03 2017-05-10 富士电机株式会社 半导体装置及其制造方法
CN104716192A (zh) * 2015-03-31 2015-06-17 无锡新洁能股份有限公司 利用电荷耦合实现耐压的功率mos器件及其制备方法
CN106981511A (zh) * 2016-01-18 2017-07-25 瑞萨电子株式会社 半导体装置及其制造方法
CN107204360A (zh) * 2016-03-16 2017-09-26 富士电机株式会社 半导体装置及半导体装置的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451391A (zh) * 2020-03-26 2021-09-28 三菱电机株式会社 半导体装置
CN114388632A (zh) * 2022-01-12 2022-04-22 中国电子科技集团公司第四十四研究所 基于浮置环的多像素自由运行单光子探测器及制备方法
CN114388632B (zh) * 2022-01-12 2023-11-14 中国电子科技集团公司第四十四研究所 基于浮置环的多像素自由运行单光子探测器及制备方法

Also Published As

Publication number Publication date
US20190140084A1 (en) 2019-05-09
CN109755293B (zh) 2023-11-10
US10600897B2 (en) 2020-03-24

Similar Documents

Publication Publication Date Title
CN109755293A (zh) 半导体装置
CN110061050B (zh) 半导体器件和具有势垒区的绝缘栅双极型晶体管
CN103986447B (zh) 双极半导体开关及其制造方法
US9799648B2 (en) Semiconductor device
CN104716168B (zh) 带有复合区的半导体器件
CN103972282B (zh) 反向阻断半导体器件和制造反向阻断半导体器件的方法
US20130341674A1 (en) Reverse Conducting IGBT
CN102694009A (zh) 半导体器件及其制造方法
CN103329268A (zh) 半导体器件及制造其的方法
JP3467381B2 (ja) 炭化けい素ダイオード
CN111081770B (zh) 半导体装置
JP6650431B2 (ja) 半導体装置およびその製造方法
JP2013115223A (ja) 半導体装置
CN106469751A (zh) 半导体器件及其制作方法
US10490655B2 (en) Insulated gate bipolar transistor (IGBT) with high avalanche withstand
CN109509789A (zh) 半导体装置
JPH04283968A (ja) 絶縁ゲート型バイポーラトランジスタ
CN107534053A (zh) 半导体装置及其制造方法
US10141455B2 (en) Semiconductor device
CN104916663A (zh) 半导体装置
TW201537750A (zh) 半導體裝置
JP2020013836A (ja) 半導体装置および半導体回路装置
CN103681811A (zh) 一种非完全发射区的绝缘栅双极晶体管及其制备方法
JP7028093B2 (ja) 半導体装置
KR101136782B1 (ko) 초접합 구조를 갖는 전력 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant