CN106981511A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，用于提高具备RC‑IGBT的半导体装置的性能。在半导体基板(SB)的背面(Sb)和背面电极(CE)之间形成AlNiSi层(ML)(包含铝(Al)、镍(Ni)以及硅(Si)的层)。由此，能够在构成内置二极管的阴极区域的N+型层(NL)和背面电极(CE)之间获得良好的欧姆接合，并能够在构成IGBT的集电极区域的P型层(PL)和背面电极(CE)之间获得良好的欧姆接合。AlNiSi层(ML)所含的铝(Al)、镍(Ni)以及硅(Si)各自是10at％以上。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造技术，能够适当地应用于例如具备二极管和IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)的半导体装置。
背景技术
在日本特开2013-145851号公报(专利文献1)中记载有一种半导体装置，在该半导体装置中，在半导体基板的一个表面露出的范围内形成有二极管的阴极区域和IGBT的集电极区域，在所述表面上形成有与阴极区域相接的第一导体层和与集电极区域相接的第二导体层，第二导体层的功函数比第一导体层的功函数大。
现有技术文献
专利文献
专利文献1：日本特开2013-145851号公报
发明内容
在RC-IGBT(Reverse Conducting IGBT(逆导通IGBT))中，对于形成于半导体基板的背面的背面P型层和背面N型层这两方，需要与背面电极形成欧姆接合。如果使用例如所述专利文献1所记载的技术，则能够形成良好的欧姆接合，但期望一种使用更简单的制造工艺而能够实现性能较高的RC-IBGT的技术。
其他课题和新的特征根据本说明书的记载以及附图而变得明确。
一实施方式的半导体装置包括：半导体基板，具有表面以及背面；表面电极，形成于表面侧；以及背面电极，形成于背面侧。并且，所述半导体装置具有：背面P型层，在背面露出并形成在半导体基板的第一区域；背面N型层，在背面露出并形成在半导体基板的第二区域；接合层，以与背面P型层以及背面N型层相接的方式形成，并包含铝、镍以及硅；以及背面电极，以与接合层相接的方式形成。
一实施方式的半导体装置的制造方法具有如下工序。将P型杂质离子注入在半导体基板的背面的第一区域，形成在半导体基板的背面露出的背面P型层的工序。将N型杂质离子注入在半导体基板的背面的第二区域，形成在半导体基板的背面露出的背面N型层的工序。将包含硅的铝合金膜形成在半导体基板的背面上的工序。将镍膜形成在包含硅的铝合金膜上的工序。对由包含硅的铝合金膜以及镍膜构成的层叠膜照射激光，形成与半导体基板的背面相接的包含铝、镍以及硅的接合层的工序。以与接合层相接的方式形成背面电极的工序。
根据一实施方式，能够提高具备RC-IGBT的半导体装置的性能。
附图说明
图1是一实施方式的RC-IGBT的剖视图。
图2是示出形成有一实施方式的RC-IGBT的区域的半导体基板的背面的一部分的俯视图。
图3(a)是说明对包含硅的铝合金膜实施了激光退火处理的情况下的半导体基板的背面的发热状态的示意图，图3(b)是说明对由包含硅的铝合金膜/镍膜构成的层叠膜实施了激光退火处理的情况下的半导体基板的背面的发热状态的示意图。
图4是实施了激光退火处理的半导体基板的背面的俄歇电子光谱的分析图。
图5是示出内置二极管的正向电压降(VF)和激光退火处理的能量密度的关系的图表。
图6是示出一实施方式的包含铝、镍以及硅的层所含的铝、镍以及硅的原子百分比(at％)的图表。
图7是说明一实施方式的RC-IGBT的制造工序的流程图。
图8是示出一实施方式的RC-IGBT的制造工序的剖视图。
图9是示出接着图8的RC-IGBT的制造工序的剖视图。
图10是示出接着图9的RC-IGBT的制造工序的剖视图。
图11示出是接着图10的RC-IGBT的制造工序的剖视图。
图12是示出接着图11的RC-IGBT的制造工序的剖视图。
图13是示出接着图12的RC-IGBT的制造工序的剖视图。
图14是一实施方式的第一变形例的RC-IGBT的剖视图。
图15是一实施方式的第二变形例的功率MOSFET的剖视图。
图16是一实施方式的第三变形例的二极管的剖视图。
图17(a)是示出IGBT的集电极电极侧的构造的剖视图，图17(b)是示出二极管的阴极电极侧的构造的剖视图。
图18是示出由本发明人们研究出的RC-IGBT的背面电极侧的构造的剖视图。
具体实施方式
在下述的实施方式中，为方便说明，在需要时分成多个部分或者实施方式而进行说明，但除去特别明示的情况，它们并不是彼此无关的，而是一方为另一方的一部分或者全部的变形例、应用例、详细说明、补充说明等关系。
并且，在下述的实施方式中，在提及要素的数字等(包括个数、数值、量、范围等)的情况下，除去特别明示的情况以及在原理上明确地限定为特定的数字的情况等，并不限定为该特定的数字，可以是特定的数字以上也可以是特定的数字以下。
进而，在下述的实施方式中，其构成要素(也包括要素步骤等)除去特别明示的情况以及可以认为在原理上明确是必需的情况等，当然不一定是必需的。同样地，在下述的实施方式中，在提及构成要素等的形状、位置关系等时，除去特别明示的情况以及可以认为在原理上明确不是那样的情况等，包括在实质上与该形状等近似或者类似的情况等。这一点对于上述数值等(包括个数、数值、量、范围等)也是同样的。
在下文中，基于附图对实施方式详细地进行说明。另外，在用于说明实施方式的所有附图中，对具有同一功能的部件标注同一标号或者相关联的标号而省略其重复的说明。并且，在存在多个类似的部件(部位)的情况下，存在对总称的标号追加记号来示出单独或者特定的部位的情况。并且，在下述的实施方式中，除了特别需要时以外，原则上不重复同一部分或者同样的部分的说明。
并且，在实施方式所使用的附图中，也存在虽然是剖视图但为了易于观察附图而省略阴影线的情况。并且，也存在虽然是俯视图但为了易于观察附图而标注阴影线的情况。
并且，在剖视图以及俯视图中，存在如下情况：各部位的大小与实际设备不对应，为了易于理解附图而相对较大地显示特定的部位。并且，即使在剖视图与俯视图对应的情况下，也存在为了易于理解附图而相对较大地显示特定的部位的情况。
并且，在此使用的“-”以及“+”是表述导电型为N型或者P型的相对杂质浓度的标号，例如N型杂质的杂质浓度按照“N-”、“N”、“N+”的顺序提高，P型杂质的杂质浓度按照“P-”、“P”、“P+”、“P++”的顺序提高。
(课题的详细说明)
首先，为了使本实施方式的RC-IGBT的构造被理解得更明确，针对本发明人们所发现的在RC-IGBT中产生的不良情况，使用图17(a)及图17(b)以及图18在以下进行说明。图17(a)是示出IGBT的集电极电极侧的构造的剖视图，图17(b)是示出二极管的阴极电极侧的构造的剖视图。图18是示出到现在为止由本发明人们研究出的RC-IGBT的背面电极侧的构造的剖视图。
在IGBT中，如图17(a)所示，在半导体基板SB的背面Sb侧形成有作为漂移区域而发挥功能的N-型层ND、作为场截止区域而发挥功能的N型层NF以及作为集电极区域而发挥功能的P型层(杂质浓度例如是1×1017cm-3左右)PL。
并且，为了在P型层PL和背面电极CE之间获得与P型层PL良好的欧姆接合，形成例如包含硅(Si)的铝(Al)合金膜(在下文中记为AlSi膜)BL1来作为接合层。AlSi膜BL1例如通过溅射法而成膜。因此，AlSi膜BL1的形成不需要热处理，以不进行热处理的方式形成欧姆接合。
另一方面，在二极管中，如图17(b)所示，在半导体基板SB的背面Sb侧形成有作为漂移区域而发挥功能的N-型层ND以及作为阴极区域而发挥功能的N+型层(杂质浓度例如是1×1020cm-3左右)NC。
并且，为了在N+型层NC和背面电极CE之间获得与N+型层NC良好的欧姆接合，例如镍(Ni)硅化物膜(在下文中记为NiSi膜)BL2作为接合层而形成。NiSi膜BL2例如通过如下方式形成：在通过溅射法而将镍(Ni)膜成膜后，进行400℃左右的热处理，对镍(Ni)膜进行硅化物化。
在RC-IGBT中，如图18所示，在半导体基板SB的背面Sb侧形成有P型层(杂质浓度例如是1×1017cm-3左右)PL和N+型层(杂质浓度例如是1×1020cm-3左右)NL。P型层PL作为IGBT的集电极区域而发挥功能，N+型层NL作为内置二极管的阴极区域而发挥功能。
并且，由于重视IGBT的动作特性，为了在P型层PL以及N+型层NL和背面电极CE之间获得与背面电极CE的欧姆接合，通常形成有AlSi膜BL1来作为接合层。
但是，在使用AlSi膜BL1且不进行热处理的状态下，对P型层PL形成欧姆接合，而对N+型层NL形成肖特基接合。因此，产生内置二极管的正向电压降(VF)升高而使导通损失增加这样的问题。
即使在使用AlSi膜BL1的情况下，也能够通过进行热处理而对N+型层NL形成欧姆接合。但是，如果通过该热处理析出AlSi膜BL1所含的硅(Si)而使铝(Al)在该析出部位扩散，则存在N+型层NL发生P型化的可能性。如果N+型层NL发生P型化，则接触电阻增加而使内置二极管的正向电压降(VF)升高。
并且，由于进行热处理，存在产生铝(Al)的尖峰而耐压漏电流增加的可能性。
并且，如果对半导体晶片整体进行热处理，则半导体晶片的挠度增大，存在由应力引起的耐压漏电流增加的可能性。
如上述的专利文献1所记载地，也能够对于P型层PL与N+型层NL使用彼此功函数不同的电极材料。例如对P型层PL形成包含硅(Si)的铝(Al)合金膜(功函数：约5.0eV)，对N+型层NL形成钛(Ti)膜(功函数：约4.33eV)。但是，存在如下可能性：制造工艺变得复杂，并且，发生钛(Ti)膜的剥离而导致可靠性下降等。
这样一来，在RC-IGBT中，对形成于半导体基板SB的背面Sb的P型层PL和N+型层NL这两方，难以与背面电极CE形成良好的欧姆接合，期望使用简单的制造工艺而能够实现性能较高的RC-IBGT的技术。
在下文中，基于附图对本实施方式详细地进行说明。
(实施方式)
《RC-IGBT的结构》
使用图1以及图2对本实施方式的RC-IGBT的结构进行说明。图1是本实施方式的RC-IGBT的剖视图。图2是示出形成有本实施方式的RC-IGBT的区域的半导体基板的背面的一部分的俯视图。
RC-IGBT是将续流二极管内置于IGBT的半导体元件。
在本实施方式的RC-IGBT中，通过发射极区域(N+型层NE)、体区域(P+型层PB以及P型层PC)、漂移区域(N-型层ND)、场截止区域(N型层NF)以及集电极区域(P型层PL)形成IGBT。并且，以内置于该IGBT的方式通过P型区域(P+型层PB以及P型层PC)和N型区域(N-型层ND、N型层NF以及N+型层NL)形成内置二极管。
如图1所示，半导体基板SB例如由单晶硅(Si)构成，并具有表面(上表面、第一主面)Sa和与表面Sa相反一侧的背面(下表面、第二主面)Sb。在半导体基板SB形成有N-型层ND，N-型层ND构成IGBT的漂移区域，并构成内置二极管的漂移区域(N型区域的一部分)。
在比N-型层ND靠表面Sa侧的半导体基板SB形成有沿横向排列的一对P+型层PB，在一对P+型层PB各自的正上方的半导体基板SB形成有P++型层PS。进而，在一对P+型层PB之间的半导体基板SB形成有一对P型层PC。P+型层PB以及P型层PC构成IGBT的体区域，并构成内置二极管的P型区域。P++型层PS是用于降低P+型层PB和与其电连接的表面电极EE之间的连接电阻的高浓度半导体层，P++型层PS与表面电极EE欧姆连接。
在一对P型层PC各自的正上方的半导体基板SB形成有N+型层NE。N+型层NE构成IGBT的发射极区域。
在一对N+型层NE彼此之间和一对P型层PC彼此之间形成有一个槽TR，槽TR从N+型层NE的上表面(半导体基板SB的表面Sa)的高度到达N-型层ND的中途的深度。在槽TR的内部隔着栅极绝缘膜GI而形成有栅极电极GE。
栅极绝缘膜GI例如由氧化硅(SiO2)构成，栅极电极GE例如由多晶硅(Si)构成。栅极电极GE通过栅极绝缘膜GI而相对于N+型层NE、P型层PC以及N-型层ND绝缘。
以覆盖栅极电极GE的上表面以及N+型层NE的上表面的方式形成有绝缘膜IF，进而，以覆盖P++型层PS、N+型层NE以及绝缘膜IF的方式隔着势垒金属膜BM而形成有表面电极EE。
绝缘膜IF例如由氧化硅(SiO2)构成，势垒金属膜BM例如由钛-钨(TiW)构成，表面电极EE例如由包含硅(Si)的铝(Al)合金构成。
势垒金属膜BM与P++型层PS的上表面和N+型层NE的侧壁相接。由此，P++型层PS以及N+型层NE与表面电极EE电连接。表面电极EE作为IGBT的发射极电极而发挥功能，同时作为内置二极管的阳极电极而发挥功能。
进而，在N-型层ND的背面Sb侧的半导体基板SB形成有N型层NF。N型层NF构成IGBT的场截止区域，并构成内置二极管的N型区域的另外一部分。并且，在比N型层NF靠背面Sb侧的半导体基板SB形成有P型层PL以及N+型层NL。P型层PL构成IGBT的集电极区域，N+型层NL构成内置二极管的阴极区域(N型区域的另外一部分)。P型层PL的杂质浓度例如是1×1017cm-3左右，N+型层NL的杂质浓度例如是1×1020cm-3左右。
如图2所示，在半导体基板SB的背面Sb，在较宽的范围内形成有P型层PL，多个N+型层NL呈矩阵状(matrix状)排列地配置。形成有多个的N+型层NL各自具有俯视呈圆形的形状。
进而，如图1所示，以与P型层PL以及N+型层NL的下表面(半导体基板SB的背面Sb)相接的方式形成有包含铝(Al)、Ni(镍)以及硅(Si)的层(在下文中记为AlNiSi层)ML。
AlNiSi层ML的厚度例如是100～500nm左右，AlNiSi层ML所含的铝(Al)、镍(Ni)以及硅(Si)各自的元素数的比率是10at％以上。在此，AlNiSi层ML的厚度是指，AlNiSi层ML所含的硅(Si)的含量是10％以上且90％以下的范围(参照后述图4)。因此，在该硅(Si)的含量是10％以上且90％以下的范围内，铝(Al)、镍(Ni)以及硅(Si)各自的元素数的比率是10at％以上。
进而，以与AlNiSi层ML相接的方式形成有背面电极CE。通过在P型层PL以及N+型层NL与背面电极CE之间形成AlNiSi层ML来作为接合层，P型层PL以及N+型层NL与背面电极CE欧姆连接。
背面电极CE作为IGBT的集电极电极而发挥功能，同时作为内置二极管的阴极电极而发挥功能。作为背面电极CE，能够例示从半导体基板SB的背面Sb侧依次层叠包含硅(Si)的铝(Al)合金膜、钛(Ti)膜、镍(Ni)膜以及金(Au)膜而成的构造。
另外，在本实施方式中，为了与背面电极CE形成欧姆接合，形成了AlNiSi层ML，但并不限定于此。例如也可以是包含铝(Al)、硅(Si)以及对激光波长区域(可见光的波长区域)的反射率比铝(Al)低的最少一种金属在内的层来替代AlNiSi层ML。在此，对激光波长区域(可见光的波长区域)的反射率比铝(Al)低的金属是指例如镍(Ni)、钛(Ti)、钒(V)、钼(Mo)或铂(Pt)等。
并且，例如也可以是不包含硅(Si)且包含铝(Al)和对激光波长区域(可见光的波长区域)的反射率比铝(Al)低的最少一种金属在内的层来替代AlNiSi层ML。其理由在后述的RC-IGBT的制造方法中进行说明，例如是由于，通过在形成包含铝(Al)、镍(Ni)的层(在下文中记为AlNi层)时进行激光退火处理，从而能够实现短时间热处理，即使不包含硅(Si)也不易产生铝(Al)尖峰。
并且，在本实施方式中，对将N+型层NL呈矩阵状配置的例进行了说明，但也可以是，N+型层NL以相邻的列彼此错开半个周期的方式配置。并且，也可以是，N+型层NL不以等间隔排列。
并且，在本实施方式中，将N+型层NL的形状形成为俯视呈圆形的形状，但并不限定于此。例如也可以是椭圆、长方形、四边形等。
《关于RC-IGBT的背面电极侧的结构的特征及其效果》
在本实施方式中，如上述的图1所示，其特征在于，在形成于半导体基板SB的背面Sb的P型层PL以及N+型层NL与背面电极CE之间形成包含铝(Al)、硅(Si)以及对激光波长区域(可见光的波长区域)的反射率比铝(Al)低的最少一种金属在内的层。
包含铝(Al)、硅(Si)以及对激光波长区域(可见光的波长区域)的反射率比铝(Al)低的最少一种金属在内的层例如是AlNiSi层ML。由此，对于形成于半导体基板SB的背面Sb的P型层PL和N+型层NL这两方，能够与背面电极CE形成良好的欧姆接合。
进而，在本实施方式中，其特征在于，在形成AlNiSi层ML时采用时间短且能够进行半导体基板SB的背面Sb的局部加热的激光退火处理。
在下文中，详细地说明AlNiSi层ML的形成方法以及实现对P型层PL和N+型层NL这两方的欧姆接合的技术，明确本实施方式的RC-IGBT的背面电极CE侧的结构的特征及其效果。
(1)关于AlNiSi层的形成方法
图3(a)是将P型层PL和N+型层NL形成于半导体基板SB的背面Sb侧，进而，在例如通过溅射法而将包含硅(Si)的铝(Al)合金膜(在下文中记为AlSi膜)F1成膜在半导体基板SB的背面Sb上后，对AlSi膜F1进行了激光退火处理的情况的示意图。在图中，实线示出入射波，虚线示出反射波。AlSi膜F1的硅(Si)的含量例如是0.1～1.5％左右，AlSi膜F1的厚度例如是50～100nm左右。
如图3(a)所示，在处于可见光的波长区域的激光波长(例如λ＝527nm)中，激光在AlSi膜F1的表面反射(反射率：约90％以上)。因此，即使对AlSi膜F1进行激光退火处理，也无法在短时间内施加热处理。
图3(b)是将P型层PL和N+型层NL形成于半导体基板SB的背面Sb侧，进而，在例如通过溅射法而将AlSi膜F1以及镍(Ni)膜(在下文中记为Ni膜)F2依次成膜在半导体基板SB的背面Sb上后，对由AlSi膜F1/Ni膜F2构成的层叠膜进行了激光退火处理的情况的示意图。在图中，实线示出入射波，虚线示出反射波。AlSi膜F1的硅(Si)的含量例如是0.1～1.5％左右，AlSi膜F1的厚度例如是50～100nm左右，Ni膜F2的厚度例如是50nm左右。
如图3(b)所示，与AlSi膜F1相比，Ni膜F2对处于可见光的波长区域内的激光波长(例如λ＝527nm)的反射率较低(吸收系数较高)。因此，通过进行激光退火处理，能够在短时间例如微秒级的时间内对由AlSi膜F1/Ni膜F2构成的层叠膜施加热处理。
图4是如上述的图3(b)所示地在半导体基板SB的背面Sb上形成由AlSi膜F1/Ni膜F2构成的层叠膜并对由AlSi膜F1/Ni膜F2构成的层叠膜进行了激光退火处理的半导体基板SB的背面Sb侧的俄歇电子光谱的分析图。
如图4所示，可知的是，通过激光退火处理，构成半导体基板SB的硅(Si)、构成AlSi膜F1的铝(Al)和硅(Si)以及构成Ni膜F2的镍(Ni)彼此热扩散，以与半导体基板SB的背面Sb相接的方式形成AlNiSi层ML。
(2)关于实现欧姆接合的技术
接着，对在半导体基板SB的背面Sb形成AlNiSi层ML时的激光退火条件、IGBT的饱和电压(VCE(sat)：集电极和发射极之间的电压降)以及内置二极管的正向电压降(VF)的关系进行说明。另外，在下述的说明中，参照上述的图1和上述的图3(a)以及图3(b)而进行说明。
图5是示出内置二极管的正向电压降(VF)和激光退火处理的能量密度的关系的图表。在半导体基板SB的背面Sb侧形成N+型层NL后，在半导体基板SB的背面Sb上形成AlSi膜F1或者由AlSi膜F1/Ni膜F2构成的层叠膜，对它们分别改变能量密度而进行激光退火处理。
如图5所示，在仅有AlSi膜F1的情况下，相对于能量密度的增减，正向电压降(VF)几乎不变动。这是由于，如上所述，激光波长被反射，因此未吸收热量(参照上述的图3(a))。
与此相对地，在由AlSi膜F1/Ni膜F2构成的层叠膜的情况下，相对于能量密度的增减，正向电压降(VF)变动，特别是，在能量密度为中等程度时，正向电压降(VF)较大地降低。可以认为这是由于在能量密度为中等程度时成为400℃左右的热处理，以与N+型层NL相接的方式形成AlNiSi层ML，从而与N+型层NL形成良好的欧姆接合而使正向电压降(VF)降低(参照上述的图3(b))。
另外，如图5所示，对于激光退火处理存在最佳条件。即，由于AlNiSi层ML的特质由激光退火处理的能量密度、AlSi膜F1的厚度以及Ni膜F2的厚度等决定，因此需要将这些条件的最适化。但是，由于这些条件根据构成内置二极管的N+型层NL的面积、热扩散于AlSi膜F1的金属的种类、激光退火装置等而不同，因此难以导出综合地判断这些条件后得到的最佳条件。
因此，本发明人们着眼于AlNiSi层ML所含的铝(Al)、Ni(镍)以及硅(Si)各自的元素数的比率。并且，对IGBT的饱和电压(VCE(sat))以及内置二极管的正向电压降(VF)与AlNiSi层ML所含的铝(Al)、Ni(镍)以及硅(Si)各自的元素数的比率的关系进行了研究。
图6是示出AlNiSi层ML所含的铝(Al)、镍(Ni)以及硅(Si)的原子百分比(at％)的图表。在此，AlNiSi层ML是指AlNiSi层ML所含的硅(Si)的含量为10％以上且90％以下的范围的层(参照上述的图4)。另外，图中所示的Ref-1示出镍(Ni)硅化物膜(在下文中记为NiSi膜)，Ref-2示出包含硅(Si)的铝(Al)合金膜(在下文中记为AlSi膜)。
如图6所示，通过激光退火处理而形成的AlNiSi层ML所含的铝(Al)、镍(Ni)以及硅(Si)各自的元素数的比率虽有偏差但都是10at％以上。
【表1】
表1
表1是将IGBT的饱和电压(VCE(sat))以及内置二极管的正向电压降(VF)与AlNiSi层ML所含的铝(Al)、镍(Ni)以及硅(Si)各自的元素数的比率的关系进行总结而得到的表。表1所记载的“○”是指接触电阻较低，“×”是指接触电阻较高。
作为比较数据，也示出形成了NiSi膜(Ref-1)以及AlSi膜(Ref-2)来代替AlNiSi层ML的情况下的结果。如上述的图6所示，NiSi膜(Ref-1)具有镍(Ni)：50at％、硅(Si)：50at％的组成，如上述的图6所示，AlSi膜(Ref-2)具有铝(Al)：50at％、硅(Si)：50at％的组成。
根据表1而明确的是，在铝(Al)、镍(Ni)以及硅(Si)各自的元素数的比率是10at％以上的情况下，能够获得较低的接触电阻。由此，对IGBT的饱和电压(VCE(sat))以及内置二极管的正向电压降(VF)都能够获得良好的特性。
与此相对地，在NiSi膜(Ref-1)处，在IGBT中接触电阻升高。这是由于，形成于半导体基板SB的背面Sb的N+型层NL的杂质浓度是1×1020cm-3这样的高浓度，与此相对地，形成于半导体基板SB的背面Sb的P型层PL的杂质浓度是1×1017cm-3这样的低浓度。即，这是由于，在NiSi膜处未与低浓度的P型层PL形成欧姆接合。
并且，在AlSi膜(Ref-2)处，在内置二极管中接触电阻升高。这是由于，未进行热处理而在AlSi膜处未与N+型层NL形成欧姆接合。
这样一来，能够通过将AlNiSi层ML所含的铝(Al)、镍(Ni)以及硅(Si)各自的元素数的比率设为10at％以上而使形成于半导体基板SB的背面Sb的P型层PL以及N+型层NL都与背面电极CE形成良好的欧姆接合，因此能够实现性能较高的RC-IBGT。
(3)总结
如上述的图1所示，本实施方式的RC-IGBT在半导体基板SB的背面Sb和背面电极CE之间形成AlNiSi层ML(包含铝(Al)、镍(Ni)以及硅(Si)的层)。
在内置二极管中，能够通过将AlNiSi层ML形成在N+型层NL和背面电极CE之间，而如上述的图5以及表1所示地在N+型层NL和背面电极CE之间获得良好的欧姆接合。并且，在IGBT中也同样地能够通过将AlNiSi层ML形成在P型层PL和背面电极CE之间，而如上述的表1所示地在P型层PL和背面电极CE之间获得良好的欧姆接合。
因此，在RC-IGBT中，对形成于半导体基板SB的背面Sb的N+型层NL和P型层PL这两方，能够与背面电极CE形成良好的欧姆接合。
并且，如上述的图3(b)所示，由于AlNiSi层ML能够通过在半导体基板SB的背面Sb形成由AlSi膜F1/Ni膜F2构成的层叠膜并对该由AlSi膜F1/Ni膜F2构成的层叠膜进行激光退火处理而形成，因此AlNiSi层ML能够同时形成于P型层PL和N+型层NL这两面。
进而，激光退火处理时间短(例如微秒级)且能够进行半导体基板SB的背面Sb的局部加热(半导体基板SB的背面Sb附近)。由此，AlSi膜F1所含的硅(Si)的析出被抑制，因此能够防止由铝(Al)向析出部位的扩散而引起的N+型层NL的P型化。并且，铝(Al)的尖峰的产生被抑制，因此能够防止耐压漏电流的增加。并且，半导体晶片的挠度被抑制，因此能够防止由应力引起的耐压漏电流的增加。
《RC-IGBT的制造方法》
使用图7～图13并按照工序顺序对本实施方式的RC-IGBT的制造方法进行说明。图7是说明本实施方式的RC-IGBT的制造工序的流程图。图8～图13是示出本实施方式的RC-IGBT的制造工序的剖视图。
首先，如图8所示，准备半导体基板SB。半导体基板SB例如由单晶硅(Si)构成，通过例如CZ(Czochralski Method：提拉法)法、MCZ(Magnetic Field Applied CzochralskiMethod：外加磁场提拉法)法、FZ(Floating Zone Method：浮区法)法或者外延生长法而形成。在半导体基板SB整体形成有N-型层ND(漂移区域)。
接着，在半导体基板SB的表面Sa侧形成具有预定深度的槽TR之后，在槽TR的内壁(侧面以及底面)形成栅极绝缘膜GI。槽TR的深度例如是2～10μm左右。并且，栅极绝缘膜GI例如由氧化硅(SiO2)构成。接下来，隔着栅极绝缘膜GI而将多晶硅膜埋入于槽TR的内部，从而形成由多晶硅膜构成的栅极电极GE。
接着，通过对半导体基板SB的表面Sa离子注入P型的杂质，形成从N+型层NE的底面朝向半导体基板SB的背面Sb侧具有预定深度的P型层PC(体区域的一部分)。P型层PC的深度形成为比槽TR的深度浅。
接着，通过对半导体基板SB的表面Sa离子注入N型的杂质，形成从半导体基板SB的表面Sa起具有预定深度的N+型层NE(发射极区域)。N+型层NE的深度形成为比槽TR的深度浅。接下来，在半导体基板SB的表面Sa上形成绝缘膜IF。绝缘膜IF例如由氧化硅(SiO2)构成。
接着，在通过刻蚀而去除与表面电极连接的接触区域的绝缘膜IF后，通过刻蚀而去除半导体基板SB直到P型层PC露出为止。接下来，通过对上述接触区域的半导体基板SB的表面Sa离子注入P型的杂质，在上述接触区域形成P+型层PB(体区域的另外一部分)。P+型层PB的深度形成为比P型层PC的深度深且比槽TR的深度浅。进而，在P+型层PB的上部形成P++型层PS。
接着，如图9所示，在以覆盖P++型层PS、N+型层NE以及绝缘膜IF的方式形成势垒金属膜BM后，在势垒金属膜BM上形成表面电极EE(发射极电极、阳极电极)。势垒金属膜BM例如由钛-钨(TiW)构成，表面电极EE例如由包含硅(Si)的铝(Al)合金构成。
接着，如图10所示，对半导体基板SB的背面Sb进行研磨，将半导体基板SB减薄到预定厚度(图7的工序S1)。半导体基板SB的厚度例如是40～200μm左右。接下来，通过例如使用氟硝酸的旋转刻蚀，去除半导体基板SB的背面Sb的破碎层(图7的工序S2)。
接着，对半导体基板SB的背面Sb整个面离子注入N型的杂质(例如磷(P))，形成从半导体基板SB的背面Sb起具有预定深度的N型层NF(场截止区域)(图7的工序S3)。N型层NF的杂质浓度例如是1×1015～1×1018cm-3左右。接下来，对半导体基板SB的背面Sb整个面离子注入P型的杂质(例如硼(B))，在从半导体基板SB的背面Sb起具有预定深度且比N型层NF的深度浅的区域形成P型层PL(集电极区域)(图7的工序S4)。P型层PL的杂质浓度例如是1×1016～1×1020cm-3左右，作为代表的值，能够例示1×1017cm-3。
接着，在半导体基板SB的背面Sb形成光刻胶图案(省略图示)(图7的工序S5)。
接着，如图11所示，将该光刻胶图案作为掩模，将N型的杂质(例如磷(P))离子注入半导体基板SB的背面Sb的P型层PL，使P型层PL的一部分反转为N型而形成N+型层NL(图7的工序S6)。N+型层NL的杂质浓度例如是1×1018～1×1021cm-3左右，作为代表的值，能够例示1×1020cm-3。
接着，在去除光刻胶图案后(图7的工序S7)，对半导体基板SB进行激光退火处理，使注入于半导体基板SB的各杂质活性化(图7的工序S8)。
接着，如图12所示，通过溅射法而在半导体基板SB的背面Sb形成AlSi膜F1(图7的工序S9)。AlSi膜F1例如包含0.1～1.5％左右的硅(Si)。并且，其厚度例如是25～150nm左右，作为代表的值，能够例示50nm。接下来，通过溅射法而在AlSi膜F1上形成Ni膜F2(图7的工序S10)。Ni膜F2的厚度例如是20～100nm左右，作为代表的值，能够例示50nm。
接着，如图13所示，通过对半导体基板SB的背面Sb照射激光并对半导体基板SB的背面Sb进行加热(图7的工序S11：激光退火处理)，形成与P型层PL和N+型层NL这两方相接的AlNiSi层ML。激光退火处理的激光波长例如是500～900nm左右，作为代表的值，能够例示527nm。并且，激光退火处理的能量密度例如是0.6～1.2J/cm2左右，激光照射时间例如是微秒级。
在此，为了抑制铝(Al)尖峰的产生，将包含硅(Si)的AlSi膜F1成膜于半导体基板SB的背面Sb，但也可以将不包含硅(Si)的铝(Al)膜成膜。这是由于，在热处理中使用激光退火处理而使热处理时间缩短至微秒级，即使不包含硅(Si)也不易产生铝(Al)尖峰。
其后，在通过例如使用氟硝酸的旋转刻蚀而去除AlNiSi层ML的表面的自然氧化膜后(图7的工序S12)，在AlNiSi层ML上形成背面电极CE(集电极电极、阴极电极)(图7的工序S13)。背面电极CE是例如从AlNiSi层ML侧层叠包含硅(Si)的铝(Al)合金层、钛(Ti)膜、镍(Ni)膜以及金(Au)膜而成的多层构造。
通过上述的制造工序，形成上述的图1所示的RC-IGBT。
这样一来，根据本实施方式，通过以与半导体基板SB的背面Sb相接的方式形成AlNiSi层ML，能够对形成于半导体基板SB的背面Sb的P型层PL和N+型层NL这两方而与背面电极CE形成良好的欧姆接合，因此能够实现性能较高的RC-IGBT。进而，由于AlNiSi层ML能够通过在半导体基板SB的背面Sb形成将由AlSi膜F1/Ni膜F2构成的层叠膜并对该由AlSi膜F1/Ni膜F2构成的层叠膜进行激光退火处理而形成，因此能够通过简单的制造工艺而获得欧姆接合。
《第一变形例》
使用图14对本实施方式的第一变形例的RG-IGBT进行说明。图14是本实施方式的第一变形例的RC-IGBT的剖视图。
第一变形例的RG-IGBT和上述的图1所示的RG-IGBT的不同点是形成于半导体基板的背面的背面P型层和背面N型层的构造。
在上述的图1所示的RG-IGBT中，通过例如杂质浓度是1×1017cm-3的P型层PL构成背面P型层，并通过例如杂质浓度是1×1020cm-3的N+型层NL构成背面N型层。
在第一变形例的RG-IGBT中，如图14所示，通过第一杂质浓度的第一N+型层NL1(例如1×1020cm-3)和比第一杂质浓度低的第二杂质浓度的第二N型层NL2构成背面N型层。并且，通过第三杂质浓度的第一P型层PL1(例如1×1017cm-3)和比第三杂质浓度低的第四杂质浓度的第二P-型层PL2构成背面P型层。
通过形成杂质浓度相对较低的第二N型层NL2而设置不作为二极管的一部分来动作的区域，从而能够控制RG-IGBT的背面注入效率。由此，能够实现恢复的高速化。
并且，能够通过在半导体芯片的外周的周围区域形成杂质浓度相对较低的第二P-型层PL2，减少IGBT的接通动作时的载流子成分。由此，能够提高RG-IGBT的RBSOA(ReverseBias Safe Operating Area：反向偏置安全工作区)耐压。
《第二变形例》
使用图15对本实施方式的第二变形例的功率MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)进行说明。图15是本实施方式的第二变形例的功率MOSFET的剖视图。
如图15所示，也可以是，在功率MOSFET中，以与形成于半导体基板SB的背面Sb的N+型层NC相接的方式形成AlNiSi层ML。通过以与半导体基板SB的背面Sb相接的方式形成AlNiSi层ML，能够与背面电极CE形成欧姆接合。
《第三变形例》
使用图16对本实施方式的第三变形例的二极管进行说明。图16是本实施方式的第三变形例的二极管的剖视图。
如图16所示，也可以是，在二极管中，以与形成于半导体基板SB的背面Sb的N+型层NC相接的方式形成AlNiSi层ML。通过以与半导体基板SB的背面Sb相接的方式形成AlNiSi层ML，能够与背面电极CE形成欧姆接合。
通常，如上述的图17(b)所示，以与半导体基板SB的背面Sb相接的方式形成NiSi膜BL2，但由于NiSi膜BL2的应力而使耐压漏电流易于成为两段波形。但是，能够通过以与半导体基板SB的背面Sb相接的方式形成AlNiSi层ML而缓和应力，从而降低耐压漏电流。
在上文中，基于实施方式而具体地说明了由本发明人完成的发明，但本发明不限定于上述的实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
标号说明
BL1 包含硅的铝合金膜(AlSi膜)
BL2 镍硅化物膜(NiSi膜)
BM 势垒金属膜
CE 背面电极
EE 表面电极
F1 包含硅的铝合金膜(AlSi膜)
F2 镍膜(Ni膜)
GE 栅极电极
GI 栅极绝缘膜
IF 绝缘膜
ML 包含铝、镍以及硅的层(AlNiSi层)
NC N+型层
ND N-型层
NE N+型层
NF N型层
NL N+型层
NL1 第一N+型层
NL2 第二N型层
PB P+型层
PC P型层
PL P型层
PL1 第一P型层
PL2 第二P-型层
PS P++型层
Sa 表面(上表面、第一主面)
Sb 背面(下表面、第二主面)
SB 半导体基板
TR 槽。

Claims (19)

1.一种半导体装置，包括：
半导体基板，具有第一主面和与所述第一主面相反一侧的第二主面；
第一电极，形成于所述第一主面侧；以及
第二电极，形成于所述第二主面侧，
所述半导体装置的特征在于，具有：
第一导电型的第一半导体层，在所述第二主面露出并形成于所述半导体基板的第一区域；
第二导电型的第二半导体层，在所述第二主面露出并形成于所述半导体基板的与所述第一区域不同的第二区域，所述第二导电型与所述第一导电型不同；
接合层，以与所述第一半导体层和所述第二半导体层相接的方式形成，包含铝、硅以及对可见光的波长的反射率比铝低的第一金属；以及
所述第二电极，以与所述接合层相接的方式形成。
2.根据权利要求1所述的半导体装置，其中，
所述第一金属是镍、钛、钒、钼或铂。
3.根据权利要求1所述的半导体装置，其中，
所述接合层分别包含10at％以上的所述铝、10at％以上的所述硅以及10at％以上的所述第一金属。
4.根据权利要求1所述的半导体装置，其中，
所述接合层的厚度是100nm以上且500nm以下。
5.根据权利要求1所述的半导体装置，其中，
所述第一导电型是P型，所述第二导电型是N型，
所述第二半导体层的杂质浓度比所述第一半导体层的杂质浓度高。
6.根据权利要求5所述的半导体装置，其中，
在俯视视角下，在所述第一半导体层中等间隔地配置有多个所述第二半导体层，
在俯视视角下，所述第二半导体层是圆形。
7.根据权利要求1所述的半导体装置，其中，还具有：
所述第一导电型的第三半导体层，以从所述第一主面起具有第一深度的方式形成于所述半导体基板；
所述第二导电型的第四半导体层，以从所述第一主面起具有比所述第一深度浅的第二深度的方式形成在所述第三区域内；
所述第二导电型的第五半导体层，形成于所述第三半导体层与所述第一半导体层以及所述第二半导体层之间的所述半导体基板；
槽，从所述第一主面贯通所述第四半导体层以及所述第三半导体层而形成于所述半导体基板，并到达所述第五半导体层；
第三电极，隔着绝缘膜而形成在所述槽内；以及
所述第一电极，与所述第三半导体层以及所述第四半导体层电连接。
8.一种半导体装置，包括：
半导体基板，具有第一主面和与所述第一主面相反一侧的第二主面；
第一电极，形成于所述第一主面侧；以及
第二电极，形成于所述第二主面侧，
所述半导体装置的特征在于，具有：
N型导电性的第一半导体层，在所述第二主面露出并形成于所述半导体基板；
接合层，以与所述第一半导体层相接的方式形成，包含铝、硅以及对可见光的波长的反射率比铝低的第一金属；以及
所述第二电极，以与所述接合层相接的方式形成。
9.根据权利要求8所述的半导体装置，其中，
所述第一金属是镍、钛、钒、钼或铂。
10.根据权利要求8所述的半导体装置，其中，
所述接合层分别包含10at％以上的所述铝、10at％以上的所述硅以及10at％以上的所述第一金属。
11.根据权利要求8所述的半导体装置，其中，
所述接合层的厚度是100nm以上且500nm以下。
12.根据权利要求8所述的半导体装置，其中，还具有：
N型导电性的第二半导体层，在所述第一主面露出并形成于所述半导体基板；
P型导电性的第三半导体层，形成于所述第一半导体层和所述第二半导体层之间的所述半导体基板；
槽，从所述第一主面贯通所述第二半导体层以及所述第三半导体层而形成于所述半导体基板，并到达所述第一半导体层；
第三电极，隔着绝缘膜而形成在所述槽内；以及
所述第一电极，与所述第二半导体层电连接。
13.根据权利要求8所述的半导体装置，其中，还具有：
P型导电性的第二半导体层，在所述第一主面露出并形成于所述第一半导体层和所述第一主面之间的所述半导体基板；以及
所述第一电极，以与所述第二半导体层相接的方式形成。
14.一种半导体装置的制造方法，包含如下工序：
工序(a)，对半导体基板的背面的第一区域离子注入第一导电型的第一杂质，形成在所述半导体基板的所述背面露出的第一半导体层；
工序(b)，对所述半导体基板的所述背面的与所述第一区域不同的第二区域离子注入与所述第一导电型不同的第二导电型的第二杂质，形成在所述半导体基板的所述背面露出的第二半导体层；
工序(c)，在所述半导体基板的所述背面上形成第一金属膜；
工序(d)，在所述第一金属膜上形成第二金属膜；
工序(e)，对由所述第一金属膜以及所述第二金属膜构成的层叠膜照射激光，形成与所述半导体基板的所述背面相接的接合层；以及
工序(f)，以与所述接合层相接的方式形成背面电极，
其中，
所述第一金属膜由包含硅的铝合金构成，
所述第二金属膜由对可见光的波长的反射率比铝低的第一金属构成，
所述接合层是包含所述铝、所述硅以及所述第一金属的层。
15.根据权利要求14所述的半导体装置的制造方法，其中，
所述第一金属是镍、钛、钒、钼或铂。
16.根据权利要求14所述的半导体装置的制造方法，其中，
所述接合层分别包含10at％以上的所述铝、10at％以上的所述硅以及10at％以上的所述第一金属。
17.根据权利要求14所述的半导体装置的制造方法，其中，
所述接合层的厚度是100nm以上且500nm以下。
18.根据权利要求14所述的半导体装置的制造方法，其中，
所述第一导电型是P型，所述第二导电型是N型，
所述第二半导体层的杂质浓度比所述第一半导体层的杂质浓度高。
19.根据权利要求14所述的半导体装置的制造方法，其中，
在所述(e)工序中照射的激光的波长是500nm以上且900nm以下。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755293A (zh) * 2017-11-08 2019-05-14 富士电机株式会社 半导体装置
CN109994543A (zh) * 2017-12-11 2019-07-09 三菱电机株式会社 半导体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7028093B2 (ja) * 2017-11-08 2022-03-02 富士電機株式会社 半導体装置
US11869840B2 (en) 2018-07-03 2024-01-09 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
US11367683B2 (en) * 2018-07-03 2022-06-21 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
JP7030637B2 (ja) * 2018-07-23 2022-03-07 三菱電機株式会社 半導体装置の製造方法
JP7249927B2 (ja) * 2019-11-07 2023-03-31 三菱電機株式会社 半導体装置およびその製造方法
JP7478604B2 (ja) 2020-06-26 2024-05-07 株式会社日立製作所 半導体装置およびその製造方法
JP7337756B2 (ja) * 2020-07-30 2023-09-04 株式会社東芝 半導体装置
IT202100001922A1 (it) 2021-01-29 2022-07-29 St Microelectronics Srl Struttura di contatto dal retro perfezionata per un dispositivo a semiconduttore e relativo procedimento di fabbricazione
JP7479315B2 (ja) 2021-03-08 2024-05-08 三菱電機株式会社 半導体装置および半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412288A (zh) * 2010-09-21 2012-04-11 株式会社东芝 逆导型绝缘栅双极晶体管
CN104603915A (zh) * 2012-10-15 2015-05-06 住友电气工业株式会社 半导体器件及其制造方法
US20150155277A1 (en) * 2013-12-04 2015-06-04 Kabushiki Kaisha Toshiba Semiconductor device
CN104871288A (zh) * 2013-01-21 2015-08-26 住友电气工业株式会社 制造碳化硅半导体器件的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101442886B1 (ko) * 2008-04-15 2014-09-19 스미토모덴키고교가부시키가이샤 반도체 장치 및 그 제조 방법
JP5587622B2 (ja) * 2010-01-27 2014-09-10 ルネサスエレクトロニクス株式会社 逆導通型ｉｇｂｔ
JP5724887B2 (ja) 2012-01-16 2015-05-27 トヨタ自動車株式会社 半導体装置
EP2637210A1 (en) * 2012-03-05 2013-09-11 ABB Technology AG Power semiconductor device and method for manufacturing thereof
JP6256148B2 (ja) * 2014-03-27 2018-01-10 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015207588A (ja) * 2014-04-17 2015-11-19 ローム株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412288A (zh) * 2010-09-21 2012-04-11 株式会社东芝 逆导型绝缘栅双极晶体管
CN104603915A (zh) * 2012-10-15 2015-05-06 住友电气工业株式会社 半导体器件及其制造方法
CN104871288A (zh) * 2013-01-21 2015-08-26 住友电气工业株式会社 制造碳化硅半导体器件的方法
US20150155277A1 (en) * 2013-12-04 2015-06-04 Kabushiki Kaisha Toshiba Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755293A (zh) * 2017-11-08 2019-05-14 富士电机株式会社 半导体装置
CN109755293B (zh) * 2017-11-08 2023-11-10 富士电机株式会社 半导体装置
CN109994543A (zh) * 2017-12-11 2019-07-09 三菱电机株式会社 半导体装置

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US10290727B2 (en) 2019-05-14
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