JP2017130478A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＲＣ−ＩＧＢＴを備える半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢの裏面Ｓｂと裏面電極ＣＥとの間に、ＡｌＮｉＳｉ層ＭＬ（アルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）を含む層）を形成する。これにより、内蔵ダイオードのカソード領域を構成するＮ＋型層ＮＬと裏面電極ＣＥとの間に良好なオーミック接合が得られ、ＩＧＢＴのコレクタ領域を構成するＰ型層ＰＬと裏面電極ＣＥとの間に良好なオーミック接合を得ることができる。ＡｌＮｉＳｉ層ＭＬに含まれる、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）はそれぞれ１０ａｔ％以上である。【選択図】図１

Description

本発明は半導体装置およびその製造技術に関し、例えばダイオードとＩＧＢＴ（Insulated Gate Bipolar Transistor）とを備える半導体装置に好適に利用できるものである。
半導体基板の１つの表面に露出する範囲に、ダイオードのカソード領域と、ＩＧＢＴのコレクタ領域が形成されており、前記表面上に、カソード領域と接する第１導体層と、コレクタ領域と接する第２導体層が形成されており、第２導体層の仕事関数が、第１導体層の仕事関数よりも大きい半導体装置が特開２０１３−１４５８５１号公報（特許文献１）に記載されている。
特開２０１３−１４５８５１号公報
ＲＣ−ＩＧＢＴ（Reverse Conducting ＩＧＢＴ（逆導通ＩＧＢＴ））では、半導体基板の裏面に形成された裏面Ｐ型層と裏面Ｎ型層の両方に対して、裏面電極とオーミック接合を形成することが必要である。例えば前記特許文献１に記載されている技術を用いれば、良好なオーミック接合を形成することはできるが、より簡易な製造プロセスを用いて、性能の高いＲＣ−ＩＢＧＴを実現できる技術が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、表面および裏面を有する半導体基板と、表面側に形成された表面電極と、裏面側に形成された裏面電極と、を備える。そして、裏面に露出して半導体基板の第１領域に形成された裏面Ｐ型層と、裏面に露出して半導体基板の第２領域に形成された裏面Ｎ型層と、裏面Ｐ型層および裏面Ｎ型層に接して形成され、アルミニウム、ニッケルおよびシリコンを含む接合層と、接合層に接して形成された裏面電極と、を有する。
一実施の形態による半導体装置の製造方法は、以下の工程を有する。半導体基板の裏面の第１領域にＰ型不純物をイオン注入して、半導体基板の裏面に露出する裏面Ｐ型層を形成する工程。半導体基板の裏面の第２領域にＮ型不純物をイオン注入して、半導体基板の裏面に露出する裏面Ｎ型層を形成する工程。半導体基板の裏面上にシリコンを含むアルミニウム合金膜を形成する工程。シリコンを含むアルミニウム合金膜上に、ニッケル膜を形成する工程。シリコンを含むアルミニウム合金膜およびニッケル膜からなる積層膜に対してレーザ光を照射して、半導体基板の裏面に接するアルミニウム、ニッケルおよびシリコンを含む接合層を形成する工程。接合層に接して裏面電極を形成する工程。
一実施の形態によれば、ＲＣ−ＩＧＢＴを備える半導体装置の性能を向上させることができる。
一実施の形態によるＲＣ−ＩＧＢＴの断面図である。 一実施の形態によるＲＣ−ＩＧＢＴが形成された領域の半導体基板の裏面の一部を示す平面図である。 （ａ）および（ｂ）はそれぞれ、シリコンを含むアルミニウム合金膜に対してレーザアニール処理を施した場合の半導体基板の裏面の発熱状態を説明する模式図およびシリコンを含むアルミニウム合金膜／ニッケル膜からなる積層膜に対してレーザアニール処理を施した場合の半導体基板の裏面の発熱状態を説明する模式図である。 レーザアニール処理を施した半導体基板の裏面のオージェ電子分光の分析図である。 内蔵ダイオードの順方向電圧降下（ＶＦ）とレーザアニール処理のエネルギー密度との関係を示すグラフ図である。 一実施の形態によるアルミニウム、ニッケルおよびシリコンを含む層に含まれるアルミニウム、ニッケルおよびシリコンの原子パーセント（ａｔ％）を示すグラフ図である。 一実施の形態によるＲＣ−ＩＧＢＴの製造工程を説明するフロー図である。 一実施の形態によるＲＣ−ＩＧＢＴの製造工程を示す断面図である。 図８に続く、ＲＣ−ＩＧＢＴの製造工程を示す断面図である。 図９に続く、ＲＣ−ＩＧＢＴの製造工程を示す断面図である。 図１０に続く、ＲＣ−ＩＧＢＴの製造工程を示す断面図である。 図１１に続く、ＲＣ−ＩＧＢＴの製造工程を示す断面図である。 図１２に続く、ＲＣ−ＩＧＢＴの製造工程を示す断面図である。 一実施の形態の第１変形例によるＲＣ−ＩＧＢＴの断面図である。 一実施の形態の第２変形例によるパワーＭＯＳＦＥＴの断面図である。 一実施の形態の第３変形例によるダイオードの断面図である。 （ａ）および（ｂ）はそれぞれ、ＩＧＢＴのコレクタ電極側の構造を示す断面図およびダイオードのカソード電極側の構造を示す断面図である。 本発明者らによって検討されたＲＣ−ＩＧＢＴの裏面電極側の構造を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
また、ここで使用する「−」および「＋」は、導電型がＮ型またはＰ型の相対的な不純物濃度を表記した符号であり、例えば「Ｎ−」、「Ｎ」、「Ｎ＋」の順にＮ型不純物の不純物濃度は高くなり、「Ｐ−」、「Ｐ」、「Ｐ＋」、「Ｐ＋＋」の順にＰ型不純物の不純物濃度は高くなる。
（課題の詳細な説明）
まず、本実施の形態によるＲＣ−ＩＧＢＴの構造がより明確となると思われるため、本発明者らが見出したＲＣ−ＩＧＢＴにおいて生じる不具合について、図１７（ａ）および（ｂ）並びに図１８を用いて以下に説明する。図１７（ａ）および（ｂ）はそれぞれ、ＩＧＢＴのコレクタ電極側の構造を示す断面図およびダイオードのカソード電極側の構造を示す断面図である。図１８は、これまで本発明者らによって検討されたＲＣ−ＩＧＢＴの裏面電極側の構造を示す断面図である。
ＩＧＢＴでは、図１７（ａ）に示すように、半導体基板ＳＢの裏面Ｓｂ側には、ドリフト領域として機能するＮ−型層ＮＤ、フィールドストップ領域として機能するＮ型層ＮＦおよびコレクタ領域として機能するＰ型層（不純物濃度は、例えば１×１０１７ｃｍ−３程度）ＰＬが形成される。
そして、Ｐ型層ＰＬと裏面電極ＣＥとの間には、Ｐ型層ＰＬと良好なオーミック接合を得るため、例えばシリコン（Ｓｉ）を含むアルミニウム（Ａｌ）合金膜（以下、ＡｌＳｉ膜と記す）ＢＬ１が接合層として形成される。ＡｌＳｉ膜ＢＬ１は、例えばスパッタリング法により成膜される。従って、ＡｌＳｉ膜ＢＬ１の形成には、熱処理は不要であり、熱処理を行うことなく、オーミック接合は形成される。
一方、ダイオードでは、図１７（ｂ）に示すように、半導体基板ＳＢの裏面Ｓｂ側には、ドリフト領域として機能するＮ−型層ＮＤおよびカソード領域として機能するＮ＋型層（不純物濃度は、例えば１×１０２０ｃｍ−３程度）ＮＣが形成される。
そして、Ｎ＋型層ＮＣと裏面電極ＣＥとの間には、Ｎ＋型層ＮＣと良好なオーミック接合を得るため、例えばニッケル（Ｎｉ）シリサイド膜（以下、ＮｉＳｉ膜と記す）ＢＬ２が接合層として形成される。ＮｉＳｉ膜ＢＬ２は、例えばスパッタリング法によりニッケル（Ｎｉ）膜を成膜した後、４００℃程度の熱処理を行い、ニッケル（Ｎｉ）膜をシリサイド化することにより形成される。
ＲＣ−ＩＧＢＴでは、図１８に示すように、半導体基板ＳＢの裏面Ｓｂ側には、Ｐ型層（不純物濃度は、例えば１×１０１７ｃｍ−３程度）ＰＬと、Ｎ＋型層（不純物濃度は、例えば１×１０２０ｃｍ−３程度）ＮＬと、が形成される。Ｐ型層ＰＬがＩＧＢＴのコレクタ領域として機能し、Ｎ＋型層ＮＬが内蔵ダイオードのカソード領域として機能する。
そして、ＩＧＢＴの動作特性が重視されることから、Ｐ型層ＰＬおよびＮ＋型層ＮＬと裏面電極ＣＥとの間には、裏面電極ＣＥとのオーミック接合を得るため、通常、ＡｌＳｉ膜ＢＬ１が接合層として形成される。
しかし、ＡｌＳｉ膜ＢＬ１を用い、かつ、熱処理を行わない状態では、Ｐ型層ＰＬに対してはオーミック接合が形成されるが、Ｎ＋型層ＮＬに対してはショットキー接合が形成される。このため、内蔵ダイオードの順方向電圧降下（ＶＦ）が高くなり、導通損失が増加するという問題が生じる。
ＡｌＳｉ膜ＢＬ１を用いた場合でも、熱処理を行うことにより、Ｎ＋型層ＮＬに対してオーミック接合を形成することはできる。しかし、この熱処理によりＡｌＳｉ膜ＢＬ１に含まれているシリコン（Ｓｉ）が析出し、その析出箇所にアルミニウム（Ａｌ）が拡散すると、Ｎ＋型層ＮＬのＰ型化が懸念される。Ｎ＋型層ＮＬがＰ型化すると、コンタクト抵抗が増加し、内蔵ダイオードの順方向電圧降下（ＶＦ）が高くなる。
また、熱処理を行うことにより、アルミニウム（Ａｌ）のスパイクが発生して、耐圧リーク電流が増加する虞がある。
また、半導体ウェハ全体に対して熱処理を行うと、半導体ウェハの反りが増大して、応力起因の耐圧リーク電流が増加する虞がある。
前記特許文献１に記載されているように、Ｐ型層ＰＬとＮ＋型層ＮＬに対して、互いに仕事関数の異なる電極材料を用いることもできる。例えばＰ型層ＰＬに対しては、シリコン（Ｓｉ）を含むアルミニウム（Ａｌ）合金膜（仕事関数：約５．０ｅＶ）を形成し、Ｎ＋型層ＮＬに対しては、チタン（Ｔｉ）膜（仕事関数：約４．３３ｅＶ）を形成する。しかし、製造プロセスが複雑となり、また、チタン（Ｔｉ）膜の剥がれが生じて信頼性が低下するなどの懸念がある。
このように、ＲＣ−ＩＧＢＴにおいては、半導体基板ＳＢの裏面Ｓｂに形成されたＰ型層ＰＬとＮ＋型層ＮＬの両方に対して、裏面電極ＣＥと良好なオーミック接合を形成することが難しく、簡易な製造プロセスを用いて、性能の高いＲＣ−ＩＢＧＴを実現できる技術が望まれている。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態）
≪ＲＣ−ＩＧＢＴの構成≫
本実施の形態によるＲＣ−ＩＧＢＴの構成について図１および図２を用いて説明する。図１は、本実施の形態によるＲＣ−ＩＧＢＴの断面図である。図２は、本実施の形態によるＲＣ−ＩＧＢＴが形成された領域の半導体基板の裏面の一部を示す平面図である。
ＲＣ−ＩＧＢＴは、ＩＧＢＴに還流ダイオードを内蔵した半導体素子である。
本実施の形態によるＲＣ−ＩＧＢＴでは、エミッタ領域（Ｎ＋型層ＮＥ）と、ボディ領域（Ｐ＋型層ＰＢおよびＰ型層ＰＣ）と、ドリフト領域（Ｎ−型層ＮＤ）と、フィールドストップ領域（Ｎ型層ＮＦ）と、コレクタ領域（Ｐ型層ＰＬ）と、によってＩＧＢＴが形成される。また、このＩＧＢＴに内蔵されるように、Ｐ型領域（Ｐ＋型層ＰＢおよびＰ型層ＰＣ）と、Ｎ型領域（Ｎ−型層ＮＤ、Ｎ型層ＮＦおよびＮ＋型層ＮＬ）と、によって内蔵ダイオードが形成される。
図１に示すように、半導体基板ＳＢは、例えば単結晶シリコン（Ｓｉ）からなり、表面（上面、第１主面）Ｓａと、表面Ｓａと反対側の裏面（下面、第２主面）Ｓｂとを有する。半導体基板ＳＢには、Ｎ−型層ＮＤが形成されており、Ｎ−型層ＮＤは、ＩＧＢＴのドリフト領域を構成し、内蔵ダイオードのドリフト領域（Ｎ型領域の一部）を構成する。
Ｎ−型層ＮＤより表面Ｓａ側の半導体基板ＳＢには、横方向に並ぶ一対のＰ＋型層ＰＢが形成されており、一対のＰ＋型層ＰＢのそれぞれの直上の半導体基板ＳＢには、Ｐ＋＋型層ＰＳが形成されている。さらに、一対のＰ＋型層ＰＢの間の半導体基板ＳＢには、一対のＰ型層ＰＣが形成されている。Ｐ＋型層ＰＢおよびＰ型層ＰＣは、ＩＧＢＴのボディ領域を構成し、内蔵ダイオードのＰ型領域を構成する。Ｐ＋＋型層ＰＳは、Ｐ＋型層ＰＢと電気的に接続する表面電極ＥＥとの接続抵抗を低減するための高濃度半導体層であり、Ｐ＋＋型層ＰＳは、表面電極ＥＥに対してオーミック接続されている。
一対のＰ型層ＰＣのそれぞれの直上の半導体基板ＳＢには、Ｎ＋型層ＮＥが形成されている。Ｎ＋型層ＮＥは、ＩＧＢＴのエミッタ領域を構成する。
一対のＮ＋型層ＮＥのそれぞれの間と、一対のＰ型層ＰＣのそれぞれの間には、１つの溝ＴＲが形成されており、溝ＴＲは、Ｎ＋型層ＮＥの上面（半導体基板ＳＢの表面Ｓａ）の高さから、Ｎ−型層ＮＤの途中深さまで達している。溝ＴＲの内部には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
ゲート絶縁膜ＧＩは、例えば酸化シリコン（ＳｉＯ２）からなり、ゲート電極ＧＥは、例えば多結晶シリコン（Ｓｉ）からなる。ゲート電極ＧＥは、ゲート絶縁膜ＧＩによって、Ｎ＋型層ＮＥ、Ｐ型層ＰＣおよびＮ−型層ＮＤに対して絶縁されている。
ゲート電極ＧＥの上面およびＮ＋型層ＮＥの上面を覆うように、絶縁膜ＩＦが形成されており、さらに、Ｐ＋＋型層ＰＳ、Ｎ＋型層ＮＥおよび絶縁膜ＩＦを覆うように、バリアメタル膜ＢＭを介して表面電極ＥＥが形成されている。
絶縁膜ＩＦは、例えば酸化シリコン（ＳｉＯ２）からなり、バリアメタル膜ＢＭは、例えばチタン−タングステン（ＴｉＷ）からなり、表面電極ＥＥは、例えばシリコン（Ｓｉ）を含むアルミニウム（Ａｌ）合金からなる。
バリアメタル膜ＢＭは、Ｐ＋＋型層ＰＳの上面と、Ｎ＋型層ＮＥの側壁とに接している。これにより、Ｐ＋＋型層ＰＳおよびＮ＋型層ＮＥは、表面電極ＥＥと電気的に接続される。表面電極ＥＥは、ＩＧＢＴのエミッタ電極として機能し、同時に、内蔵ダイオードのアノード電極として機能する。
さらに、Ｎ−型層ＮＤの裏面Ｓｂ側の半導体基板ＳＢには、Ｎ型層ＮＦが形成されている。Ｎ型層ＮＦは、ＩＧＢＴのフィールドストップ領域を構成し、内蔵ダイオードのＮ型領域の他の一部を構成する。また、Ｎ型層ＮＦより裏面Ｓｂ側の半導体基板ＳＢには、Ｐ型層ＰＬおよびＮ＋型層ＮＬが形成されている。Ｐ型層ＰＬは、ＩＧＢＴのコレクタ領域を構成し、Ｎ＋型層ＮＬは、内蔵ダイオードのカソード領域（Ｎ型領域の他の一部）を構成する。Ｐ型層ＰＬの不純物濃度は、例えば１×１０１７ｃｍ−３程度であり、Ｎ＋型層ＮＬの不純物濃度は、例えば１×１０２０ｃｍ−３程度である。
図２に示すように、半導体基板ＳＢの裏面Ｓｂには、広い範囲においてＰ型層ＰＬが形成され、複数のＮ＋型層ＮＬが行列状（マトリクス状）に並んで配置されている。複数形成されたＮ＋型層ＮＬのそれぞれは、平面視において円形の形状を有する。
さらに、図１に示すように、Ｐ型層ＰＬおよびＮ＋型層ＮＬの下面（半導体基板ＳＢの裏面Ｓｂ）に接して、アルミニウム（Ａｌ）、Ｎｉ（ニッケル）およびシリコン（Ｓｉ）を含む層（以下、ＡｌＮｉＳｉ層と記す）ＭＬが形成されている。
ＡｌＮｉＳｉ層ＭＬの厚さは、例えば１００〜５００ｎｍ程度であり、ＡｌＮｉＳｉ層ＭＬに含まれるアルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）のそれぞれの元素数の割合は、１０ａｔ％以上である。ここで、ＡｌＮｉＳｉ層ＭＬの厚さとは、ＡｌＮｉＳｉ層ＭＬに含まれるシリコン（Ｓｉ）の含有量が１０％以上、かつ、９０％以下の範囲を言う（後記図４参照）。従って、このシリコン（Ｓｉ）の含有量が１０％以上、かつ、９０％以下の範囲において、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）のそれぞれの元素数の割合は、１０ａｔ％以上である。
さらに、ＡｌＮｉＳｉ層ＭＬに接して、裏面電極ＣＥが形成されている。Ｐ型層ＰＬおよびＮ＋型層ＮＬと裏面電極ＣＥとの間に、ＡｌＮｉＳｉ層ＭＬが接合層として形成されていることにより、Ｐ型層ＰＬおよびＮ＋型層ＮＬは、裏面電極ＣＥに対してオーミック接続されている。
裏面電極ＣＥは、ＩＧＢＴのコレクタ電極として機能し、同時に、内蔵ダイオードのカソード電極として機能する。裏面電極ＣＥとしては、半導体基板ＳＢの裏面Ｓｂ側から、シリコン（Ｓｉ）を含むアルミニウム（Ａｌ）合金膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順次積層した構造を例示することができる。
なお、本実施の形態では、裏面電極ＣＥとオーミック接合を形成するために、ＡｌＮｉＳｉ層ＭＬを形成したが、これに限定されるものではない。ＡｌＮｉＳｉ層ＭＬに代えて、例えばアルミニウム（Ａｌ）と、シリコン（Ｓｉ）と、レーザ波長領域（可視光線の波長領域）に対する反射率がアルミニウム（Ａｌ）よりも低い最低１種類の金属と、含む層であってもよい。ここで、レーザ波長領域（可視光線の波長領域）に対する反射率がアルミニウム（Ａｌ）よりも低い金属とは、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）またはプラチナ（Ｐｔ）などである。
また、ＡｌＮｉＳｉ層ＭＬに代えて、例えばシリコン（Ｓｉ）を含まない、アルミニウム（Ａｌ）と、レーザ波長領域（可視光線の波長領域）に対する反射率がアルミニウム（Ａｌ）よりも低い最低１種類の金属と、含む層であってもよい。その理由は、後述するＲＣ−ＩＧＢＴの製造方法において説明するが、例えばアルミニウム（Ａｌ）と、ニッケル（Ｎｉ）と、を含む層（以下、ＡｌＮｉ層と記す）の形成に、レーザアニール処理を行うことにより、短時間熱処理が可能となり、シリコン（Ｓｉ）を含まなくても、アルミニウム（Ａｌ）スパイクが発生し難くなるからである。
また、本実施の形態では、Ｎ＋型層ＮＬを行列状に配置する例について説明したが、Ｎ＋型層ＮＬは、隣り合う列同士が半周期ずれて配置されていてもよい。また、Ｎ＋型層ＮＬは、等間隔に並んでいなくてもよい。
また、本実施の形態では、Ｎ＋型層ＮＬの形状を、平面視において円形の形状としたが、これに限定されるものではない。例えば楕円、長方形、四角形などであってもよい。
≪ＲＣ−ＩＧＢＴの裏面電極側の構成の特徴とその効果について≫
本実施の形態では、前記図１に示したように、半導体基板ＳＢの裏面Ｓｂに形成されたＰ型層ＰＬおよびＮ＋型層ＮＬと裏面電極ＣＥとの間に、アルミニウム（Ａｌ）と、シリコン（Ｓｉ）と、レーザ波長領域（可視光線の波長領域）に対する反射率がアルミニウム（Ａｌ）よりも低い最低１種類の金属と、含む層を形成することを特徴とする。
アルミニウム（Ａｌ）と、シリコン（Ｓｉ）と、レーザ波長領域（可視光線の波長領域）に対する反射率がアルミニウム（Ａｌ）よりも低い最低１種類の金属と、含む層とは、例えばＡｌＮｉＳｉ層ＭＬである。これにより、半導体基板ＳＢの裏面Ｓｂに形成されたＰ型層ＰＬとＮ＋型層ＮＬの両方に対して、裏面電極ＣＥと良好なオーミック接合を形成することができる。
さらに、本実施の形態では、ＡｌＮｉＳｉ層ＭＬの形成に、短時間で、かつ、半導体基板ＳＢの裏面Ｓｂの局所加熱が可能であるレーザアニール処理を採用することを特徴とする。
以下に、ＡｌＮｉＳｉ層ＭＬの形成方法およびＰ型層ＰＬとＮ＋型層ＮＬの両方に対するオーミック接合化技術について詳細に説明し、本実施の形態によるＲＣ−ＩＧＢＴの裏面電極ＣＥ側の構成の特徴とその効果を明確にする。
（１）ＡｌＮｉＳｉ層の形成方法について
図３（ａ）は、半導体基板ＳＢの裏面Ｓｂ側に、Ｐ型層ＰＬとＮ＋型層ＮＬを形成し、さらに、半導体基板ＳＢの裏面Ｓｂ上に、シリコン（Ｓｉ）を含むアルミニウム（Ａｌ）合金膜（以下、ＡｌＳｉ膜と記す）Ｆ１を、例えばスパッタリング法により成膜した後に、ＡｌＳｉ膜Ｆ１に対してレーザアニール処理を行った場合の模式図である。図中、実線は入射波、点線は反射波を示す。ＡｌＳｉ膜Ｆ１のシリコン（Ｓｉ）の含有量は、例えば０．１〜１．５％程度、ＡｌＳｉ膜Ｆ１の厚さは、例えば５０〜１００ｎｍ程度である。
図３（ａ）に示すように、可視光線の波長領域にあるレーザ波長（例えばλ＝５２７ｎｍ）では、ＡｌＳｉ膜Ｆ１の表面で、レーザ光が反射（反射率：約９０％以上）する。従って、ＡｌＳｉ膜Ｆ１に対してレーザアニール処理を行っても、短時間で熱処理を加えることができない。
図３（ｂ）は、半導体基板ＳＢの裏面Ｓｂ側に、Ｐ型層ＰＬとＮ＋型層ＮＬを形成し、さらに、半導体基板ＳＢの裏面Ｓｂ上に、ＡｌＳｉ膜Ｆ１およびニッケル（Ｎｉ）膜（以下、Ｎｉ膜と記す）Ｆ２を、例えばスパッタリング法により順次成膜した後に、ＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜に対してレーザアニール処理を行った場合の模式図である。図中、実線は入射波、点線は反射波を示す。ＡｌＳｉ膜Ｆ１のシリコン（Ｓｉ）の含有量は、例えば０．１〜１．５％程度、ＡｌＳｉ膜Ｆ１の厚さは、例えば５０〜１００ｎｍ程度、Ｎｉ膜Ｆ２の厚さは、例えば５０ｎｍ程度である。
図３（ｂ）に示すように、Ｎｉ膜Ｆ２は、ＡｌＳｉ膜Ｆ１に比べて、可視光線の波長領域にあるレーザ波長（例えばλ＝５２７ｎｍ）に対する反射率が低い（吸収係数が高い）。従って、レーザアニール処理を行うことにより、ＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜に対して短時間、例えばマイクロ秒オーダで熱処理を加えることができる。
図４は、前記図３（ｂ）に示したように、半導体基板ＳＢの裏面Ｓｂ上に、ＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜を形成し、ＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜に対してレーザアニール処理を行った半導体基板ＳＢの裏面Ｓｂ側のオージェ電子分光の分析図である。
図４に示すように、レーザアニール処理によって、半導体基板ＳＢを構成するシリコン（Ｓｉ）、ＡｌＳｉ膜Ｆ１を構成するアルミニウム（Ａｌ）とシリコン（Ｓｉ）、Ｎｉ膜Ｆ２を構成するニッケル（Ｎｉ）が相互に熱拡散して、半導体基板ＳＢの裏面Ｓｂに接してＡｌＮｉＳｉ層ＭＬが形成されていることが分かる。
（２）オーミック接合化技術について
次に、半導体基板ＳＢの裏面ＳｂにＡｌＮｉＳｉ層ＭＬを形成するときのレーザアニール条件と、ＩＧＢＴの飽和電圧（ＶＣＥ（ｓａｔ）：コレクタ・エミッタ間の電圧降下）および内蔵ダイオードの順方向電圧降下（ＶＦ）との関係について説明する。なお、以下の説明では、前記図１並びに前記図３（ａ）および（ｂ）を参照しながら説明する。
図５は、内蔵ダイオードの順方向電圧降下（ＶＦ）とレーザアニール処理のエネルギー密度との関係を示すグラフ図である。半導体基板ＳＢの裏面Ｓｂ側に、Ｎ＋型層ＮＬを形成した後、半導体基板ＳＢの裏面Ｓｂ上に、ＡｌＳｉ膜Ｆ１またはＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜を形成し、これらに対して、それぞれエネルギー密度を変えてレーザアニール処理を行った。
図５に示すように、ＡｌＳｉ膜Ｆ１のみの場合は、エネルギー密度の増減に対し、順方向電圧降下（ＶＦ）はほとんど変動していない。これは、前述したように、レーザ波長が反射されるため、熱が吸収されないからである（前記図３（ａ）参照）。
これに対して、ＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜の場合は、エネルギー密度の増減に対し、順方向電圧降下（ＶＦ）が変動しており、特に、エネルギー密度が中程度のときに、順方向電圧降下（ＶＦ）が大きく低減する。これは、エネルギー密度が中程度のときに４００℃前後の熱処理となって、Ｎ＋型層ＮＬに接してＡｌＮｉＳｉ層ＭＬが形成されたことにより、Ｎ＋型層ＮＬと良好なオーミック接合が形成されて、順方向電圧降下（ＶＦ）が低減したと考えられる（前記図３（ｂ）参照）。
ところで、図５に示したように、レーザアニール処理には最適条件が存在する。すなわち、ＡｌＮｉＳｉ層ＭＬの特質は、レーザアニール処理のエネルギー密度、ＡｌＳｉ膜Ｆ１の厚さおよびＮｉ膜Ｆ２の厚さなどによって決まるため、これらの条件の最適化が必要となる。しかし、これらの条件は、内蔵ダイオードを構成するＮ＋型層ＮＬの面積、ＡｌＳｉ膜Ｆ１に熱拡散させる金属の種類、レーザアニール装置などによって異なることから、これらを総合的に判断した最適条件を導き出すことは困難である。
そこで、本発明者らは、ＡｌＮｉＳｉ層ＭＬに含まれるアルミニウム（Ａｌ）、Ｎｉ（ニッケル）およびシリコン（Ｓｉ）のそれぞれの元素数の割合に着目した。そして、ＩＧＢＴの飽和電圧（ＶＣＥ（ｓａｔ））および内蔵ダイオードの順方向電圧降下（ＶＦ）と、ＡｌＮｉＳｉ層ＭＬに含まれるアルミニウム（Ａｌ）、Ｎｉ（ニッケル）およびシリコン（Ｓｉ）のそれぞれの元素数の割合との関係について検討した。
図６は、ＡｌＮｉＳｉ層ＭＬに含まれるアルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）の原子パーセント（ａｔ％）を示すグラフ図である。ここで、ＡｌＮｉＳｉ層ＭＬとは、ＡｌＮｉＳｉ層ＭＬに含まれるシリコン（Ｓｉ）の含有量が１０％以上、かつ、９０％以下の範囲の層のことを言う（前記図４参照）。なお、図中に示すＲｅｆ−１は、ニッケル（Ｎｉ）シリサイド膜（以下、ＮｉＳｉ膜と記す）を示し、Ｒｅｆ−２は、シリコン（Ｓｉ）を含むアルミニウム（Ａｌ）合金膜（以下、ＡｌＳｉ膜と記す）を示す。
図６に示すように、レーザアニール処理により形成したＡｌＮｉＳｉ層ＭＬに含まれるアルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）のそれぞれの元素数の割合は、ばらつきはあるが１０ａｔ％以上である。
Figure 2017130478
表１は、ＩＧＢＴの飽和電圧（ＶＣＥ（ｓａｔ））および内蔵ダイオードの順方向電圧降下（ＶＦ）と、ＡｌＮｉＳｉ層ＭＬに含まれるアルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）のそれぞれの元素数の割合との関係をまとめた表である。表１に記載の「○」は、コンタクト抵抗が低いことを意味し、「×」は、コンタクト抵抗が高いことを意味する。
比較データとして、ＡｌＮｉＳｉ層ＭＬに代えて、ＮｉＳｉ膜（Ｒｅｆ−１）およびＡｌＳｉ膜（Ｒｅｆ-２）を形成した場合の結果も示す。ＮｉＳｉ膜（Ｒｅｆ−１）は、前記図６に示したように、ニッケル（Ｎｉ）：５０ａｔ％、シリコン（Ｓｉ）：５０ａｔ％の組成を有し、ＡｌＳｉ膜（Ｒｅｆ−２）は、前記図６に示したように、アルミニウム（Ａｌ）：５０ａｔ％、シリコン（Ｓｉ）：５０ａｔ％の組成を有する。
表１から明らかなように、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）のそれぞれの元素数の割合が、１０ａｔ％以上の場合は、低いコンタクト抵抗を得ることができる。これにより、ＩＧＢＴの飽和電圧（ＶＣＥ（ｓａｔ））および内蔵ダイオードの順方向電圧降下（ＶＦ）ともに良好な特性を得ることができる。
これに対して、ＮｉＳｉ膜（Ｒｅｆ−１）では、ＩＧＢＴにおいてコンタクト抵抗が高くなっている。これは、半導体基板ＳＢの裏面Ｓｂに形成されたＮ＋型層ＮＬの不純物濃度が、１×１０２０ｃｍ−３と高濃度であるのに対し、半導体基板ＳＢの裏面Ｓｂに形成されたＰ型層ＰＬの不純物濃度が、１×１０１７ｃｍ−３と低濃度であることに起因する。すなわち、ＮｉＳｉ膜では、低濃度のＰ型層ＰＬとオーミック接合が形成されないためである。
また、ＡｌＳｉ膜（Ｒｅｆ−２）では、内蔵ダイオードにおいてコンタクト抵抗が高くなっている。これは、熱処理を行っておらず、ＡｌＳｉ膜では、Ｎ＋型層ＮＬとオーミック接合が形成されないためである。
このように、ＡｌＮｉＳｉ層ＭＬに含まれるアルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）のそれぞれの元素数の割合を、１０ａｔ％以上とすることにより、半導体基板ＳＢの裏面Ｓｂに形成されたＰ型層ＰＬおよびＮ＋型層ＮＬともに、裏面電極ＣＥと良好なオーミック接合を形成することができるので、性能の高いＲＣ−ＩＢＧＴを実現することができる。
（３）まとめ
本実施の形態によるＲＣ−ＩＧＢＴは、前記図１に示したように、半導体基板ＳＢの裏面Ｓｂと裏面電極ＣＥとの間に、ＡｌＮｉＳｉ層ＭＬ（アルミニウム（Ａｌ）、ニッケル（Ｎｉ）およびシリコン（Ｓｉ）を含む層）を形成する。
内蔵ダイオードにおいては、Ｎ＋型層ＮＬと裏面電極ＣＥとの間にＡｌＮｉＳｉ層ＭＬを形成したことにより、前記図５および表１に示したように、Ｎ＋型層ＮＬと裏面電極ＣＥとの間に良好なオーミック接合を得ることができる。また、ＩＧＢＴにおいても、同様に、Ｐ型層ＰＬと裏面電極ＣＥとの間にＡｌＮｉＳｉ層ＭＬを形成したことにより、前記表１に示したように、Ｐ型層ＰＬと裏面電極ＣＥとの間に良好なオーミック接合を得ることができる。
従って、ＲＣ−ＩＧＢＴにおいて、半導体基板ＳＢの裏面Ｓｂに形成されたＮ＋型層ＮＬとＰ型層ＰＬの両方に対して、裏面電極ＣＥと良好なオーミック接合を形成することできる。
また、ＡｌＮｉＳｉ層ＭＬは、前記図３（ｂ）に示したように、半導体基板ＳＢの裏面ＳｂにＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜を形成し、このＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜に対してレーザアニール処理を行うことにより形成することができるので、Ｐ型層ＰＬとＮ＋型層ＮＬの両面に対して同時に形成することができる。
さらに、レーザアニール処理は、短時間（例えばマイクロ秒オーダ）で、かつ、半導体基板ＳＢの裏面Ｓｂの局所加熱（半導体基板ＳＢの裏面Ｓｂ近傍）が可能である。これにより、ＡｌＳｉ膜Ｆ１に含まれるシリコン（Ｓｉ）の析出が抑制されるので、析出箇所へのアルミニウム（Ａｌ）の拡散によるＮ＋型層ＮＬのＰ型化を防止することができる。また、アルミニウム（Ａｌ）のスパイクの発生が抑制されるので、耐圧リーク電流の増加を防止することができる。また、半導体ウェハの反りが抑制されるので、応力起因の耐圧リーク電流の増加を防止することができる。
≪ＲＣ−ＩＧＢＴの製造方法≫
本実施の形態によるＲＣ−ＩＧＢＴの製造方法について図７〜図１３を用いて工程順に説明する。図７は、本実施の形態によるＲＣ−ＩＧＢＴの製造工程を説明するフロー図である。図８〜図１３は、本実施の形態によるＲＣ−ＩＧＢＴの製造工程を示す断面図である。
まず、図８に示すように、半導体基板ＳＢを準備する。半導体基板ＳＢは、例えば単結晶シリコン（Ｓｉ）からなり、例えばＣＺ（Czochralski Method）法、ＭＣＺ（Magnetic Field Applied Czochralski Method）法、ＦＺ（Floating Zone Method）法またはエピタキシャル成長法により形成される。半導体基板ＳＢの全体に、Ｎ−型層ＮＤ（ドリフト領域）が形成されている。
次に、半導体基板ＳＢの表面Ｓａ側に、所定の深さを有する溝ＴＲを形成した後、溝ＴＲの内壁（側面および底面）にゲート絶縁膜ＧＩを形成する。溝ＴＲの深さは、例えば２〜１０μｍ程度である。また、ゲート絶縁膜ＧＩは、例えば酸化シリコン（ＳｉＯ２）からなる。続いて、溝ＴＲの内部にゲート絶縁膜ＧＩを介して多結晶シリコン膜を埋め込むことにより、多結晶シリコン膜からなるゲート電極ＧＥを形成する。
次に、半導体基板ＳＢの表面Ｓａに対して、Ｐ型の不純物をイオン注入することにより、Ｎ＋型層ＮＥの底面から半導体基板ＳＢの裏面Ｓｂ側に、所定の深さを有するＰ型層ＰＣ（ボディ領域の一部）を形成する。Ｐ型層ＰＣの深さは、溝ＴＲの深さより浅く形成される。
次に、半導体基板ＳＢの表面Ｓａに対して、Ｎ型の不純物をイオン注入することにより、半導体基板ＳＢの表面Ｓａから所定の深さを有するＮ＋型層ＮＥ（エミッタ領域）を形成する。Ｎ＋型層ＮＥの深さは、溝ＴＲの深さより浅く形成される。続いて、半導体基板ＳＢの表面Ｓａ上に絶縁膜ＩＦを形成する。絶縁膜ＩＦは、例えば酸化シリコン（ＳｉＯ２）からなる。
次に、表面電極が接続されるコンタクト領域の絶縁膜ＩＦをエッチングにより除去した後、Ｐ型層ＰＣが露出するまで半導体基板ＳＢをエッチングにより除去する。続いて、上記コンタクト領域の半導体基板ＳＢの表面Ｓａに対して、Ｐ型の不純物をイオン注入することにより、上記コンタクト領域にＰ＋型層ＰＢ（ボディ領域の他の一部）を形成する。Ｐ＋型層ＰＢの深さは、Ｐ型層ＰＣの深さより深く、かつ、溝ＴＲの深さより浅く形成される。さらに、Ｐ＋型層ＰＢの上部にＰ＋＋型層ＰＳを形成する。
次に、図９に示すように、Ｐ＋＋型層ＰＳ、Ｎ＋型層ＮＥおよび絶縁膜ＩＦを覆うようにバリアメタル膜ＢＭを形成した後、バリアメタル膜ＢＭ上に表面電極ＥＥ（エミッタ電極、アノード電極）を形成する。バリアメタル膜ＢＭは、例えばチタン−タングステン（ＴｉＷ）からなり、表面電極ＥＥは、例えばシリコン（Ｓｉ）を含むアルミニウム（Ａｌ）合金からなる。
次に、図１０に示すように、半導体基板ＳＢの裏面Ｓｂを研磨して、半導体基板ＳＢを所定の厚さまで薄くする（図７の工程Ｓ１）。半導体基板ＳＢの厚さは、例えば４０〜２００μｍ程度である。続いて、例えばフッ硝酸を用いたスピンエッチングにより、半導体基板ＳＢの裏面Ｓｂの破砕層を除去する（図７の工程Ｓ２）。
次に、半導体基板ＳＢの裏面Ｓｂ全面に、Ｎ型の不純物（例えばリン（Ｐ））をイオン注入して、半導体基板ＳＢの裏面Ｓｂから所定の深さを有するＮ型層ＮＦ（フィールドストップ領域）を形成する（図７の工程Ｓ３）。Ｎ型層ＮＦの不純物濃度は、例えば１×１０１５〜１×１０１８ｃｍ−３程度である。続いて、半導体基板ＳＢの裏面Ｓｂ全面に、Ｐ型の不純物（例えばボロン（Ｂ））をイオン注入して、半導体基板ＳＢの裏面Ｓｂから所定の深さを有し、Ｎ型層ＮＦの深さよりも浅い領域にＰ型層ＰＬ（コレクタ領域）を形成する（図７の工程Ｓ４）。Ｐ型層ＰＬの不純物濃度は、例えば１×１０１６〜１×１０２０ｃｍ−３程度であり、代表的な値として、１×１０１７ｃｍ−３を例示することができる。
次に、半導体基板ＳＢの裏面Ｓｂにレジストパターン（図示は省略）を形成する（図７の工程Ｓ５）。
次に、図１１に示すように、このレジストパターンをマスクとして、半導体基板ＳＢの裏面ＳｂのＰ型層ＰＬに、Ｎ型の不純物（例えばリン（Ｐ））をイオン注入して、Ｐ型層ＰＬの一部をＮ型に反転させて、Ｎ＋型層ＮＬを形成する（図７の工程Ｓ６）。Ｎ＋型層ＮＬの不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度であり、代表的な値として、１×１０２０ｃｍ−３を例示することができる。
次に、レジストパターンを除去した後（図７の工程Ｓ７）、半導体基板ＳＢにレーザアニール処理を行い、半導体基板ＳＢに注入された各不純物を活性化させる（図７の工程Ｓ８）。
次に、図１２に示すように、半導体基板ＳＢの裏面Ｓｂに、ＡｌＳｉ膜Ｆ１をスパッタリング法により形成する（図７の工程Ｓ９）。ＡｌＳｉ膜Ｆ１は、例えば０．１〜１．５％程度のシリコン（Ｓｉ）を含む。また、その厚さは、例えば２５〜１５０ｎｍ程度であり、代表的な値として、５０ｎｍを例示することができる。続いて、ＡｌＳｉ膜Ｆ１上に、Ｎｉ膜Ｆ２をスパッタリング法により形成する（図７の工程Ｓ１０）。Ｎｉ膜Ｆ２の厚さは、例えば２０〜１００ｎｍ程度であり、代表的な値として、５０ｎｍを例示することができる。
次に、図１３に示すように、半導体基板ＳＢの裏面Ｓｂに対してレーザ光を照射して、半導体基板ＳＢの裏面Ｓｂを加熱することにより（図７の工程Ｓ１１：レーザアニール処理）、Ｐ型層ＰＬとＮ＋型層ＮＬの両方に接するＡｌＮｉＳｉ層ＭＬを形成する。レーザアニール処理のレーザ波長は、例えば５００〜９００ｎｍ程度であり、代表的な値として、５２７ｎｍを例示することができる。また、レーザアニール処理のエネルギー密度は、例えば０．６〜１．２Ｊ／ｃｍ２程度、レーザ照射時間は、例えばマイクロ秒オーダである。
ここでは、アルミニウム（Ａｌ）スパイクの発生を抑制するために、半導体基板ＳＢの裏面Ｓｂにシリコン（Ｓｉ）を含むＡｌＳｉ膜Ｆ１を成膜したが、シリコン（Ｓｉ）を含まないアルミニウム（Ａｌ）膜を成膜してもよい。これは、熱処理にレーザアニール処理を用いており、熱処理時間がマイクロ秒オーダと短く、シリコン（Ｓｉ）を含まなくても、アルミニウム（Ａｌ）スパイクが発生し難くなるからである。
その後、例えばフッ硝酸を用いたスピンエッチングにより、ＡｌＮｉＳｉ層ＭＬの表面の自然酸化膜を除去した後（図７の工程Ｓ１２）、ＡｌＮｉＳｉ層ＭＬ上に裏面電極ＣＥ（コレクタ電極、カソード電極）を形成する（図７の工程Ｓ１３）。裏面電極ＣＥは、例えばＡｌＮｉＳｉ層ＭＬ側から、シリコン（Ｓｉ）を含むアルミニウム（Ａｌ）合金層、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層した多層構造である。
以上の製造工程によって、前記図１に示すＲＣ−ＩＧＢＴが形成される。
このように、本実施の形態によれば、半導体基板ＳＢの裏面Ｓｂに接してＡｌＮｉＳｉ層ＭＬを形成することにより、半導体基板ＳＢの裏面Ｓｂに形成されたＰ型層ＰＬとＮ＋型層ＮＬの両方に対して、裏面電極ＣＥと良好なオーミック接合を形成することができるので、性能の高いＲＣ−ＩＧＢＴを実現することができる。さらに、ＡｌＮｉＳｉ層ＭＬは、半導体基板ＳＢの裏面ＳｂにＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜を形成し、このＡｌＳｉ膜Ｆ１／Ｎｉ膜Ｆ２からなる積層膜に対してレーザアニール処理を行うことにより形成できるので、簡易な製造プロセスによって、オーミック接合を得ることができる。
≪第１変形例≫
本実施の形態の第１変形例によるＲＧ−ＩＧＢＴについて図１４を用いて説明する。図１４は、本実施の形態の第１変形例によるＲＣ−ＩＧＢＴの断面図である。
第１変形例によるＲＧ−ＩＧＢＴと、前記図１に示したＲＧ−ＩＧＢＴとの相違点は、半導体基板の裏面に形成される裏面Ｐ型層と裏面Ｎ型層の構造である。
前記図１に示したＲＧ−ＩＧＢＴでは、裏面Ｐ型層を、例えば不純物濃度が１×１０１７ｃｍ−３のＰ型層ＰＬにより構成し、裏面Ｎ型層を、例えば不純物濃度が１×１０２０ｃｍ−３のＮ＋型層ＮＬにより構成した。
第１変形例によるＲＧ−ＩＧＢＴでは、図１４に示すように、裏面Ｎ型層を、第１不純物濃度の第１Ｎ＋型層ＮＬ１（例えば１×１０２０ｃｍ−３）と、第１不純物濃度よりも低い第２不純物濃度の第２Ｎ型層ＮＬ２によって構成する。また、裏面Ｐ型層を、第３不純物濃度の第１Ｐ型層ＰＬ１（例えば１×１０１７ｃｍ−３）と、第３不純物濃度よりも低い第４不純物濃度の第２Ｐ−型層ＰＬ２によって構成する。
相対的に不純物濃度の低い第２Ｎ型層ＮＬ２を形成し、ダイオードの一部として動作しない領域を設けることにより、ＲＧ−ＩＧＢＴの裏面注入効率を制御することができる。これにより、リカバリの高速化を図ることができる。
また、半導体チップの外周の周辺領域に、相対的に不純物濃度の低い第２Ｐ−型層ＰＬ２を形成することにより、ＩＧＢＴのオン動作時のキャリア成分を低減することができる。これにより、ＲＧ−ＩＧＢＴのＲＢＳＯＡ（Reverse Bias Safe Operating Area）耐圧を向上させることができる。
≪第２変形例≫
本実施の形態の第２変形例によるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）について図１５を用いて説明する。図１５は、本実施の形態の第２変形例によるパワーＭＯＳＦＥＴの断面図である。
図１５に示すように、パワーＭＯＳＦＥＴにおいて、半導体基板ＳＢの裏面Ｓｂに形成されるＮ＋型層ＮＣに接してＡｌＮｉＳｉ層ＭＬを形成してもよい。半導体基板ＳＢの裏面Ｓｂに接してＡｌＮｉＳｉ層ＭＬを形成することにより、裏面電極ＣＥとオーミック接合を形成することができる。
≪第３変形例≫
本実施の形態の第３変形例によるダイオードについて図１６を用いて説明する。図１６は、本実施の形態の第３変形例によるダイオードの断面図である。
図１６に示すように、ダイオードにおいて、半導体基板ＳＢの裏面Ｓｂに形成されるＮ＋型層ＮＣに接してＡｌＮｉＳｉ層ＭＬを形成してもよい。半導体基板ＳＢの裏面Ｓｂに接してＡｌＮｉＳｉ層ＭＬを形成することにより、裏面電極ＣＥとオーミック接合を形成することができる。
通常、前記図１７（ｂ）に示したように、半導体基板ＳＢの裏面Ｓｂに接してＮｉＳｉ膜ＢＬ２が形成されるが、ＮｉＳｉ膜ＢＬ２の応力により耐圧リーク電流が２段波形となりやすい。しかし、半導体基板ＳＢの裏面Ｓｂに接してＡｌＮｉＳｉ層ＭＬを形成することにより、応力が緩和されて、耐圧リーク電流を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＬ１ シリコンを含むアルミニウム合金膜（ＡｌＳｉ膜）
ＢＬ２ ニッケルシリサイド膜（ＮｉＳｉ膜）
ＢＭ バリアメタル膜
ＣＥ 裏面電極
ＥＥ 表面電極
Ｆ１ シリコンを含むアルミニウム合金膜（ＡｌＳｉ膜）
Ｆ２ ニッケル膜（Ｎｉ膜）
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＦ 絶縁膜
ＭＬ アルミニウム、ニッケルおよびシリコンを含む層（ＡｌＮｉＳｉ層）
ＮＣ Ｎ＋型層
ＮＤ Ｎ−型層
ＮＥ Ｎ＋型層
ＮＦ Ｎ型層
ＮＬ Ｎ＋型層
ＮＬ１ 第１Ｎ＋型層
ＮＬ２ 第２Ｎ型層
ＰＢ Ｐ＋型層
ＰＣ Ｐ型層
ＰＬ Ｐ型層
ＰＬ１ 第１Ｐ型層
ＰＬ２ 第２Ｐ−型層
ＰＳ Ｐ＋＋型層
Ｓａ 表面（上面、第１主面）
Ｓｂ 裏面（下面、第２主面）
ＳＢ 半導体基板
ＴＲ 溝

Claims (19)

  1. 第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記第１主面側に形成された第１電極と、
    前記第２主面側に形成された第２電極と、
    を備える半導体装置であって、
    前記第２主面に露出して、前記半導体基板の第１領域に形成された第１導電型の第１半導体層と、
    前記第２主面に露出して、前記半導体基板の前記第１領域と異なる第２領域に形成された前記第１導電型と異なる第２導電型の第２半導体層と、
    前記第１半導体層および前記第２半導体層に接して形成され、アルミニウム、シリコンおよび可視光線の波長に対する反射率がアルミニウムよりも低い第１金属を含む接合層と、
    前記接合層に接して形成された前記第２電極と、
    を有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１金属は、ニッケル、チタン、バナジウム、モリブデンまたはプラチナである、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記接合層は、前記アルミニウム、前記シリコンおよび前記第１金属をそれぞれ１０ａｔ％以上含む、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記接合層の厚さは、１００ｎｍ以上、かつ、５００ｎｍ以下である、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１導電型はＰ型、前記第２導電型はＮ型であり、
    前記第２半導体層の不純物濃度が、前記第１半導体層の不純物濃度よりも高い、半導体装置。
  6. 請求項５記載の半導体装置において、
    平面視において、前記第１半導体層の中に、複数の前記第２半導体層が等間隔に配置されており、
    平面視において、前記第２半導体層は円形である、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１主面から第１深さを有して前記半導体基板に形成された、前記第１導電型の第３半導体層と、
    前記第１主面から前記第１深さよりも浅い第２深さを有して、前記第３領域内に形成された、前記第２導電型の第４半導体層と、
    前記第３半導体層と前記第１半導体層および前記第２半導体層との間の前記半導体基板に形成された、前記第２導電型の第５半導体層と、
    前記第１主面から、前記第４半導体層および前記第３半導体層を貫通して前記半導体基板に形成され、前記第５半導体層に達する溝と、
    前記溝内に、絶縁膜を介して形成された第３電極と、
    前記第３半導体層および前記第４半導体層と電気的に接続された前記第１電極と、
    をさらに有する、半導体装置。
  8. 第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記第１主面側に形成された第１電極と、
    前記第２主面側に形成された第２電極と、
    を備える半導体装置であって、
    前記第２主面に露出して、前記半導体基板に形成されたＮ型導電性の第１半導体層と、
    前記第１半導体層に接して形成され、アルミニウム、シリコンおよび可視光線の波長に対する反射率がアルミニウムよりも低い第１金属を含む接合層と、
    前記接合層に接して形成された前記第２電極と、
    を有する、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第１金属は、ニッケル、チタン、バナジウム、モリブデンまたはプラチナである、半導体装置。
  10. 請求項８記載の半導体装置において、
    前記接合層は、前記アルミニウム、前記シリコンおよび前記第１金属をそれぞれ１０ａｔ％以上含む、半導体装置。
  11. 請求項８記載の半導体装置において、
    前記接合層の厚さは、１００ｎｍ以上、かつ、５００ｎｍ以下である、半導体装置。
  12. 請求項８記載の半導体装置において、
    前記第１主面に露出して、前記半導体基板に形成されたＮ型導電性の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間の前記半導体基板に形成されたＰ型導電性の第３半導体層と、
    前記第１主面から、前記第２半導体層および前記第３半導体層を貫通して前記半導体基板に形成され、前記第１半導体層に達する溝と、
    前記溝内に、絶縁膜を介して形成された第３電極と、
    前記第２半導体層と電気的に接続された前記第１電極と、
    をさらに有する、半導体装置。
  13. 請求項８記載の半導体装置において、
    前記第１主面に露出して、前記第１半導体層と前記第１主面との間の前記半導体基板に形成されたＰ型導電性の第２半導体層と、
    前記第２半導体層に接して形成された前記第１電極と、
    をさらに有する、半導体装置。
  14. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体基板の裏面の第１領域に、第１導電型の第１不純物をイオン注入して、前記半導体基板の前記裏面に露出する第１半導体層を形成する工程；
    （ｂ）前記半導体基板の前記裏面の前記第１領域と異なる第２領域に、前記第１導電型と異なる第２導電型の第２不純物をイオン注入して、前記半導体基板の前記裏面に露出する第２半導体層を形成する工程；
    （ｃ）前記半導体基板の前記裏面上に第１金属膜を形成する工程；
    （ｄ）前記第１金属膜上に、第２金属膜を形成する工程；
    （ｅ）前記第１金属膜および前記第２金属膜からなる積層膜に対してレーザ光を照射して、前記半導体基板の前記裏面に接する接合層を形成する工程；
    （ｆ）前記接合層に接して裏面電極を形成する工程、
    ここで、
    前記第１金属膜は、シリコンを含むアルミニウム合金からなり、
    前記第２金属膜は、可視光線の波長に対する反射率がアルミニウムよりも低い第１金属からなり、
    前記接合層は、前記アルミニウム、前記シリコンおよび前記第１金属を含む層である。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記第１金属は、ニッケル、チタン、バナジウム、モリブデンまたはプラチナである、半導体装置の製造方法。
  16. 請求項１４記載の半導体装置の製造方法において、
    前記接合層は、前記アルミニウム、前記シリコンおよび前記第１金属をそれぞれ１０ａｔ％以上含む、半導体装置の製造方法。
  17. 請求項１４記載の半導体装置の製造方法において、
    前記接合層の厚さは、１００ｎｍ以上、かつ、５００ｎｍ以下である、半導体装置の製造方法。
  18. 請求項１４記載の半導体装置の製造方法において、
    前記第１導電型はＰ型、前記第２導電型はＮ型であり、
    前記第２半導体層の不純物濃度が、前記第１半導体層の不純物濃度よりも高い、半導体装置の製造方法。
  19. 請求項１４記載の半導体装置の製造方法において、
    前記（ｅ）工程で照射されるレーザ光の波長は、５００ｎｍ以上、かつ、９００ｎｍ以下である、半導体装置の製造方法。
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