TW201727718A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201727718A
TW201727718A TW105131535A TW105131535A TW201727718A TW 201727718 A TW201727718 A TW 201727718A TW 105131535 A TW105131535 A TW 105131535A TW 105131535 A TW105131535 A TW 105131535A TW 201727718 A TW201727718 A TW 201727718A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
semiconductor layer
semiconductor substrate
back surface
Prior art date
Application number
TW105131535A
Other languages
English (en)
Inventor
Sho Nakanishi
Yuji Fujii
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201727718A publication Critical patent/TW201727718A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425—Making electrodes
    • H01L21/043—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明之課題在於提高具備RC-IGBT之半導體裝置之性能，其如下述般解決上述課題： 在半導體基板SB之背面Sb與背面電極CE之間形成AlNiSi層ML(包含鋁(Al)、鎳(Ni)及矽(Si)之層)。藉此，能夠在構成內置二極體之陰極區域之N+型層NL與背面電極CE之間獲得良好的歐姆接合，並能夠在構成IGBT之集電極區域之P型層PL與背面電極CE之間獲得良好的歐姆接合。AlNiSi層ML中所包含之鋁(Al)、鎳(Ni)及矽(Si)分別為10 at%以上。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造技術，其能夠適宜地利用於例如具備二極體與IGBT(Insulated Gate Bipolar Transistor：絕緣閘極雙極性電晶體)之半導體裝置。
在日本特開2013-145851號公報(專利文獻1)中記載有一種半導體裝置，其在露出於半導體基板之1個表面之範圍中形成有二極體之陰極區域與IGBT之集電極區域，在前述表面上形成有與陰極區域相接之第1導體層及與集電極區域相接之第2導體層，且第2導體層之功函數較第1導體層之功函數為大。 [先前技術文獻] [專利文獻] [專利文獻1]日本特開2013-145851號公報
[發明所欲解決之問題] 在RC-IGBT(Reverse Conducting IGBT(逆導IGBT))中，相對於在半導體基板之背面形成之背面P型層與背面N型層之兩者而言，需要與背面電極形成歐姆接合。若使用例如前述專利文獻1中所記載之技術，則能夠形成良好的歐姆接合，但期望使用更簡易之製造工序而能夠實現性能高之RC-IBGT之技術。 本發明之其他課題與新穎的特徵可由本說明之記述及附圖而明確化。 [解決問題之技術手段] 本發明之一個實施方式之半導體裝置具備：半導體基板，其具有表面及背面；表面電極，其形成於表面側；及背面電極，其形成於背面側。並且，具有：背面P型層，其露出於背面並形成於半導體基板之第1區域；背面N型層，其露出於背面並形成於半導體基板之第2區域；接合層，其接於背面P型層及背面N型層而形成，並包含鋁、鎳及矽；及背面電極，其接於接合層而形成。 本發明之一個實施方式之半導體裝置之製造方法具有以下之步驟。在半導體基板之背面之第1區域離子佈值P型雜質而形成露出於半導體基板之背面之背面P型層的步驟。在半導體基板之背面之第2區域離子佈值N型雜質而形成露出於半導體基板之背面之背面N型層的步驟。在半導體基板之背面上形成包含矽之鋁合金膜之步驟。在包含矽之鋁合金膜上形成鎳膜之步驟。對由包含矽之鋁合金膜及鎳膜構成之積層膜照射雷射光，而形成接於半導體基板之背面之包含鋁、鎳及矽之接合層的步驟。及接於接合層而形成背面電極之步驟。 [發明效果] 根據本發明之一個實施方式能夠提高具備RC-IGBT之半導體裝置之性能。
在下述之實施方式中，為了便於說明，在有必要時係分割為複數個部分或實施方式而說明，但除特別明示之情形以外，其等並非係彼此無關者，而是一者為另一者之一部分或全部之變化例、應用例、細節說明、補充說明等之關係。 又，在下述之實施方式中，在言及要件之數目等(包含個數、數值、數量、範圍等)時，除特別明示之情形及在原理上明確地限定於特定之數目之情形等外，其並非係限定於該特定之數目者，既可為特定之數目以上亦可為以下。 再者，在下述之實施方式中，其構成要件(亦包含要件步驟等)除特別明示之情形及被認為在原理上明確為必須之情形等外，並不一定為必須者。同樣，在下述實施方式中，在言及構成要件等之形狀、位置關係等時，除特別明示之情形及被認為在原理上明確為並非如此之情形等外，係包含實質上與其形狀等近似或類似者等。此一事宜針對上述數目等(包含個數、數值、數量、範圍等)亦相同。 以下，將基於圖式而詳細地說明本發明之實施方式。此外，在用於說明實施方式之所有圖式中，針對具有相同功能之構件賦予相同或關聯符號，而省略其重複說明。又，在存在複數個類似之構件(部位)之情形下，存在對統稱之符號追加符號而顯示個別或特定之部位之情形。又，在下述之實施方式中，除特別必要之情形以外，原則上不會重複同一或相同部分之說明。 又，在本發明之實施方式所使用之圖式中，即便是剖視圖亦有為了使圖式便於觀察而省略陰影線之情形。又，即便是平面圖亦有為了使圖式便於觀察而附加陰影線之情形。 又，在剖視圖及平面圖中存在各部位之大小並不與實際裝置相對應，為了使圖式易於理解而使特定之部位相對放大而顯示之情形。又，即便在剖視圖與平面圖對應之情形下，亦存在為了使圖式易於理解而使特定之部位相對放大而顯示之情形。 又，此處使用之「- 」及「+ 」係標記導電型為N型或P型之相對的雜質濃度之符號，例如N型雜質之雜質濃度按照「N- 」、「N」、「N+ 」之順序變高，P型雜質之雜質濃度按照「P- 」、「P」、「P+ 」、「P++ 」之順序變高。 (課題之詳細說明) 首先，由於考量使本實施方式之RC-IGBT之構造更明確，故以下將使用圖17(a)及圖17(b)以及圖18而針對在本發明人等發現之RC-IGBT中產生之不良情況進行說明。圖17(a)及圖17(b)分別係顯示IGBT之集電極側之構造之剖視圖及顯示二極體之陰極電極側之構造之剖視圖。圖18係顯示迄今由本發明人等研究之RC-IGBT之背面電極側之構造的剖視圖。 在IGBT中，如圖17(a)所示，在半導體基板SB之背面Sb側形成有作為漂移區域發揮機能之N- 型層ND、作為視場光闌區域發揮機能之N型層NF及作為集電極區域發揮機能之P型層(雜質濃度為例如1×1017 cm-3 左右)PL。 另外，在P型層PL與背面電極CE之間，為了與P型層PL獲得良好的歐姆接合，包含例如矽(Si)之鋁(Al)合金膜(以下記為AlSi膜)BL1作為接合層而形成。AlSi膜BL1係利用例如濺射法而成膜。因而，在AlSi膜BL1之形成方面無需熱處理，可在不進行熱處理之下形成歐姆接合。 另一方面，在二極體中，如圖17(b)所示，在半導體基板SB之背面Sb側形成有作為漂移區域發揮機能之N- 型層ND及作為陰極區域發揮機能之N+ 型層(雜質濃度為例如1×1020 cm-3 左右)NC。 另外，在N+ 型層NC與背面電極CE之間，為了與N+ 型層NC獲得良好的歐姆接合，例如鎳(Ni)矽化物膜(以下記為NiSi膜)BL2係作為接合層而形成。NiSi膜BL2係藉由以下操作而形成：在利用例如濺射法使鎳(Ni)膜成膜後，進行400℃左右之熱處理而使鎳(Ni)膜矽化物化。 在RC-IGBT中，如圖18所示，在半導體基板SB之背面Sb側形成有P型層(雜質濃度為例如1×1017 cm-3 左右)PL、及N+ 型層(雜質濃度為例如1×1020 cm-3 左右)NL。P型層PL作為IGBT之集電極區域發揮機能，N+ 型層NL作為內置二極體之陰極區域發揮機能。 另外，由於IGBT之動作特性受到重視，故在P型層PL及N+ 型層NL與背面電極CE之間，為了獲得與背面電極CE之歐姆接合，通常AlSi膜BL1作為接合層而形成。 然而，在使用AlSi膜BL1且不進行熱處理之狀態下，相對於P型層PL形成歐姆接合，相對於N+ 型層NL形成肖特基接合。因此，會產生內置二極體之順向壓降(VF)變高、導通損失增加此等問題。 即便在使用AlSi膜BL1之情形下，亦能夠藉由進行熱處理而相對於N+ 型層NL形成歐姆接合。然而，若因該熱處理而導致AlSi膜BL1中所包含之矽(Si)析出，且鋁(Al)在該析出部位擴散，則擔憂N+ 型層NL將P型化。若N+ 型層NLP型化，則接觸電阻增加，且內置二極體之順向壓降(VF)變高。 又，有因進行熱處理而發生鋁(Al)之急劇增加，且耐壓洩漏電流增加之虞。 又，若對半導體晶圓之整體進行熱處理，則有半導體晶圓之翹曲增大，且起因於應力之耐壓洩漏電流增加之虞。 如前述專利文獻1中記載般，亦能夠針對P型層PL與N+ 型層NL使用功函數彼此不同之電極材料。例如，針對P型層PL形成包含矽(Si)之鋁(Al)合金膜(功函數：約5.0 eV)，針對N+ 型層NL形成鈦(Ti)膜(功函數：約4.33 eV)。然而，會有製造工序變複雜，且發生鈦(Ti)膜之剝離而可靠性降低等之擔憂。 如此，在RC-IGBT中，相對於在半導體基板SB之背面Sb形成之P型層PL與N+ 型層NL之兩者而言，不易與背面電極CE形成良好的歐姆接合，故期望使用簡易的製造工序而能夠實現性能高之RC-IBGT之技術。 以下，將基於圖式詳細地說明本發明之實施方式。 (實施方式) ≪RC-IGBT之構成≫ 使用圖1及圖2而針對本實施方式之RC-IGBT之構成進行說明。圖1係本實施方式之RC-IGBT之剖視圖。圖2係顯示本實施方式之RC-IGBT所形成之區域之半導體基板之背面之一部分的平面圖。 RC-IGBT係在IGBT中內置有回流二極體之半導體元件。 在本實施方式之RC-IGBT中，由發射極區域(N+ 型層NE)、本體區域(P+ 型層PB及P型層PC)、漂移區域(N- 型層ND)、視場光闌區域(N型層NF)、及集電極區域(P型層PL)形成IGBT。又，以內置於該IGBT之方式，由P型區域(P+ 型層PB及P型層PC)與N型區域(N- 型層ND、N型層NF及N+ 型層NL)形成內置二極體。 如圖1所示，半導體基板SB包含例如單晶矽(Si)，並具有表面(上表面、第1主面)Sa、及與表面Sa為相反側之背面(下表面、第2主面）Sb。在半導體基板SB中形成有N- 型層ND，N- 型層ND構成IGBT之漂移區域，並構成內置二極體之漂移區域(N型區域之一部分)。 在較N- 型層ND更靠表面Sa側之半導體基板SB中形成有沿橫向並排之一對P+ 型層PB，在一對P+ 型層PB之各自之正上方之半導體基板SB中形成有P++ 型層PS。再者，在一對P+ 型層PB之間之半導體基板SB中形成有一對P型層PC。P+ 型層PB及P型層PC構成IGBT之本體區域，並構成內置二極體之P型區域。P++ 型層PS係用於減小與表面電極EE間之連接電阻之高濃度半導體層，其中表面電極EE與P+ 型層PB電性連接，且P++ 型層PS相對於表面電極EE而歐姆連接。 在一對P型層PC之各自之正上方之半導體基板SB中形成有N+ 型層NE。N+ 型層NE構成IGBT之發射極區域。 在一對N+ 型層NE之各者之間與一對P型層PC之各者之間，形成有1個槽TR，槽TR自N+ 型層NE之上表面(半導體基板SB之表面Sa)之高度起直至到達N- 型層ND之中途深度為止。在槽TR之內部，介隔以閘極絕緣膜GI而形成有閘極電極GE。 閘極絕緣膜GI包含例如氧化矽(SiO2 )，閘極電極GE包含例如多晶矽(Si)。閘極電極GE利用閘極絕緣膜GI而相對於N+ 型層NE、P型層PC及N- 型層ND絕緣。 絕緣膜IF以覆蓋閘極電極GE之上表面及N+ 型層NE之上表面之方式形成，再者，表面電極EE以覆蓋P++ 型層PS、N+ 型層NE及絕緣膜IF之方式介隔以障壁金屬膜BM而形成。 絕緣膜IF包含例如氧化矽(SiO2 )，障壁金屬膜BM包含例如鎢化鈦(TiW)，表面電極EE包含例如含有矽(Si)之鋁(Al)合金。 障壁金屬膜BM接於P++ 型層PS之上表面與N+ 型層NE之側壁。藉此，P++ 型層PS及N+ 型層NE與表面電極EE電性連接。表面電極EE作為IGBT之發射極電極發揮機能，同時作為內置二極體之陽極電極發揮機能。 再者，在N- 型層ND之背面Sb側之半導體基板SB中形成有N型層NF。N型層NF構成IGBT之視場光闌區域，並構成內置二極體之N型區域之另一部分。又，在較N型層NF更靠背面Sb側之半導體基板SB中形成有P型層PL及N+ 型層NL。P型層PL構成IGBT之集電極區域，N+ 型層NL構成內置二極體之陰極區域(N型區域之另一部分)。P型層PL之雜質濃度為例如1×1017 cm-3 左右，N+ 型層NL之雜質濃度為例如1×1020 cm-3 左右。 如圖2所示，在半導體基板SB之背面Sb中，於寬廣之範圍內形成有P型層PL，複數個N+ 型層NL以排列為行列狀(矩陣狀)之方式配置。所形成之複數個N+ 型層NL之各者在平面觀察下具有圓形之形狀。 再者，如圖1所示，接於P型層PL及N+ 型層NL之下表面(半導體基板SB之背面Sb)而形成有包含鋁(Al)、Ni(鎳)及矽(Si)之層(以下記為AlNiSi層)ML。 AlNiSi層ML之厚度為例如100～500 nm左右，AlNiSi層ML中所包含之鋁(Al)、鎳(Ni)及矽(Si)之各者之元素數之比例為10 at%以上。此處，所謂AlNiSi層ML之厚度是指AlNiSi層ML中所包含之矽(Si)之含有量為10%以上且為90%以下之範圍(參照後述圖4)。因而，在該矽(Si)之含有量為10%以上且為90%以下之範圍內，鋁(Al)、鎳(Ni)及矽(Si)之各者之元素數之比例為10 at%以上。 再者，接於AlNiSi層ML而形成有背面電極CE。藉由AlNiSi層ML在P型層PL及N+ 型層NL與背面電極CE之間作為接合層而形成，從而P型層PL及N+ 型層NL相對於背面電極CE而歐姆連接。 背面電極CE作為IGBT之集電極發揮機能，同時作為內置二極體之陰極電極發揮機能。作為背面電極CE可例示自半導體基板SB之背面Sb側起依次積層包含矽(Si)之鋁(Al)合金膜、鈦(Ti)膜、鎳(Ni)膜及金(Au)膜之構造。 此外，雖然在本實施方式中，為了與背面電極CE形成歐姆接合而形成有AlNiSi層ML，但並不限定於此。替代AlNiSi層ML，可為例如包含鋁(Al)、矽(Si)、及相對於雷射波長區域(可視光線之波長區域)之反射率較鋁(Al)為低之最少1種之金屬的層。此處，所謂相對於雷射波長區域(可視光線之波長區域)之反射率較鋁(Al)為低之金屬是指例如鎳(Ni)、鈦(Ti)、釩(V)、鉬(Mo)或鉑(Pt)等。 又，替代AlNiSi層ML，可為例如不包含矽(Si)但包含鋁(Al)、及相對於雷射波長區域(可視光線之波長區域)之反射率較鋁(Al)為低之最少1種之金屬的層。其理由將在後述之RC-IGBT之製造方法中進行說明，係由於藉由在包含例如鋁(Al)、鎳(Ni)之層(以下記為AlNi層)之形成時進行雷射退火處理而可進行短時間之熱處理，即便不包含矽(Si)亦不易發生鋁(Al)之急劇增加之故。 又，在本實施方式中，雖然針對將N+ 型層NL配置為行列狀之例進行了說明，但N+ 型層NL可按照鄰接之諸行彼此偏移半個週期之方式配置。且，N+ 型層NL可不等間隔地排列。 又，在本實施方式中，將N+ 型層NL之形狀設定為在平面觀察下之圓形之形狀，但並不限定於此。可為例如橢圓、長方形、四邊形等。 ≪RC-IGBT之背面電極側之構成之特徵及其效果≫ 本實施方式之特徵在於：如前述圖1所示，在形成於半導體基板SB之背面Sb之P型層PL及N+ 型層NL與背面電極CE之間，形成包含鋁(Al)、矽(Si)、及相對於雷射波長區域(可視光線之波長區域)之反射率較鋁(Al)為低之最少1種之金屬的層。 所謂包含鋁(Al)、矽(Si)、及相對於雷射波長區域(可視光線之波長區域)之反射率較鋁(Al)為低之最少1種之金屬的層是指例如AlNiSi層ML。藉此，相對於在半導體基板SB之背面Sb形成之P型層PL與N+ 型層NL之兩者而言，能夠與背面電極CE形成良好的歐姆接合。 再者，本實施方式之特徵在於：在AlNiSi層ML之形成時，採用短時間且可進行半導體基板SB之背面Sb之局部加熱的雷射退火處理。 以下，將針對AlNiSi層ML之形成方法及相對於P型層PL與N+ 型層NL之兩者之歐姆接合化技術而詳細地進行說明，從而使本實施方式之RC-IGBT之背面電極CE側之構成之特徵及其效果明確化。 (1)AlNiSi層之形成方法 圖3(a)係以下情形下之模式圖：在半導體基板SB之背面Sb側形成P型層PL與N+ 型層NL，進而，利用例如濺射法使包含矽(Si)之鋁(Al)合金膜(以下記為AlSi膜)F1在半導體基板SB之背面Sb上成膜，而後，對AlSi膜F1進行雷射退火處理。圖中，實線表示入射波，虛線表示反射波。AlSi膜F1之矽(Si)之含有量為例如0.1～1.5%左右，AlSi膜F1之厚度為例如50～100 nm左右。 如圖3(a)所示，於在可視光線之波長區域中存在之雷射波長(例如λ=527 nm)下，雷射光在AlSi膜F1之表面反射(反射率：約90%以上)。因而，即便對AlSi膜F1進行雷射退火處理，亦無法在短時間內施加熱處理。 圖3(b)係以下情形下之模式圖：在半導體基板SB之背面Sb側形成P型層PL與N+ 型層NL，進而利用例如濺射法使AlSi膜F1及鎳(Ni)膜(以下記為Ni膜)F2依次在半導體基板SB之背面Sb上成膜，而後，對包含AlSi膜F1/Ni膜F2之積層膜進行雷射退火處理。圖中，實線表示入射波，虛線表示反射波。AlSi膜F1之矽(Si)之含有量為例如0.1～1.5%左右，AlSi膜F1之厚度為例如50～100 nm左右，Ni膜F2之厚度為例如50 nm左右。 如圖3(b)所示，Ni膜F2與AlSi膜F1相比，相對於位於可視光線之波 長區域之雷射波長(例如λ=527 nm)之反射率為低(吸收係數高)。因而，藉由進行雷射退火處理而能夠在短時間內，例如在微秒級內對包含AlSi膜F1/Ni膜F2之積層膜施加熱處理。 圖4係如前述圖3(b)所示般在半導體基板SB之背面Sb上形成包含AlSi膜F1/Ni膜F2之積層膜，並對包含AlSi膜F1/Ni膜F2之積層膜進行完雷射退火處理之半導體基板SB之背面Sb側之歐傑電子能譜的分析圖。 如圖4所示，可知藉由雷射退火處理，而構成半導體基板SB之矽(Si)、構成AlSi膜F1之鋁(Al)與矽(Si)、及構成Ni膜F2之鎳(Ni)相互進行熱擴散，從而接於半導體基板SB之背面Sb而形成AlNiSi層ML。 (2)歐姆接合化技術 其次，針對在半導體基板SB之背面Sb形成AlNiSi層ML時之雷射退火條件與IGBT之飽和電壓(VCE(sat)：集電極、發射極間之壓降)及內置二極體之順向壓降(VF)之關係進行說明。此外，在以下之說明中，一邊參照前述圖1以及前述圖3(a)及圖3(b)，一邊進行說明。 圖5係顯示內置二極體之順向壓降(VF)與雷射退火處理之能量密度之關係的圖。於在半導體基板SB之背面Sb側形成N+ 型層NL後，在半導體基板SB之背面Sb上形成包含AlSi膜F1或AlSi膜F1/Ni膜F2之積層膜，並針對其等，分別改變能量密度而進行雷射退火處理。 如圖5所示，僅在AlSi膜F1之情形下，順向壓降(VF)基本不相對於能量密度之增減而發生變動。此係由於如前述般因雷射波長被反射而熱未被吸收之故(參照前述圖3(a))。 相對於此，在包含AlSi膜F1/Ni膜F2之積層膜之情形下，順向壓降(VF)相對於能量密度之增減而發生變動，尤其在能量密度為中程度時順向壓降(VF)大幅度降低。可認定此係由於在能量密度為中程度時成為400℃左右之熱處理而接於N+ 型層NL形成AlNiSi層ML，藉此與N+ 型層NL形成良好的歐姆接合，從而順向壓降(VF)降低(參照前述圖3(b))之故。 且說，如圖5所示，在雷射退火處理中存在最適條件。亦即，由於AlNiSi層ML之特質由雷射退火處理之能量密度、AlSi膜F1之厚度及Ni膜F2之厚度等決定，故需要該等條件之最適化。然而，由於該等條件因構成內置二極體之N+ 型層NL之面積、在AlSi膜F1進行熱擴散之金屬之種類、及雷射退火裝置等而不同，故難以導出對其等進行綜合判斷之最適條件。 因此，本發明人等著眼於AlNiSi層ML中所包含之鋁(Al)、Ni(鎳)及矽(Si)之各者之元素數的比例。此外，針對IGBT之飽和電壓(VCE(sat))及內置二極體之順向壓降(VF)與AlNiSi層ML中所包含之鋁(Al)、Ni(鎳)及矽(Si)之各者之元素數之比例的關係進行了研究。 圖6係顯示AlNiSi層ML中所包含之鋁(Al)、鎳(Ni)及矽(Si)之原子百分比(at%)的圖。此處，所謂AlNiSi層ML是指AlNiSi層ML中所包含之矽(Si)之含有量為10%以上且為90%以下之範圍之層(參照前述圖4)。此外，圖中所示之Ref-1表示鎳(Ni)矽化物膜(以下記為NiSi膜)，Ref-2表示包含矽(Si)之鋁(Al)合金膜(以下記為AlSi膜)。 如圖6所示，利用雷射退火處理而形成之AlNiSi層ML中所包含之鋁(Al)、鎳(Ni)及矽(Si)之各者之元素數之比例雖存在不均一但皆為10 at%以上。 [表1] 表1係彙總IGBT之飽和電壓(VCE(sat))及內置二極體之順向壓降(VF)與AlNiSi層ML中所包含之鋁(Al)、鎳(Ni)及矽(Si)之各者之元素數之比例之關係的表。表1中記載之「○」意味著接觸電阻為低，「×」意味著接觸電阻為高。 作為比較資料亦顯示替代AlNiSi層ML而形成有NiSi膜(Ref-1)及AlSi膜(Ref-2)之情形下之結果。NiSi膜(Ref-1)如前述圖6所示具有鎳(Ni)：50 at%、矽(Si)：50 at%之組成，AlSi膜(Ref-2)如前述圖6所示具有鋁(Al)：50 at%、矽(Si)：50 at%之組成。 由表1可明確得知：在鋁(Al)、鎳(Ni)及矽(Si)之各者之元素數之比例為10 at%以上之情形下能夠獲得低接觸電阻。藉此，IGBT之飽和電壓(VCE(sat))及內置二極體之順向壓降(VF)皆可獲得良好的特性。 相對於此，NiSi膜(Ref-1)在IGBT中接觸電阻變高。此係起因於：形成於半導體基板SB之背面Sb之N+ 型層NL之雜質濃度為1×1020 cm-3 之高濃度，相對於此，形成於半導體基板SB之背面Sb之P型層PL之雜質濃度為1×1017 cm-3 之低濃度。亦即，此係由於NiSi膜未與低濃度之P型層PL形成歐姆接合之故。 又，AlSi膜(Ref-2)在內置二極體中接觸電阻變高。此係由於未進行熱處理，而AlSi膜未與N+ 型層NL形成歐姆接合之故。 如此，藉由將AlNiSi層ML中所包含之鋁(Al)、鎳(Ni)及矽(Si)之各者之元素數之比例設定為10 at%以上，而形成於半導體基板SB之背面Sb之P型層PL及N+ 型層NL皆能夠與背面電極CE形成良好的歐姆接合，故能夠實現性能高之RC-IBGT。 (3)總結 本實施方式之RC-IGBT，如前述圖1所示，在半導體基板SB之背面Sb與背面電極CE之間形成AlNiSi層ML(包含鋁(Al)、鎳(Ni)及矽(Si)之層)。 在內置二極體中，藉由在N+ 型層NL與背面電極CE之間形成有AlNiSi層ML，而如前述圖5及表1所示，能夠在N+ 型層NL與背面電極CE之間獲得良好的歐姆接合。又，在IGBT中亦然，相同地，藉由在P型層PL與背面電極CE之間形成有AlNiSi層ML，而如前述表1所示，能夠在P型層PL與背面電極CE之間獲得良好的歐姆接合。 因而，在RC-IGBT中，相對於在半導體基板SB之背面Sb形成之N+ 型層NL與P型層PL之兩者而言，能夠與背面電極CE形成良好的歐姆接合。 又，AlNiSi層ML，如前述圖3(b)所示般，由於能夠藉由在半導體基板SB之背面Sb形成包含AlSi膜F1/Ni膜F2之積層膜，並對包含該AlSi膜F1/Ni膜F2之積層膜進行雷射退火處理而形成，故能夠相對於P型層PL與N+ 型層NL之兩面而同時形成。 再者，雷射退火處理為短時間(例如微秒級)且可進行半導體基板SB之背面Sb之局部加熱(半導體基板SB之背面Sb附近)。藉此，由於能夠抑制AlSi膜F1中所包含之矽(Si)之析出，故能夠防止因朝析出部位之鋁(Al)之擴散而導致之N+ 型層NL之P型化。又，由於鋁(Al)之急劇增加之發生受到抑制，故能夠防止耐壓洩漏電流之增加。且，由於半導體晶圓之翹曲受到抑制，故能夠防止起因於應力之耐壓洩漏電流之增加。 ≪RC-IGBT之製造方法≫ 使用圖7～圖13並按照步驟順序而針對本實施方式之RC-IGBT之製造方法進行說明。圖7係說明本實施方式之RC-IGBT之製造步驟的流程圖。圖8～圖13係顯示本實施方式之RC-IGBT之製造步驟之剖視圖。 首先，如圖8所示，準備半導體基板SB。半導體基板SB包含例如單晶矽(Si)，且利用例如CZ(Czochralski Method：柴可斯基)法、MCZ(Magnetic Field Applied Czochralski Method：施加磁場柴可斯基)法、FZ(Floating Zone Method：浮熔帶法)法或磊晶生長法而形成。在半導體基板SB之整體中形成N- 型層ND(漂移區域)。 其次，在半導體基板SB之表面Sa側形成具有特定深度之槽TR，而後，在槽TR之內壁(側面及底面)形成閘極絕緣膜GI。槽TR之深度為例如2～10 μm左右。且，閘極絕緣膜GI包含例如氧化矽(SiO2 )。繼而，藉由介隔以閘極絕緣膜GI將多晶矽膜埋入槽TR之內部，而形成包含多晶矽膜之閘極電極GE。 其次，藉由對半導體基板SB之表面Sa離子佈值P型之雜質，而自N+ 型層NE之底面朝向半導體基板SB之背面Sb側形成具有特定深度之P型層PC(本體區域之一部分)。P型層PC之深度係形成為較槽TR之深度為淺。 次之，藉由對半導體基板SB之表面Sa離子佈值N型之雜質，而形成自半導體基板SB之表面Sa起具有特定深度之N+ 型層NE(發射極區域)。N+ 型層NE之深度係形成為較槽TR之深度為淺。繼而，在半導體基板SB之表面Sa上形成絕緣膜IF。絕緣膜IF包含例如氧化矽(SiO2 )。 其次，在利用蝕刻去除表面電極所連接之接觸區域之絕緣膜IF後，利用蝕刻去除半導體基板SB直至P型層PC露出為止。繼而，藉由對上述接觸區域之半導體基板SB之表面Sa離子佈值P型之雜質，而在上述接觸區域形成P+ 型層PB(本體區域之另一部分)。P+ 型層PB之深度係形成為較P型層PC之深度為深且較槽TR之深度為淺。進而，在P+ 型層PB之上部形成P++ 型層PS。 其次，如圖9所示，在以覆蓋P++ 型層PS、N+ 型層NE及絕緣膜IF之方式形成障壁金屬膜BM後，在障壁金屬膜BM上形成表面電極EE(發射極電極、陽極電極)。障壁金屬膜BM包含例如鎢化鈦(TiW)，表面電極EE包含例如含有矽(Si)之鋁(Al)合金。 其次，如圖10所示，研磨半導體基板SB之背面Sb而使半導體基板SB變薄直至特定之厚度為止(圖7之步驟S1)。半導體基板SB之厚度為例如40～200 μm左右。繼而，藉由例如使用氟化硝酸之旋轉蝕刻而去除半導體基板SB之背面Sb之破碎層(圖7之步驟S2)。 其次，對半導體基板SB之背面Sb之整面離子佈值N型之雜質(例如磷(P))，而形成自半導體基板SB之背面Sb起具有特定深度之N型層NF(視場光闌區域)(圖7之步驟S3)。N型層NF之雜質濃度為例如1×1015 ～1×1018 cm-3 左右。繼而，對半導體基板SB之背面Sb之整面離子佈值P型之雜質(例如硼(B))，而在自半導體基板SB之背面Sb起具有特定深度且較N型層NF之深度為淺之區域形成P型層PL(集電極區域)(圖7之步驟S4)。P型層PL之雜質濃度為例如1×1016 ～1×1020 cm-3 左右，作為代表值可例示1×1017 cm-3 。 其次，在半導體基板SB之背面Sb形成抗蝕劑圖案(省略圖示)(圖7之步驟S5)。 其次，如圖11所示，將該抗蝕劑圖案作為遮罩，對半導體基板SB之背面Sb之P型層PL離子佈值N型之雜質(例如磷(P))，而使P型層PL之一部分反轉為N型，從而形成N+ 型層NL(圖7之步驟S6)。N+ 型層NL之雜質濃度為例如1×1018 ～1×1021 cm-3 左右，作為代表值可例示1×1020 cm-3 。 其次，在去除抗蝕劑圖案後(圖7之步驟S7)，對半導體基板SB進行雷射退火處理，而使佈值至半導體基板SB中之各雜質活性化(圖7之步驟S8)。 其次，如圖12所示，利用濺射法在半導體基板SB之背面Sb形成AlSi膜F1(圖7之步驟S9)。AlSi膜F1包含例如0.1～1.5%左右之矽(Si)。且，其厚度為例如25～150 nm左右，作為代表值可例示50 nm。繼而，利用濺射法在AlSi膜F1上形成Ni膜F2(圖7之步驟S10)。Ni膜F2之厚度為例如20～100 nm左右，作為代表值可例示50 nm。 其次，如圖13所示，藉由對半導體基板SB之背面Sb照射雷射光而加熱半導體基板SB之背面Sb(圖7之步驟S11：雷射退火處理)，從而形成接於P型層PL與N+ 型層NL之兩者之AlNiSi層ML。雷射退火處理之雷射波長為例如500～900 nm左右，作為代表值可例示527 nm。且，雷射退火處理之能量密度為例如0.6～1.2 J/cm2 左右，雷射照射時間為例如微秒級。 此處，雖然為了抑制鋁(Al)之急劇增加之發生，而在半導體基板SB之背面Sb處，使包含矽(Si)之AlSi膜F1成膜，但亦可使不包含矽(Si)之鋁(Al)膜成膜。此係由於在熱處理中使用雷射退火處理，且熱處理時間短至微秒級，從而即便不包含矽(Si)，鋁(Al)之急劇增加亦不易發生之故。 其後，在藉由使用例如氟化硝酸之旋轉蝕刻而去除AlNiSi層ML之表面之自然氧化膜(圖7之步驟S12)後，在AlNiSi層ML上形成背面電極CE(集電極、陰極電極)(圖7之步驟S13)。背面電極CE為例如自AlNiSi層ML側起積層有包含矽(Si)之鋁(Al)合金層、鈦(Ti)膜、鎳(Ni)膜及金(Au)膜之多層構造。 根據以上之製造步驟而形成前述圖1所示之RC-IGBT。 如此，根據本實施方式，由於藉由接於半導體基板SB之背面Sb而形成AlNiSi層ML，從而相對於在半導體基板SB之背面Sb形成之P型層PL與N+ 型層NL之兩者而言，能夠與背面電極CE形成良好的歐姆接合，故能夠實現性能高之RC-IGBT。再者，由於AlNiSi層ML能夠藉由以下操作而形成：在半導體基板SB之背面Sb形成包含AlSi膜F1/Ni膜F2之積層膜，並對包含該AlSi膜F1/Ni膜F2之積層膜進行雷射退火處理，故能夠利用簡易的製造工序獲得歐姆接合。 ≪第1變化例≫ 使用圖14而針對本實施方式之第1變化例之RG-IGBT進行說明。圖14係本實施方式之第1變化例之RC-IGBT的剖視圖。 第1變化例之RG-IGBT與前述圖1所示之RG-IGBT之不同點為形成於半導體基板之背面之背面P型層與背面N型層之構造。 在前述圖1所示之RG-IGBT中，利用例如雜質濃度為1×1017 cm-3 之P型層PL構成背面P型層，利用例如雜質濃度為1×1020 cm-3 之N+ 型層NL構成背面N型層。 在第1變化例之RG-IGBT中，如圖14所示，利用第1雜質濃度之第1N+ 型層NL1(例如1×1020 cm-3 )與較第1雜質濃度為低之第2雜質濃度之第2N型層NL2構成背面N型層。且，利用第3雜質濃度之第1P型層PL1(例如1×1017 cm-3 )與較第3雜質濃度為低之第4雜質濃度之第2P- 型層PL2構成背面P型層。 藉由形成雜質濃度相對低之第2N型層NL2，並設置作為二極體之一部分而不動作之區域，而能夠控制RG-IGBT之背面佈值效率。藉此，能夠追求恢復之高速化。 又，藉由在半導體晶片之外周之周邊區域形成雜質濃度相對低之第2P- 型層PL2，而能夠減少IGBT之導通動作時之載體成分。藉此，能夠提高RG-IGBT之RBSOA(Reverse Bias Safe Operating Area：反向偏壓安全操作區)耐壓。 ≪第2變化例≫ 使用圖15而針對本實施方式之第2變化例之功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金氧半導體場效電晶體)進行說明。圖15係本實施方式之第2變化例之功率MOSFET之剖視圖。 如圖15所示，在功率MOSFET中，可接於在半導體基板SB之背面Sb形成之N+ 型層NC而形成AlNiSi層ML。藉由接於半導體基板SB之背面Sb而形成AlNiSi層ML，從而能夠與背面電極CE形成歐姆接合。 ≪第3變化例≫ 使用圖16而針對本實施方式之第3變化例之二極體進行說明。圖16係本實施方式之第3變化例之二極體之剖視圖。 如圖16所示，在二極體中，可接於在半導體基板SB之背面Sb形成之N+ 型層NC而形成AlNiSi層ML。藉由接於半導體基板SB之背面Sb而形成AlNiSi層ML，而能夠與背面電極CE形成歐姆接合。 通常，如前述圖17(b)所示，雖然接於半導體基板SB之背面Sb而形成NiSi膜BL2，但因NiSi膜BL2之應力導致耐壓洩漏電流容易成為2段波形。然而，藉由接於半導體基板SB之背面Sb而形成AlNiSi層ML，而應力獲得緩和，從而能夠減小耐壓漏電流。 以上，基於本發明之實施方式具體地說明了本發明者所完成之發明，但本發明並不限定於前述實施方式，應了解在不脫離其要旨之範圍內可進行各種變更。
BL1‧‧‧含鋁(Al)合金膜(AlSi膜)
BL2‧‧‧鎳(Ni)矽化物膜(NiSi膜)
BM‧‧‧障壁金屬膜
CE‧‧‧背面電極
EE‧‧‧表面電極
F1‧‧‧含矽鋁合金膜(AlSi膜)
F2‧‧‧鎳膜(Ni膜)
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
IF‧‧‧絕緣膜
ML‧‧‧包含鋁、鎳及矽之層(AlNiSi層)
NC‧‧‧N+型層
ND‧‧‧N-型層
NE‧‧‧N+型層
NF‧‧‧N型層
NL‧‧‧N+型層
NL1‧‧‧第1N+型層
NL2‧‧‧第2N型層
PB‧‧‧P+型層
PC‧‧‧P型層
PL‧‧‧P型層
PL1‧‧‧第1P型層
PL2‧‧‧第2P-型層
PS‧‧‧P++型層
Ref-1‧‧‧鎳(Ni)矽化物膜、NiSi膜
Ref-2‧‧‧鋁(Al)合金膜、AlSi膜
Sa‧‧‧表面(上表面、第1主面)
SB‧‧‧半導體基板
Sb‧‧‧背面(下表面、第2主面)
TR‧‧‧槽
圖1係本發明之一個實施方式之RC-IGBT之剖視圖。 圖2係顯示本發明之一個實施方式之RC-IGBT所形成之區域之半導體基板之背面之一部分的平面圖。 圖3(a)及圖3(b)分別係說明對包含矽之鋁合金膜實施完雷射退火處理之情形下之半導體基板之背面之發熱狀態的模式圖及說明對由包含矽之鋁合金膜/鎳膜構成之積層膜實施完雷射退火處理之情形下之半導體基板之背面之發熱狀態的模式圖。 圖4係實施完雷射退火處理之半導體基板之背面之歐傑電子能譜之分析圖。 圖5係顯示內置二極體之順向壓降(VF)與雷射退火處理之能量密度之關係的圖。 圖6係顯示本發明之一個實施方式之包含鋁、鎳及矽之層中所包含之鋁、鎳及矽之原子百分比(at%)的圖。 圖7係說明本發明之一個實施方式之RC-IGBT之製造步驟的流程圖。 圖8係顯示本發明之一個實施方式之RC-IGBT之製造步驟的剖視圖。 圖9係顯示接續圖8之RC-IGBT之製造步驟之剖視圖。 圖10係顯示接續圖9之RC-IGBT之製造步驟之剖視圖。 圖11係顯示接續圖10之RC-IGBT之製造步驟之剖視圖。 圖12係顯示接續圖11之RC-IGBT之製造步驟之剖視圖。 圖13係顯示接續圖12之RC-IGBT之製造步驟之剖視圖。 圖14係本發明之一個實施方式之第1變化例之RC-IGBT的剖視圖。 圖15係本發明之一個實施方式之第2變化例之功率MOSFET之剖視圖。 圖16係本發明之一個實施方式之第3變化例之二極體之剖視圖。 圖17(a)及圖17(b)分別係顯示IGBT之集電極側之構造之剖視圖及顯示二極體之陰極電極側之構造之剖視圖。 圖18係顯示由本發明人等研究之RC-IGBT之背面電極側之構造的剖視圖。
BM‧‧‧障壁金屬膜
CE‧‧‧背面電極
EE‧‧‧表面電極
GI‧‧‧閘極絕緣膜
GE‧‧‧閘極電極
IF‧‧‧絕緣膜
ML‧‧‧層、AlNiSi層
NE‧‧‧N+型層
ND‧‧‧N-型層
NF‧‧‧N型層
NL‧‧‧N+型層
PB‧‧‧P+型層
PC‧‧‧P型層
PL‧‧‧P型層
PS‧‧‧P++型層
Sa‧‧‧表面
SB‧‧‧半導體基板
Sb‧‧‧背面
TR‧‧‧槽

Claims (19)

  1. 一種半導體裝置，其具備： 半導體基板，其具有第1主面及與前述第1主面為相反側之第2主面； 第1電極，其形成於前述第1主面側；及 第2電極，其形成於前述第2主面側；且具有： 第1導電型之第1半導體層，其露出於前述第2主面，且形成於前述半導體基板之第1區域； 第2導電型之第2半導體層，其露出於前述第2主面，且形成於與前述半導體基板之前述第1區域不同之第2區域，並與前述第1導電型不同； 接合層，其接於前述第1半導體層及前述第2半導體層而形成，並包含鋁、矽及相對於可視光線之波長之反射率較鋁為低之第1金屬；及 前述第2電極，其接於前述接合層而形成。
  2. 如請求項1之半導體裝置，其中 前述第1金屬為鎳、鈦、釩、鉬或鉑。
  3. 如請求項1之半導體裝置，其中 前述接合層分別包含10 at%以上之前述鋁、前述矽及前述第1金屬。
  4. 如請求項1之半導體裝置，其中 前述接合層之厚度為100 nm以上且為500 nm以下。
  5. 如請求項1之半導體裝置，其中 前述第1導電型為P型，前述第2導電型為N型； 前述第2半導體層之雜質濃度較前述第1半導體層之雜質濃度為高。
  6. 如請求項5之半導體裝置，其中 在平面觀察下，於前述第1半導體層之中等間隔地配置有複數個前述第2半導體層； 在平面觀察下，前述第2半導體層為圓形。
  7. 如請求項1之半導體裝置，其中進一步具有： 前述第1導電型之第3半導體層，其自前述第1主面起具有第1深度，且形成於前述半導體基板； 前述第2導電型之第4半導體層，其自前述第1主面起具有較前述第1深度為淺之第2深度，且形成於前述第3區域內； 前述第2導電型之第5半導體層，其形成於前述第3半導體層與前述第1半導體層及前述第2半導體層之間之前述半導體基板； 槽，其自前述第1主面起貫通前述第4半導體層及前述第3半導體層而形成於前述半導體基板，並到達前述第5半導體層； 第3電極，其介隔以絕緣膜而形成於前述槽內；及 前述第1電極，其與前述第3半導體層及前述第4半導體層電性連接。
  8. 一種半導體裝置，其具備： 半導體基板，其具有第1主面及與前述第1主面為相反側之第2主面； 第1電極，其形成於前述第1主面側；及 第2電極，其形成於前述第2主面側；且具有： N型導電性之第1半導體層，其露出於前述第2主面，且形成於前述半導體基板； 接合層，其接於前述第1半導體層而形成，並包含鋁、矽及相對於可視光線之波長之反射率較鋁為低之第1金屬；及 前述第2電極，其接於前述接合層而形成。
  9. 如請求項8之半導體裝置，其中 前述第1金屬為鎳、鈦、釩、鉬或鉑。
  10. 如請求項8之半導體裝置，其中 前述接合層分別包含10 at%以上之前述鋁、前述矽及前述第1金屬。
  11. 如請求項8之半導體裝置，其中 前述接合層之厚度為100 nm以上且為500 nm以下。
  12. 如請求項8之半導體裝置，其中進一步具有： N型導電性之第2半導體層，其露出於前述第1主面，且形成於前述半導體基板； P型導電性之第3半導體層，其形成於前述第1半導體層與前述第2半導體層之間之前述半導體基板； 槽，其自前述第1主面起貫通前述第2半導體層及前述第3半導體層而形成於前述半導體基板，並到達前述第1半導體層； 第3電極，其介隔以絕緣膜而形成於前述槽內；及 前述第1電極，其與前述第2半導體層電性連接。
  13. 如請求項8之半導體裝置，其中進一步具有： P型導電性之第2半導體層，其露出於前述第1主面，且形成於前述第1半導體層與前述第1主面之間之前述半導體基板；及 前述第1電極，其接於前述第2半導體層而形成。
  14. 一種半導體裝置之製造方法，其包含以下步驟： (a)在半導體基板之背面之第1區域離子佈值第1導電型之第1雜質而形成露出於前述半導體基板之前述背面之第1半導體層的步驟； (b)在與前述半導體基板之前述背面之前述第1區域不同之第2區域離子佈值與前述第1導電型不同之第2導電型之第2雜質，而形成露出於前述半導體基板之前述背面之第2半導體層的步驟； (c)在前述半導體基板之前述背面上形成第1金屬膜之步驟； (d)在前述第1金屬膜上形成第2金屬膜之步驟； (e)對包含前述第1金屬膜及前述第2金屬膜之積層膜照射雷射光，而形成接於前述半導體基板之前述背面之接合層的步驟；及 (f)接於前述接合層而形成背面電極之步驟；且 此處， 前述第1金屬膜由包含矽之鋁合金構成； 前述第2金屬膜包含相對於可視光線之波長之反射率較鋁為低之第1金屬； 前述接合層為包含前述鋁、前述矽及前述第1金屬之層。
  15. 如請求項14之半導體裝置之製造方法，其中 前述第1金屬為鎳、鈦、釩、鉬或鉑。
  16. 如請求項14之半導體裝置之製造方法，其中 前述接合層分別包含10 at%以上之前述鋁、前述矽及前述第1金屬。
  17. 如請求項14之半導體裝置之製造方法，其中 前述接合層之厚度為100 nm以上且為500 nm以下。
  18. 如請求項14之半導體裝置之製造方法，其中 前述第1導電型為P型，前述第2導電型為N型； 前述第2半導體層之雜質濃度較前述第1半導體層之雜質濃度為高。
  19. 如請求項14之半導體裝置之製造方法，其中 在前述(e)步驟中所照射之雷射光之波長為500 nm以上且為900 nm以下。
TW105131535A 2016-01-18 2016-09-30 半導體裝置及其製造方法 TW201727718A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016006857A JP6616691B2 (ja) 2016-01-18 2016-01-18 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW201727718A true TW201727718A (zh) 2017-08-01

Family

ID=59313987

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105131535A TW201727718A (zh) 2016-01-18 2016-09-30 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US10290727B2 (zh)
JP (1) JP6616691B2 (zh)
CN (1) CN106981511B (zh)
TW (1) TW201727718A (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600897B2 (en) * 2017-11-08 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device
JP7028093B2 (ja) * 2017-11-08 2022-03-02 富士電機株式会社 半導体装置
JP2019106419A (ja) * 2017-12-11 2019-06-27 三菱電機株式会社 半導体装置
US11367683B2 (en) * 2018-07-03 2022-06-21 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
US11869840B2 (en) 2018-07-03 2024-01-09 Infineon Technologies Ag Silicon carbide device and method for forming a silicon carbide device
JP7030637B2 (ja) * 2018-07-23 2022-03-07 三菱電機株式会社 半導体装置の製造方法
JP7249927B2 (ja) * 2019-11-07 2023-03-31 三菱電機株式会社 半導体装置およびその製造方法
JP7478604B2 (ja) 2020-06-26 2024-05-07 株式会社日立製作所 半導体装置およびその製造方法
JP7337756B2 (ja) 2020-07-30 2023-09-04 株式会社東芝 半導体装置
IT202100001922A1 (it) * 2021-01-29 2022-07-29 St Microelectronics Srl Struttura di contatto dal retro perfezionata per un dispositivo a semiconduttore e relativo procedimento di fabbricazione
JP7479315B2 (ja) 2021-03-08 2024-05-08 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5477286B2 (ja) * 2008-04-15 2014-04-23 住友電気工業株式会社 半導体装置およびその製造方法
JP5587622B2 (ja) * 2010-01-27 2014-09-10 ルネサスエレクトロニクス株式会社 逆導通型ｉｇｂｔ
JP2012069579A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 逆通電型の絶縁ゲート型バイポーラトランジスタ
JP5724887B2 (ja) 2012-01-16 2015-05-27 トヨタ自動車株式会社 半導体装置
EP2637210A1 (en) * 2012-03-05 2013-09-11 ABB Technology AG Power semiconductor device and method for manufacturing thereof
JP6068918B2 (ja) * 2012-10-15 2017-01-25 住友電気工業株式会社 半導体装置およびその製造方法
JP6131605B2 (ja) * 2013-01-21 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6158058B2 (ja) * 2013-12-04 2017-07-05 株式会社東芝 半導体装置
JP6256148B2 (ja) * 2014-03-27 2018-01-10 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015207588A (ja) * 2014-04-17 2015-11-19 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
CN106981511A (zh) 2017-07-25
CN106981511B (zh) 2021-07-06
JP2017130478A (ja) 2017-07-27
JP6616691B2 (ja) 2019-12-04
US20170207331A1 (en) 2017-07-20
US10290727B2 (en) 2019-05-14

Similar Documents

Publication Publication Date Title
TW201727718A (zh) 半導體裝置及其製造方法
JP5724887B2 (ja) 半導体装置
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
US8324044B2 (en) Method of producing a semiconductor device with an aluminum or aluminum alloy electrode
WO2012157679A1 (ja) 半導体装置およびその製造方法
WO2014112204A1 (ja) 炭化珪素半導体装置
JP6540585B2 (ja) 炭化珪素半導体装置およびその製造方法
JP4746927B2 (ja) 半導体装置の製造方法
JP6911486B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5321377B2 (ja) 電力用半導体装置
JP7052322B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20150270354A1 (en) Semiconductor device and method for producing the same
TWI331367B (en) Method of manufacturing semiconductor device
JP6103839B2 (ja) 半導体装置および半導体装置の製造方法
JP2012186318A (ja) 高耐圧半導体装置
JP4910894B2 (ja) 半導体装置の製造方法および半導体装置
CN105493245B (zh) 碳化硅半导体元件以及碳化硅半导体元件的制造方法
WO2015194590A1 (ja) 半導体装置および半導体装置の製造方法
JP2003069021A (ja) 半導体装置及びその製造方法
CN113903800A (zh) 半导体装置
JP6937011B2 (ja) 半導体素子及びその製造方法
JP6891448B2 (ja) 半導体装置および半導体装置の製造方法
CN113228236A (zh) 碳化硅半导体装置以及碳化硅半导体装置的制造方法
JPH0758322A (ja) 半導体装置及びその製造方法
JP2022017550A (ja) 炭化珪素半導体装置