JP6937011B2 - 半導体素子及びその製造方法 - Google Patents

Description

本発明は、半導体素子及びその製造方法に関する。詳しくは、化合物半導体基板に形成される高耐圧の半導体素子、及びその製造方法に関する。

高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）などの化合物半導体基板が着目されている。図１３（ａ）は、ＳｉＣからなる一般的な縦型構造のショットキーダイオード（９１）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にガードリングとなるＰ型不純物層９１１、９１２、及びショットキー電極９１３が形成されている。電流ｉは、ショットキー電極９１３と支持基板９０１の底面に形成されている電極９０３との間で流れる。
また、同図（ｂ）は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（９２）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にソース９２１、ドレイン９２２及びゲート９２３が形成されている。ソース９２１、ドレイン９２２間の電流の導通と遮断はゲート９２３により制御される。導通時のドレイン電流ｉは、ドレイン９２２と支持基板９０１の底面に形成されている電極９０３との間で流れる。
上記支持基板９０１は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、上記能動層９０２は、高電圧の耐圧が必要であるため、支持基板９０１と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層９０２の厚さを５〜１０μｍ程度と薄くできることが特徴である。能動層９０２は、支持基板９０１の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板９０１に依存する。このため、支持基板９０１のＳｉＣの結晶品質が重要となる。支持基板９０１の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチサイズの基板の場合、４００μｍ程度が必要とされる。そして、基板の表面側に素子形成後、支持基板部の抵抗を低くするために、裏面を研削して厚さは１００μｍ以下まで薄くされる。
ＳｉＣからなる半導体素子の基板としては、表層の能動層だけが単結晶であればよい。支持基板層は結晶性を問わず、単結晶でも多結晶でも非晶質でもよい。例えば、単結晶ＳｉＣ基板と支持基板である多結晶ＳｉＣ基板とを、基板表面を改質して接合する半導体基板の製造方法も開発されている（特許文献１を参照）。

図１３のような縦型構造の特徴は、Ｓｉ素子と同様な構造で作り易いという特徴を有するが、ワイドバンドギャップな化合物半導体基板には基板面に対して垂直方向の欠陥が多く、同図の構造では素子のリーク電流が大きくなる。特にパワー素子用途では結晶欠陥は致命的となる。
酸化ガリウム（α−Ｇａ_２Ｏ_３）を使用したパワー半導体素子も開発されている（例えば、特許文献２）。しかし、パワー半導体素子において、上記のような結晶欠陥によって生じるリーク電流の問題については、検討されていない。

特開２０１５−１５４０１号公報 特開２０１５−２２８４９５号公報

前記のとおり、バンドギャップ幅が大きい炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）等の化合物半導体基板は、高電圧用途の半導体素子を形成するための基板として期待されている。しかし、これらの化合物半導体においては、縦方向すなわち基板面に対して垂直方向の結晶欠陥が多く、一般的な縦型構造の高耐圧半導体素子においてはリーク電流が大きくなる。例えば、ＳｉＣ基板においては基板面に対して５４度方向に１０^４／ｃｍ^２程度の結晶欠陥があり、その低減が課題となっている。また、ＧａＮ、Ｇａ_２Ｏ_３においては、基板面に垂直方向の結晶欠陥が１０^７／ｃｍ^２−１０^８／ｃｍ^２という多数個ある。このため、図１３と同様な縦型の素子構造とすると、高電界が印加されるＰＮ接合面等でリーク電流が発生してしまうという問題がある。これらの半導体材料は格子定数の異なる元素からなる化合物であるので、結晶欠陥の低減は容易ではない。

本発明は、上記現状に鑑みてなされたものであり、化合物半導体基板に形成され、化合物半導体基板に縦方向の結晶欠陥が多い場合にも高耐圧でリーク電流を小さくすることができる半導体素子、及びその製造方法を提供することを目的とする。

本発明は、以下の通りである。
１．化合物半導体の単結晶からなるｎ型の半導体基板に形成された半導体素子であって、前記半導体基板を縦方向に貫通するショットキー接合面又はｐｎ接合面が形成されており、前記ショットキー接合面又は前記ｐｎ接合面は、前記半導体基板の表面に対して垂直方向に形成されており、前記半導体基板の両面に電極を備えることを特徴とする半導体素子。
２．前記半導体基板を縦方向に貫通し、前記半導体基板の横方向に一定の長さ離隔して平行に設けられている２つの導電部を具備し、２つの前記導電部の対向する側面は前記半導体基板の表面に対して垂直に形成されており、一方の前記導電部の前記側面に前記ショットキー接合面が形成されている前記１．記載の半導体素子。
３．前記半導体基板を縦方向に貫通し、且つｐｎ接合面が前記半導体基板の表面に対して垂直となるように形成されたｐ型層と、前記半導体基板を縦方向に貫通し、且つ前記半導体基板のｎ型層との界面が前記半導体基板の表面に対して垂直となるように形成された高濃度ｎ型部と、を具備し、前記高濃度ｎ型部は、前記半導体基板の横方向に前記ｐ型層から一定の長さ離隔して形成されている前記１．記載の半導体素子。
４．前記ｐ型層の一方の面にソース及びゲートが形成されている前記３．記載の半導体素子。
５．前記半導体基板を縦方向に貫通する第２のｐ型層と、前記半導体基板を縦方向に貫通し、且つ前記第２のｐ型層に囲まれる第２の高濃度ｎ型部と、を更に備える前記３．又は４．に記載の半導体素子。
６．金属からなり、前記半導体基板を縦方向に貫通するゲート金属部を更に備える前記３．又は４．に記載の半導体素子。
７．仮支持基板に搭載された化合物半導体の単結晶からなるｎ型の半導体基板に、その側壁が前記半導体基板の表面に対して垂直であり且つ一定の長さ離隔して平行する２以上のトレンチを形成するトレンチ形成工程と、隣り合う前記トレンチの一方をアノード部として、その側壁面にショットキー障壁となる金属膜を形成するアノード形成工程と、隣り合う前記トレンチの他方をカソード部として、そのトレンチの内側に金属部を形成するカソード形成工程と、前記仮支持基板を除去し、前記トレンチが前記半導体基板を貫通するように形成する仮支持基板除去工程と、を含むことを特徴とする半導体素子の製造方法。
８．前記カソード形成工程において、前記トレンチの側壁面に高濃度ｎ型層を形成し、その内側に金属部を形成する前記７．記載の半導体素子の製造方法。
９．化合物半導体の単結晶からなるｎ型の半導体基板を縦方向に貫通し、ｐｎ接合面が前記半導体基板の表面に対して垂直方向となるようにｐ型層を形成するｐ型層形成工程と、前記半導体基板を縦方向に貫通し且つ前記半導体基板のｎ型層との界面が前記半導体基板の表面に対して垂直である高濃度ｎ型部を、前記半導体基板の横方向に前記ｐ型層から一定の長さ離隔して形成する高濃度ｎ型部形成工程と、前記半導体基板の両面に電極を形成する電極形成工程と、を含むことを特徴とする半導体素子の製造方法。
１０．前記ｐ型層の一方の面にソース及びゲートを形成するＦＥＴ形成工程を含む前記９．記載の半導体素子の製造方法。
１１．前記ｐ型層形成工程において、前記半導体基板を縦方向に貫通する第２のｐ型層を更に形成し、前記高濃度ｎ型部形成工程において、前記半導体基板を縦方向に貫通し且つ前記第２のｐ型層に囲まれる第２の高濃度ｎ型部を更に形成する、前記９．又は１０．に記載の半導体素子の製造方法。
１２．金属からなり、前記半導体基板を縦方向に貫通するゲート金属部を更に形成するゲート金属部形成工程を含む前記９．又は１０．に記載の半導体素子の製造方法。
１３．前記半導体基板は仮支持基板に搭載されており、前記半導体基板の一方の面側に素子支持層として導電性を有する基板を接合する支持層形成工程と、その後、前記半導体基板の他方の面に接合されている前記仮支持基板を除去する仮支持基板除去工程と、を含む前記７．乃至１２．のいずれかに記載の半導体素子の製造方法。

本発明の半導体素子によれば、化合物半導体の単結晶からなるｎ型の半導体基板に形成された半導体素子であって、前記半導体基板を縦方向に貫通するショットキー接合面又はｐｎ接合面が形成されており、前記ショットキー接合面又は前記ｐｎ接合面は、前記半導体基板の表面に対して垂直方向に形成されているため、動作時に大きな電界強度が加わるショットキー接合面又はｐｎ接合面が垂直方向だけに存在し、電流が横方向（基板面と平行な方向）に流れる横型半導体素子を構成することができる。Ｓｉ半導体を用いて高耐圧の横型半導体素子を構成することは、ショットキー接合部やｐｎ接合部の空乏層の拡がりが大きいため、無駄が多くなり一般的ではない。しかし、バンドギャップの大きい化合物半導体においては、ショットキー接合部においてもｐｎ接合部においても、空乏層の拡がりは数μｍ程度の狭い範囲に留まる。したがって、空乏層が横方向に拡がる横型半導体素子を構成しても、より小さな寸法で半導体素子を構成することが可能である。
また、半導体基板の縦方向に多数存在する結晶欠陥（例えば、１０^７／ｃｍ^２から１０^８／ｃｍ^２）によるリーク電流を減らし、半導体素子の特性が結晶欠陥の影響を受けないようにすることができる。
以上のように、本半導体素子は、バンドギャップの大きい化合物半導体基板ならではの特徴を活かして構成されている。

前記半導体基板を縦方向に貫通し、前記半導体基板の横方向に一定の長さ離隔して平行に設けられている２つの導電部を具備し、２つの前記導電部の対向する側面は前記半導体基板の表面に対して垂直に形成されており、一方の前記導電部の前記側面に前記ショットキー接合面が形成されている場合には、一方の導電部をアノードとし、他方の導電部をカソードとするショットキーダイオードを構成することができる。ショットキー接合部の空乏層の拡がりが小さいため、アノードとカソードとの距離を短くすることができ、素子の寸法を小さくすることができる。また、ショットキー接合面及び接地電位（カソード）電極面が基板面に対して垂直であるため、半導体基板に縦方向の結晶欠陥が多くても、ショットキーダイオードの特性が結晶欠陥の影響を受けないようにすることができる。

前記半導体基板を縦方向に貫通し、且つｐｎ接合面が前記半導体基板の表面に対して垂直となるように形成されたｐ型層と、前記半導体基板を縦方向に貫通し、且つ前記半導体基板のｎ型層との界面が前記半導体基板の表面に対して垂直となるように形成された高濃度ｎ型部と、を具備し、前記高濃度ｎ型部は、前記半導体基板の横方向に前記ｐ型層から一定の長さ離隔して形成されている場合には、ｐｎ接合部の空乏層の拡がりが小さいため、ＭＯＳＦＥＴ等の半導体素子の寸法を小さくすることができる。また、高電圧が加わるｐｎ接合面が基板面に対して垂直であるため、半導体基板に縦方向の結晶欠陥が多くても、リーク電流を減らし、半導体素子の特性が結晶欠陥の影響を受けないようにすることができる。更に、半導体基板を縦方向に貫通する高濃度ｎ型部により、半導体基板（ｐ型層）の一方の表面に形成された不純物領域の電位を、半導体基板の他方の面でとることが可能になる。
前記ｐ型層の一方の面にソース及びゲートが形成されている場合には、高耐圧且つ低リーク電流のＭＯＳＦＥＴを構成することができる。また、前記高濃度ｎ型部により、半導体素子のドレインの電位を、半導体基板の他方の面でとることが可能になる。
前記半導体基板を縦方向に貫通する第２のｐ型層と、前記半導体基板を縦方向に貫通し、且つ前記第２のｐ型層に囲まれる第２の高濃度ｎ型部と、を更に備える場合には、半導体基板とは電気的に分離される第２の高濃度ｎ型部により、半導体基板（ｐ型層）の一方の表面に形成されたゲートの電位を、半導体基板の他方の面でとることが可能になる。
また、金属からなり、前記半導体基板を縦方向に貫通するゲート金属部を更に備える場合には、半導体基板（ｐ型層）の一方の表面に形成されたゲートの電位を、半導体基板の他方の面でとることが可能になる。

前記半導体基板の両面に電極を備える場合には、半導体基板の両面に各別の電極を設けることができる。また、化合物半導体の種類により半導体基板の熱伝導度が低くても、放熱を良くすることができる。

本発明の半導体素子の製造方法によれば、仮支持基板に搭載された化合物半導体の単結晶からなるｎ型の半導体基板に、その側壁が前記半導体基板の表面に対して垂直であり且つ一定の長さ離隔して平行する２以上のトレンチを形成するトレンチ形成工程と、隣り合う前記トレンチの一方をアノード部として、その側壁面にショットキー障壁となる金属膜を形成するアノード形成工程と、隣り合う前記トレンチの他方をカソード部として、そのトレンチの内側に金属部を形成するカソード形成工程と、前記仮支持基板を除去し、前記トレンチが前記半導体基板を貫通するようにする形成する仮支持基板除去工程と、を含むため、化合物半導体基板を用いて高耐圧且つ低リーク電流のショトッキーダイオードを製造することができる。一方の導電部をアノードとし、他方の導電部をカソードとするショットキーダイオードを構成することができる。ショットキー接合部の空乏層の拡がりが小さいため、アノードとカソードとの距離を短くすることができ、寸法の小さい素子を製造することができる。また、ショットキー接合面及び接地電位電極面が基板面に対して垂直であるため、半導体基板に縦方向の結晶欠陥が多くても、特性が結晶欠陥の影響を受けないショットキーダイオードを製造することができる。
前記カソード形成工程において、前記トレンチの側壁面に高濃度ｎ型層を形成し、その内側に金属部を形成する場合には、確実なオーミック接合を実現することができる。

また、別の半導体素子の製造方法によれば、化合物半導体の単結晶からなるｎ型の半導体基板を縦方向に貫通し、ｐｎ接合面が前記半導体基板の表面に対して垂直方向となるようにｐ型層を形成するｐ型層形成工程と、前記半導体基板を縦方向に貫通し且つ前記半導体基板のｎ型層との界面が前記半導体基板の表面に対して垂直である高濃度ｎ型部を、前記半導体基板の横方向に前記ｐ型層から一定の長さ離隔して形成する高濃度ｎ型部形成工程と、を含むため、化合物半導体基板を用いて高耐圧且つ低リーク電流のＭＯＳＦＥＴ等の横型半導体素子を製造することができる。ｐｎ接合部の空乏層の拡がりが小さいため、寸法の小さい半導体素子を製造することができる。また、高電圧が加わるｐｎ接合面が基板面に対して垂直であるため、半導体基板に縦方向の結晶欠陥が多くても、リーク電流が少なく、特性が結晶欠陥の影響を受けない半導体素子を製造することができる。更に、前記高濃度ｎ型部により、半導体基板（ｐ型層）の一方の表面に形成された不純物領域の電位を、半導体基板の他方の面でとることが可能になる。
前記ｐ型層の一方の面にソース及びゲートを形成するＦＥＴ形成工程を含む場合には、高耐圧且つ低リーク電流なＭＯＳＦＥＴを製造することができる。また、前記高濃度ｎ型部により、半導体素子のドレインの電位を半導体基板の他方の面でとることが可能なＭＯＳＦＥＴを形成することができる。
前記ｐ型層形成工程において、前記半導体基板を縦方向に貫通する第２のｐ型層を更に形成し、前記高濃度ｎ型部形成工程において、前記半導体基板を縦方向に貫通し且つ前記第２のｐ型層に囲まれる第２の高濃度ｎ型部を更に形成する場合には、半導体基板（ｐ型層）の一方の表面に形成されたゲートの電位を、半導体基板の他方の面でとることが可能なＭＯＳＦＥＴを形成することができる。
また、金属からなり、前記半導体基板を縦方向に貫通するゲート金属部を更に形成するゲート金属部形成工程を含む場合には、半導体基板（ｐ型層）の一方の表面に形成されたゲートの電位を、半導体基板の他方の面でとることが可能なＭＯＳＦＥＴを形成することができる。

前記半導体基板の両面に電極を形成する電極形成工程を含む場合には、半導体基板の両面に各別の電極を設けることができる。また、化合物半導体の種類により半導体基板の熱伝導度が低くても、放熱の良い半導体素子とすることができる。
前記半導体基板は仮支持基板に搭載されており、前記半導体基板の一方の面側に素子支持層として導電性を有する基板を接合する支持層形成工程と、その後、前記半導体基板の他方の面に接合されている前記仮支持基板を除去する仮支持基板除去工程と、を含む場合には、化合物半導体に応じた仮支持基板を用いて製造工程を進め、最終的に素子支持層により支持される半導体素子を形成することができる。

本発明について、本発明による典型的な実施形態の非限定的な例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて更に説明するが、同様の参照符号は図面のいくつかの図を通して同様の部品を示す。
半導体基板に形成されたトレンチ構造を表す模式図 半導体素子（ショットキーダイオード）の構造を表す模式的な上面図及び断面図 半導体素子（ショットキーダイオード）と結晶欠陥の関係を表す概念図 半導体素子（ＭＯＳＦＥＴ）の基本構造を表す模式的な上面図及び断面図 半導体素子（ＭＯＳＦＥＴ）の構造を表す模式的断面図 半導体素子（ＭＯＳＦＥＴ）の別の構造を表す模式的模式図 半導体素子（ショットキーダイオード）の製造工程を表す模式的断面図（１） 半導体素子（ショットキーダイオード）の製造工程を表す模式的断面図（２） 半導体素子（ショットキーダイオード）の別の製造方法を表す模式的断面図 半導体素子（ＭＯＳＦＥＴ）の製造工程を表す模式的断面図（１） 半導体素子（ＭＯＳＦＥＴ）の製造工程を表す模式的断面図（２） 別の半導体素子（ＭＯＳＦＥＴ）の製造工程を表す模式的断面図 一般的な縦型構造のショットキーダイオードとＭＯＳＦＥＴの構造を表す模式的断面図

以下、図を参照しながら、本発明を詳しく説明する。
ここで示される事項は例示的なもの及び本発明の実施形態を例示的に説明するためのものであり、本発明の原理と概念的な特徴とを最も有効に且つ難なく理解できる説明であると思われるものを提供する目的で述べたものである。この点で、本発明の根本的な理解のために必要である程度以上に本発明の構造的な詳細を示すことを意図してはおらず、図面と合わせた説明によって本発明の幾つかの形態が実際にどのように具現化されるかを当業者に明らかにするものである。

（１）半導体素子
本形態に係る半導体素子は、ＳｉＣ、ＧａＮ、Ｇａ_２Ｏ_３等、バンドギャップの大きい化合物半導体の単結晶からなる半導体基板に形成される横方向（横型）の高耐圧半導体素子（１）である。「横方向」とは半導体基板の表面に平行な方向であり、横方向の半導体素子において電流の流れは横方向となる。一方、半導体基板の表面に対して垂直な方向を「縦方向」という。
バンドギャップの大きい化合物半導体においては、高電圧が加わってもｐｎ接合の空乏層の拡がりは少ない。それ故、高耐圧半導体素子を横型構造としても、無駄が少なく高密度に素子を形成することができる。普及しているＳｉ半導体においては空乏層の拡がりが大きいため、横方向の高耐圧半導体素子を形成するには素子面積が大きくなり、採用し難い構成である。すなわち、横方向の高耐圧半導体素子（１）は、ワイドバンドギャップの化合物半導体ならではの構造である。

上記半導体素子（１）は、上記のような化合物半導体の単結晶からなるｎ型の半導体基板（２）に形成され、その半導体基板（２）を縦方向に貫通するショットキー接合面（２４）又はｐｎ接合面（２５）が形成されており、ショットキー接合面（２４）又はｐｎ接合面（２５）は、半導体基板（２）の表面に対して垂直方向に形成されていることを特徴としている。ショットキー接合面（２４）又はｐｎ接合面（２５）は、半導体基板（２）の表面に対して垂直な平面状とすることが好ましい。

半導体素子の一実施形態として、ショットキーダイオード（１１）が挙げられる。
図１は、ショットキーダイオード（１１）を製造するために、半導体基板２に形成されたトレンチの構造を表している。同図（ａ）は上面図であり、同図（ｂ）はそのＡＡ’断面を表している。薄膜の半導体基板２上にトレンチ２７が形成され、トレンチ２７に囲まれて複数の平行する半導体基板２の部分（ｎ⁻型半導体層２１）が残されている。この各ｎ⁻型半導体層２１がショットキーダイオード１１の能動層部になる。ｎ⁻型半導体層２１の数は特に問わず、本例では４つのｎ⁻型半導体層２１が形成されている。各ｎ⁻型半導体層２１の大きさは幅Ｗ×長さＬ１であり、隣り合うｎ⁻型半導体層２２の間隔はＬ２である。ショットキーダイオード（１１）の大きさは、例えば３ｍｍ×３ｍｍ程度とすることができる。図（b）に示されるｎ⁻型半導体層２１（すなわち半導体基板２）の厚さＴは特に限定されず、数μｍ程度とすることが好ましい。半導体基板２の一方の面を上面２０１、他方の面を下面２０２とする。
尚、ショットキーダイオード（１１）が形成される半導体基板２の周縁部には、スクライブライン部２８が残されている。また、図示されている構造を形成するために、半導体基板２は仮支持基板（８１）に搭載されている。以下の図では、仮支持基板（８１）及びスクライブライン部２８は省略されている。

図２は、ショットキーダイオード（１１）の構造を表す模式図である。同図（ａ）は半導体基板２内に形成される基本構造の上面図であり、図（ｂ）はそのＢＢ’断面図である。各ｎ⁻型半導体層２１を挟むトレンチ２７部（図１参照）には、金属等の導電体により、２つの導電部３及び４が交互に形成されている。導電部３及び４は、半導体基板２を縦方向に貫通し、且つ半導体基板２（ｎ⁻型半導体層２１）との境界となる側面が半導体基板２の表面に対して垂直に形成されている。また、隣り合う２つの導電部３と４とは、半導体基板２の横方向に一定の長さＬ１離隔して平行に設けられている。

一方の導電部４の側面すなわちｎ⁻型半導体層２１との境界には、ショットキー接合面２４が形成されている。ショットキー接合面２４は、例えば、導電部４となるトレンチ２７の側面に、ショットキー障壁を生じる金属薄膜を設けることにより構成される。他方の導電部３とｎ⁻型半導体層２１との境界は、オーミック接合面２３とされている。ショットキー接合面２４及びオーミック接合面２３は、いずれも半導体基板２の表面に対して垂直な平面状となる。これにより、導電部３をカソード部、導電部４をアノード部とし、両者に挟まれるｎ⁻型半導体層２１を能動層とする横方向のショットキーダイオード１１の基本構造が形成されている。導電部３又は４と接しないｎ⁻型半導体層２１の側面には、酸化膜２１１が形成されている。
同図（ｃ）は、ショットキーダイオード１１の構造の一例を表している。上記基本構造の一方の面（上面２０１）上に、選択的に形成された絶縁層６を挟んで金属膜７が積層されている。上面の金属膜７は各導電部３と接している。更に、金属膜７上に素子支持層８が形成されている。素子支持層８としては導電性半導体基板又は金属基板を用いることができ、素子支持層８はカソード電極３５を兼ねるようにすることができる。上記基本構造の他方の面（下面２０２）には、選択的に形成された絶縁層６を挟んで、Ａｌ薄膜７１上にＮｉメッキ膜７２が積層された金属膜７が設けられている。下面の金属膜７は各導電部４と接しており、アノ−ド電極４５とされている。
カソード電極３５とアノード電極４５の配置を上例とは反対としてもよい。すなわち、上面２０１側に絶縁層６を挟んで積層される金属膜７が各導電部４と接し、下面２０２側に絶縁層６を挟んで積層される金属膜７が各導電部３と接する構造とすることができる。このようにすれば、上面２０１側の金属膜７に接合される素子支持層８がアノ−ド電極４５となり、下面２０２側の金属膜７がカソード電極３５となる。

図３は、ショットキーダイオードと結晶欠陥の関係を説明するための図である。ショットキーダイオード１１は、同図（ａ）に示すような回路構成となる。
バンドギャップの大きい化合物半導体の特徴は、高耐圧の横方向素子においても横方向の電界の拡がりが少ないことにある。例えば、Ｇａ_２Ｏ_３の場合には、９００Ｖの耐圧とするにも、横方向のアノ−ド部４とカソード部３との間隔、すなわちｎ⁻型半導体層２１の横幅Ｌ１は３μｍ程度と狭くてよい。これは、トレンチ２７の深さが深ければ、すなわち図１（ｂ）に示された厚さＴが厚ければ、横方向の電界の拡がりに必要な長さＬ１と電極幅Ｌ２を補完することとなり、横方向素子にしても素子寸法が大きくならない可能性を示唆している。図１に示した寸法により、幅Ｌ１＋Ｌ２の範囲で縦方向のショットキーダイオードを構成した場合、アノ−ド面積はＷ×（Ｌ１＋Ｌ２）となる。それに対して、ショットキーダイオード１１の縦方向のアノ−ド面積はＷ×Ｔとなる。このように横方向のアノ−ド部４とカソード部３との間隔がＬ１、電極幅Ｌ２であるショットキーダイオード１１のアノ−ド面積はＷ×Ｔとなり、縦方向素子のアノ−ド面積Ｗ×（Ｌ１＋Ｌ２）と比べて同程度となる。これはワイドバンドギャップの半導体においては横方向への空乏層の拡がりが小さく、Ｌ１を小さくすることができるためであり、ワイドバンドギャップの半導体の特徴を生かした構造である。

図３（ａ）に示したショットキーダイオード１１において、カソード（Ｋ）３５に加わる電圧をＶ_Ｋ、アノード（Ａ）４５に加わる電圧をＶ_Ａとする。
同図（ｂ）は、化合物半導体基板の縦方向の結晶欠陥を模式的に表している。ＧａＮやＧａ_２Ｏ_３場合には、結晶欠陥の殆どが基板面に対して垂直方向の欠陥２９であることが知られている。本発明の半導体素子１においては電界が横方向だけに印加されるため、縦方向の結晶欠陥２９によりリーク電流が生じることはなく、半導体素子１の電気的特性に悪影響を及ぼさない。
同図（ｃ）にショットキーダイオード１１の電気的特性の例を示す。横軸は印加電圧ｖ、縦軸は電流ｉを表す。順方向電圧Ｖｆは、基板材料のエネルギーバンド幅や電極の電位差等により決まり、２Ｖ程度である。逆方向耐圧Ｖｒは、基板材料の濃度と材料のエネルギーバンド幅、アノ−ドとカソードの間の距離により異なるが、例えばアノ−ドとカソードとの距離が３μｍの場合、耐圧９００Ｖ程度とすることが可能である。

半導体素子１の別の実施形態として、ＭＯＳＦＥＴ（１２）の構造を図４及び５に示す。図４（ａ）は半導体基板２内に形成される基本構造の上面図であり、（ｂ）はそのＣＣ’断面図である。同図（ａ）に示す半導体基板２の領域は、ＭＯＳＦＥＴ（１２）において能動層１５となる領域である。ＭＯＳＦＥＴ（１２）の大きさは、例えば３ｍｍ×３ｍｍ程度である。能動層１５の外周部にはスクライブライン部２８が残されている（次図以下では示さない。）。図４（ｂ）に示されるように、半導体基板２の一方の面を上面２０１、他方の面を下面２０２とする。半導体基板２の厚さＴは特に限定されず、数μｍ程度とすることができる。横方向のＭＯＳＦＥＴ（１２）においては、縦方向への空乏層の広がりはないため、厚さＴが薄くても機能上問題はない。
尚、図４に示されている基本構造を形成する過程においては、半導体基板２は図示しない仮支持基板（８１）に搭載されている。

ＭＯＳＦＥＴ（１２）の基本構造として、半導体基板２を縦方向に貫通し、且つｐｎ接合面２５が半導体基板２の表面に対して垂直となるように形成されたｐ型層（ｐウェル）５と、半導体基板２の横方向にｐ型層５から一定の長さＬ離隔して、半導体基板２を縦方向に貫通する高濃度ｎ型（ｎ^＋）部５６と、を備えている。半導体基板２のｎ型層（ｎ⁻型半導体層）２１と高濃度ｎ型部５６との界面は、半導体基板２の表面に対して垂直な平面状に形成されている。ｐ型層５と高濃度ｎ型部５６との距離Ｌは、３μｍ程度と狭くてよい。
ｐウェル５の一方の面（上面２０１側）に、ソース５１、ドレイン５２及びゲート５３が形成されている。ｐウェル５は半導体基板２を縦方向に貫通するように形成されており、ｐウェル５とｎ⁻型半導体層２１との界面になるｐｎ接合面２５は、半導体基板２の表面（２０１、２０２）に対して垂直方向の平面状に形成されている。このようなｐウェル５は、半導体基板２にイオン注入等することによって形成することができる。ｐｎ接合面２５を半導体基板２の表面に対して垂直方向にのみ存在させるために、半導体基板２の厚さＴは薄いことが好ましい。
図４（ｂ）に示す構造においては、ｐウェル５の内部にドレイン５２を設けているが、ドレイン５２は必ずしもｐウェル５の内部に設ける必要はなく、同図（ｂ）に描かれたドレイン５２を省略することも可能である。その場合、同図（ｃ）に示すように、ｐウェル５に接するｎ⁻型半導体層２１がドレイン５２の機能を果たし、ｐウェル５内に設けられたソース５１と、ドレイン５２となるｎ⁻型半導体層２１と、の間にゲート５３が形成されている。図４（ｃ）に示された構造としても、作用及び機能は、同図（ｂ）の場合と全く同様である。よって、以下の説明及び図面においては図４（ｂ）に示した構造を基に記述するが、図４（ｃ）に示した構造を含むものとする。すなわち、ドレイン５２はｐウェル５内に形成されていてもよいし、ｐウェル５に接するｎ⁻型半導体層２１がドレイン５２として働いてもよい。
また、ｐウェル５（ｐｎ接合面２５）から横方向に長さＬ離れて、半導体基板２を貫通する高濃度ｎ型部５６が形成されている。すなわち、ｐウェル５と高濃度ｎ型部５６との間には、長さＬのｎ⁻型半導体層２１が存在する。この高濃度ｎ型部５６により、ドレイン５２が形成されている面とは反対側の面（下面２０２）においてドレイン電位がとれるように構成することができ、以下、高濃度ｎ型部５６を「貫通ドレイン」ともいう。

更に、ＭＯＳＦＥＴ（１２）には、半導体基板２を縦方向に貫通する第２のｐ型層（ｐウェル）５８と、半導体基板２を縦方向に貫通し且つ第２のｐ型層５８に囲まれる第２の高濃度ｎ型（ｎ^＋）部５７と、を備えることができる。第２のｐウェル５８、第２の高濃度ｎ型部５７もまた、横方向の境界となる側面が半導体基板２の表面に対して垂直な平面状に形成されている。第２の高濃度ｎ型部５７は、第２のｐウェル５８により半導体基板２（ｎ⁻型半導体層２１）とは電気的に分離されている。この第２の高濃度ｎ型部５７により、ゲート５３が形成されている面とは反対側の面（下面２０２）においてゲート電位がとれるように構成することができ、以下、第２の高濃度ｎ型部５７を「貫通ゲート」ともいう。
また、半導体基板２は薄いため、貫通ゲート５７に代わり、高濃度ｎ型部５７の位置にゲート金属部５９が設けられてもよい。図４（ｄ）は、金属からなり、半導体基板２を縦方向に貫通するゲート金属部５９が形成され、半導体基板２の上面２０１上に上面ゲート電極部５３１が形成された状態を表している。このように構成しても、半導体基板２の下面２０２側においてゲート電位をとることができる。ゲート金属部５９は、半導体基板２の下面２０２側に向かって拡がるテーパ形状５９１とすることができる。
前記貫通ドレイン５６は、図４（ａ）に示すように、ｐウェル５及び第２のｐウェル５８との間に一定以上の距離をおいてそれらを囲むように、ＭＯＳＦＥＴ（能動層１５部）の周縁部に配設することができる。

図５（ａ）及び（ｂ）は、ＭＯＳＦＥＴ１２の構造の一例を表している。前記基本構造が形成された半導体基板２の一方の面（上面２０１）上に、選択的に形成された絶縁層６を挟んで電極の配線を行う相互配線層６５が積層され、更に素子支持層８が形成されている。素子支持層８としては導電性を有する半導体基板又は金属基板を用いることが好ましく、ソース電極（Ｓ）７５を兼ねるようにすることができる。半導体基板２の他方の面（下面２０２）には、選択的に形成された絶縁層６を挟んで、選択的に形成された金属膜７が積層されている。貫通ドレイン５６との接点を有する金属膜７は、ドレイン電極（Ｄ）７６となる。また、貫通ゲート５７との接点を有する金属膜７は、ゲート電極（Ｇ）７７となる。
上記絶縁層６の材料は特に問わず、例えば、Ｓｉ酸化膜６１とポリイミドＰＩＱ膜を積層して構成することができる。また、上記金属膜７の材料は特に問わず、例えば、Ａｌ薄膜７１とＮｉメッキ膜を積層して構成することができる。

同図（ｃ）にＭＯＳＦＥＴ１２の回路構成を示す。ソース電極Ｓとドレイン電極Ｄとの間の抵抗は、ＭＯＳＦＥＴのチャンネル抵抗Ｒｃとドリフト抵抗Ｒｄとからなる。チャンネル抵抗Ｒｃは、ＭＯＳＦＥＴがオンした状態のチャンネル部の抵抗である。ドリフト部分は、ＭＯＳＦＥＴがオフの時にｐウェル５とｎ⁻型半導体層２１の間で空乏層が広がる領域であり、そのドリフト部分にＭＯＳＦＥＴのオン電流が流れるときの抵抗がドリフト抵抗Ｒｄである。

ＭＯＳＦＥＴ１２においては、ｐｎ接合面２５は半導体基板２の表面に対して垂直方向に形成されるため、半導体基板２の厚さＴを厚くする必要はない。半導体基板２の厚さＴが薄い場合、ＭＯＳＦＥＴのオン時のドリフト層の抵抗が増すこととなるが、ワイドバンドギャップの半導体素子においてはｐｎ接合の空乏層の拡がりが小さいため横方向のドリフト長は短くてよく、ドリフト抵抗の増大は顕著にはならない。
ワイドバンドギャップの半導体は、高耐圧素子においても横方向の電界の拡がりが少なくて済むことに特徴がある。例えば、Ｇａ_２Ｏ_３の場合には、９００Ｖの耐圧を得るにも、ソース５１及びｐウェル５と貫通ドレイン５６との横方向の間隔Ｌは３μｍ程度と狭くてよい。ＭＯＳＦＥＴ１２の構造は、ワイドバンドギャップの半導体の特徴を生かした構造である。

図６は、ＭＯＳＦＥＴの構造の変形例を表している。半導体基板２の両面にＭＯＳＦＥＴが形成された例である。前記ＭＯＳＦＥＴ１２と共通する内容については説明を省略する。
同図（ａ）は、半導体基板２に形成されたＭＯＳＦＥＴ（１３）の基本構造の断面を示す。図４（ｂ）に示したように、ｐウェル５の一方の表面側（上面２０１側）にソース５１、ドレイン５２及びゲート５３が形成されている。これに加え、ｐウェル５の他方の表面側（下面２０２側）の対応する位置に、ソース５１、ドレイン５２及びゲート５３が同様に形成されている。更に、両面のソース３１に貫通するように、高濃度ｎ型（ｎ^＋）部５５が形成されている。高濃度ｎ型部５５により、両面のソース電位が同一となる。以下、高濃度ｎ型部５５を「貫通ソース」ともいう。貫通ドレイン５６及び貫通ゲート５７については、前記ＭＯＳＦＥＴ１２の場合と同様である。

図６（ｂ）は、ＭＯＳＦＥＴ１３の構造の一例を表している。半導体基板２の一方の表面２０１側にソース電極７５を兼ねる素子支持層８が形成されている。また、半導体基板２の他方の表面２０２側には、ドレイン電極７６及びゲート電極７７が形成されている。

（２）半導体素子の製造方法
図７及び８は、前記ショットキーダイオード１１の製造工程の一例を示す模式的断面図である。本例においては、化合物半導体の単結晶からなるｎ型の半導体基板２にショットキーダイオード１１を形成する。
図７（ａ）に示すように、半導体基板２は仮支持基板８１上に搭載されている。仮支持基板８１の材料は特に限定されず、化合物半導体がＧａＮの場合には、Ｓｉ基板、サファイア基板等を用いることが好ましい。また、化合物半導体がＧａ_２Ｏ_３の場合には、仮支持基板８１としてサファイア基板等を用いることが好ましい。また、貼り合せ技術により半導体基板２を仮支持基板８１上に形成する場合には、仮支持基板８１の材料は問わない。半導体基板２はその表面の保護の為にＳｉ酸化膜などにより被覆されていてもよい。
本例のショットキーダイオード１１の製造方法は、トレンチ形成工程、アノード形成工程、カソード形成工程、電極形成工程、支持層形成工程、仮支持基板除去工程を含むことができる。

トレンチ形成工程では、仮支持基板８１上に搭載されている半導体基板２に、その側壁面が半導体基板２の表面に対して垂直であり且つ一定の長さ（Ｌ１）離隔して平行する２以上のトレンチ２７を形成する。
同図（b）は、トレンチ形成工程により、半導体基板２にトレンチ２７を形成した状態を示す。トレンチ２７はフォトリソグラフィにより形成することができる。本図において、トレンチ２７はその底側に一定の厚さの底面側残存部２７１を残して形成されている。底面側残存部２７１は、後に半導体基板２を仮支持基板８１から剥離させる目的で残されている。エッチング等により仮支持基板８１全体を除去する場合には底面側残存部２７１は不要であり、トレンチ２７が半導体基板２を貫通するように形成することができる。
トレンチ２７は、半導体基板２の横方向に一定の間隔Ｌ１、一定の幅Ｌ２で複数形成されている。各トレンチ２７の間に幅Ｌ１のｎ⁻型半導体層２１が存在し、複数のトレンチ２７は交互にショットキーダイオード１１のカソード部３及びアノード部４となる。

アノード形成工程では、隣り合うトレンチ２７の一方をアノード部４とするため、当該トレンチ２７の側壁面にショットキー障壁となる金属薄膜を形成し、その内側に導電部を形成する。また、カソード形成工程では、隣り合うトレンチ２７の他方をカソード部３とするため、当該トレンチ２７の内側に導電部を形成する。
同図（ｃ）は、カソード形成工程及びアノード形成工程において、トレンチ２７の側壁部にオーミック接合面２３及びショットキー接合面２４を形成した状態を示す。カソード形成工程においては、カソード部３を形成するため、トレンチ２７の側壁となるｎ⁻型半導体層２１に高濃度ｎ型（ｎ^＋）層３１を形成し、その内側に金属部３３を形成する。これによって、カソード部３とｎ⁻型半導体層２１との接合部にオーミック接合面２３が形成される。高濃度ｎ型層３１は、窒素又はリン等を斜めイオンインプラントによりイオン注入することによって形成することができる。この工程において、アノード部４とするトレンチ２７の側壁又は全体は、予めフォトレジスト等により、高濃度ｎ型層が形成されないように保護することができる。高濃度ｎ型層３１はオーミック接合とするために高濃度とするのに対し、アノード部４においてはショットキー接合のために低濃度ｎ型（ｎ⁻）層とする必要がある。各トレンチ２７の間のｎ⁻型半導体層２１の表面もまた、シリコン酸化膜やフォトレジスト等により、高濃度ｎ型層が形成されないように保護しておくことが好ましい。
アノード形成工程においては、アノード部４を形成するために、トレンチ２７の側壁面にショットキー障壁となる金属薄膜４２を形成する。金属薄膜４２の材料として、例えば白金を用いることができる。これによって、アノード部４とｎ⁻型半導体層２１との接合部にショットキー接合面２４が形成される。
カソード部３又はアノード部４と接しないｎ⁻型半導体層２１の側面には、Ｓｉ酸化膜２１１を形成することが好ましい（図２（ａ）参照）。

同図（ｄ）は、側壁面に高濃度ｎ型層３１が形成されたトレンチ２７内、及び側壁面にショットキー接合面２４が形成されたトレンチ２７内に、それぞれ金属部３３及び４３を形成した状態を示す。金属部３３及び４３は、側壁に接するように斜め蒸着することが好ましい。金属部３３及び４３の材料は適宜選択されればよく、金属部３３及び４３に金属薄膜４２と同じ材料を用いてもよいし、オーミックコンタクトを確保するために金属部３３には別の材料を用いてもよい。更に膜厚が必要な場合には、ＮｉやＡｌ等の金属膜を選択的に蒸着又はスパッタにより形成してもよい。金属部３３及び４３は、必ずしもトレンチ２７部に完全に充填される必要はない。
以上によって、ショットキーダイオード１１のカソード部３及びアノ−ド部４が形成され、カソード部３及びアノ−ド部４は半導体基板２の上面２０１に露出する。ｎ⁻型半導体層２１の表面に付着した金属は、研磨、エッチング等により除去することができる。

カソード電極３５を形成する電極形成工程では、半導体基板２の一方の面（上面２０１）上にカソード部３と接合される金属膜７を形成する。
同図（ｅ）は、電極形成工程により、フォトリソグラフィにより半導体基板２の上面２０１に選択的に絶縁層６を形成し、カソード部３（金属部３３）と接合される金属膜７を積層した状態を示す。絶縁層６は、例えばＳｉ酸化膜６１と、その上に設けたポリイミドＰＩＱ膜６２の２層とすることができる。ｎ⁻型半導体層２１の表面は電界が印加される面となるため、Ｓｉ酸化膜６１等により安定した界面とすることが好ましい。また高電圧が印加されるため、ＰＩＱ膜６２等により厚い膜を形成することが好ましい。
絶縁層６はカソード部３上が開口されており、その上に蒸着やスパッタ、めっき等により金属膜７が形成される。金属膜７は、例えば蒸着等によりＡｌ薄膜７１を形成し、その上にＮｉメッキ膜７２等を形成することが好ましい。

次に支持層形成工程により、同図（ｆ）に示すように、金属膜７上に素子支持層８を接合する。素子支持層８としては、導電性半導体基板、金属基板等を使用することができ、導電性樹脂、金属接合等によって金属膜７と接合可能である。

図７（ｆ）に引き続き、仮支持基板８１を除去し、トレンチ２７が半導体基板２を貫通するようにする形成する仮支持基板除去工程を行う。
図８（ａ）は、仮支持基板８１を除去した状態を示す。仮支持基板８１を除去する方法は特に問わない。例えば、仮支持基板８１がサファイア基板であり、半導体基板２（ｎ⁻型半導体層２１）がＧａ_２Ｏ_３やＧａＮである場合には、レーザの照射（レーザリフトオフ）により仮支持基板８１を剥離することができる。この後、ショットキーダイオード１１を支持する機能は素子支持層８が担うことになる。
本図に表されているように、仮支持基板８１を除去した後、半導体基板２の下面２０２側にトレンチ２７の底面側残存部２７１が存在する場合には、トレンチ２７が半導体基板２を貫通するように底面側残存部２７１を除去する。同図（ｂ）は、底面側残存部２７１をエッチング、研磨等により除去した状態を表している。底面側残存部２７１を除去した後の下面２１２は、極薄く研磨することにより、表層の欠陥層を少なくすることが素子特性を良くするために好ましい。以上により、カソード部３及びアノ−ド部４が半導体基板２の下面２１２に露出される。

次いで、半導体基板２の下面２１２に、アノード電極４５を形成する電極形成工程を行う。同図（ｃ）及び（ｄ）は、電極形成工程により、半導体基板２の下面２１２上にアノード電極４５を形成した状態を示す。
同図（ｃ）は、半導体基板２の下面２１２上に、フォトリソグラフィにより選択的に絶縁層６を形成した状態を示している。絶縁層６は、例えばＳｉ酸化膜６１とポリイミドＰＩＱ膜６２を積層して構成することが好ましい。絶縁層６はアノード部４に対応して開口されている。
同図（ｄ）は、絶縁層６を挟んで、蒸着やスパッタ、めっき等によりアノード部４と接合される金属膜７を積層した状態を示す。金属膜７は、例えばＡｌ薄膜７１、Ｎｉメッキ膜７２等により形成することが好ましい。金属膜７は、アノード部４を構成する金属部４３と接合されている。この金属膜７（Ｎｉメッキ膜７２）は、ショットキーダイオード１１のアノード電極４５となる。金属膜７は必要に応じて端部をエッチング除去してもよい。ショットキーダイオード１１の電気的特性検査を行って各素子を分離した後は、素子支持層８を下にして工程を進めることができる。
尚、以上の実施形態においてはカソード電極３５が半導体基板２の上面２０１側に配置されているが、アノ−ド電極４５を上面２０１側に配置することも同様に可能である。

前述のカソード形成工程及びアノード形成工程においては、カソード部３のオーミックコンタクトのための高濃度ｎ型層３１を先に形成する例を説明したが、アノード部４のショットキー接合面を先に形成することも可能である。
図９（ａ）は、アノード形成工程により、アノード部４とするトレンチ２７の側壁面にショットキー障壁となる金属薄膜４２を形成した状態を示す。金属薄膜４２は、例えば白金を用いて蒸着により形成することができる。トレンチ２７の側壁に形成するために斜め蒸着とすることが好ましい。白金が不要の部分は予めフォトレジストで覆い、後に除去してもよい。また、全面に白金を蒸着してショットキー接合面となる部分以外を除去してもよい。これによって、アノード部４とｎ⁻型半導体層２１との接合部にショットキー接合面２４が形成される。

次に、同図（ｂ）に示すように、カソード形成工程により、カソード部３とするトレンチ２７の側壁となるｎ⁻型半導体層２１に高濃度ｎ型層３１を形成する。高濃度ｎ型層３１は、窒素又はリン等を斜めイオンインプラントによりイオン注入することによって形成することができる。これによって、カソード部３とｎ⁻型半導体層２１との接合部にオーミック接合面２３が形成される。この工程において、アノード部４とするトレンチ２７の側壁又は全体は、予めフォトレジスト等により、高濃度ｎ型層が形成されないように保護される。また、既に形成されている金属薄膜４２がある程度の厚さであれば、これを高濃度ｎ型層が形成されないようにする保護マスクとして用いることができる。高濃度ｎ型層３１はオーミックコンタクトとするために高濃度とするのに対し、アノード部４においてはショットキー接合のために低濃度ｎ型層とする必要がある。各トレンチ２７の間のｎ⁻型半導体層２１の表面もまた、シリコン酸化膜やフォトレジスト等により高濃度ｎ型層が形成されないように保護しておくことが好ましい。

同図（ｃ）は、アノード部４（金属部４３）としてトレンチ内全体にショットキー接合用の金属薄膜４２が形成されており、カソード部３のトレンチ内全体にオーミックコンタクト用の金属部３３が形成されている例を表している。金属部３３は、ＮｉやＡｌ等の金属を蒸着、スパッタ等して形成することができる。金属部３３及び４３は、必ずしもトレンチ２７部に完全に充填される必要はない。以上によって、ショットキーダイオード１１のカソード部３及びアノ−ド部４が形成される。ｎ⁻型半導体層２１の表面に付着した金属は、研磨、エッチング等により除去することができる。

図１０及び１１は、前記ＭＯＳＦＥＴ１２の製造工程の一例を示す模式的断面図である。本例においては、化合物半導体の単結晶からなるｎ型の半導体基板２にＭＯＳＦＥＴ１２を形成する。本例のＭＯＳＦＥＴ１２の製造方法は、ｐ型層形成工程、高濃度ｎ型部形成工程、ＦＥＴ形成工程、ゲート金属部形成工程、電極形成工程、支持層形成工程、仮支持基板除去工程を含むことができる。
図１０（ａ）に示すように、半導体基板２は仮支持基板８１上に搭載されている。仮支持基板８１の材料は特に限定されず、化合物半導体がＧａＮの場合には、Ｓｉ基板、サファイア基板等を用いることができる。また、化合物半導体がＧａ_２Ｏ_３の場合には、仮支持基板８１としてサファイア基板等を用いることができる。また、貼り合せ技術により半導体基板２を仮支持基板８１上に形成する場合には、仮支持基板８１の材料は問わない。

同図（ｂ）及び（ｃ）を参照し、ｐ型層形成工程、ＦＥＴ形成工程及び高濃度ｎ型部形成工程を説明する。
ｐ型層形成工程では、同図（ｂ）に表されているように、半導体基板２を縦方向に貫通し、ｐｎ接合面が半導体基板２の表面に対して垂直方向となるようにｐ型層（ｐウェル）５を形成する。ｐウェル５は不純物を選択的に半導体基板２にイオン注入することにより形成される。これにより、ｐウェル５と半導体基板２のｎ⁻型半導体層２１との界面となるｐｎ接合面２５は、半導体基板２の表面に対して垂直な平面状に形成することができる。また、同様にして、半導体基板２を縦方向に貫通する第２のｐ型層（ｐウェル）５８を形成することができる。
次に、ＦＥＴ形成工程において、ｐウェル５の一方（上面２０１側）の面の表層部に選択的に不純物を注入することにより、ソース５１、ドレイン５２を形成する。更に、同図（ｃ）に表されているように、ｐウェル５の表面上にゲート５３を形成する。ゲート５３はゲート酸化膜とゲート金属とにより形成することができる。ゲート酸化膜はＳｉ酸化膜に限らず、種々の絶縁物を採用し得る。
図１０に示す構造においては、ｐウェル５の内部にドレイン５２を設けているが、ドレイン５２は必ずしもｐウェル５の内部に設ける必要はなく、同図に描かれたドレイン５２を省略することも可能である。その場合、図４（ｃ）に示したようにｐウェル５に接するｎ⁻型半導体層２１がドレイン５２の機能を果たし、ｐウェル５内に設けられたソース５１と、ドレイン５２となるｎ⁻型半導体層２１と、の間にゲート５３が形成されることとなる。

高濃度ｎ型部形成工程では、半導体基板２の横方向にｐウェル５から一定の長さＬ離隔して、半導体基板２を縦方向に貫通し、且つ半導体基板２のｎ型層（ｎ⁻型半導体層２１）との界面が半導体基板２の表面に対して垂直な平面状である高濃度ｎ型（ｎ^＋）部５６（貫通ドレイン）を形成する。また、高濃度ｎ型部５６は、ｐウェル５及び第２のｐウェル５８との間に一定以上の距離をおいてそれらを囲むように、ＭＯＳＦＥＴ１２の周縁部に形成することができる（図４（ａ）参照）。
また、高濃度ｎ型部形成工程において、半導体基板２を縦方向に貫通し、且つ第２のｐウェル５８に囲まれる第２の高濃度ｎ型（ｎ^＋）部５７（貫通ゲート）を形成することができる。高濃度ｎ型部５７は、第２のｐウェル５８により半導体基板２（ｎ⁻型半導体層２１）とは電気的に分離されている。
上記の貫通ドレイン５６及び貫通ゲート５７により、半導体基板２の下面２０２（ドレイン５２及びゲート５３が形成されている面とは反対の面）からも、ドレイン電位及びゲート電位が取れるように構成可能となる。すなわち、後に、半導体基板２の上面２０１側にソース電極７５となる素子支持層８を設けたときに、半導体基板２の下面２０２側にドレイン電極７６、ゲート電極７７を設けることができる。
以上により、半導体基板２内に構成されるＭＯＳＦＥＴ１２の基本構造が形成される。

図１０（ｄ）は、電極形成工程により、半導体基板２の一方の面２０１上にソース電極用の金属膜７を形成した状態を表している。まず、半導体基板２の上面２０１上に、フォトリソグラフィにより選択的に形成した絶縁層６を挟んで各電極用配線を行う相互配線層６５を形成する。絶縁層６は、Ｓｉ酸化膜６１及びポリイミドＰＩＱ膜６２を積層することが好ましい。相互配線層６５においてはソース５１、ドレイン５２、ゲート５３、貫通ドレイン５６及び貫通ゲート５７が、それぞれ必要な配線によって接続される。例えば、ゲート５３は貫通ゲート５７と接続される。また、相互配線層６５の表面には、ソース５１と接続されたソース接続面が露出される。そして、相互配線層６５の表面上に、蒸着、スパッタ等によってＡｌ薄膜７１、Ｎｉ薄膜７２等からなる金属膜７が形成される。

半導体基板２の一方の面２０１側に金属膜７を形成した後に、当該一方の面に素子支持層８を形成する支持層形成工程と、その後、半導体基板２の他方の面２０２に接合されていた仮支持基板８１を除去する仮支持基板除去工程を行う。
同図（ｅ）は、支持層形成工程により、金属膜７の上に導電性半導体基板又は金属基板からなる素子支持層８を接合した状態を示す。素子支持層８は、導電性樹脂、金属接合等によって金属膜７と接合可能である。これにより、素子支持層８は外部接続用のソース電極７５を兼ねるようにすることができる。
引き続き、図１１（ａ）は、仮支持基板除去工程により、仮支持基板８１を除去した状態を示している。仮支持基板８１を除去する方法は特に問わない。例えば、仮支持基板８１がサファイア基板であり、半導体基板２がＧａ_２Ｏ_３やＧａＮである場合には、レーザの照射（レーザリフトオフ）により剥離することができる。仮支持基板８１がＳｉである場合には、研削で大部分を除去した後に残りを化学エッチングで除去することができる。以後、半導体基板２を支持する機能は素子支持層８が担うことになる。

仮支持基板８１を除去した後、半導体基板２の下面２０２に金属層及び外部接続用の電極を形成する下面側の電極形成工程を行うことができる。
図１１（ｂ）は、半導体基板２の下面２０２（仮支持基板８１が除去された面）に、選択的に絶縁層６を形成した状態を示している。絶縁層６は、Ｓｉ酸化膜６１の上にポリイミドＰＩＱ膜６２を積層することが好ましい。絶縁層６には、半導体基板２に形成されている貫通ドレイン５６及び貫通ゲート５７が露出するように開口が設けられている。
同図（ｃ）は、絶縁層６を挟み、金属膜７が選択的に形成された状態を示している。金属膜７は、蒸着やスパッタによりＡｌ薄膜７１を形成し、その上にＮｉメッキ膜７２を形成することが好ましい。金属膜７により、外部接続用のドレイン電極７６及びゲート電極７７がそれぞれ形成される。一方のドレイン電極７６は貫通ドレイン５６に接続されており、他方のゲート電極７７は貫通ゲート５７に接続されている。以上により、ＭＯＳＦＥＴ１２が形成される。
同図（ｄ）に示すように、貫通ゲート５７の代わりに貫通孔を設け、その貫通孔に金属を充填することによりゲート金属部５９を形成してもよい（ゲート金属部形成工程）。上記貫通孔は、半導体基板２の下面２０２側から開孔することができ、下面２０２側に向かって拡がるテーパ形状とすることができる。半導体基板２の上面２０１側には、金属膜によりゲート金属部５９に接する上面ゲート電極部５３１を形成する。また、上記貫通孔の開口面積を大きくしておけば、ゲート金属部５９により上面ゲート電極部５３１と導通するゲート電極７７を直接に形成することもできる。このゲート電極７７を素子実装におけるボンディング端子とすることも可能である。

ＭＯＳＦＥＴは、図６に示したように、半導体基板２の両面に形成することができる。図１２は、前記ＭＯＳＦＥＴ１３の製造工程の一例を示す模式的断面図である。ＭＯＳＦＥＴ１３は、半導体基板２の両面に形成される。前記ＭＯＳＦＥＴ１２の製造方法と共通する内容については説明を省略する。
図１２（ａ）は、ＭＯＳＦＥＴ１２と同様の方法（図１０（ｂ）参照）により、半導体基板２を貫通するように形成されたｐウェル５の一方の面に、ソース５１及びドレイン５２が形成されている。ｐウェル５と半導体基板２（ｎ⁻型半導体層２１）とのｐｎ接合面は、基板面に対して垂直方向となっている。また、半導体基板２を貫通するように、高濃度ｎ型部５６及び第２の高濃度ｎ型部５７が設けられている。第２の高濃度ｎ型部５７は第２のｐウェル５８に囲まれ、半導体基板２から電気的に分離されている。高濃度ｎ型部５６及び第２の高濃度ｎ型部５７により、ドレイン電位及びゲート電位を半導体基板２の他方の面２０２からとれるようになる。ＭＯＳＦＥＴ１３においてＭＯＳＦＥＴ１２と異なるのは、ソース５１部の中央部に、半導体基板２を貫通するように第３の高濃度ｎ型部５５を形成することである。

同図（ｂ）は、ＭＯＳＦＥＴ１２の製造方法と同様に、半導体基板２の一方の面２０１にゲート５３を形成し、絶縁層６、相互配線層６５及び金属膜７を形成し、更に素子支持層８を接合した状態を示している。
同図（ｃ）は、ＭＯＳＦＥＴ１２の製造方法と同様に、仮支持基板８１を除去した状態を示している。
同図（ｄ）は、半導体基板２（ｐウェル５）の他方の面２０２に、一方の面２０１と同様に、ソース５１、ドレイン５２及びゲート５３を形成した状態を示している。
同図（ｅ）は、他方の面２０２上に選択的に相互配線層６５を形成した状態を示している。相互配線層６５は、高濃度ｎ型部５６及び第２の高濃度ｎ型部５７に対応して開口されている。また、相互配線層６５の表面を覆う絶縁層が形成されている。
同図（ｆ）は、選択的に金属膜７を積層し、ドレイン電極７６及びゲート電極７７を形成した状態を示す。これにより、ＭＯＳＦＥＴ１３が形成される。

以上の実施形態において、素子支持層８は金属基板でもよいし、電気伝導性と熱伝導性の良い半導体基板、例えばＳｉＣ基板でもよい。素子支持層８の接合方法は特に問わず、例えば、導電接着材を用いて貼り合わせる他、接合面を平坦化した後にプラズマ又はＦＡＢ(Fast Atomic Beam)により活性化し、直接貼り合せることも可能である。

尚、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。また、ショットキーダイオードやＭＯＳＦＥＴのみならず、ＭＩＳＦＥＴ、Ｊ−ＦＥＴ、ＩＧＢＴなどの素子にも同様に適用できる。また、貼り合せ基板技術との組み合わせも容易である。

ワイドバンドギャップ基板を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により結晶欠陥の影響が大きく低減され、高性能の半導体素子を実現することができる。

１；半導体素子、１１；ショットキーダイオード、１２、１３；ＭＯＳＦＥＴ、１５；能動素子部、２；半導体基板、２０１；上面、２０２；下面、２１；ｎ⁻型半導体層、２３；オーミック接合面、２４；ショットキー接合面、２５；ｐｎ接合面、２７；トレンチ、２７１；底面側残存部、２８；スクライブライン部、２９；結晶欠陥、３；カソード部（導電部）、３１；高濃度ｎ型層、３３；金属部、３５；カソード電極、４；アノード部（導電部）、４１；金属（白金）薄膜、４３；金属部、４５；アノ−ド電極、５；ｐ型層（ｐウェル）、５１；ソース、５２；ドレイン、５３；ゲート、５３１；上面ゲート電極部、５５；高濃度ｎ型部（貫通ソース）、５６；高濃度ｎ型部（貫通ドレイン）、５７；第２の高濃度ｎ型部（貫通ゲート）、５８；第２のｐ型層（ｐウェル）、５９；ゲート金属部、６；絶縁層、６１；シリコン酸化膜、６２；ＰＩＱ膜、６５；相互配線層、７；金属膜、７１；Ａｌ薄膜、７２；Ｎｉメッキ膜、７５；ソース電極、７６；ドレイン電極、７７；ゲート電極、８；素子支持層、８１；仮支持基板。

Claims (13)

1. 化合物半導体の単結晶からなるｎ型の半導体基板に形成された半導体素子であって、
   前記半導体基板を縦方向に貫通するショットキー接合面又はｐｎ接合面が形成されており、
   前記ショットキー接合面又は前記ｐｎ接合面は、前記半導体基板の表面に対して垂直方向に形成されており、
   前記半導体基板の両面に電極を備えることを特徴とする半導体素子。
2. 前記半導体基板を縦方向に貫通し、前記半導体基板の横方向に一定の長さ離隔して平行に設けられている２つの導電部を具備し、
   ２つの前記導電部の対向する側面は前記半導体基板の表面に対して垂直に形成されており、
   一方の前記導電部の前記側面に前記ショットキー接合面が形成されている請求項１記載の半導体素子。
3. 前記半導体基板を縦方向に貫通し、且つｐｎ接合面が前記半導体基板の表面に対して垂直となるように形成されたｐ型層と、
   前記半導体基板を縦方向に貫通し、且つ前記半導体基板のｎ型層との界面が前記半導体基板の表面に対して垂直となるように形成された高濃度ｎ型部と、
   を具備し、
   前記高濃度ｎ型部は、前記半導体基板の横方向に前記ｐ型層から一定の長さ離隔して形成されている請求項１記載の半導体素子。
4. 前記ｐ型層の一方の面にソース及びゲートが形成されている請求項３記載の半導体素子。
5. 前記半導体基板を縦方向に貫通する第２のｐ型層と、
   前記半導体基板を縦方向に貫通し、且つ前記第２のｐ型層に囲まれる第２の高濃度ｎ型部と、
   を更に備える請求項３又は４に記載の半導体素子。
6. 金属からなり、前記半導体基板を縦方向に貫通するゲート金属部を更に備える請求項３又は４に記載の半導体素子。
7. 仮支持基板に搭載された化合物半導体の単結晶からなるｎ型の半導体基板に、その側壁が前記半導体基板の表面に対して垂直であり且つ一定の長さ離隔して平行する２以上のトレンチを形成するトレンチ形成工程と、
   隣り合う前記トレンチの一方をアノード部として、その側壁面にショットキー障壁となる金属膜を形成するアノード形成工程と、
   隣り合う前記トレンチの他方をカソード部として、そのトレンチの内側に金属部を形成するカソード形成工程と、
   前記仮支持基板を除去し、前記トレンチが前記半導体基板を貫通するように形成する仮支持基板除去工程と、
   を含むことを特徴とする半導体素子の製造方法。
8. 前記カソード形成工程において、前記トレンチの側壁面に高濃度ｎ型層を形成し、その内側に金属部を形成する請求項７記載の半導体素子の製造方法。
9. 化合物半導体の単結晶からなるｎ型の半導体基板を縦方向に貫通し、ｐｎ接合面が前記半導体基板の表面に対して垂直方向となるようにｐ型層を形成するｐ型層形成工程と、
   前記半導体基板を縦方向に貫通し且つ前記半導体基板のｎ型層との界面が前記半導体基板の表面に対して垂直である高濃度ｎ型部を、前記半導体基板の横方向に前記ｐ型層から一定の長さ離隔して形成する高濃度ｎ型部形成工程と、
   前記半導体基板の両面に電極を形成する電極形成工程と、
   を含むことを特徴とする半導体素子の製造方法。
10. 前記ｐ型層の一方の面にソース及びゲートを形成するＦＥＴ形成工程を含む請求項９記載の半導体素子の製造方法。
11. 前記ｐ型層形成工程において、前記半導体基板を縦方向に貫通する第２のｐ型層を更に形成し、
    前記高濃度ｎ型部形成工程において、前記半導体基板を縦方向に貫通し且つ前記第２のｐ型層に囲まれる第２の高濃度ｎ型部を更に形成する、請求項９又は１０に記載の半導体素子の製造方法。
12. 金属からなり、前記半導体基板を縦方向に貫通するゲート金属部を更に形成するゲート金属部形成工程を含む請求項９又は１０に記載の半導体素子の製造方法。
13. 前記半導体基板は仮支持基板に搭載されており、
    前記半導体基板の一方の面側に素子支持層として導電性を有する基板を接合する支持層形成工程と、
    その後、前記半導体基板の他方の面に接合されている前記仮支持基板を除去する仮支持基板除去工程と、
    を含む請求項７乃至１２のいずれかに記載の半導体素子の製造方法。

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