JP2009004519A

JP2009004519A - 半導体装置

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Publication number: JP2009004519A
Application number: JP2007163123A
Authority: JP
Inventors: Shigeki Kobayashi; 茂樹小林; Ken Uchida; 建内田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-06-20
Filing date: 2007-06-20
Publication date: 2009-01-08

Abstract

【課題】基板上にＣＭＩＳＦＥＴを備えた半導体装置において、ＧｌｏｂａｌＳｔｒａｉｎによる応力印加を有効に活用しつつ、回路のスイッチ動作速度の低下を生じさせない半導体装置を提供する。
【解決手段】基板の一方の面に形成される第１の素子領域と、基板の他方の面に形成される第２の素子領域と、第１の素子領域と第２の素子領域との間の、比誘電率が３．９よりも低い絶縁層とを備え、第１の素子領域にｎ型ＭＩＳＦＥＴが形成され、第２の素子領域にｐ型ＭＩＳＦＥＴが形成され、絶縁層中を貫通する配線によって、第１の素子領域と第２の素子領域とが電気的に接続され、第１の素子領域が形成される面が凸形状、第２の素子領域が形成される面が凹形状となるように基板が湾曲していることを特徴とする半導体装置。
【選択図】図１

Description

本発明は、半導体装置に関し、特に基板上にＣＭＩＳＦＥＴを備えた半導体装置に関する。

年々性能が向上する半導体集積回路は、高度情報社会において、必要不可欠な存在となってきている。この半導体集積回路は、Ｓｉ（シリコン）を用いたＣＭＩＳＦＥＴ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）により構成されるものが主流となっている。

ＣＭＩＳＦＥＴの性能向上は、半導体集積回路の性能向上に大きな影響を与える。これまで、ＣＭＩＳＦＥＴの性能向上は、主としてＣＭＩＳＦＥＴのチャネル長を短くすることによって、もたらされてきた。しかし、近年、ＣＭＩＳＦＥＴのチャネル長は、１００ｎｍ以下になってきており、チャネルを流れる電流のオン・オフの制御が困難になってきている。

ＣＭＩＳＦＥＴは、ソース電極とドレイン電極の間を流れる電流の担い手（キャリア）である電子や正孔の数を、ゲート電極で制御することにより、スイッチ素子として動作するものである。近年、電流のオン・オフの制御が困難になってきている主たる要因は、上述のようにＣＭＩＳＦＥＴのチャネル長が短くなっていることにある。具体的には、ゲート電極の制御性が弱くなっていること、ＣＭＩＳＦＥＴのオフ状態でのリーク電流が増大していることが挙げられる。

これら電流のオン・オフの制御を困難にしている要因に対する解決策として、例えば、ゲート電極の複数化や、チャネルへの応力印加による電子・正孔の移動度向上という試みがなされている。

ゲート電極の複数化とは、１つのＭＩＳＦＥＴについて従来は１つであったゲート電極を、２つ以上に増やすことである。これにより、１つのゲート電極の制御性が弱まっても、ゲート電極が複数あるので、総合的に見るとゲート電極の制御性が改善される。
そして、その代表例として平面型ダブルゲートＭＩＳＦＥＴがある。平面型ダブルゲートＭＩＳＦＥＴは、チャネルを上下から２つのゲート電極がはさみこむ構造になっている点で、従来のＭＩＳＦＥＴと異なっている。この構造のＭＩＳＦＥＴは、その平面的配置ゆえに、チャネル幅を新たな技術的制限に規制されることなく、従来のＭＩＳＦＥＴと同様に設計することが可能であるという大きな利点がある。

次に、チャネルへの応力印加による電子・正孔の移動度向上について説明する。チャネルに応力を印加すると、内部に歪みが導入される。この歪みにより、チャネル半導体の電子状態が変化し、キャリアの移動度も変化する。結晶に対する応力の印加方向を適切に選択すれば、キャリアの移動度が向上する。

キャリアの移動度の向上により、オン状態での電流量が向上すれば、製品仕様として要求されるオン状態での電流の条件を満たしながら、ＭＩＳＦＥＴの閾値を高く設計することが可能となる。その結果として、オフ状態でのリーク電流を低減することが可能となる。このような、チャネルへ応力を印加する方法は、現在最適な応力の印加方向が解明されてきている。

例えば、現在通常使用されているＳｉ（００１）面上に形成された＜１１０＞方向にチャネル方向を有するＭＩＳＦＥＴでは、そのＭＩＳＦＥＴのキャリアが電子である場合、すなわちｎ型ＭＩＳＦＥＴの場合、チャネル方向に平行な１軸性の引っ張り応力を印加すると移動度は向上し、圧縮応力を印加すると移動度は減少する。逆に、同様に形成されたＭＩＳＦＥＴであって、キャリアが正孔の場合、すなわち、ｐ型ＭＩＳＦＥＴの場合、チャネル方向に平行な１軸性の圧縮応力を印加すると移動度は向上し、引っ張り応力を印加すると移動度は減少する。このように、移動度を向上させるために必要な応力の印加方向が、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで異なることが大きな特徴である。

ＣＭＩＦＥＴを有する集積回路への応力の印加方法については、大きく分けると、集積回路全体に印加する方法（ＧｌｏｂａｌＳｔｒａｉｎ）と、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴに、個別に印加する方法（ＬｏｃａｌＳｔｒａｉｎ）の２種類がある。

ＧｌｏｂａｌＳｔｒａｉｎには、例えば、集積回路を実装する段階で応力を挿入する手法がある（特許文献１）。また、ＬｏｃａｌＳｔｒａｉｎには、例えば、ソース電極やドレイン電極にチャネル部とは異なる材料を用いることで、格子定数の違いにより応力を印加する方法や、ゲート電極上に応力印加膜を形成する方法がある。

ＧｌｏｂａｌＳｔｒａｉｎを用いる場合、一般にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴが同一平面に形成されることから、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴに対して、同じ方向の応力が導入されることになる。そのため、例えば、ＧｌｏｂａｌＳｔｒａｉｎとして全体に引っ張り応力を印加し、別途、ｐ型ＭＩＳＦＥＴにのみ、ＬｏｃａｌＳｔｒａｉｎの手法により圧縮応力を印加し、ｐ型ＭＩＳＦＥＴの移動度減少を補償するという手法も提案されている（特許文献１）。

しかし、この方法では、ＬｏｃａｌＳｔｒａｉｎをＧｌｏｂａｌＳｔｒａｉｎの補償の手段として用いており、適用可能な応力技術を有効利用していないという問題がある。そこで、基板の上面にｎ型ＭＩＳＦＥＴ、下面にｐ型ＭＩＳＦＥＴを配置し、基板を曲げることで、基板上面全体に引っ張り応力を印加し、基板下面全体に引っ張り応力を印加する方法も提案されている（特許文献１）。

特開２００６−２４５４０８号公報

もっとも、特許文献１に開示された基板の両面にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを作り分ける方法では、実用上有益な移動度の向上に必要な歪み量を得るためには、基板厚さ方向の基板の中心線から、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとへのそれぞれの距離を大きくする必要がある。基板の湾曲量、すなわち、曲率半径を上げて歪み量を大きくする方法も考えられるが、この方法では、基板の破壊耐性や実装困難性からの制約があるからである。

ＣＭＩＳ論理回路では、一般にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴは相補的に動作し、対をなしている。そのため、対となるｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとの間の距離を大きくすると、論理回路を構成するために必要な、対となるｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴをつなぐ配線の長さが長くならざるを得ない。このことは、インバータやＮＡＮＤ、ＮＯＲという最小単位の基本論理回路において、スイッチ動作速度の低下を意味する。

上記のように、ゲート電極の複数化による電流のオン・オフ制御の向上が図られてきた。そして、このゲート電極の複数化による集積回路の性能向上を踏まえて、更なる集積回路の性能向上を図るためにも、ＧｌｏｂａｌＳｔｒａｉｎによる応力印加を最大限に活用しつつ、回路のスイッチ動作速度の低下を生じさせない技術が切望されている。

本発明は、上記事情を考慮してなされたものであり、その目的とするところは、基板上にＣＭＩＳＦＥＴを備えた半導体装置において、ＧｌｏｂａｌＳｔｒａｉｎによる応力印加を有効に活用しつつ、回路のスイッチ動作速度の低下を生じさせない半導体装置を提供することにある。

本発明の一態様の半導体装置は、基板の一方の面に形成される第１の素子領域と、前記基板の他方の面に形成される第２の素子領域と、前記第１の素子領域と前記第２の素子領域との間の、比誘電率が３．９よりも低い絶縁層とを備え、前記第１の素子領域にｎ型ＭＩＳＦＥＴが形成され、前記第２の素子領域にｐ型ＭＩＳＦＥＴが形成され、前記絶縁層中を貫通する配線によって、前記第１の素子領域と前記第２の素子領域とが電気的に接続され、前記第１の素子領域が形成される面が凸形状、前記第２の素子領域が形成される面が凹形状となるように前記基板が湾曲していることを特徴とする。

ここで、前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴの数が、前記第２の素子領域に形成されるｎ型ＭＩＳＦＥＴの数よりも多く、前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴの数が、前記第１の素子領域に形成されるｐ型ＭＩＳＦＥＴの数よりも多いことが望ましい。

ここで、前記第１の素子領域に形成されるＭＩＳＦＥＴがすべてｎ型ＭＩＳＦＥＴであり、前記第２の素子領域に形成されるＭＩＳＦＥＴがすべてｐ型ＭＩＳＦＥＴであることが望ましい。

ここで、前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴのチャネル領域が{１００}面に形成され、かつ、チャネル方向が＜１１０＞方向であり、前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴのチャネル領域が{１００}面または{１１０}面に形成され、かつ、チャネル方向が＜１１０＞方向であり、前記基板が、前記ｎ型ＭＩＳＦＥＴのチャネル方向、および、前記ｐ型ＭＩＳＦＥＴのチャネル方向に沿って湾曲していることが望ましい。

ここで、前記絶縁層の厚さが、１００μｍ以上３ｍｍ以下であることが望ましい。

ここで、前記絶縁層が有機膜で形成されていることが望ましい。

ここで、前記第１の素子領域および前記第２の素子領域に多層配線が形成されていることが望ましい。

ここで、前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴおよび前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴが、前記絶縁層側の第１のゲート電極と、前記第１のゲート電極とチャネル領域を挟んで対向する第２のゲート電極とを有することが望ましい。

そして、前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴおよび前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴのチャネル領域の厚さが６ｎｍ以上１２ｎｍ以下であることが望ましい。

そして、前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴおよび前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴが、前記絶縁層側の第１のゲート電極と、前記第１のゲート電極とチャネル領域を挟んで対向する第２のゲート電極とを有する場合において、前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴの前記第１のゲート電極と、前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴの前記第１のゲート電極が、前記配線によって直接電気的に導通していることが望ましい。

本発明によれば、基板上にＣＭＩＳＦＥＴを備えた半導体装置において、ＧｌｏｂａｌＳｔｒａｉｎによる応力印加を有効に活用しつつ、回路のスイッチ動作速度の低下を生じさせない半導体装置を提供することが可能となる。

以下、本発明の実施の形態について、図面を参照しつつ説明する。

なお、本明細書中、半導体結晶の面方位の表記において、例えば、（１００）面と結晶構造上等価な面である（００１）面、（０１０）面、（−１００）面等を代表させる表記として、｛１００｝面という表記を用いる。また、半導体結晶の結晶方向の表記において、例えば、〔１００〕方向と結晶構造上等価な方向である〔００１〕方向、〔０１０〕方向、〔−１００〕方向等を代表させる表記として、＜１００＞方向という表記を用いる。

また、本明細書中、チャネル方向とは、ＭＩＳＦＥＴのチャネル領域をキャリアが流れる方向を意味するものとする。

（第１の実施の形態）
本発明の第１の実施の形態の半導体装置は、基板の一方の面に形成される第１の素子領域と、この基板の他方の面に形成される第２の素子領域と、第１の素子領域と前記第２の素子領域との間の、比誘電率が３．９よりも低い絶縁層とを備えている。そして、第１の素子領域にｎ型ＭＩＳＦＥＴが形成され、第２の素子領域にｐ型ＭＩＳＦＥＴが形成されている。そして、絶縁層中を貫通する配線によって、第１の素子領域と第２の素子領域とが電気的に接続されている。そして、第１の素子領域が形成される面が凸形状、第２の素子領域が形成される面が凹形状となるように基板が湾曲している。

図１は、本実施の形態の半導体装置の全体構成を示す断面図である。半導体チップである基板１０の両面に、それぞれ、半導集積回路が形成される素子領域を有している。

基板１０の一方の面には、第１の素子領域１１があり、他方の面には、第２の素子領域１２がある。そして、第１の素子領域１１と第２の素子領域１２との間には、例えば、有機膜からなる、比誘電率が、シリコン酸化膜の典型的な比誘電率である３．９よりも低い絶縁層１３が存在している。

そして、第１の素子領域１１には、電子をキャリアとするｎ型ＭＩＳＦＥＴが形成されている。また、第２の素子領域１２には、ホールをキャリアとするｐ型ＭＩＳＦＥＴが形成されている。本実施の形態においては、第１の素子領域１１に形成されるＭＩＳＦＥＴがすべてｎ型ＭＩＳＦＥＴであり、第２の素子領域１２に形成されるＭＩＳＦＥＴがすべてｐ型ＭＩＳＦＥＴとなっている。

さらに、絶縁層１３を貫通する、金属配線（図示せず）により、第１の素子領域１１と、第２の素子領域１２が電気的に接続されている。これによって、第１の素子領域１１に形成される集積回路と、第２の素子領域に形成される集積回路が電気的に一体となり、ひとつのＬＳＩとして動作する。

また、外部から機械的な力が加えられることにより、第１の素子領域１１が形成される面が凸形状、第２の素子領域１２が形成される面が凹形状となるように基板１０が湾曲している。このように、外部からの力で湾曲することによって、第１の素子領域１１には引っ張り応力が、第２の素子領域１２には圧縮応力が印加されている。したがって、第１の素子領域１１に形成されるｎ型ＭＩＳＦＥＴには引っ張り応力が、第２の素子領域１２に形成されるｐ型ＭＩＳＦＥＴには圧縮応力が印加されることになる。

図２は、本実施の形態の半導体チップの一部を第１の素子領域１１側から見た上面図である。また、図３は図２のＡ−Ａ’断面図、図４は図２のＢ−Ｂ’断面図、図５は図２のＣ−Ｃ’断面図、図６は図２のＤ−Ｄ’断面図である。

そして、図７は、図２で示す領域の回路図を示している。図７においては、図３ないし図６の断面図との対比を容易にするために、図の上側に第１の素子領域のｎ型ＭＩＳＦＥＴを、下側に第２の素子領域のｐ型ＭＩＳＦＥＴを配置するよう描いている。なお、図２で示す領域は、インバータ回路を構成している。

図３ないし図６に示すように、半導体チップの上側はｎ型ＭＩＳＦＥＴが形成される第１の半導体領域１１、下側はｐ型ＭＩＳＦＥＴが形成される第２の半導体領域１２となっている。そして、それぞれの半導体領域の間には、比誘電率が３．９よりも低い有機膜からなる絶縁層１３が存在している。

絶縁層１３を構成する有機膜としては、例えば、ポリイミド、ポリパラキシレン、ポリアリルエーテル、ポリエチレンテレフタレート等が半導体プロセスとの整合性が高く好適である。

また、本実施の形態において、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴは、ともに平面型ダブルゲートＭＩＳＦＥＴである。

第１の半導体領域１１のｎ型ＭＩＳＦＥＴは、チャネル領域２５、チャネル領域２５の表面にゲート絶縁膜２３ａを介して形成されたゲート電極２４ａと、チャネル領域２５のゲート絶縁膜２３ａと反対側の表面にゲート絶縁膜２３ｂを介して形成されたゲート電極２４ｂを有している。すなわち、ゲート電極２４ｂは絶縁層１３側に形成されている。そして、ゲート電極２４ａは、ゲート電極２４ｂとチャネル領域２５を挟んで対向するよう絶縁層１３と反対側に形成されている。さらに、チャネル領域２５をはさむように、ソース領域２１とドレイン領域２２が形成されている。

また、ソース領域２１およびドレイン領域２２に電気的導通を得るための、ソースコンタクト２６およびドレインコンタクト２７が形成されている。

そして、図５に示すように、ゲート電極２４ａとゲート電極２４ｂは、ゲートコンタクト２８によって、電気的に導通している。

ここで、チャネル領域２５がＳｉ{１００}面に形成され、かつ、チャネル方向が＜１１０＞方向である。そして、半導体チップは、このチャネル方向に沿って湾曲することによって、チャネル領域の＜１１０＞方向に引っ張り応力が印加されている。

第２の半導体領域１２のｐ型ＭＩＳＦＥＴは、チャネル領域３５、チャネル領域３５の表面にゲート絶縁膜３３ａを介して形成されたゲート電極３４ａと、チャネル領域３５のゲート絶縁膜３３ａと反対側の表面にゲート絶縁膜３３ｂを介して形成されたゲート電極３４ｂを有している。すなわち、ゲート電極３４ｂは絶縁層１３側に形成されている。そして、ゲート電極３４ａは、ゲート電極３４ｂとチャネル領域３５を挟んで対向するよう絶縁層１３と反対側に形成されている。さらに、チャネル領域３５をはさむように、ソース領域３１とドレイン領域３２が形成されている。

また、ソース領域３１およびドレイン領域３２に電気的導通を得るための、ソースコンタクト３６およびドレインコンタクト３７が形成されている。

ここで、チャネル領域３５がＳｉ{１１０}面に形成され、かつ、チャネル方向が＜１１０＞方向である。そして、半導体チップは、このチャネル方向に沿って湾曲することによって、チャネル領域３５の＜１１０＞方向に圧縮応力が印加されている。

そして、図５に示すように、ゲート電極３４ａとゲート電極３４ｂは、ゲートコンタクト３８によって、電気的に導通している。

なお、通常、正孔の移動度は電子の移動度に比べて低いため、ｐ型ＭＩＳＦＥＴはｎ型ＭＩＳＦＥＴと比較して、電流駆動力が劣る。この差を補償するため、図５に示すようにｐ型ＭＩＳＦＥＴのチャネル領域３５のチャネル幅を、ｎ型ＭＩＳＦＥＴのチャネル領域２５のチャネル幅よりも広くして、電流駆動力が整合するように設計されている。

さらに、ゲート電極２４ｂと、ゲート電極３４ｂは、絶縁層１３中を貫通する配線７０によって、配線７０以外の導電体を介さず直接電気的に接続されている。また、ｎ型ＭＩＳＦＥＴのドレイン領域２２と、ｐ型ＭＩＳＦＥＴのドレイン領域３２は、ドレインコンタクト２７、配線７２およびドレインコンタクト３７を介して電気的に接続されている。

図２ないし図６で示す半導体チップの一領域は、デジタル論理回路のインバータとして動作する。すなわち、ｎ型ＭＩＳＦＥＴのソース領域２１は、ソースコンタクト２６を介してグランドに接地されている。また、ｐ型ＭＩＳＦＥＴのソース電極３１は、ソースコンタクト３６を介して電源電圧（Ｖｄｄ）に接地されている。そして、デジタル回路の入力信号（Ｖｉｎ）は、ゲート電極２４ａ、２４ｂおよびゲート電極３４ａ、３４ｂに入力される。そして、出力信号（Ｖｏｕｔ）が配線７１から取り出される。

本実施の形態の半導体装置によれば、第１の半導体領域に形成されるｎ型ＭＩＳＦＥＴのチャネル領域に引っ張り応力が印加されることによって、電子の移動度が向上し、ｎ型ＭＩＳＦＥＴの電流駆動力が向上する。また、第２の半導体領域に形成されるｐ型ＭＩＳＦＥＴのチャネル領域に圧縮応力が印加されることによって、正孔の移動度が向上し、ｐ型ＭＩＳＦＥＴの電流駆動力が向上する。

さらに、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴ間の電気的接続は、絶縁層間に絶縁層を貫通する配線を設けることによって、素子間を最短距離で接続可能となっている。したがって、基板の両面に素子を設ける場合の素子間配線の抵抗低減が可能である。

加えて、絶縁層が、一般に層間絶縁膜に用いられるシリコン酸化膜の比誘電率３．９よりも低誘電率の有機膜によって形成されている。したがって、基板の両面に配置される素子間をつなぐ配線の配線容量を低減することが可能となる。

一般に、電気配線の信号伝搬遅延は、配線抵抗Ｒと配線容量Ｃの積ＲＣに比例する。

インバータ等の基本論理回路のスイッチ速度を決定する主な要因は、トランジスタ素子の駆動電流と、回路内の電気配線の信号伝搬遅延である。このため、トランジスタの駆動電流があがれば、スイッチ速度は向上するが、電気配線の信号伝搬遅延が大きくなると、当然スイッチ速度は低下する。

基板の湾曲によってＭＩＳＦＥＴにより大きな歪みを印加するには、基板の厚さを厚くすることが有効である。同一の曲率半径であれば、基板の厚さが厚いほうが、基板両面の歪み量が大きくなるからである。

もっとも、一般には基板を厚くすることによって、基板両面の素子間配線の抵抗および容量があがりＲＣ遅延が生ずる。このため、応力印加による電流駆動力の向上によるスイッチ速度向上の恩恵を十分に享受することができない恐れが生ずる。

本実施の形態においては、素子間に介在する絶縁層に配線を貫通させることによって、最短距離で素子間を接続できる。したがって、配線抵抗Ｒの増大を抑制できる。さらに、低誘電率の有機膜を用いることにより、配線容量Ｃを低減することができる。

したがって、基板の厚さを厚くして、ＭＩＳＦＥＴに与える歪み量を大きくし電流駆動力向上を図る場合であっても、ＲＣの増大による信号伝播遅延を最小限にすることが可能となる。よって、応力印加による電流駆動力の向上によるスイッチ速度向上の恩恵を十分に享受することが可能となる。

よって、本実施の形態によれば、基板上にＣＭＩＳＦＥＴを備えた半導体装置において、ＧｌｏｂａｌＳｔｒａｉｎによる応力印加を最大限に活用しつつ、回路のスイッチ動作速度の低下を生じさせない半導体装置を提供することが可能となる。

図８は、基板を機械的に湾曲させることにより素子領域に印加される歪みの説明図である。図８（ａ）は、湾曲前、図８（ｂ）は湾曲後である。図８（ａ）の湾曲前の基板１０に図８（ｂ）に示すように基板が湾曲するように外部から機械的な力を印加すると、基板の中立面では、伸び縮みがなく歪みは生じない。これに対し、中立面より上側、すなわち、基板表面が凸形状になっている側には引っ張り応力が印加され、引っ張り歪みが生ずる。逆に、中立面より下側、すなわち、基板表面が凹形状になっている側には圧縮応力が印加され、圧縮歪みが生ずる

そして、例えば、基板１０の長さ（Ｌｓｕｂ）が現実的な半導体チップのサイズである２ｃｍで、絶縁層１３の厚さ（Ｔｉｎｓ）が１００μｍの場合、絶縁層１３上の第１の半導体領域１１および第２の半導体領域１２に、０．１％の歪みを導入するためには、基板１０中心部と比べた基板１０のふちの反り量（ｄ）は、約６００μｍとなる。この６００μｍの反り量は、半導体チップの実装を考慮すると限界に近い値である。そして、この場合には、ＭＩＳＦＥＴの移動度は約８％程度向上する。実用上は少なくとも、この程度の歪みによる移動度の向上を確保することが望ましい。したがって、絶縁層の厚さは１００μｍ以上であることが望ましい。

また、絶縁層の厚さが３ｍｍを超えると、キャリアが光速で伝搬すると仮定しても、配線遅延が１０ｐｓ程度になる。この値は、１００ＧＨｚの周波数に相当する。ＬＳＩ回路として要求される１０ＧＨｚ程度のクロック周波数を実現するためには、配線遅延は周波数１００ＧＨｚ相当程度に抑制することが必要と考えられる。したがって、絶縁層の厚さは３ｍｍ以下であることが望ましい。

また、本実施の形態において、絶縁層の材質は有機膜とした。これは、一般に有機膜は無機膜と比較して、低誘電率であるためである。

また、有機膜は、無機膜に比較して、曲がりやすいため、基板を機械的に湾曲させるうえで好適だからである。なお、ここで曲がりやすいとは材料の降伏点、すなわち弾性変形を越えて塑性変形が始まる応力限界が高いことをいう。

また、有機膜は無機膜に比べて光に対する透明性をあげることが容易である。透明性が高いと、製造工程において、絶縁層下地のパターン認識が容易になるため、第１、第２の半導体領域または絶縁層の合わせが容易になる。

また、有機膜を適用すると、無機膜にくらべ、絶縁層中の配線や、素子領域への膜ストレスを低減することが期待できる。したがって、半導体装置のストレスマイグレーション耐性等の信頼性が向上することが期待できる。

そして、有機膜の中でも、ポリイミド、ポリパラキシレン、ポリアリルエーテル、ポリエチレンテレフタレート等が好適であることは、上述したとおりである。これらの有機膜は実際に半導体装置の絶縁膜として適用検討がされており、ポリイミドは、高い耐熱性や低い誘電率という観点から、ポリパラキシレンとポリアリルエーテルは低い誘電率という観点から、ポリエチレンテレフタレートは生産量が多いという観点から、他の材料と比較して有利である。

もっとも、本発明において、必ずしも絶縁層が有機膜に限定されるわけではない。すなわち、比誘電率が３．９より小さく絶縁層を貫通する配線の遅延を抑制可能な材料であれば、無機膜を排除するものではない。例えば、半導体プロセスと適合性の高い無機膜としては、ポーラスＳｉＯ_２が挙げられる。

本実施の形態において、ｎ型ＭＩＳＦＥＴの、チャネル領域が、Ｓｉ{１００}面に形成され、かつ、チャネル方向が＜１１０＞方向で、このチャネル方向に沿って湾曲することによって、チャネル領域の＜１１０＞方向に引っ張り応力が印加されているとした。また、ｐ型ＭＩＳＦＥＴの、チャネル領域がＳｉ{１１０}面に形成され、かつ、チャネル方向が＜１１０＞方向であり、このチャネル方向に沿って湾曲することによって、チャネル領域の＜１１０＞方向に圧縮応力が印加されているとした。これは、チャネル領域をＳｉとする場合、上記のチャネル領域構成および応力印加方向が、もっとも、電流駆動力を向上させるからである。

しかしながら、応力印加により電流駆動力が向上するのであれば、必ずしも上記チャネル領域構成および応力印加方向に、本発明が限定されるわけではない。例えば、ｐ型ＭＩＳＦＥＴでは、チャネル領域がＳｉ{１００}面に形成され、かつ、チャネル方向が＜１１０＞方向であり、このチャネル方向に圧縮応力が印加されている場合でも電流駆動力が向上することが知られおり、このチャネル領域構成および応力印加方向であってもかまわない。

また、本実施の形態においては、ＭＩＳＦＥＴのチャネル領域をＳｉとしたが、例えば、ＳｉにＧｅが添加されたＳｉ_１−ｘＧｅ_ｘ（０＜ｘ＜１）やＧｅであっても、歪み印加によるキャリア移動度の向上が期待できるため適用することが可能である。

また、本実施の形態においては、第１の素子領域に形成されるＭＩＳＦＥＴがすべてｎ型ＭＩＳＦＥＴであり、第２の素子領域に形成されるＭＩＳＦＥＴがすべてｐ型ＭＩＳＦＥＴとなっている。これは、半導体チップ上に存在するすべてのＭＩＳＦＥＴに歪み印加による電流駆動力向上効果をもたらすためである。また、半導体装置を製造する上では、基板の片面あるいは両面をＣＭＩＳ構造にすることによりプロセスが複雑になることを回避するためである。

さらに、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴそれぞれに最適なプロセスを選択することができることも、大きな利点となる。すなわち、微細で高性能なＭＩＳＦＥＴを形成するための最適な材料選択や熱処理等のプロセスは、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで異なっている。

例えば、ゲート電極材料にポリシリコンを採用する場合、ＭＩＳＦＥＴを微細化する上では、ｎ型ＭＩＳＦＥＴにｎ型ポリシリコン、ｐ型ＭＩＳＦＥＴにｐ型ポリシリコンを適用することが望ましい。ゲート電極材料に金属を採用する場合も、同様に仕事関数の関係から最適な材料が異なってくる。また、例えば、ソース・ドレイン電極に金属シリサイドを適用する場合であっても、界面抵抗低減のために最適な金属シリサイド材料は、やはり仕事関数の関係からｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴでは異なってくる。

ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同じ素子領域上（ウェハ上）に形成しようとする場合、両方のＭＩＳＦＥＴに対して、最適なプロセスを適用することは極めて困難である。本実施の形態によれば、それぞれのＭＩＳＦＥＴを別個のウェハ上に独立に形成することが可能になるため、それぞれのＭＩＳＦＥＴに最適なプロセスを選択することが可能となる。よって、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴそれぞれが高性能化し、ＣＭＩＳ構造のＬＳＩとしての特性も向上する。

しかしながら、必ずしも、基板の片面あるいは両面がＣＭＩＳ構造、すなわち、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴが混在することを排除するものではない。ただし、歪み印加による電流駆動力向上効果を効率的にＬＳＩ特性向上に利用するためには、より多くのＭＩＳＦＥＴに有効な歪みを与えることが望ましい。

よって、第１の素子領域に形成されるｎ型ＭＩＳＦＥＴの数が、第２の素子領域に形成されるｎ型ＭＩＳＦＥＴの数よりも多く、第２の素子領域に形成されるｐ型ＭＩＳＦＥＴの数が、第１の素子領域に形成されるｐ型ＭＩＳＦＥＴの数よりも多いことが望ましい。

また、図８における基板１０の長さ（Ｌｓｕｂ）、すなわち、半導体ウェハからダイシングによって切り出される半導体チップの大きさについては、２ｃｍ以下であることが望ましい。これ以上大きくなると、ＭＩＳＦＥＴに有効な歪みを与える際の、反り量（ｄ）が大きくなりすぎて、半導体チップの実装が困難となるからである。例えば、基板の長さが２ｃｍで絶縁層の厚さ（Ｔｉｎｓ）が３００μｍの場合、ＭＩＳＦＥＴのチャネル領域に０．１％の歪みを導入するには、反り量（ｄ）は２００μｍ程度となる。

図９は本実施の形態の半導体装置の第１の変形例の断面図である。本実施の形態においては、図３に示すように、ｎ型ＭＩＳＦＥＴのチャネル領域２５とゲート電極２４ｂのあわせ余裕が０となるように設計されている。ｐ型ＭＩＳＦＥＴについても同様である。回路の微細化の観点からは、このようにあわせ余裕をもたせないことが望ましいが、製造上の容易性を優先して、図９に示すように示すように、チャネル領域２５、３５とゲート電極２４ｂ、３４ｂのあわせ余裕を設計上とりいれても構わない。

また、本実施の形態においては、ＭＩＳＦＥＴを平面型ダブルゲートＭＩＳＦＥＴとしている。先に記載したように、ゲート電極複数化の一形態である平面型ダブルゲートＭＩＳＦＥＴによってＭＩＳＦＥＴの性能が大きく向上する。本実施の形態においても、ＧｌｏｂａｌＳｔｒｅｓｓによる、チャネル領域への応力印加によるＭＩＳＦＥＴの特性向上に、平面型ダブルゲートＭＩＳＦＥＴによる特性向上が加わることにより、回路特性がより一層向上する。

また、平面型ダブルゲート構造とすることによって、図３からも明らかように、絶縁層１３をはさんで、ゲート電極２４ｂとゲート電極３４ｂが対向する構造となる。したがって、１対のｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのゲート電極同士を接続する配線形成が極めて容易となる。また、ゲート電極同士を最短距離で接続することが可能となるため、配線遅延を抑制することが可能となり、この観点からのスイッチ速度向上が期待できる。

そして、本実施の形態の半導体装置において、ｎ型ＭＩＳＦＥＴのチャネル領域の膜厚およびｐ型ＭＩＳＦＥＴのチャネル領域の膜厚は、６ｎｍ以上１２ｎｍ以下であることが望ましい。この範囲を下回ると、ゲート絶縁膜とチャネル領域との界面の影響によるキャリア移動度の低下が大きくなるからである。また、この範囲を上回ると、２つのゲート電極の支配力の相互作用が弱まり、ダブルゲートによる特性向上効果が小さくなるおそれがあるからである。

また、ｎ型ＭＩＳＦＥＴのチャネル領域の厚さを、ｐ型ＭＩＳＦＥＴのチャネル領域の厚さよりも薄くすることが望ましい。これは、ゲート絶縁膜とチャネル領域との界面の影響による閾値のばらつきが、ｐ型ＭＩＳＦＥＴの方がｎ型ＭＩＳＦＥＴよりチャネル領域が厚い段階から顕在化するからである。

そして、本発明においては、ＭＩＳＦＥＴは必ずしも、平面型ダブルゲートＭＩＳＦＥＴに限られるものではない。図１０に本実施の形態の第２の変形例の断面図を示す。この変形例のように、平面型ダブルゲートＭＩＳＦＥＴにかえて、例えば、シリコン酸化膜からなる埋め込み絶縁層９０上にチャネル領域が形成されるＳＯＩ型ＭＩＳＦＥＴとしても構わない。この場合には、平面型ダブルゲートＭＩＳＦＥＴの場合と比較して、製造工程が容易になるという利点がある。

また、ＳＯＩ型ＭＩＳＦＥＴでなくとも、バルクＳｉ上に形成されるＭＩＳＦＥＴを適用しても構わない。

そして、図１１は、本実施の形態の第３の変形例の断面図である。図３ないし図６には、特に、多層配線については図示していない。しかし、例えば、図１１に示すように、第１の素子領域および前記第２の素子領域の双方に多層配線が形成されていることが好ましい。

このように、第１の素子領域１１および第２の素子領域１２のどちらか片側ではなく、双方に多層配線を形成することにより、ＬＳＩ回路設計の自由度が増大する。また、多層配線層を基板の両側に振り分けることにより、同時に形成すべき多層配線の段数自体を減少することが可能となり製造プロセスの難易度も減少する。したがって、より高性能なＬＳＩをより容易なプロセスで実現することが可能となる。

次に、本実施の形態の半導体装置の製造方法の一例について、図１２ないし図１９を参照して説明する。

まず、図１２に示すように、シリコンウェハ１５上に、公知のプロセス技術を用いて、ゲート絶縁膜２３ａ、ゲート電極２４ａ、ソース領域２１、ドレイン領域２２を備えたｎ型ＭＩＳＦＥＴを形成する。また、ソースコンタクト２６を形成する。

次に、図１３に示すように、ｎ型ＭＩＳＦＥＴが形成されたシリコン基板１５上に、例えば、シリコン窒化膜からなる支持基板８１を堆積する。そして、シリコン基板１５の裏面を機械的、化学的に研磨して、裏面にソース領域２１、ドレイン領域２２が露出するまで薄膜化する。なお、この支持基板８１は、あくまで第１の半導体領域を形成するためのハンドリングを容易にするために形成されるものである。

次に、図１４に示すように、例えば、支持基板８１側を下にして、公知のプロセス技術を用いて、ゲート絶縁膜２３ｂ、ゲート電極２４ｂを形成することにより、平面型ダブルゲート構造のｎ型ＭＩＳＦＥＴを形成する。さらに、ドレインコンタクト２７を形成する。このようにして第１の半導体領域１１を形成する。

次に、図１５に示すように、例えば、シリコン酸化膜で形成される１００μｍｍから３ｍｍ程度のダミー絶縁膜８５を支持基板８１の反対側に堆積する。そして、このダミー絶縁膜８５を貫通するように、例えば、リソグラフィーとＲＩＥによるコンタクト穴開口と、Ｃｕなどの金属堆積により、コンタクトプラグ状の配線７０、７１を形成する。

次に、図１６に示すように、例えば、薬液により配線７０、７１をピラー状に残したまま、選択的にダミー絶縁膜８５を除去した後、例えば、ポリイミドからなる絶縁膜１３をコーターにより塗布する。その後、例えば、アッシャーによりポリイミド上面（図では下側）を、配線７０、７１が表面に露出するまでエッチバックする。

次に、図１７に示すように、第１の半導体領域１１を形成したのと同様の方法で、平面型ダブルゲート構造のｐ型ＭＩＳＦＥＴを有する第２の半導体領域１２を形成する。そして、支持基板８２上の第２の半導体領域１２を、絶縁層１３と貼り合わせる。

この時、第２の半導体領域１２と、支持基板８２を合わせた膜厚を５０μｍ程度以下に制御すると、光の透過性があがるため、第２の半導体領域と、配線７０、７１を有する絶縁層１３との合わせや、合わせズレの確認が容易になるため望ましい。

このようにして、図１８に示すように第１の半導体領域１１、絶縁層１３、第２の半導体領域１２の積層構造が形成される。この後、支持基板８１、８２を薬液等により剥離して、ウェハプロセスが終了する。

その後、図１９（ａ）に示すようにウェハをダイシングして切り出した半導体チップ１０を、例えば、Ａｌからなる膜厚の等しい湾曲用基板１８、１９で挟み込む。そして、第１の半導体領域１１側の表面が凸形状、第２の半導体領域１２側の表面が凹形状となるように、外部から湾曲用基板１８、１９に対して機械的な力を加える。これによって、半導体チップ１０が図１９（ｂ）に湾曲する。

以上のようにして、本実施の形態の半導体装置が形成される。

半導体チップを実装する際には、湾曲用基板に挟み込まれた状態で実装する。

なお、このように、湾曲用基板にはさまれた半導体チップ、あるいは、湾曲用基板に挟み込まれた状態で実装された半導体チップ、あるいは湾曲用基板を用いる以外の方法で、湾曲させて実装された半導体チップも、本発明の範囲に含まれる。

（第２の実施の形態）
本発明の第２の実施の形態の半導体装置は、基本論理回路としてＮＡＮＤデジタル回路を有する以外は、第１の実施の形態と同様であるので記述を省略する。

本実施の形態によれば、ＮＡＮＤデジタル回路のスイッチ速度を向上させることが可能となる。

図２０は、本実施の形態の半導体チップの１部を第１の素子領域１１側から見た上面図である。また、図２１は図２０のＡ−Ａ’断面図、図２２は図２０のＢ−Ｂ’断面図、図２３は図２０のＣ−Ｃ’断面図、図２４は図２０のＤ−Ｄ’断面図である。

そして、図２５は、図２０で示す領域の回路図を示している。図２５においては、図２１ないし図２４の断面図との対比を容易にするために、図の上側に第１の素子領域上のｎ型ＭＩＳＦＥＴを、下側に第２の素子領域上のｐ型ＭＩＳＦＥＴを配置するよう描いている。なお、図２０で示す領域は、ＮＡＮＤデジタル回路を構成している。

図２１ないし図２４に示すように、半導体チップの上側はｎ型ＭＩＳＦＥＴが形成される第１の半導体領域１１、下側はｐ型ＭＩＳＦＥＴが形成される第２の半導体領域１２となっている。そして、図２１には現れないが、第１の半導体領域には、第１のｎ型ＭＩＳＦＥＴおよび第２のｎ型ＭＩＳＦＥＴの２つのＭＩＳＦＥＴが形成される。また、第２の半導体領域には、第１のｐ型ＭＩＳＦＥＴおよび第２のｐ型ＭＩＳＦＥＴの２つのＭＩＳＦＥＴが形成される。そして、それぞれの半導体領域の間には、比誘電率が３．９よりも低い有機膜からなる絶縁層１３が存在している。

また、本実施の形態においても第１の実施の形態同様、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴは、ともに平面型ダブルゲートＭＩＳＦＥＴである。

第１の半導体領域１１の第１および第２のｎ型ＭＩＳＦＥＴは、チャネル領域２５、４５、チャネル領域２５、４５の表面にゲート絶縁膜２３ａ、４３ａを介して形成されたゲート電極２４ａ、４４ａと、チャネル領域２５、４５のゲート絶縁膜２３ａ、４３ａと反対側の表面にゲート絶縁膜２３ｂ、４３ｂを介して形成されたゲート電極２４ｂ、４４ｂを有している。さらに、チャネル領域２５、４５をはさむように、ソース領域２１、４１とドレイン領域２２、４２が形成されている。

また、ソース領域２１、４１およびドレイン領域２２、４２に電気的導通を得るための、ソースコンタクト２６、４６、およびドレインコンタクト２７ａ、２７ｂ、４７が形成されている。

そして、図２３に示すように、ゲート電極２４ａ、４４ａとゲート電極２４ｂ、４４ｂは、ゲートコンタクト２８、４８によって、電気的に導通している。

ここで、チャネル領域２５、４５はＳｉ{１００}面に形成され、かつ、チャネル方向が＜１１０＞方向である。そして、半導体チップは、このチャネル方向に沿って湾曲することによって、チャネル領域２５、４５の＜１１０＞方向に引っ張り応力が印加されている。

第２の半導体領域１２のｐ型ＭＩＳＦＥＴは、チャネル領域３５、５５、チャネル領域３５、５５の表面にゲート絶縁膜３３ａ、５３ａを介して形成されたゲート電極３４ａ、５４ａと、チャネル領域３５、５５のゲート絶縁膜３３ａ、５３ａと反対側の表面にゲート絶縁膜３３ｂ、５３ｂを介して形成されたゲート電極３４ｂ、５４ｂを有している。さらに、チャネル領域３５、５５をはさむように、ソース領域３１、５１とドレイン領域３２、５２が形成されている。

また、ソース領域３１、５１およびドレイン領域３２、５２に電気的導通を得るための、ソースコンタクト３６、５６およびドレインコンタクト３７ａ、３７ｂ、５７が形成されている。

ここで、チャネル領域３５、５５はＳｉ{１１０}面に形成され、かつ、チャネル方向が＜１１０＞方向である。そして、半導体チップは、このチャネル方向に沿って湾曲することによって、チャネル領域３５、５５の＜１１０＞方向に圧縮応力が印加されている。

そして、図２３に示すように、ゲート電極３４ａ、５４ａとゲート電極３４ｂ、５４ｂは、ゲートコンタクト３８、５８によって、電気的に導通している。

なお、通常、正孔の移動度は電子の移動度に比べて低いため、ｐ型ＭＩＳＦＥＴはｎ型ＭＩＳＦＥＴと比較して、電流駆動力が劣る。この差を補償するため、図２３に示すようにｐ型ＭＩＳＦＥＴのチャネル領域３５、５５のチャネル幅を、ｎ型ＭＩＳＦＥＴのチャネル領域２５、４５のチャネル幅よりも広くして、電流駆動力が整合するように設計されている。さらに、ゲート電極２４ｂ、４４ｂと、ゲート電極３４ｂ、５４ｂは、絶縁層１３中を貫通する配線７０、７２によって、それぞれ電気的に接続されている。

また、図２２に示すように、ｎ型ＭＩＳＦＥＴのドレイン領域２２と、ｐ型ＭＩＳＦＥＴのドレイン領域３２は、ドレインコンタクト２７ｂ、配線７１およびドレインコンタクト３７ｂを介して電気的に接続されている。また、ｐ型ＭＩＳＦＥＴのドレイン領域３２と５２は、ドレインコンタクト３７ａ、配線６１、ドレインコンタクト５７を介して電気的に接続されている。

また、図２４に示すように、ｎ型ＭＩＳＦＥＴのソース領域２１と、ドレイン領域４２は、ソースコンタクト２６、配線６２、ドレインコンタクト４７を介して電気的に接続されている。そして、ｐ型ＭＩＳＦＥＴのソース領域３１と５１は、ソースコンタクト３６、配線６３、ソースコンタクト５６を介して電気的に接続されている。

以上のように、図２０ないし図２４で示す半導体チップの一領域は、デジタル論理回路の２入力ＮＡＮＤデジタル回路として動作する。すなわち、ｎ型ＭＩＳＦＥＴのソース領域４１は、ソースコンタクト４６を介してグランドに接地されている。また、ｐ型ＭＩＳＦＥＴのソース電極３１、５１は、ソースコンタクト３６、５６および配線６３を介して電源電圧（Ｖｄｄ）に接地されている。そして、デジタル回路の第１の入力信号（ＶｉｎＡ）は、ゲート電極２４ａ、２４ｂおよびゲート電極３４ａ、３４ｂに入力される。そして、デジタル回路の第２の入力信号（ＶｉｎＢ）は、ゲート電極４４ａ、４４ｂおよびゲート電極５４ａ、５４ｂに入力される。そして、出力信号（Ｖｏｕｔ）が配線７１から取り出される。

ここで、３入力以上のＮＡＮＤデジタル回路も同様の手法で、上下に対をなす平面型ダブルゲートＭＩＳＦＥＴの数を増やすことで構成することが可能である。

（第３の実施の形態）
本発明の第３の実施の形態の半導体装置は、基本論理回路としてＮＯＲデジタル回路を有する以外は、第１の実施の形態と同様であるので記述を省略する。

本実施の形態によれば、ＮＯＲデジタル回路のスイッチ速度を向上させることが可能となる。

図２６は、本実施の形態の半導体チップの１部を第１の素子領域１１側から見た上面図である。また、図２７は図２６のＡ−Ａ’断面図、図２８は図２６のＢ−Ｂ’断面図、図２９は図２６のＣ−Ｃ’断面図、図３０は図２６のＤ−Ｄ’断面図である。

そして、図３１は、図２６で示す領域の回路図を示している。図３１においては、図２７ないし図２３０の断面図との対比を容易にするために、図の上側に第１の素子領域上のｎ型ＭＩＳＦＥＴを、下側に第２の素子領域上のｐ型ＭＩＳＦＥＴを配置するよう描いている。なお、図２６で示す領域は、ＮＯＲデジタル回路を構成している。

図２７ないし図３０に示すように、半導体チップの上側はｎ型ＭＩＳＦＥＴが形成される第１の半導体領域１１、下側はｐ型ＭＩＳＦＥＴが形成される第２の半導体領域１２となっている。そして、図２７には現れないが、第１の半導体領域には、第１のｎ型ＭＩＳＦＥＴおよび第２のｎ型ＭＩＳＦＥＴの２つのＭＩＳＦＥＴが形成される。また、第２の半導体領域には、第１のｐ型ＭＩＳＦＥＴおよび第２のｐ型ＭＩＳＦＥＴの２つのＭＩＳＦＥＴが形成される。そして、それぞれの半導体領域の間には、比誘電率が３．９よりも低い有機膜からなる絶縁層１３が存在している。

そして、図２９に示すように、ゲート電極２４ａ、４４ａとゲート電極２４ｂ、４４ｂは、ゲートコンタクト２８、４８によって、電気的に導通している。

また、ソース領域３１、５１およびドレイン領域３２、５２に電気的導通を得るための、ソースコンタクト３６、５６およびドレインコンタクト３７、５７が形成されている。

そして、図２９に示すように、ゲート電極３４ａ、５４ａとゲート電極３４ｂ、５４ｂは、ゲートコンタクト３８、５８によって、電気的に導通している。

なお、通常、正孔の移動度は電子の移動度に比べて低いため、ｐ型ＭＩＳＦＥＴはｎ型ＭＩＳＦＥＴと比較して、電流駆動力が劣る。この差を補償するため、図２９に示すようにｐ型ＭＩＳＦＥＴのチャネル領域３５、５５のチャネル幅を、ｎ型ＭＩＳＦＥＴのチャネル領域２５、４５のチャネル幅よりも広くして、駆動電流量が整合するように設計されている。さらに、ゲート電極２４ｂ、４４ｂと、ゲート電極３４ｂ、５４ｂは、絶縁層１３中を貫通する配線７０、７２によって、それぞれ電気的に接続されている。

また、図２８に示すように、ｎ型ＭＩＳＦＥＴのドレイン領域２２と４２は、ソースコンタクト２７ａ、配線６４、ドレインコンタクト４７を介して電気的に接続されている。また、ｎ型ＭＩＳＦＥＴのドレイン領域２２と、ｐ型ＭＩＳＦＥＴのドレイン領域３２は、ドレインコンタクト２７ｂ、配線７１およびドレインコンタクト３７を介して電気的に接続されている。

また、図３０に示すように、ｐ型ＭＩＳＦＥＴのソース領域３１とドレイン領域５２は、ソースコンタクト３１、配線６３、ドレインコンタクト５７を介して電気的に接続されている。また、ｎ型ＭＩＳＦＥＴのソース領域２１と４１は、ソースコンタクト２６、配線６２、ソースコンタクト４６を介して電気的に接続されている。

以上のように、図２６ないし図３０で示す半導体チップの一領域は、デジタル論理回路の２入力ＮＯＲデジタル回路として動作する。すなわち、ｎ型ＭＩＳＦＥＴのソース領域２１、４１は、ソースコンタクト２６、４６および配線６２を介してグランドに接地されている。また、ｐ型ＭＩＳＦＥＴのソース電極５１は、ソースコンタクト５６を介して電源電圧（Ｖｄｄ）に接地されている。そして、デジタル回路の第１の入力信号（ＶｉｎＡ）は、ゲート電極２４ａ、２４ｂおよびゲート電極３４ａ、３４ｂに入力される。そして、デジタル回路の第２の入力信号（ＶｉｎＢ）は、ゲート電極４４ａ、４４ｂおよびゲート電極５４ａ、５４ｂに入力される。そして、出力信号（Ｖｏｕｔ）が配線７１から取り出される。

ここで、３入力以上のＮＯＲデジタル回路も同様の手法で、上下に対をなす平面型ダブルゲートＭＩＳＦＥＴの数を増やすことで構成することが可能である。

以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。

第１の実施の形態の半導体装置の全体構成を示す断面図。第１の実施の形態の半導体チップの１部を第１の素子領域側から見た上面図。図２のＡ−Ａ’断面図。図２のＢ−Ｂ’断面図。図２のＣ−Ｃ’断面図。図２のＤ−Ｄ’断面図。図２で示す領域の回路図。基板を機械的に湾曲させることにより素子領域に印加される歪みの説明図。第１の実施の形態の半導体装置の第１の変形例の断面図。第１の実施の形態の半導体装置の第２の変形例の断面図。第１の実施の形態の半導体装置の第３の変形例の断面図。第１の実施の形態の半導体装置の製造方法を示す断面図。第１の実施の形態の半導体装置の製造方法を示す断面図。第１の実施の形態の半導体装置の製造方法を示す断面図。第１の実施の形態の半導体装置の製造方法を示す断面図。第１の実施の形態の半導体装置の製造方法を示す断面図。第１の実施の形態の半導体装置の製造方法を示す断面図。第１の実施の形態の半導体装置の製造方法を示す断面図。第１の実施の形態の半導体装置の製造方法を示す断面図。第２の実施の形態の半導体チップの１部を第１の素子領域側から見た上面図。図２０のＡ−Ａ’断面図。図２０のＢ−Ｂ’断面図。図２０のＣ−Ｃ’断面図。図２０のＤ−Ｄ’断面図。図２０で示す領域の回路図。第３の実施の形態の半導体チップの１部を第１の素子領域側から見た上面図。図２６のＡ−Ａ’断面図。図２６のＢ−Ｂ’断面図。図２６のＣ−Ｃ’断面図。図２６のＤ−Ｄ’断面図。図２６で示す領域の回路図。

符号の説明

１０基板、半導体チップ
１１第１の半導体領域
１２第２の半導体領域
１３絶縁層
７０配線
７１配線
７２配線

Claims

基板の一方の面に形成される第１の素子領域と、
前記基板の他方の面に形成される第２の素子領域と、
前記第１の素子領域と前記第２の素子領域との間の、比誘電率が３．９よりも低い絶縁層とを備え、
前記第１の素子領域にｎ型ＭＩＳＦＥＴが形成され、
前記第２の素子領域にｐ型ＭＩＳＦＥＴが形成され、
前記絶縁層中を貫通する配線によって、前記第１の素子領域と前記第２の素子領域とが電気的に接続され、
前記第１の素子領域が形成される面が凸形状、前記第２の素子領域が形成される面が凹形状となるように前記基板が湾曲していることを特徴とする半導体装置。
前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴの数が、前記第２の素子領域に形成されるｎ型ＭＩＳＦＥＴの数よりも多く、
前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴの数が、前記第１の素子領域に形成されるｐ型ＭＩＳＦＥＴの数よりも多いことを特徴とする請求項１記載の半導体装置。
前記第１の素子領域に形成されるＭＩＳＦＥＴがすべてｎ型ＭＩＳＦＥＴであり、
前記第２の素子領域に形成されるＭＩＳＦＥＴがすべてｐ型ＭＩＳＦＥＴであることを特徴とする請求項１または請求項２記載の半導体装置。
前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴのチャネル領域が{１００}面に形成され、かつ、チャネル方向が＜１１０＞方向であり、
前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴのチャネル領域が{１００}面または{１１０}面に形成され、かつ、チャネル方向が＜１１０＞方向であり、
前記基板が、前記ｎ型ＭＩＳＦＥＴのチャネル方向、および、前記ｐ型ＭＩＳＦＥＴのチャネル方向に沿って湾曲していることを特徴とする請求項１ないし請求項３記載の半導体装置。
前記絶縁層の厚さが、１００μｍ以上３ｍｍ以下であることを特徴とする請求項１ないし請求項４記載の半導体装置。
前記絶縁層が有機膜で形成されていることを特徴とする請求項１ないし請求項５記載の半導体装置。
前記第１の素子領域および前記第２の素子領域に多層配線が形成されていることを特徴とする請求項１ないし請求項６記載の半導体装置。
前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴおよび前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴが、前記絶縁層側の第１のゲート電極と、前記第１のゲート電極とチャネル領域を挟んで対向する第２のゲート電極とを有することを特徴とする請求項１ないし請求項７記載の半導体装置。
前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴおよび前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴのチャネル領域の厚さが６ｎｍ以上１２ｎｍ以下であることを特徴とする請求項８記載の半導体装置。
前記第１の素子領域に形成されるｎ型ＭＩＳＦＥＴの前記第１のゲート電極と、
前記第２の素子領域に形成されるｐ型ＭＩＳＦＥＴの前記第１のゲート電極が、前記配線によって直接電気的に導通していることを特徴とする請求項８または請求項９記載の半導体装置。