KR101873876B1 - 후방측 변형 토폴로지를 갖는 반도체-온-절연체 - Google Patents

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Abstract

본 발명의 실시예들은 변형 층을 사용하여 반도체 구조체 내의 트랜지스터들의 향상을 제공한다. 이 구조체는, 굴착식(excavated) 영역 및 패턴 영역으로 이루어진 패터닝 층, 굴착식 영역 내에 그리고 패턴 영역 상에 위치된 변형 층, 변형 층 위에 위치된 활성 층, 활성 층에 형성된 필드 효과 트랜지스터, 및 활성 층 위에 위치된 핸들 층을 포함한다. 필드 효과 트랜지스터는, 소스, 드레인, 및 채널을 포함한다. 채널은 패턴 영역의 측부 범위 내에 완전하게 놓인다. 소스 및 드레인은 각각 오직 패턴 영역의 측부 범위 내에만 부분적으로 놓인다. 변형 층은 채널의 캐리어 이동성을 변경시킨다. 일부 실시예들에서, 변형 층이 반도체-온-절연체 구조체의 후방측에 도입된다.

Description

후방측 변형 토폴로지를 갖는 반도체-온-절연체{SEMICONDUCTOR-ON-INSULATOR WITH BACK SIDE STRAIN TOPOLOGY}
관련 출원들에 대한 상호-참조
[0001] 본 특허 출원은, 2009년 7월 15일자로 출원된 U.S. 가출원 제61/225,914호의 이점을 주장하는 2010년 7월 14일자로 출원된 U.S. 출원 일련 번호 제12/836,559호의 일부 연속출원이며, 그것들의 내용은 인용에 의해 본원에 포함된다.
[0002] SOI(Semiconductor-on-insulator) 기술은 1990년대 후반에 처음 상용화되었다. SOI 기술을 정의하는 특징은, 회로가 형성되는 반도체 영역이 전기적 절연층에 의해 벌크 기판으로부터 절연된다는 것이다. 이 절연층은 통상적으로 실리콘 이산화물(silicon-dioxide)이다. 실리콘 이산화물이 선택된 이유는, 이 실리콘 이산화물이 웨이퍼를 산화시킴으로써 실리콘의 웨이퍼 상에 형성되어 이에 따라 효율적인 제조가 가능하다는 것이다. SOI 기술의 유리한 양상들은 벌크 기판으로부터 활성 층을 전기적으로 절연시키기 위한 절연체 층의 능력으로부터 직접적으로 유래한다. 본원에 그리고 첨부된 청구항들에서 사용되는 바와 같이, 신호-프로세싱 회로가 SOI 구조체 상에 형성되는 영역은 SOI 구조체의 활성 층으로서 지칭된다.
[0003] SOI 기술은, 절연층의 도입이 SOI 구조체에서 활성 디바이스들을 절연시켜 그들의 전기적 특성들을 개선시키기 때문에, 전통적인 벌크 기판 기술에 비해 개선을 나타낸다. 예컨대, 트랜지스터의 임계 전압은 바람직하게 균일하며, 트랜지스터의 게이트 아래의 반도체 재료의 특성들에 의해 대부분 설정된다. 재료의 이 영역이 절연되는 경우, 추가 프로세싱이 이 영역에 영향을 미쳐 디바이스의 임계 전압을 변경할 가능성이 덜 존재한다. SOI 구조체의 사용으로 인한 부가적인 전기적 특성 개선은 짧은 채널 효과들의 감소, 더 빠른 속도에 대한 감소된 커패시턴스, 및 디바이스가 스위치로 작동하는 경우의 더 낮은 삽입 손실을 포함한다. 이에 더해, 절연층은 유해한 방사선으로부터 활성 디바이스들에 대한 영향들을 감소시키도록 동작할 수 있다. 이는, 지구 대기권 밖의 유해한 이온화 방사선(ionizing radiation)의 보급을 고려할 때 우주에서 사용되는 집적 회로들의 경우 특히 중요하다.
[0004] SOI 웨이퍼(100)는 도 1에 도시된다. 웨이퍼는 기판층(101), 절연체 층(102), 및 활성 층(103)을 포함한다. 기판은 통상적으로 실리콘과 같은 반도체 재료이다. 절연체 층(102)은, 기판 층(101)의 산화를 통해 종종 형성되는 실리콘 이산화물인 유전체이다. 활성 층(103)은, 도펀트들, 유전체들, 폴리실리콘, 금속 층들, 패시베이션, 및 회로(104)가 그 내부에 형성된 이후에 존재하는 다른 층들의 조합을 포함한다. 회로(104)는, 금속 배선; 패시브 디바이스들, 이를테면, 저항기들, 커패시터들, 및 인덕터들; 및 액티브 디바이스들, 이를테면, 트랜지스터들을 포함할 수 있다. 본원에 그리고 첨부된 청구항들에 사용되는 바와 같이, SOI 웨이퍼(100)의 “상단(top)”은 상단 표면(top surface)(105)을 지칭하고, SOI 웨이퍼(100)의 “저부(bottom)”는 저부 표면(bottom surface)(106)을 지칭한다. 이러한 배향 방식은, 다른 기준 프레임들에 대한 SOI 웨이퍼(100)의 상대적인 배향, 및 SOI 웨이퍼(100)로부터의 층들의 제거, 또는 SOI 웨이퍼(100)로의 층들의 부가와는 관계없이 지속된다. 이에 따라, 활성 층(103)은 항상 절연체 층(102) “위에” 있다. 이에 더해, 활성 층(103)의 중심에서 시작하여 저부 표면(106)을 향하여 연장하는 벡터는, 다른 기준 프레임들에 대한 SOI 웨이퍼(100)의 상대적인 배향, 및 SOI 웨이퍼(100)로부터의 층들의 제거 또는 SOI 웨이퍼(100)로의 층들의 부가와는 관계없이 SOI 구조체의 “후방측(back side)”의 방향을 항상 가리킬 것이다.
[0005] SOI 디바이스들은 위에 설명된 바와 같이 그들의 활성 디바이스들의 전기적 특성들을 향상시키고 보존하기 위한 능력을 갖추고 있다. 그러나, 절연체 층의 도입은 열을 발산시키는 디바이스의 능력면에서 중요한 문제를 야기한다. 집적 회로들에서 디바이스들의 증가하는 소형화로 인해, 더 많은 수의 열 발생 디바이스들이 점점 더 작은 면적으로 가압되어야만 한다. 현대의 집적 회로들에서, 회로(104)의 열 발생 밀도는 극단적일 수 있다. 절연체 층(102)의 도입은, 절연체 층(102)의 열 전도율이 일반적으로 표준 벌크 기판의 열 전도율보다 훨씬 더 낮기 때문에 이러한 문제를 악화시킨다. 이전에 언급된 바와 같이, 실리콘 이산화물은 현대의 SOI 기술에서 유비쿼터스 절연체 층이다. 300도 켈빈(K) 온도에서, 실리콘 이산화물은 켈빈당 미터당 대략 1.4와트(W/m*K)의 열 전도율을 갖는다. 동일한 온도에서 벌크 실리콘 기판은 대략 130W/m*K의 열 전도율을 갖는다. SOI 기술에 의해 나타난 열 발산 성능에 있어서의 거의 100배 감소는 매우 문제가 된다. 집적 회로에서 높은 수준의 열은, 예상 범위 밖의 그의 디바이스의 전기적 특성들을 변화시켜 치명적인 설계 오류들을 야기할 수 있다. 디바이스 내에서 과도한 열이 체크되지 않은 채로 남아있는 것은, 디바이스 회로에서 재료들을 뒤틀거나(warping) 또는 용융(melting)시키는 형태로 영구적인 그리고 치명적인 오류들로 이어질 수 있다.
[0006] SOI 디바이스들에서 열 발산의 문제는, 변형된 솔루션들을 사용하여 접근되어 왔다. 하나의 접근법은, 절연체 층(102)으로부터 활성 층(103)을 통해 위로 열 채널링 기둥(heat channeling pillar)들의 증착을 수반한다. 일부 경우들에서, 이러한 열 채널링 기둥들은, 금속이 일반적으로 실리콘 이산화물과 비교하여 훨신 더 높은 열 전도율을 갖기 때문에, 금속으로 형성된다. 일부 접근법들에서, 이러한 기둥들은, 이들이 회로의 전기적 성능과 간섭하지 않으면서 동시에 이들이 절연체 층(102)으로부터 열 경로를 상향하여 멀리 제공하도록, 폴리실리콘으로 형성된다. 다른 접근법들에서, 홀(hole)이 절연체 층(102)을 가로지르며, 열 채널링 기둥들이 홀들 내부에 증착된다. 이러한 구성의 결과는, 열 발산 채널을 활성 층(103)으로부터 절연체 층(102)의 홀들을 통해 하향하여 기판(101)으로 제공하는 것이다. 다음으로, 이 열은 기판(101)을 통해 발산된다.
[0007] SOI 디바이스들의 열 발산의 문제에 대한 다른 접근법은, 후방측으로부터 웨이퍼 상에서 동작하는 것을 수반한다. 도 1b는, SOI 웨이퍼(100)가 핸들 기판(108) 및 핸들 절연체 층(109)으로 구성된 핸들 웨이퍼(107)에 어떻게 본딩되는지 예시한다. 이것이 일반적인 유형의 핸들이지만, 특정 현대 프로세스들이 절연체 층(109) 대신에 전도성 재료 또는 반도체 재료를 갖는 핸들 웨이퍼들을 사용하기 때문에, 절연체 층(109)은 절연체 재료일 필요는 없다. 핸들 웨이퍼에 본딩한 후, 결과적인 구조체는 도 1b에 도시된 구조체를 형성하기 위해 뒤집힌 상태가 될 수 있다. 그후, 이러한 접근법하에서, 기판(101) 및 절연체 층(102)은 SOI 웨이퍼(100)의 후방으로부터 선택적으로 제거된다. 기판(101)의 제거 그리고 절연체 층(102)의 선택적 제거 이후에, 금속(110)의 층은 절연체 층(102)을 통해 보다 더 큰 정도의 열 전도율을 허용하도록 에칭된 영역 상에 증착된다. 이 금속은, 집적 회로가 동작할 때, 활성 층(103)의 디바이스들에 대한 접지 배선 또는 정보 신호 배선으로서 2차적으로 종종 사용된다. 결과적인 구조체가 후방측 열 발산 없이 SOI 구조체의 열 발산 능력들보다 더 우수한 열 발산 능력들을 나타내지만, 절연체 층이 활성 기판 바로 아래에서 제거된다는 사실은 활성 디바이스들의 전기적 특성들을 보존시키고 향상시키기 위한 능력면에서 SOI 구조체의 이점들을 감소시킨다.
[0008] 본 발명의 일 실시예에서, 반도체 구조체가 개시된다. 이 구조체는, 굴착식(excavated) 영역 및 패턴 영역으로 이루어진 패터닝 층, 굴착식 영역 내에 그리고 패턴 영역 상에 위치된 변형 층, 변형 층 위에 위치된 활성 층, 활성 층에 형성된 필드 효과 트랜지스터, 및 활성 층 위에 위치된 핸들 층을 포함한다. 필드 효과 트랜지스터는, 소스, 드레인, 및 채널을 포함한다. 채널은 패턴 영역의 측부 범위 내에 완전하게 놓인다. 소스 및 드레인은 각각 오직 패턴 영역의 측부 범위 내에만 부분적으로 놓인다. 변형 층은 채널의 캐리어 이동성을 변경시킨다.
[0009] 본 발명의 다른 실시예에서, 다른 반도체 구조체가 개시된다. 이 구조체는 핸들 층에 본딩된 활성 층을 포함한다. 핸들 층은 활성 층의 제 1 사이드 상에 있다. 이 구조체는 또한 활성 층의 제 2 사이드 상에 패터닝 층을 포함한다. 패턴 층은 패턴 영역 및 굴착식 영역으로 구성된다. 구조체는 또한 패턴 영역 상에서 그리고 굴착식 영역 내에 위치된 변형 층을 포함한다. 변형 층은 활성 층 내의 디바이스의 변형을 나타낸다. 이 디바이스는, 소스, 드레인, 및 채널을 갖는 필드 효과 트랜지스터이며, 여기서 채널은 소스와 드레인 사이에 있다. 패턴 영역은 채널을 완전히 둘러싸고, 소스 및 드레인을 오직 부분적으로만 둘러싼다.
[0010] 본 발명의 다른 실시예에서, 다른 반도체 구조체가 개시된다. 이 구조체는, 반도체 구조체의 후방측 상에 형성된 에칭된 패터닝 층, 에칭된 패터닝 층 상에 형성된 변형 층, 반도체 구조체의 전방측에 본딩된 핸들 층, 패터닝 층과 핸들 층 사이에 위치된 활성 층, 및 활성 층 내에 형성된 필드 효과 트랜지스터를 포함한다. 필드 효과 트랜지스터는 활성 영역을 포함한다. 필드 효과 트랜지스터는 채널을 포함한다. 에칭된 패터닝 층의 부분은 채널을 넘어서는 측부 범위를 갖는다. 필드 효과 트랜지스터는 그 부분을 넘어서는 측부 범위를 갖는다. 변형 층은 활성 영역과 접촉한다.
[0011] 도 1a 및 1b는, 종래 기술에 따라 SOI 구조체의 열 발산을 위한 프로세스 및 장치의 블록도를 도시한다.
[0012] 도 2는, 본 발명에 따라 열 발산 층을 갖는 SOI 구조체의 블록도를 도시한다.
[0013] 도 3은, 본 발명에 따라 열 발산 층 및 패터닝된 절연 층을 갖는 SOI 구조체의 블록도를 도시한다.
[0014] 도 4는, 열 발산 층, 패터닝된 절연체 층, 및 후방측 금속 콘택을 갖는 SOI 구조체의 블록도를 도시한다.
[0015] 도 5는, 본 발명에 따라 부착된 후방측 열 발산 핸들 웨이퍼를 갖는 SOI 구조체의 블록도를 도시한다.
[0016] 도 6은, 본 발명에 따라 부착된 후방측 열 발산 핸들 웨이퍼, 및 패터닝된 절연체 층을 갖는 SOI 구조체의 블록도를 도시한다.
[0017] 도 7은, 본 발명에 따라 열 발산 층을 갖는 집적 회로를 제조하는 방법의 프로세스 흐름도를 도시한다.
[0018] 도 8은, 본 발명에 따라 일시적인 핸들 웨이퍼를 사용하여 열 발산 층을 갖는 집적 회로를 제조하는 방법의 프로세스 흐름도를 도시한다.
[0019] 도 9는, 본 발명에 따라 패터닝된 변형 층을 갖는 SOI 구조체의 블록도를 도시한다.
[0020] 도 10은, 본 발명에 따라 사용될 수 있는 다양한 변형 층 패턴들의 블록도를 도시한다.
[0021] 도 11은, 본 발명에 따라 패터닝된 절연체 층 및 변형 유도 층을 갖는 SOI 구조체의 블록도를 도시한다.
[0022] 도 12는, 본 발명에 따라 변형 유도 층을 갖는 집적 회로를 제조하는 방법의 프로세스 흐름도를 도시한다.
[0023] 도 13은, 본 발명의 실시예들에 따라 후방측 변형 층을 갖는 반도체 구조체의 블록도를 도시한다.
[0024] 도 14는, 본 발명의 실시예들에 따라 도 13으로부터의 반도체 구조체의 채널에서의 일축 변형(uniaxial strain)에 대한 패턴 높이의 대응 차트 및 변형 다이어그램들의 집합을 도시한다.
[0025] 도 15는, 본 발명의 실시예들에 따라 도 13으로부터의 반도체 구조체의 채널에서의 일축 변형에 대한 패시베이션 두께(passivation thickness)의 대응 차트 및 변형 다이어그램들의 집합을 도시한다.
[0026] 도 16은, 본 발명의 실시예들에 따라 도 13으로부터의 반도체 구조체의 평면도, 및 도 13으로부터의 반도체 구조체의 채널에서의 일축 변형에 대해 응력이 가해진 필름 폭(stressed film width)의 대응 차트를 도시한다.
[0027] 도 17은, 본 발명의 실시예들에 따라 도 13을 참조로 논의된 반도체 구조체의 채널 내의 변형에 대한 매립된 산화물 두께의 차트를 도시한다.
[0028] 이제 개시된 발명의 실시예들에 대한 참조가 상세하게 행해질 것이며, 그의 하나 또는 그 초과의 예시들이 첨부된 도면들에 예시된다. 각각의 예시는 본 기술의 제한으로서가 아닌 본 기술의 설명에 의해 제공된다. 사실상, 본 기술의 사상 및 범위로부터 벗어나지 않고 본 기술에서 변형들 및 변화들이 행해질 수 있음이 당업자들에게 명백하게 될 것이다. 예를 들어, 일 실시예의 일부로서 예시되거나 또는 설명된 특징들은 또 다른 실시예를 산출하도록 다른 실시예와 함께 사용될 수 있다. 따라서, 본 청구대상은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 것으로서 이러한 변형들 및 변화들을 커버하는 것으로 의도된다.
[0029] 본 발명의 실시예들은, SOI 아키텍쳐들을 수반하는 유익한 전기적 디바이스 특성들을 보존하면서 개선된 열 발산 성능을 갖는 SOI 디바이스의 제조를 제공한다. 이에 더해, 앞서 언급된 이점들을 갖는 디바이스들은, 반도체 산업에서 가장 자주 사용되는 제조 프로세스들에 아주 약간의 수정을 통해 본 발명에 따라 제조될 수 있다. 이는, 신규의 반도체 솔루션들이 직면할 수 있는, 거의 극복할 수 없는 고정 생산 비용 투자의 필요성을 기존의 제조 프로세스들과의 호환성이 회피한다는 점이 큰 이점이다. 본 발명의 실시예들은, SOI 구조체의 후방측 상의 변형된 구성들에서, 후방측 프로세싱, SOI 매립형 절연체 층의 부분들의 제거, 및 열 분산 층들의 증착의 활용을 통해 이 결과를 달성한다.
[0030] 본 발명에 따른 SOI 구조체는 도 2를 참조하여 설명될 수 있다. 도 2에 도시된 바와 같이, 활성 층(103)은 핸들 웨이퍼(107) 상에 배치된다. 주목할 만한 것은, SOI 구조체가 단일화될 때, 핸들 웨이퍼(107)는 핸들 웨이퍼의 일부가 디바이스와 함께 단일화되기 때문에 핸들 층으로 지칭될 수 있다는 것이다. 앞서 설명된 관습에 따라, 핸들 웨이퍼(107)는 활성 층(103) 위에 있다. 이에 더해, 활성 층(103)은 열 발산 층(200) 위에 있다. 열 발산 층(200)은 열적으로 전도성이고 전기적으로 절연성이다. 열 발산 층(200)을 형성하는데 사용될 수 있는 재료들은, 다이아몬드, 다이아몬드-형 탄소, 실리콘 카바이드, 알루미늄 산화물, 알루미늄 질화물, 베릴륨 산화물, 베릴륨 질화물, 그래핀, 및 탄소 나노튜브들과 같은 특정 탄소 형성물들을 포함한다.
[0031] 전기적으로 절연성이고 열적으로 전도성인 열 발산 층(200)을 위한 재료를 선택하는 것은, SOI 기술에 의해 제공되는 유리한 전기적 특성들을 보존하면서 실리콘-이산화물 절연체 층들을 사용하는 전통적인 SOI 디바이스들에 의해 직면되는 열 발산 문제들을 크게 감소시킨다. 일례로서, 300 K에서의 순수한 합성 다이아몬드의 열 전도율은 대략 3,300 W/m*K이고, 베릴륨 산화물의 열 전도율은 260 W/m*K이다. 이는, 이전에 언급된 바와 같이, 1.4 W/m*K의 열 전도율을 갖는 전통적인 SOI 구조체의 비-열 전도성 실리콘-이산화물 층과 비교된다. 본원에 그리고 첨부된 청구항들에 사용된 바와 같이, 재료의 층은 그 열 전도율이 50 W/m*K보다 크면 높은 열 전도율을 갖는다. 다이아몬드 및 베릴륨-산화물 모두는, 전통적인 SOI 구조체에 비해 100배 이상 향상된 열 발산 성능을 제공한다. 본 발명의 특정 실시예들에서, 절연체 층(102)은 적어도 부분적으로 제거되며, 열 전도성 층(200)을 형성하기 위해 열 전도성 재료의 층이 증착되기 전에 다른 매우 얇은 절연체 층이 증착된다. 절연층의 극도의 얇은 두께는, 활성 층(103)으로부터 열적으로 전도성인 재료 층으로 열을 발산시키는 구조체의 능력을 향상시킨다. 예컨대, 증착된 절연층은 원래 절연체 층과 동일한 재료의 얇은 층을 포함할 수 있다. 열적으로 전도성이고 전기적으로 비전도성인 재료의 이점은, 종래의 SOI 구조체들의 불량한 열적 발산 특성에 의해 제한되지 않고, 활성 층(103)의 활성 디바이스들의 전자 특성들의 보존에 의해 실현된다.
[0032] 도 2에 디스플레이된 구조체는 후방측 프로세싱을 사용하여 제조된다. SOI 구조체가, 통상적인 SOI 프로세싱 방법들과는 대조적으로, 후방측으로부터 동작되기 때문에, 열 발산 층(200)에 사용되는 재료는 활성 층(103)에 안정성을 제공하거나 또는 활성 층(103) 내 회로의 제조를 위해 적합한 기판으로서 동작하기 위한 그 능력을 위해 선택될 필요는 없다. 이는, 원래 절연체 층-절연체 층(102)-이 회로가 제조되는 동안 베이스 층으로서 작용하고, 그리고 핸들 웨이퍼(107)는 후방측 프로세싱 동안 지지체를 제공하기 때문이다. 절연체 층(102)의 제거는, 절연체 층(102) 및 기판(101)이 활성 층(103)에 기계적 지지체를 제공하기 때문에 일반적으로 바람직하지 않을 것이다. 이들 층들이 제자리에 없는 활성 층(103)의 추가 프로세싱은 회로(104)에 대해 위험할(disastrous) 가능성이 있다. 그러나, 이러한 스테이지에서의 핸들 웨이퍼(107)의 부가는 집적 회로의 부가적인 프로세싱을 허용한다. 이러한 후방측 프로세싱에 사용되는 방법들은 이하에 더욱 상세하게 설명된다.
[0033] 후방측 프로세싱의 다른 유리한 양상은, 반도체 프로세싱의 이후 단계에서 열 발산 층(200)의 부가를 허용하여, 결국 그렇지 않으면 적용될 수 없는 열 발산 층(200)에 대한 재료들의 사용을 허용한다는 것이다. 통상적인 접근법들과는 대조적으로, 후방측 프로세싱은, 활성 층(103)의 반도체 프로세싱이 완료된 후에, 열 발산 층(200)의 부가를 허용한다. 반도체 제조 프로세스의 특정 단계들은 1000℃를 초과하는 온도를 요구한다. 특정 재료들은 이러한 온도들을 견딜 수 없으며, 이에 따라 일반적으로 열 발산 층(200) 대신에 위치되는 열 확산 층으로서 사용하기에 부적합한 것으로 고려된다. 그러나, 후방측 프로세싱의 사용은, 열 발산 층(200)에 대해 보다 깨지기 쉬운 재료들의 사용을 허용한다.
[0034] 본 발명에 따른 집적 회로는 도 3을 참조하여 설명될 수 있다. 도 3에서, 활성 층(103)은 SOI 디바이스들에서 공통적인 것처럼 절연체 층(102) 상에 배치된다. 그러나, 절연체 층(102)은 굴착식 절연체 영역(300)에 의해 정의된 패턴을 형성하기 위해 특정 부분들에서 굴착되었다. 굴착식 절연체 영역은 연속적일 필요는 없지만, 절연체 층(102)은 활성 층(103)의 상이한 부분들을 노출시키기 위해 다양한 방식들로 패터닝될 수 있다. 도 3에서, 열 발산 층(200)은 굴착식 절연체 영역(300)을 포함하는 집적 회로의 전체 후방 표면에 도포되어 있다. 본 발명의 특정 실시예들에서, 열 발산 층(200)은 굴착식 절연체 영역(300)에만 배치된다. 본 발명의 특정 실시예들에서, 열 발산 층(200)은, 패터닝되어, 굴착식 절연체 영역(300)의 일부에만 배치된다. 도 3에서, 굴착식 절연체 영역(300)은 굴착식 영역 내의 모든 절연체 재료의 완전한 제거에 의해 예시된다. 그러나, 본 발명의 특정 실시예들에서, 굴착식 절연체 영역(300)은 나머지 얇은 절연층으로 이루어져 있을 수 있다. 통상적으로, 절연체 층의 초기 두께는 100 나노미터(nm) 내지 1000nm의 범위이다. 얇은 절연층은 5nm 내지 100nm의 범위일 수 있다. 그러나, 어느 정도의 박형화는 얇은 절연체 층을 초래할 것이다. 나머지 절연체 재료의 단일 층 - 1nm 정도- 은 충분하지만, 통상적인 방법들을 사용하여 달성하기에 이는 어려울 수 있다. 어느 정도의 박형화는 열 발산 성능들 면에서 초기 구조체에 비해 개선을 구성할 것이다. 도 3에 도시된 구조체는, 열이 활성 층(103)을 통해 측방향으로 흐르고 그후 절연체가 박형화되거나 또는 제거되는 열 발산 층(200)을 통해 발산할 수 있음에 따라, 활성 층(103) 내의 디바이스들을 절연시킴으로써 제공되고 동시에 향상된 열 발산을 제공하는 향상된 전기적 특성들의 이점들을 보유할 수 있다.
[0035] 절연체 층(102)의 제거의 장점들 및 단점들은 굴착식 절연체 영역(300)에 대한 특정 패턴들의 형성에 의해 균형을 이룰 수 있다. 예컨대, 굴착식 절연체 영역(300)은 활성 층(103)에서 금속 배선의 최하층과 동일 공간에 형성될 수 있다. 도 3에 도시된 바와 같이, 굴착식 절연체 영역(300)은 가장 아래의 금속 층(301)과 측방향으로 동일 공간에 있다. 본 발명의 특정 실시예들에서, 굴착식 절연체 영역(300)은 가장 아래의 금속 층(301)의 특정 부분들을 노출시킨다. 본 발명의 특정 실시예들에서, 굴착식 절연체 영역(300)은 가장 아래의 금속 층(301) 전체를 노출시킨다. 본 발명의 특정 실시예들에서, 가장 낮은 금속 층(301)은 활성 층(103)에 형성된 회로를 위한 배선의 가장 낮은 층이다. 이 구성은, 금속 배선들이 절연체 위에 배치되지 않는 경우 변경된 전기적 특성들을 일반적으로 겪지 않을 것이라는 균형의 관점에서 매우 유리하다. 이에 더해, 금속은 열 전도율이 높으며, 금속 배선은 일반적으로 활성 디바이스들에 연결되어 이러한 금속 라인들을 열 발산을 위한 매우 효율적인 채널들로 만든다. 활성 층(103)에서 생성되는 거의 대부분의 열이 활성 디바이스들에 의해 생성되지만, 열은 이러한 활성 디바이스들로부터 금속 라인들로 발산할 것이며 그후 열 발산 층(200)을 통해 SOI 구조체의 후방을 통해 배출될 것이다. 이러한 접근법은 일반적으로 금속 라인들을 통해 SOI 구조체의 상단을 가열하고 열을 배출하도록 경로를 정하는 것보다 우수한데, 이는 현대의 회로가 수많은 금속 층들을 가져서 후방측 루트를 더욱 직접적인 출구 채널로 만들기 때문이다.
[0036] 본 발명에 따른 다른 반도체-온-절연체 구조체는, 도 4를 참조하여 설명될 수 있다. 도 4에 도시된 집적 회로는, SOI 구조체에 유리한 열 발산 성능들을 제공하는 굴착식 절연체 영역(300)에 대한 부가적인 세트의 패턴들을 설명하는데 사용될 수 있다. 도 4에서, 트랜지스터 게이트(401)를 갖는 트랜지스터의 채널 영역(400)은 절연체 층(102)의 측부 범위 내에 있다. 그러나, 굴착식 절연체 영역(300)이 트랜지스터 드레인(402) 및 트랜지스터 소스(403)와 동일 공간에 측방향으로 존재하기 때문에, 굴착식 절연체 영역(300)은 트랜지스터 드레인(402) 및 트랜지스터 소스(403)를 노출한다. 열 발산 층(200)이, 트랜지스터 드레인(402) 및 트랜지스터 소스(403)를 노출시키는 굴착식 절연체 영역(300)의 일부에 배치된다. 금속 콘택(404)은 굴착식 절연체 영역(300)의 다른 부분에 배치된다. 본 발명의 특정 실시예들에서, 금속 콘택(404)은 전기적으로 활성은 아니지만 대신에 열 발산 경로를 제공하기 위해 존재한다. 본 발명의 특정 실시예들에서, 금속 콘택(404)은 활성 층(103)에서 회로에 대한 전기 콘택으로서 기능할 수 있다. 예컨대, 금속 콘택(404)은 다른 시스템에 의한 사용을 위해 활성 층(103)에서 회로로부터 정보 신호를 전달하기 위한 신호 배선일 수 있다. 다른 예에서, 금속 콘택(404)은 활성 층(103)의 회로를 위한 접지 또는 전력선일 수 있다. 본 발명의 특정 실시예들에서, 금속 콘택(404)이 SOI 구조체에 대한 범프 금속 커넥터가 되도록, 범프 금속 프로세싱은 도 4에 디스플레이된 SOI 구조체 상에 범프 금속 콘택들을 증착시킨다. 금속 콘택(404)이 전기적으로 활성이 아닌 전술한 실시예들에서, 금속 콘택(404)은 금속일 필요는 없으며 대신에 우수한 열 전도성을 갖는 임의의 재료일 수 있다. 본 발명의 특정 실시예들에서, 이러한 금속 콘택들은 금속 기둥 콘택들이다. 금속 기둥 콘택들은 금 또는 구리로 구성될 수 있다. 이러한 재료들은 솔더 범프들과 비교하여 유리하게 수행될 것인데, 이는 이들이 솔더와 비교하여 훨씬 더 나은 열 전도체들이기 때문이다. 본 발명의 특정 실시예들에서, 금속 콘택(404)은 회로 보드에 대한 부착을 허용한다. 본 발명의 특정 실시예들에서, 금속 콘택들은 저온 동시-소성 세라믹 기판, 모듈 보드, 집적 회로, 범프 금속, 금 범프 금속, 구리 기둥들, 금 기둥들, 및 임의의 금속 접속부에 대한 부착을 허용할 수 있다.
[0037] 본 발명의 특정 실시예들에서, 굴착식 절연체 영역(300)은 활성 층(103)의 활성 디바이스들의 부분들과 측방향으로 동일 공간에 있을 것이다. 도 4에 도시된 바와 같이, 이러한 실시예들은 트랜지스터 드레인(402), 및 트랜지스터 소스(403)의 노출을 포함할 수 있는 동시에, 트랜지스터 채널(400)이 절연체 층(102)에 의해 커버되도록 유지한다. 이러한 실시예들은 매우 인접한 열 발산 채널을 허용하면서 절연된 채널 영역들을 갖는 유리한 양상을 나타낼 것이다. 채널(400)이 절연체 층(102)에 의해 커버되어 유지되기 때문에, 트랜지스터의 전기적 특성들은 보존될 것이다. 이 트랜지스터들은 더 많이 제어되는 임계 전압뿐만 아니라 더 적은 누설 전류 및 더 적은 기판 커패시턴스를 나타낼 것이다. 또한, 트랜지스터의 소스 및 드레인이 트랜지스터 채널에 바로 인접하기 때문에, 열 발산 층(200)에 대한 매우 직접적인 채널이 존재한다. 본 발명의 다른 특정 실시예들에서, 굴착식 절연체 영역(300)은 SOI 구조체에서 오직 활성 디바이스들의 서브세트만을 노출한다. 본 발명의 다른 특정 실시예들에서, 굴착식 절연체 영역(300)은 SOI 구조체에서 개별 활성 디바이스들의 영역들의 다른 서브세트들만을 노출할 것이다.
[0038] 본 발명의 특정 실시예들에서, 금속 콘택(404)은 굴착식 절연체 영역(300)의 제 1 부분에 배치된다. 부가적으로, 열 발산 층(200)은 상기 굴착식 절연체 영역(300)의 제 2 부분에 배치되고, 또한 금속 콘택(404)의 사이드에 배치된다. 이러한 구성은 도 4에서 관찰될 수 있다. 열은 금속 콘택(404)을 통해 활성 층(103)으로부터 직접 발산할 수 있을 것이다. 이에 더해, 열은 열 발산 층(200)을 통해 측면으로 흘러 금속 콘택(404)을 통해 배출될 수 있을 것이다. 도 4가, 이 실시예를 굴착식 산화물 영역(300)이 활성 층(103)의 영역들과 대응하도록 패너팅되는 실시예와 조합하여 도시하지만, 이러한 실시예들은 독립적으로 기능할 수 있다.
[0039] 활성 층(103)의 부분들과 열 발산 층(200)의 얼라인먼트를 패터닝하기 위해 굴착식 절연체 영역(300)의 사용과 관련하여 앞서 논의된 실시예들 중 임의의 것이 독립적으로 또는 조합하여 사용될 수 있다. 이에 더해, 굴착식 절연체 영역(300)을 형성하기 위한 절연체 재료의 패턴 제거는 열 발산 층(200)의 패터닝된 증착과 조합될 수 있다. 예컨대, 열 발산 층(200)은 SOI 구조체의 전체 후방측 상에 배치될 수 있거나, 오직 굴착식 절연체 영역(300) 내에만 배치될 수 있거나, 또는 굴착식 절연체 영역(300)의 일부에 배치될 수 있다. 열 발산 층(200)을 패터닝하는 방법들이 이하에 논의된다.
[0040] 굴착식 절연체 영역(300) 또는 부가적으로 열 발산 층(200)이 패터닝되는 본 발명의 실시예들은 유리한 특성들을 나타낸다. 열 발산 층(200)이 전기적으로 절연되어 있지만, 특정 영역들에 원래 절연체 재료를 남겨둠으로서 발생하는 특정 이점들이 존재한다. 예컨대, 원래 산화물보다 전기적으로 덜 절연성인 재료를 열 발산 층(200)이 포함하는 것이 가능하다. 이 재료는 전기적으로 절연 용량을 희생시키면서 비용을 최소화하고 열 전도성을 최대화하도록 선택될 수 있다. 전기적 전도성이 중요한 활성 층(103)의 부분에서, 원래 절연체는 남겨질 수 있고, 굴착식 절연체 영역(300)은 다른 곳에 위치될 수 있다. 이 방식으로, 패터닝은 열 발산 층(200)을 위한 최적의 재료를 선택하는데 있어서 다른 자유도를 허용한다.
[0041] 굴착식 절연체 영역(300)을 패터닝하는 것은, 활성 층(103)에서 인터페이스 상태들의 생성을 제한할 수 있다는 점에서 다른 이점을 제공한다. 열 발산 층(200)이 우수한 전기적 절연체라고 할지라도, 원래 절연체는 일반적으로 활성 층(103)과 더 나은 물리적 접촉을 가질 것인데, 이는 열 발산 층(200)이 도포될 때 다시 연결되지 않을 댕글링 본드들(dangling bonds)의 생성을 원래 절연체의 제거가 야기하기 때문이다. 이는 활성 층(103) 내의 회로에 대한 문제들을 야기할 수 있는 인터페이스 상태들의 생성을 초래할 것이다. 굴착식 절연체 영역(300)을 패터닝하는 것은, 원래 절연체로 하여금 활성 층(103)의 키 영역들과의 접촉을 계속 허용함으로써, 이러한 키 영역들에서 이러한 인터페이스 상태들의 생성을 유리하게 제한할 수 있다.
[0042] 본 발명에 따른 다른 SOI 구조체는 도 5를 참조하여 설명될 수 있다. 이전에 논의된 협약에 따르면, 도 5는 핸들 웨이퍼(107) 아래의 활성 층(103)을 도시한다. 본 발명의 다른 실시예들을 참조하여 설명된 바와 같이, 절연체 층(102) 및 기판(101)은 후방측 프로세싱을 통해 활성 층(103)의 저부로부터 제거되었다. 본 발명의 특정 실시예들에서, 핸들 웨이퍼(107)는 임시 본딩(temporary bond)를 통해 활성 층(103)에 본딩된다. 이는, 이 본딩이 반도체 프로세싱의 이후 스테이지들 동안 쉽게 행해지지 않을 수 있음을 의미한다. 본 발명의 특정 실시예들에서, 영구적인 제 2 핸들 웨이퍼 - 영구적인 핸들 열 발산 층(500) 및 영구적인 핸들 기판 층(501)으로 도시됨 - 는 후방측 프로세싱 동안 활성 층(103)에 직접 본딩된다. 본 발명의 특정 실시예들에서, 영구적인 핸들 기판 층(501)은 영구적인 핸들 열 발산 층(500)과 동일한 재료로 구성된다. 이 구조체는, 이전에 언급된 실시예들의 열 발산 성능과 동일한 열 발산 성능의 수준을 허용할 수 있지만, 종래의 기법들을 사용하여 활성 층(103)의 회로에 상단 사이드 본딩을 유리하게 허용할 것이다. 핸들 웨이퍼(107)가 임시 본딩을 통해 본딩되기 때문에, 후방측 프로세싱 동안 제공되는 지지체는 더 이상 필요하지 않은 이후에 제거될 수 있다. 그후, 활성 층(103)은 그 상부측이 노출되어 상단 사이드 본딩 및 다양한 다른 적용들을 허용할 것이다.
[0043] 본 발명에 따른 다른 SOI 구조체는 도 6를 참조하여 설명될 수 있다. 도 6은 도 5를 참조로 설명된 후방측 영구 핸들과 패터닝된 절연체 층의 양상들을 조합하는 본 발명의 특정 실시예를 도시한다. 본 발명의 특정 실시예들에서, 영구 핸들 기판 층(501) 및 영구 핸들 열 발산 층(500)은, 열 발산 층(200)이 도포된 이후에 SOI 구조체의 후방측 상에 배치된다. 본 발명의 특정 실시예들에서, 영구 핸들 열 발산 층(500)에 사용되는 재료는 열 발산 층(200)에 사용되는 재료와 동일할 수 있다. 열 발산 층들(200 및 500)은 스퍼터링 또는 일부 다른 방법을 통해 도포될 수 있다. 이전에 설명된 바와 같이, 열 발산 층(200)은 절연체 층(102)의 패터닝에 의해 형성된 굴착식 산화물 영역들 내에 배치된다. 도 6에 도시된 특정 실시예는, 이전에 설명된 본 발명의 특정 실시예와 조화하여 가장 낮은 금속 층(301)을 노출시키도록 패터닝되는 절연체 층(102)을 디스플레이한다. 사실상, 앞서 논의된 모든 패터닝 및 열 발산 층 변형들은 도 5를 참조하여 설명된 영구 핸들 개념과 조합되어 유리한 열 발산 및 전기적 특성들을 갖는 본 발명의 추가 실시예들을 생성할 수 있다. 이러한 실시예들은 활성 층(103) 내의 회로에 프론트 사이드 본딩할 수 있는 추가적인 유리한 특성을 가질 것이다.
[0044] 본 발명에 따른 집적 회로를 제조하는 방법들은 도 7을 참조로 설명될 수 있다. 본 발명의 특정 실시예들에서, 집적 회로를 제조하는 방법은 프로세싱을 위한 SOI 웨이퍼의 제조로 단계(700)에서 시작한다. 이 단계는 SIMOX 또는 이식 및 절단 방법들을 사용하여 제조되는 것과 같은 실리콘-이산화물 절연체 위에 활성 실리콘 층으로 구성된 SOI 웨이퍼의 실제 생산을 포함할 수 있다. 이 단계는 또한 조립식 SOI 웨이퍼의 구매 및 추가 프로세싱을 위한 그것의 준비를 포함할 수 있다.
[0045] 본 발명의 특정 실시예들에서, 단계(700)에서의 SOI 웨이퍼의 준비는 SOI 웨이퍼의 활성 층 내에 활성 회로를 형성함으로써 단계(701)에서 이어진다. 이 단계 동안 이 층에 형성된 회로는, CMOS, BiCMOS, SiGe, GaAs, InGaAs, 및 GaN과 같은 기술들을 포함할 수 있다(그러나, 이에 제한되지 않는다). 회로는: 다이오드들 및 트랜지스터들과 같은 다양한 활성 디바이스들; 저항기들, 커패시터들, 및 인덕터들과 같은 다양한 패시브 디바이스들; 및 금속 배선들 및 비아들과 같은 라우팅 회로들을 포함할 수 있다. 이 회로를 공식화하기 위한 다양한 포토리소그래피 및 화학적 증착 단계들이 수행될 수 있다.
[0046] 본 발명의 특정 실시예들에서, 단계(701)에서의 활성 회로의 형성에 이어 SOI 웨이퍼의 후방측 프로세싱이 후속된다. 본 발명의 특정 실시예들에서, 후방측 프로세싱은 단계(702)에서 활성 층 위의 SOI 웨이퍼로의 제 2 핸들 웨이퍼의 부착 또는 영구적인 본딩으로 시작한다. 핸들 웨이퍼로의 영구적인 본딩을 유도하는데 사용되는 프로세스들은, 영구적인 유기 또는 무기 접착제들, 산화물 프릿 본딩, 갈바닉 본딩, 분자 융합 본딩, 임의의 형태의 전자기적 본딩 및 영구적인 웨이퍼 본드들을 생산하기 위한 다른 공지된 방법들을 포함한다.
[0047] SOI 구조체로의 핸들 웨이퍼의 영구적인 본딩에 후속하여, 단계(703)에서 SOI 웨이퍼 기판이 제거될 수 있다. 이 기판은 기계적 및 화학적 수단을 독립적으로 또는 조합하여 사용하여 제거될 수 있다. 예를 들어, 기계적 연삭(mechanical grinding)은 약 800 마이크로 미터(㎛)의 원래 두께로부터 약 20 ㎛까지 기판 재료를 박형화하는데 사용할 수있다. 기판이 실리콘이면, 기판 재료의 최종 두께는 습식 에칭, 이를테면, KOH 또는 TMAH를 통해 제거될 수 있다. 기판 재료의 최종 두께는 또한 건식 플라즈마 에칭을 사용하여 제거될 수 있다. 기판은 높은 정밀도 또는 높은 에칭 레이트 비로 제거될 수 있다. 에칭 레이트 비는, 제거되지 않았어야 했는데 제거된 추가 재료의 레이트에 대한, 웨이퍼의 후방으로부터 제거된 원하는 기판 재료의 레이트의 비를 지칭한다. 본 발명의 특정 실시예들에서, 절연체 층은 에칭 중지부로서 작용하는 매립형-산화물이며, 이는 에칭 레이트 비가 모든 기판을 매립형 산화물까지 제거하기에 극도로 높을 수 있기 때문이다.
[0048] 본 발명의 특정 실시예들에서, 단계(703)에서의 SOI 기판의 제거는, 이전에 개시된 구조체들 중 임의의 구조체를 공식화할 수 있는 추가적인 후방측 프로세싱이 후속된다. 본 발명의 특정 실시예에서, SOI 기판의 제거는 단계(704)에서 굴착식 절연체 영역을 형성하기 위한 SOI 절연체 층의 제거가 후속된다. 이전에 언급된 바와 같이, 절연체 층은 완전히 제거될 수 있고, 단지 전체적으로 박형화되고 그 원래의 두께보다 더 얇게 남겨질 수 있거나, 또는 앞서 설명된 바와 같이 굴착식 절연체 층이 몇몇 패턴들 중 임의의 패턴을 형성하는 방식으로 제거될 수 있다. 이러한 패턴들은 표준 포토 리소그래피 기법들 또는 선택적 화학 기상 증착을 사용하여 형성될 수 있다. 절연체 층을 박형화하는 것은, 활성 층을 손상시키는 것을 회피하기 위해 주의 깊게 행해질 수 있다. 절연체 재료의 오직 1nm 정도의 단층이 필요하지만, 박형화는 원래 절연체의 균일성에 의해 제한될 수 있다. 예컨대, 절연체 제거를 위한 전통적인 방법들은, 초기 층이 시작시에 5nm보다 큰 변동을 가지면, 5nm 미만의 최종 층을 남겨둘 수 없을 것이다. 부가적으로, 이러한 패턴들은 활성 층 내의 회로가 차폐되는 정도로 그리고 결과적인 SOI 구조체가 앞서 설명된 바와 같이 효율적으로 열을 발산하는 정도로 유익한 트레이드오프들을 활용하도록 구성될 수 있다.
[0049] 본 발명의 특정 실시예들에서, 단계(704)에서 SOI 웨이퍼의 후방측으로부터 절연체 재료의 제거는, 단계(705)에서 굴착식 절연체 영역에서의 SOI 웨이퍼의 후방측 상에 열 발산 층의 증착이 후속된다. 이러한 열 발산 층의 증착은, 이전에 개시된 구조체들 중 임의의 구조체를 생성하도록 수행될 수 있다. 이 단계는 마찬가지로 기판 재료의 제거 바로 이후에 이어질 수 있다. 이에 더해, 이 단계는, 예를 들어, 2개 또는 그 초과의 단계들에서 금속 콘택들이 배치되는 금속 콘택들의 증착 동안, 또는 열 발산 층에서 전기 연결부들을 위한 금속 콘택들을 노출시키기 위해 홀들이 나중에 개방되면 금속 콘택들의 증착 이후에 수행될 수 있다. 단계(705)에서 이러한 열 발산 층의 부가는 화학적 기상 증착, 스퍼터링, 또는 일부 다른 방법을 통해 달성될 수 있다. 이에 더해, 이전에 개시된 구조체들에 따라 열 발산 층의 패터닝된 증착은 표준 포토리소그래피 프로세싱 또는 선택적인 화학 기상 증착의 사용을 통해 달성될 수 있다. 앞서 설명된 바와 같이, 본 발명의 특정 실시예들에서, 이 단계에서 증착된 열 발산 층은 전기적으로 절연성이고 열적으로 전도성일 것이다.
[0050] 본 발명의 특정 실시예들에서, 단계(705)에서 SOI 웨이퍼의 후방측 상의 열 발산 층의 증착은, SOI 웨이퍼의 후방에 인터페이스 상태들의 패시베이팅이 후속된다. 단계(704)에서 전체 절연체가 제거되는 본 발명의 실시예들에서, 단계(705)에서 증착된 열 발산 층이 높은 인터페이스 상태 밀도를 가질 가능성이 있을 것이기 때문에, 이는 매우 유리할 수 있다. 증착된 필름들은, 이들이 800℃ 이상의 고온에서 어닐링되지 않는 한, 매우 높은 인터페이스 상태 밀도들을 갖는 경향이 있다. 이 온도가, 활성 회로가 개발된 이후에 표준 웨이퍼들이 처리할 수 있는 것보다 더 높기 때문에, 고온 어닐링은 이 시점에서 선택사항은 아니다. 그러나, 인터페이스 상태들은 저온 어닐링을 사용하여 패시베이팅될 수 있다. 본 발명의 특정 실시예들에서, 이러한 저온 어닐링은 400-450℃의 온도 범위에서 발생할 것이며, 순수 수소 가스 또는 성형 가스(forming gas)의 수소-함유 분위기에서 달성될 것이다. 성형 가스(forming gas)는 비-폭발성 N.sub.2 및 H.sub.2 혼합물이다. 이 패시베이션 단계는, 달리 달성될 수 있는 것보다 훨씬 더 얇은 열 발산 층을 초래할 수 있다. 예컨대, 이 층은 5nm 내지 20nm 두께일 수 있고, 종래의 화학 기상 증착 장비 또는 스퍼터링 장비를 사용하여 약 +/-5%의 균일도를 가질 수 있다. 이 단계는 이에 따라, 매우 얇은 절연 층의 증착을 허용하고 이에 따라 활성 층으로부터 매우 효율적인 열 전도도를 허용한다. 이러한 실시예들에서, 열 발산 층은 SOI 구조체의 열 발산 성능을 향상시킨 효율적으로 배치된 절연체 재료의 층을 포함할 것이다. 본 발명의 특정 실시예들에서, 매우 열적으로 전도성인 재료의 층은 절연체 재료의 이러한 얇은 층의 후방에 증착되며, 열 발산 층은 얇은 절연체 재료 층 및 열적으로 전도성인 재료 층 둘 다를 포함한다.
[0051] 본 발명의 특정 실시예들에서, 단계(704)에서 전체 절연체 층의 제거는, 단계(704)에서 제거된 동일한 절연체 재료의 얇은 층의 증착이 후속될 수 있으며, 그 후 이전 단락에서 설명된 저온 어닐 패시베이션 단계가 후속된다. 예컨대, 제거된 절연체 재료는 실리콘-이산화물일 수 있고, 증착된 그리고 저온 어닐링된 재료도 또한 실리콘-이산화물일 수 있다. 실리콘-이산화물은, 이것이 낮은 인터페이스 상태 특성들을 갖기 때문에 사용하기에 유리한 재료이다. 실리콘-이산화물이 제거된 후 증착되는 이유는, 증착 및 저온 어닐링의 프로세스가 위에 개시된 방법들을 사용하여 원래 층의 부분적인 에칭-백을 통해 달성될 수 있는 것보다 절연체 재료의 더욱 균일하고 더 얇은 층을 생성할 수 있기 때문이다.
[0052] 본 발명의 특정 실시예들에서, 단계(705)에서 SOI 웨이퍼의 후방측 상의 열 발산 층의 증착은, 후속 프로세싱 동안 활성 층 내의 활성 회로로의 전기적 콘택을 허용하기 위해 선택된 영역에서의 열 발산 층의 제거가 후속된다. 일 실시예에서, 가장 낮은 레벨의 금속의 영역들이 존재하여 전기적 콘택을 위해 그 금속을 노출시키는 곳에 열 발산 층의 부분들의 굴착부(excavation)가 위치될 수 있다. 대안적으로, 열 발산 층은 활성 실리콘 영역들 아래에서 선택적으로 제거되어 활성 구조체들에 대한 직접적인 콘택을 허용할 수 있다. 열 발산 층에 더해, 전기적 콘택을 위한 다양한 컨덕터들을 노출시키기 위해 다른 유전체 층들이 제거되도록 요구될 수 있다. 열 전도성 층의 제거는, 포토리소그래피의 잘-공지된 수단 및 적합한 화학들을 사용하는 건식 또는 습식 에칭을 사용하여 선택적으로 달성될 수 있다.
[0053] 본 발명의 특정 실시예들에서, SOI 웨이퍼의 후방측으로부터의 열 발산 층의 영역들의 제거는, 단계(706)에서 금속 콘택들의 증착이 후속된다. 이러한 금속 콘택들은, 단계(704) 또는 단계(705)에서 형성된 굴착식 절연체 영역의 제 1 부분에 증착된다. 금속 콘택들은 활성 회로로부터 열을 빠르게 발산시킬 수 있다. 본 발명의 특정 실시예들에서, 금속 콘택들은 활성 회로로부터 열 발산을 위한 열 채널들 뿐만 아니라 외부 디바이스로의 신호 또는 전력 연결들을 위한 콘택들을 제공할 수 있다. 이러한 금속 콘택들은, 볼 본드들, 솔더 범프들, 구리 포스트들, 또는 다른 다이 콘택 재료들을 포함할 수 있다. 금속 콘택들은, 회로 보드, 또는 저온 동시-소성 세라믹 기판에 부착하도록 추가로 구성될 수 있다. 이 단계에서 생산된 구조체는 이에 의해, 이 구조체의 저부측의 SOI 구조체의 활성 층에 대한 콘택들을 가질 것이며, 이는 표준 SOI 디바이스들에서 반대 방향이다.
[0054] 본 발명에 따른 집적 회로를 제조하는 방법들은 도 8을 참조로 설명될 수 있다. 본 발명의 특정 실시예들에서, 집적 회로를 제조하는 방법은 프로세싱을 위한 SOI 웨이퍼의 제조로 단계(800)에서 시작하고, 단계(801)에서 SOI 웨이퍼의 활성 층에 회로의 형성으로 계속된다. 단계들(800 및 801)은 단계들(700 및 701) 각각을 참조로 이전에 설명된 바와 같이 수행될 수 있다. 단계(802)는 SOI 웨이퍼의 활성 층의 상단측에 핸들 웨이퍼를 본딩하는 것을 포함할 수 있다. 핸들 웨이퍼는 활성 층에 일시적으로 본딩될 수 있다. 핸들 웨이퍼로의 일시적인 본드를 유도하는데 사용되는 프로세스들은, 접착제들, 이를테면, Brewer Science HT 10.10, 3M의 WSS (웨이퍼 지지 시스템), HD 마이크로 폴리이미드 및 TMAT를 포함한다. 이러한 핸들 웨이퍼는, 활성 실리콘에 본딩되어 기판상에 배치될 수 있는 절연체 층을 포함할 수 있다. 이 시점에서, 이에 따라, 활성 회로는 2개의 절연체 층들 사이에 끼워질 수 있다. 대안적으로, 핸들 웨이퍼는 전도성 또는 반-전도성 재료를 포함할 수 있다. 단계(802)에서, 핸들 웨이퍼의 일시적 본딩에 후속하여, 단계들(703, 704, 및 705) 각각에서 이전에 설명된 것과 같이 단계들(803, 804, 및 805)이 모두 수행될 수 있다.
[0055] 본 발명의 특정 실시예들에서, 단계(805)의 열 발산 층의 증착은, 단계(806)에서 활성 층 아래의 SOI 구조체에 제 2의, 영구적인 핸들 웨이퍼의 부착 또는 영구적인 본딩이 후속될 수 있다. 이러한 후방측 프로세싱 단계의 효과는, SOI 구조체의 활성 회로에 대한 콘택들이 이루어질 수 있는 방향을 변경하는 것이다. 일단 이 제 2 핸들 웨이퍼가 SOI 웨이퍼의 후방측에 영구적으로 본딩되면, 원래 핸들 웨이퍼는 일시적인 그리고 쉽게 가역적인(reversible) 프로세스를 사용하여 본딩되었다는 사실로 인해 단계(807)에서 쉽게 제거될 수 있다. 상단측 핸들 웨이퍼로의 영구적인 본딩을 유도하는데 사용되는 프로세스들은, 영구적인 유기 접착제들, 산화물 프릿 본딩, 갈바닉 본딩, 분자 융합 본딩, 임의의 전자기적 본딩 방법 및 영구적인 웨이퍼 본드들을 생산하기 위한 다른 공지된 방법들을 포함한다. 일부 본딩 방법들, 이를테면, 분자 융합 본딩은, 양 표면들이 본딩되는 높은 수준의 평탄도를 요구할 수 있다. 절연체 재료가 선택적으로 제거되면, 이는 웨이퍼의 표면에 비-평탄성을 유도하여 본딩을 더 어렵게 할 수 있다. 이 경우, 화학-기계적 폴리싱이 사용되어 본딩 단계 이전에 웨이퍼의 표면을 평탄화하여 본딩의 효율을 개선시킬 수 있다.
[0056] 단계(806)에서 생산된 구조체는 그 상단측에 노출된 SOI 구조체의 활성 층을 가질 것이며, 추가 프로세싱이 상단측으로부터 활성 회로로의 직접 연결을 허용할 수 있다. 단계(806)에서 본딩된 제 2의 영구적인 핸들 웨이퍼는 전기적으로 절연성이지만 열적으로 전도성인 재료로 전체적으로 구성될 수 있다. 이에 더해, 제 2 핸들 웨이퍼는 기판 재료상에 배치된 그러한 재료로 구성될 수 있다. 제 2 구성은, 기판 재료가 최종 SOI 디바이스에 필수적인 안정성을 제공하면서 매우 비용이 많이 드는 열적으로 도전성인 재료일 수 있는 것은 가능한 사용하지 않기 때문에 비용을 절감할 수 있다. 제 2의 영구적인 핸들 웨이퍼 상의 열적으로 전도성인 재료가 단계(805)에서 열 발산 층을 형성하도록 증착된 동일한 재료로 구성되는 것이 가능하다. 대안적으로, 단계(806)에서 본딩된 영구적인 핸들 웨이퍼는 전도성 재료 또는 반도체 재료, 이를테면, 실리콘 또는 고저항 실리콘으로 구성될 수 있다.
후방측 변형 유도 층
[0057] 본 발명의 실시예들은, SOI 구조체들 내에서 그들의 채널들에 밀착 접촉하는 변형 유도 재료들을 갖는 활성 디바이스들의 생산을 제공한다. 본 발명의 실시예들은, 변형 유도 층들이 도포된 통상적인 스테이지들보다 디바이스 제작 프로세스의 후반 스테이지들에서 그러한 변형 유도 재료들의 도입을 허용한다. 이는, 간헐적 제조 스테이지들 동안 SOI 구조체에 손상의 위험을 감소시키는 동시에 변형 유도 층들의 증가된 유효성을 허용한다. 이에 더해, 앞서 언급된 이점들을 갖는 디바이스들은, 반도체 산업에서 가장 자주 사용되는 제조 프로세스들에 아주 약간의 수정을 갖는 본 발명에 따라 제조될 수 있다. 이는, 신규의 반도체 솔루션들에 직면할 수 있는, 거의 극복할 수 없는 고정 생산 비용 투자들의 필요성을 기존의 제조 프로세스들과의 호환성이 회피하는 경우에 큰 이점이다. 본 발명의 실시예들은, SOI 구조체의 후방측 상의 변형된 구성들에서, 후방측 프로세싱, SOI 절연체 층의 부분들의 가능한 제거, 및 변형 유도 층들의 증착의 활용을 통해 이 결과를 달성한다.
[0058] 활성 디바이스의 채널을 포함하는 재료에 기계적 인장 또는 압축 변형의 도입은 이러한 활성 디바이스 내의 전하 캐리어들의 이동성을 증가시킬 수 있다. 일반적으로, 인장 변형을 유도하는 것은 전자들의 이동성을 증가시키고, 압축 변형을 유도하는 것은 홀들의 이동성을 증가시킨다. 이에 따라, NMOS(n-type metal-oxide semiconductor) 디바이스 내의 전하 캐리어들이 전자들이기 때문에 인장 변형이 그 채널에 유도된다면, n-타입 활성 디바이스, 이를테면, NMOS는 더 높은 주파수에서 동작할 수 있을 것이다. 마찬가지로, PMOS(p-type metal-oxide semiconductor) 디바이스 내의 전하 캐리어들이 전자들이기 때문에 압축 변형이 그 채널에 유도된다면, p-타입 활성 디바이스, 이를테면, PMOS는 더 높은 주파수에서 동작할 수 있을 것이다.
[0059] 본 발명에 따른 SOI 구조체는 도 9를 참조하여 설명될 수 있다. 도 9는, 활성 층(103), 절연체 층(102), 및 기판을 포함하는 오리지널 SOI 웨이퍼가 핸들 웨이퍼(107)에 부착되고 그 기판을 제거하기 위해 후방측 프로세싱을 겪는 SOI 구조체를 도시한다. NMOS(900)와 같은 n-타입 활성 디바이스, 및 PMOS(901)와 같은 p-타입 활성 디바이스를 포함하는 활성 층(103)에 회로가 이미 생성되어 있다. 이에 더해, 변형 유도 층(902)은 절연체 층(102)의 후방에 존재한다.
[0060] 도 9에 도시된 구성은, 반도체 디바이스에서 변형을 유도하기 위한 통상적인 접근법과 비교하여 특정의 유리한 특성들을 갖는다. 디바이스에서의 응력은 이 응력이 발생함에 따른 이점들과 함께 웨이퍼 휨(wafer warpage)과 같은 문제점들을 야기할 수 있으며, 그래서 반도체 구조체에 유도되는 응력의 총량을 가능한 한 구체적으로 제한하여 목표를 유지하는 것이 바람직하다. 변형되는 영역과 변형 영역 사이의 거리가 감소함에 따라 변형 유도 층의 효력이 증가하기 때문에, 반도체에 유도되는 전체 변형은 가능한 한 활성 디바이스들의 채널들에 가깝게 변형 유도 층을 위치시킴으로써 동일한 유익한 채널 변형을 달성하는 동시에 제한된다. 이것은 가장 낮은 층들이 일반적으로 먼저 증착되어야만 하기 때문에, 상단 프로세싱 제조 접근법의 관점에서는 문제가 된다. 이로써, 변형 유도 층은 FET 디바이스들의 게이트 위에 일반적으로 증착되며, 이에 따라 채널로부터 상당한 거리에 위치된다. 또한, 변형 층에서의 비-평면성은 게이트의 패터닝을 통해 도입되어, 변형 유도 층의 효과를 FET 디바이스들의 길이 및 폭과 같은 기하학적 효과들에 의존하게 만든다. 이에 더해, 반도체 디바이스는 600-1050℃의 범위에서 매우 높은 온도들을 수반하는 변형 층의 증착 이후에 추가적인 프로세싱 단계들을 거친다. 이러한 필요성은 반도체 디바이스에 대한 2가지 쇠퇴 효과들을 갖는다. 첫째, 변형 유도 층에 의해 유도된 변형은, 고온 어닐링 동안 감소될 수 있는데 이는 변형 유도 층의 전반적인 목적에 반대되는 것이다. 둘째, 변형 유도 층은 활성 층의 플라스틱 변형 및 웨이퍼 휨을 야기하여, 이로 인해 슬립 및 디스로케이션(dislocation) 생성과 같은 실리콘 결정 결함들을 초래할 수 있으며, 이는 결과적인 디바이스의 전기적 성능 및 제품 수율을 현저하게 감소시킬 것이다. 대조적으로, 본 발명에 따른 후방측 프로세싱을 사용하는 변형 유도 층의 증착은, 활성 층이 완전히 프로세싱된 이후에 활성 디바이스들의 채널들에 밀접하게 콘택하여 변형 유도 층으로 하여금 증착되도록 허용하여, 이에 따라 초기 스테이지에서 응력의 도입과 연관된 문제점들을 회피한다.
[0061] 본 발명의 특정 실시예들에서, 변형 유도 층은 리소그래피 프로세스들 또는 다른 제조 방법들 - 이를테면, 도 11을 참조하여 이하에 논의된 것들 - 을 사용하여 도포되어, 변형 유도 층들의 패터닝된 증착을 허용한다. 도 9는, 변형 유도 층(902)이 인장 변형 층(903) 및 압축 변형 층(904)을 포함하도록 패터닝되는 특정 실시예를 도시한다. 본 발명의 특정 실시예들에서, 변형 유도 층(902)의 이러한 2개의 부분들이 활성 층(103) 상에 인장 또는 압축 변형을 생성하는 경향을 갖는 상이한 재료들을 사용하여 형성될 수 있다. 인장 변형을 유도할 수 있는 재료들은, 실리콘 질화물, 및 알루미늄 질화물을 포함한다. 압축 변형을 유도할 수 있는 재료들은, 실리콘 질화물, 알루미늄 질화물, 및 다이아몬드-형 탄소를 포함한다. 동일한 재료들은, 재료들이 증착되는 조건들에 따라 압축 또는 인장 변형을 유도할 수 있다. 본 발명의 특정 실시예들에서, 변형 유도 층(902)의 2개의 부분들이 상이한 조건들 하에서 동일한 재료들을 증착시킴으로써 형성될 수 있다. 몇몇 재료들이 도포될 수 있으며, 여기서 재료의 변형 유도 특성은 증착 조건들을 조정함으로써 제어될 수 있다. 예컨대, 상이한 조건들하에서 화학 기상 증착을 사용하여 증착된 실리콘 질화물 또는 알루미늄 질화물은 인장 또는 압축 변형을 생성할 수 있다. 본 발명의 특정 실시예들에서, 인장 변형 층(903)은 n-타입 활성 디바이스들, 이를테면, NMOS(900)를 갖는 SOI 구조체의 영역 위에 증착될 수 있고, 압축 변형 층(904)은 PMOS(901)와 같은 p-타입 활성 디바이스들을 갖는 SOI 구조체의 영역 위에 증착될 수 있다. 이에 의해, 이 두 디바이스들의 캐리어 이동성이 효율적으로 강화될 수 있다.
[0062] 본 발명의 특정 실시예들에서, 균일한 변형 유도 층이 후방측 프로세싱 동안 SOI 구조체의 저부에 도포된다. 이러한 실시예들은, 특정-캐리어-타입 활성 디바이스가 활성 층(103) 내의 회로를 지배하는 상황들에서의 특히 유용하다. 예컨대, 활성 회로 층(103) 내의 활성 디바이스들이 주로 NMOS 트랜지스터들인 경우, 균일한 인장 변형 층이 SOI 구조체의 후방측에 도포될 수 있다. 이에 의해, NMOS 트랜지스터들은 강화될 것이며, 보다 많은 NMOS 트랜지스터들의 향상에 의해 제공되는 이점들이 임의의 PMOS 트랜지스터들에서 캐리어들의 이동성의 잠재적인 쇠약화된 변경을 능가할 것이다.
[0063] 본 발명의 특정 실시예들에서, 변형 유도 층 또는 변형 유도 층들은 활성 층(103)의 후방에 직접 도포된다. 이는, 변형 유도 층(902)이 증착되기 전에, 절연체 층(102)을 제거하는 추가적인 후방측 프로세싱 단계에 의해 달성된다. 이들 실시예들은 반도체 디바이스 프로세싱 시퀀스의 후반 단계에서 변형 유도 층의 증착을 허용하는 유리한 특성을 공유한다. 그러나, 이들 실시예들에서, 변형 유도 층은 활성 층(103)에 더욱 더 가깝다. 따라서, 전체 응력이 덜 요구되는데, 이는 결과적인 반도체 디바이스의 전기적 특성들 및 수율을 향상시키면서 또한 그 활성 디바이스들의 채널들 내의 전하 캐리어들의 이동도를 향상시킬 수 있다. 본 발명의 특정 실시예들에서, 변형 유도 층(902)은 활성 층(103) 상에 직접 증착되고, 변형 유도 층(902)은 SOI 구조체들의 유리한 특성들을 보존하기 위해 전기적으로 절연 재료들로 구성된다. 변형을 유도하고 전기 절연체들로서 동작할 수 있는 재료들은, 실리콘 질화물, 알루미늄 질화물, 실리콘 탄화물, 및 다이아몬드-형 탄소를 포함한다.
[0064] 본 발명의 특정 실시예들에서, 활성 층(103)에 변형을 유도하기 위해 상이한 패턴들이 적용된다. 이러한 패턴들은, 전하 캐리어들의 흐름에 평행하거나 또는 수직하는 방향으로 이축(bi-axial) 변형 또는 일축(uni-axial) 변형을 생성할 수 있다. 앞서 설명된 바와 같이, 이러한 패턴들은 다수의 적어도-부분적으로 수직하게 동일 공간에 존재하는 변형 유도 층들의 적용에 의해 형성될 수 있다. 유사하게, 앞서 설명된 바와 같이, 이러한 패턴들은 굴착식 절연체 영역 내에 증착된 변형 유도 층의 적용에 의해 형성될 수 있다. 인장 또는 압축 변형을 유도할 수 있는 다양한 패턴(variant pattern)들은 도 10을 참조로 설명될 수 있다. 게이트(1000)는 변형 유도 층(1001)에 의해 둘러싸인다. 변형 유도 층(1001)이 인장 응력 유도 층인 경우, 이 패턴은 게이트(1000) 아래의 채널 내에 이축 인장 변형을 생성할 것이다. 변형 유도 층(1001)이 압축 응력 유도 층인 경우, 이 패턴은 게이트(1000) 아래의 채널 내에 이축 압축 변형을 생성할 것이다. 게이트(1010)는 변형 유도 층(1011)에 의해 둘러싸인다. 게이트(1010)는 길이에 대한 폭이 큰 비율을 갖는다. 이로써, 변형 유도 층(1011)의 적용은, 채널을 통해 전하 캐리어들의 흐름에 평행하고, 그리고 변형 유도 층(1011)이 대응하여 압축성이거나 또는 인장성인지 여부에 기반하여 압축 또는 인장인, 게이트(1010) 아래의 채널 내에 주로 일축 변형을 유도할 것이다. 게이트(1020)는 변형 유도 층(1021) 위에 있다. 이 패턴은, 채널을 통한 전하 캐리어들의 흐름에 수직하고, 그리고 변형 유도 층(1021)이 대응하여 각각 압축성이거나 또는 인장성임에 따라 압축 또는 인장인, 게이트(1020) 아래의 채널 내에 주로 일축 변형을 유도할 것이다. 마지막으로, 게이트(1030)는 변형 유도 층(1031)에 의해 둘러싸인다. 이 패턴의 효과는, 동일한 타입의 재료가 변형 유도 층들(1031 및 1011)에 대해 사용된 경우, 층(1011)에 의해 유도될 수 있는 반대 변형(opposite strain)을 생성하는 것이다. 예컨대, 변형 유도 층(1031)이 인장 유도였다면, 압축 변형은 게이트(1030) 아래의 채널 내에 유도될 것이다. 마찬가지로, 변형 유도 층(1031)이 압축성이었다면, 인장 변형은 게이트(1030) 아래의 채널에 유도될 것이다.
[0065] 본 발명에 따른 SOI 구조체는 도 11을 참조로 설명될 수 있다. 도 11은, 활성 층(103)을 포함하는 SOI 구조체를 도시하며, 여기서 굴착식 절연체 영역(300)을 형성하고, 그리고 활성 층(103) 내에서 변형력의 원하는 분배를 생성하기 위해 특정 패턴에 따라 절연체 층(102)이 제거된다. 본 발명이 특정 실시예들에서, 인장 및 압축 변형은 변형 유도 층(902) 전체에 대해 동일한 재료를 사용하여 활성 층(103)에 유도될 수 있다. 도 10을 참조로 이전에 설명된 바와 같이, 동일한 재료가 변형 유도 층들(1011 및 1031)에 대해 사용되어 게이트들(1010 및 1030) 아래의 채널들에 반대 타입 변형들을 유도할 수 있다. 도 11에 도시된 바와 같이, 굴착식 절연체 영역(300)은, NMOS(900)와 같은 n-타입 활성 디바이스들의 채널을 노출시킬 수 있고, 그리고 PMOS(901)와 같은 p-타입 활성 디바이스들의 채널 주위에 패터닝될 수 있다. 이 경우, 변형 유도 층 (902)은 NMOS(900)의 전자들 및 PMOS(901)의 홀들 둘 다의 이동도를 향상시키기 위해 굴착식 절연체 영역(300)의 패턴과 협력하여 작용할 균일한 인장 변형 유도 층일 수 있다. 본 발명의 특정 실시예들에서, 패턴의 극성 및 증착된 재료의 변형 타입들은 이전 실시예들과 비교하여 교환되고(swapped), 동일한 듀얼 강화 효과가 결과로 나타날 것이다.
[0066] 본 발명의 특정 실시예들에서, 굴착식 절연체 영역(300)은 오직 활성 층(103) 내의 활성 디바이스들의 서브세트만을 노출시키도록 형성될 수 있다. 예컨대, 굴착식 절연체 영역(300)은 NMOS(900)와 같은 n-타입 디바이스들의 채널만을 노출시키는 패턴으로 제거되고, 그후 인장 변형 유도 층이 SOI 구조체의 후방 상에 증착된다. 마찬가지로, 본 발명의 특정 실시예들에서, 패턴의 극성 및 증착된 재료의 변형 타입은 이전 실시예와 비교하여 교환될 수 있다. 본 발명의 특정 실시예들에서, 나머지 절연체 영역 아래의 변형 유도 층은 에칭 절차를 통해 제거될 수 있다. 이들 실시예들에서, 오직 하나의 타입의 디바이스가 변형될 것이지만, 이는 특히 특정 타입의 반도체 재료에 보다 큰 성능 의존성을 갖는 설계들에서, 유리한 성능을 여전히 유도할 것이다.
[0067] 본 발명의 특정 실시예들에서, 활성 디바이스들 내에서 변형을 유도하는 SOI 구조체의 후방측과 접촉하는 재료는 또한 열 발산 층으로서 기능할 수 있다. 이로써, 이 설명의 제 1 섹션에서 임의의 열 발산 층들은 변형을 추가로 유도하는 층으로 교체될 수 있다. 이에 더해, 활성 디바이스들의 채널들과 같은 열원들과 접촉하도록 변형 유도 층이 패터닝되는 이러한 실시예들과 이 실시예의 조합들은 유리한 결과들을 생성한다. 특정 실시예에서, 변형 유도 층은 활성 디바이스들의 채널들 상에 증착될 것이고, 변형 및 열 발산 층 모두로서 기능할 것이며, 또한 표준 절연체 층이 SOI 디바이스들을 위한 방식으로 이 디바이스를 절연시킬 것이다. 전기 절연, 열 전도 및 변형 유도에 의해 이러한 유리한 특성들을 모두 제공할 수 있는 재료들은 알루미늄 질화물, 실리콘 탄화물 및 다이아몬드-형 탄소를 포함한다. 본 발명의 특정 실시 예에서, 절연체 층 (102)은 완전히 제거되어, 열을 발산시킬 수 있는 패터닝된 열확산 층으로 대체될 수 있으며, 동시에 도 10을 참조로 기술된 바와 같은 변형 유도 층을 위한 패턴을 제공한다.
[0068] 본 발명에 따른 집적 회로를 제조하는 방법들은 도 12를 참조로 설명될 수 있다. 단계(1200)에서, 기판은 후방측 프로세싱을 사용하여 SOI 구조체의 후방으로부터 제거된다. 본 발명의 특정 실시예들에서, SOI 구조체는 상당한 프로세싱을 이미 거쳐, SOI 구조체의 활성 층 내의 회로가 거의 완성되었다. 단계(1200)에서 기판의 제거를 위한 방법들은 도 7의 단계(703)를 참조로 언급된 것과 동일하다. 본 발명의 특정 실시예들에서, 단계(1200)는 단계(1203)에서 SOI 구조체의 후방측 상의 변형 유도 층의 증착이 후속된다. 증착된 변형 유도 층은 스퍼터링, 화학 기상 증착, 또는 임의의 다른 방법을 통해 SOI 층의 전체 후방 표면 위에 증착될 수 있다. 변형 유도 층은 압축 또는 인장 변형을 유도할 수 있다. 또한, 증착된 층은, 단계(1203)에서 하나의 부분에 제 1 변형 층을 그리고 그 후 단계(1205)에서 다른 변형 층을 증착하기 위해 리소그래피 또는 일부 다른 방법을 사용하여 패터닝될 수 있다. 이 경우, 인장 유도 부분 및 압축 유도 부분을 가질 수 있는 멀티-부분 변형 유도 층이 형성될 것이다. 본 발명의 특정 실시예에서, 이러한 멀티-부분 변형 유도 층은 사실상, 2개의 단계들 각각에 대한 상이한 프로세싱 조건들과 조합하여 단계(1203 및 1205)에서 동일한 재료를 사용하여 형성될 수 있다. 앞서 설명된 바와 같이, 실리콘 질화물과 같은 재료들은 이들이 적용되는 조건들에 따라 인장 또는 압축 응력을 가한다.
[0069] 본 발명의 특정 실시예들에서, 단계(1200)에서 기판 재료의 제거는 단계(1201)에서 절연체 재료의 제거가 후속된다. 이 제거는, 도 7의 단계(704)를 참조로 논의된 방법들 중 임의의 방법을 수반할 수 있다. 본 발명의 특정 실시예들에서, 단계(1201)는 단계(1202)에서 열 발산 층의 증착이 후속될 수 있다. 이증착은, 도 7의 단계들(705 및 706)을 참조로 논의된 방법들 중 임의의 방법을 수반할 수 있다. 본 발명의 특정 실시예들에서, 단계(1201)는, 그 대신에 단계(1203)에서 변형 유도 층의 증착이 후속될 수 있다. 변형 유도 층 및 열 발산 층이 동일한 본 발명의 특정 실시예들에서, 이러한 2개의 단계들 사이에 어떠한 차이도 존재하지 않을 것이다. 본 발명의 특정 실시예들에서, 단계(1201)에서의 절연체 층 제거는 SOI 구조체의 후방으로부터 절연체 재료를 완전히 제거할 수 있다. 이 단계에 변형 층(1203)의 증착이 후속되는 경우, 결과적인 SOI 구조체는 활성 층의 후방에 바로 증착된 변형 층을 포함할 것이다.
[0070] 본 발명의 특정 실시예들에서, 단계(1201)에서의 절연체 층 제거는 앞서 설명된 바와 같은 특정 패턴들의 절연체 재료를 제거할 수 있다. 이는, 변형 층이 단계(1201)에서 형성된 굴착식 절연체 영역 내에 증착되도록, 단계(1203)의 변형 층의 증착이 후속될 수 있다. 예컨대, 절연체 재료는, 변형이 유도되도록 예정된 회로의 이러한 부분들 아래에서만, 이를테면, 오직 n-타입 디바이스들 아래에서만 제거될 수 있다. 이 경우에, 변형 유도 층은 인장력을 가지며, p-타입 디바이스들이 공칭 상태로 남아있는 동안 n-타입 디바이스만이 유리하게 변형될 것이다. 다른 예로서, 절연체 재료는 n-타입 디바이스 채널들 아래에, 그리고 p-타입 디바이스 채널들 아래의 대응 네거티브 패턴으로 남아있을 수 있어서, 단일 변형 유도 층은 활성 층 상에 인장 변형 및 압축 변형 모두를 필요에 따라 생성할 수있다. 단계(1201)에서 절연체 재료의 패터닝된 제거는 앞서 설명된 바와 같이 굴착식 절연체 영역의 상이한 부분들에 상이한 종류들의 변형 유도 층들을 증착하기 위한 단계(1203) 및 단계(1205)가 순착적으로 후속될 수 있다.
[0071] 본 발명의 특정 실시예들에서, 단계(1203)에서 SOI 구조체의 후방측 상에 변형 유도 층의 증착은 단계(1204)에서 증착된 변형 유도 층의 부분들의 패터닝된 제거가 후속된다. 이에 따라, 이 단계는 굴착식 변형 층 영역을 형성할 것이다. 단계(1205)에서, 제 2 변형 층은 SOI 구조체의 후방측에 증착된다. 그 결과, 이러한 제 2 변형 층은 굴착식 변형 층 영역을 채울 것이다. 단계(1206)에서, 굴착식 변형 층 영역을 채우지 않은 추가 변형 층은 제거되어 SOI 구조체를 위한 균일한 후방 표면을 형성할 수 있다. 이 접근법은 단계(1204)에서 변형 층의 제거 만이 패턴화될 필요가 있기 때문에, 다른 실시예들과 비교하여 특정 유리한 양상들을 갖는다. 단계(1206)에서의 제 2 변형 층의 제거는 제 1 및 제 2 변형 층들의 화학적 조성들의 차이에 의해 보조된 균일한 레벨로의 기계적 연삭 또는 제어된 에칭을 수반할 수 있다. 이에 더해, 변형 유도 층들의 실제 증착은 단계들(1203 및 1205) 둘 다에서 균일할 수 있다. 일부의 형태들의 증착, 이를테면, 화학 기상 증착이 상세한 리소그래피 패터닝에 언제나 적용가능하지는 않다는 사실을 고려하면, 이 접근법은 보다 효율적인 방식으로 상세한 패터닝을 달성할 수 있다는 점에서 유리하다.
후방측 변형 유도 층 토폴로지
[0072] 변형 층들 및 활성 층(103) 내의 디바이스들의 상대적 구성은 디바이스 성능에 영향을 미친다. 활성 층에 대한 변형 층의 근접도에 따라 변형 층의 효능이 증가하여, 층 트랜스퍼 후 웨이퍼의 후방측에 변형 층을 배치시키는 것이, 변형 층이 상단측으로부터 활성 디바이스들 위에 덮어씌워져 있는 접근법들에 비해 상당한 이점들을 제공한다는 사실은 이전에 언급되었다. 그러나, 변형 층, 변형 층이 증착되는 패턴 및 활성 층 사이의 상호작용은 활성 층 및 변형 층의 근접성 이외의 수많은 다른 인자들에 의해 영향을 받는다.
[0073] 후술하는 개시내용의 초점이 변형 층, 패턴 및 활성 층 사이의 관계이므로, 패턴을 제공하는 재료들은, 층이 다수의 물리적 층들의 재료에 의해 형성될 수 있고 그리고 전술 한 임의의 방법을 사용하여 형성될 수 있다는 사실에도 불구하고, "패터닝 층(patterned layer)"으로 지칭 될 것이다. 예컨대, 위에서 설명된 바와 같이, 최종 후방측 변형 층은, 절연체 층(102)의 후방에 증착된 그 자체인 패터닝 층 상에, 절연체 층(102)이 제거된 이후에 활성 층(103)의 후방에 직접 증착된 패터닝 층 상에, 또는 절연체 층(102)이 패터닝되거나 또는 박형화된 이후에 절연체 층(102)의 후방 상에 증착될 수 있다. 패터닝 층은 활성 층에 대한 임의의 적합한 두께, 폭, 또는 얼라인먼트일 수 있다. 패터닝 층이 디바이스의 후방측에 증착된 부가적인 재료를 포함하는 상황들에서, 추가 재료는 반도체, 금속, 또는 절연체 재료일 수 있다. 다른 특정 예로서, 패터닝 층은 공동 양도된 미국 특허 출원 일련 번호 제14/453,595호에 설명된 방법들을 사용하여 형성될 수 있고, 이는 본원에 참조로 통합된다.
[0074] 활성 디바이스에서의 패턴 층 및 유도된 변형의 구성 및 조성의 관계에 대한 다음 논의는, 적절한 경우, 도 9 내지 도 12를 참조하여 앞서 논의된 패턴들 및 변형 층들 중 임의의 것에 적용된다. 특히, 패터닝 층은 활성 층의 활성 디바이스들의 채널들과 정렬될 수 있고 극성을 가질 수 있다(즉, 포지티브 패턴은 게이트 핑거들 아래에 존재하는 정렬된 패턴 구조체를 가질 수 있는 반면, 네거티브 패턴은 게이트 아래를 제외한 다른 어느곳이든 존재하는 패턴을 가질 수 있다). 변형 층은, 유전체 재료로 제조된 균일하거나 패터닝된 임의의 적절한 두께일 수 있으며, 압축(네거티브) 또는 인장(포지티브) 고유 응력을 가질 수 있다. n-타입 디바이스들의 경우, 포지티브 패턴은 인장 변형 층을 통해 사용될 수 있거나, 또는 네거티브 패턴은 압축 변형 층을 통해 사용될 수 있다. p-타입 디바이스들의 경우, 네거티브 패턴은 네거티브 변형 층을 통해 사용될 수 있거나, 또는 포지티브 패턴은 포지티브 변형 층을 통해 사용될 수 있다. 다른 특정 예로서, 패턴 층은 매립형 절연체가 박형화된 이후에 원래 SOI 웨이퍼의 후방측에 증착된 절연체 재료의 층일 수 있다 (이 경우, 상기 매립형 절연체는 상기 패턴 층 및 상기 활성 층 둘 다와 접촉할 수 있다). 이 접근법의 이점은, 원래 절연체가 디바이스의 연약한 채널 영역 아래의 적절한 위치에서 유지될 수있는 반면, 변형 층은 여전히 활성 영역에 매우 근접하여 배치될 수 있다는 점이다. 이러한 상황들에서 변형 층의 효능은 매립형 산화물의 두께에 따라 대수적으로 감소한다. 이러한 관계는, 10nm-5㎛ 범위의 매립형 절연체 두께들의 경우에는 사실이다. 매립형 절연체가 제자리에 남겨지고 패터닝 층이 매립형 절연체 층의 후방에 형성된 상황들에서, 매립형 절연체는 1㎛ 두께 미만이도록 보장하는 것이 일반적으로 바람직하다.
[0075] 변형 층 패턴과 활성 층의 관계를 설명하는데 유용할 추가적인 관례들은, 도 13의 반도체 구조체 단면(1300)을 참조로 설명될 수 있다. 단면(1300)은 이전 도면들에서 활성 층(103)에 대응하는 활성 층(1301)을 포함한다. 그러나, 활성 층(1301)은, 웨이퍼가 후방측 프로세싱을 겪고 있기 때문에, 반전된다. 이로써, 도시되지는 않은 핸들 웨이퍼는, 이러한 프로세싱이 수행될 때, 후방측으로부터 활성 층의 대향측에 위치될 것이다. 활성 층(1301)은, 패터닝 층(1302)의 패턴 영역 내의 패터닝 층(1302) 및 패터닝 층(1302)의 굴착식 영역 내의 변형 층(1303)과 접촉하고 있다. 변형 층(1303)은 굴착식 영역 내에 그리고 패터닝 영역 상에 위치된다.
[0076] 단면(1300)에서 활성 층(1301)의 두드러진 특징은 활성 디바이스(1304)이다. 활성 디바이스(1304)는 필드 효과 트랜지스터일 수 있다. 채널 영역(1306)은 도시된 바와 같이 소스 및 드레인에 의해 플랭크(flank)될 수 있다. 특히, 패터닝 층(1302)의 부분(1305)은 활성 디바이스(1304)의 채널 영역(1306) 위의 제자리에서 유지되어, 채널 영역은 패터닝 영역의 측부 범위 내에 완전히 놓인다. 채널 영역(1306)은, 단면(1300)의 평면 내부로 그리고 외부로 연장할 수 있고, 그리고 멀티-핑거 트랜지스터의 단일 핑거일 수 있다. 각각의 핑거의 단면은 단면(1300)으로 표현될 수 있다. 이러한 상황에서, 패터닝 층(1302)은 핑거들을 따른 동일한 위치, 길이, 및 간격을 갖는 트랜지스터의 게이트와 오버레이된다. 패터닝 층(1302)의 패턴은, 패터닝 층(1302)의 굴착 영역들이 패터닝 층 재료를 여전히 포함하고, 부분(1305)에 의해 점유된 것과 같은 영역이 굴착되도록, 반전될 수있다. 앞서 설명된 바와 같이, 이러한 접근법들은 반대 변형 극성이 동일한 타입의 변형 층 재료(1303)를 갖는 활성 디바이스(1304) 상에 가해지도록 허용할 것이다.
[0077] 도 13은 패터닝층(1302)과 활성 층(1301)의 관계를 설명하는데 유용한 몇몇 치수들로 마킹된다. 단면(1300)이 활성 디바이스(1304)의 폭에 수직하여, 치수(1307)는 트랜지스터 채널의 길이를 정의한다. 치수(1308)는, 패턴의 높이로서 또한 지칭될 수 있는 패터닝 층의 두께를 정의한다. 패터닝 층 높이는 굴착식 영역의 깊이와 동일하다. 치수(1309)는 변형 층의 두께를 정의한다. 변형 층(1303)은 패터닝 층(1302) 및 후방 표면과 접촉하는 전방 표면을 갖는다. 변형 층(1303)의 두께는 후방 표면과 전방 표면 사이의 최소 거리와 동일하다. 치수(1310)는 이 거리를 정의하고, 이 거리에 의해 패터닝 층(1302)의 부분(1305)이 채널(1306)의 길이 너머로 연장한다. 도시된 바와 같이, 이 치수는 소스 또는 드레인의 측부 범위보다 일반적으로 더 크지 않아서, 소스 및 드레인 각각이 패터닝 영역(1302)의 측부 범위 내에만 부분적으로 놓인다. 패턴이 횡단면(1300)에 도시된 것의 패턴의 네거티브인 상황들을 보다 일반적으로 커버하기 위해, 치수(1310)는 패턴에서 2개의 채널-국부화된 전이들과 채널의 길이 사이의 거리의 절반을 정의할 수 있다. 치수(1311)는 거리를 정의하는 것을 돕는데, 이 거리만큼 국부적으로 굴착식 영역이 활성 디바이스(1304)의 주변부 너머로 연장하고 채널의 중심으로부터 측정된다. 치수(1311)는, 패턴의 극성에 관계없이, 굴착된 영역이 패터닝 층(1302)의 도시된 외측 경계선들 너머까지 연장하지 않을 것이기 때문에, 패턴이 단면(1300)에 도시된 패턴의 네거티브인 상황들의 경우에는 관련이 없다.
[0078] 치수(1310)는, 활성 디바이스(1304)에 전달된 변형의 정도에 대한 변형 층(1303)의 상호작용의 측면에서 특히 중요하다. 패터닝 층(1302)의 패턴이 굴착된 부분으로부터 패터닝된 부분으로 트랜스퍼하는 포인트에서 발생하는 엣지 효과들은, 변형 층(1303)에 의해 활성 층(1301)에 유도된 변형을 상당히 감소시킨다. 따라서, 패턴 전이들이 채널 영역(1306)의 외부에 유지될 필요가 있는 포인트, 및 치수(1310)는 0이 아니어야(nonzero) 한다. 그러나, 채널 영역(1306)의 외부에 이러한 엣지 효과들을 배치하는 이점은, 치수(1310)에서의 증가에 따라 점차적으로 감소한다. 이에 더해, 치수(1310)를 너무 많이 증가시키면, 패터닝 층 및 변형 층의 임의의 소정의 조합에 의해 부여된 변형이 채널 및 디바이스의 소스 및 드레인 영역들 모두에 확산될 것이다. 채널에 유익하게 영향을 미칠 수 있는 변형이 디바이스의 소스 및 드레인에 적용될 때 국부적인 레벨에 대해 임의의 주요한 해로운 영향들을 미치지는 않지만, 웨이퍼의 전반적인 변형은 특정 문제들을 야기할 수 있으므로, 채널에 대한 변형의 더욱 특정적인 적용이 일반적으로 바람직하다. 이에 따라, 0.25㎛와 같은 합리적인 수준까지 치수(1310)를 최소화하는 것이 바람직하다.
[0079] 도 14 및 15는, 패터닝층(1302) 및 변형 층(1303)에 의해 활성 디바이스(1304)에 부여되는 변형에 대한 시뮬레이션 결과들을 디스플레이한다. 시뮬레이팅된 특정 패턴은, 패턴 층 부분(1305)이 활성 디바이스(1304)의 채널(1306)과 일치하는(in line with) 단면(1300)에 도시된 패턴이다. 시뮬레이션들은 활성 층을 실리콘으로서 모델링하고, 패터닝 층을 실리콘 이산화물로서 모델링하고, 그리고 변형된 실리콘 질화물을 포함하는 변형 층에 대한 다양한 재료들을 모델링함으로써 수행되었다. 핸들 기판은 200㎛ 두께 및 100mm 너비 정도이다. 활성 층의 확산 영역은, 70nm 두께였으며 핸들만큼 넓다. 원래 매립형 절연체 두께는 100nm였다. 동일한 정도들의 크기들의 치수들을 갖는 유사한 재료들을 사용하여 다양한 다른 시뮬레이션들이 수행되었고, 동일한 일반적인 관계들이 관찰되었다. 도 14 및 15 둘 다는, 3개의 별도의 단면 변형 다이어그램들 및 일 세트의 x 및 y 축들을 포함한다. 3개의 별도의 단면 변형 다이어그램들 각각은 각각의 축들에서 차트로 나타낸 라인 상의 포인트들을 도시한다.
[0080] 도 14는 채널(1306)에서 유도된 변형에 대한 패턴 높이의 효과를 도시하기 위해 3개의 단면들을 포함한다. 단면(1400)은 0.05㎛의 두께를 갖는 비교적 얇은 패턴 높이를 도시한다. 단면(1401)은 0.2㎛의 적절한 패턴 높이를 도시한다. 단면(1401)은 0.5㎛의 비교적 큰 패턴 높이를 도시한다. 차트(1403)는, 패턴 높이를 미크론 단위로 차트화하는 x-축(1404), 및 변형 층 내의 응력의 1기가-파스칼(GPa) 당 채널(1306)의 단축 변형을 차트화하는 y-축(1405)을 갖는다. 각각의 단면은 차트(1403) 상의 포인트로서 나타난다. 특히, 변형은 약 200nm까지 패턴 높이의 증가에 따라 급격히 증가한 다음 높이가 증가함에 따라 평탄해지고 심지어는 약간 패인다. 이 효과는 패터닝 층과 변형 층의 기하학에 의해 야기된다. 패턴의 높이가 충분히 크지 않은 경우, 채널 외부에 놓인 활성 층의 영역들에 대한 그의 효과들과 비교하여 채널상의 변형 층의 효과 사이에 델타가 충분하지 않다. 이는, 단면(1400)과 단면(1401)에서의 변형 다이어그램들의 비교에서 명백하며, 여기서 변형은 단면(1401)의 채널(1306)에서 특히 더 높다. 그러나, 일정한 높이에서, 변형 층으로부터 채널을 완전히 차폐하여 이에 의해 채널과 주변 영역 사이의 델타를 최대화하는 패터닝 층의 능력은 소진된다. 이것은 단면(1401)과 단면(1402)에서의 변형 도면들의 비교로부터 명백하다.
[0081] 도 15는 채널(1306)에 유도된 변형에 대한 변형 층 두께의 효과를 도시하기 위해 3개의 단면들을 포함한다. 각각의 단면에서, 패터닝 층 톺이는 200nm로 설정된다. 단면(1500)은 20nm의 변형 층 두께를 갖는 채널(1306)에서의 변형을 도시한다. 단면(1501)은 150nm의 변형 층 두께를 갖는 채널(1306)에서의 변형을 도시한다. 단면(1502)은 300nm의 변형 층 두께를 갖는 채널(1306)에서의 변형을 도시한다. 차트(1503)는 미크론 단위의 변형 층 두께를 차트화하는 x-축(1504) 및 변형 층의 응력의 1GPa 당 채널(1306)의 단축 변형을 차트화하는 y-축(1505)을 갖는다. 특히, 채널 내의 변형은 약 0.1미크론까지 변형 층 두께가 증가함에 따라 급격히 증가하고, 그 후 0.1 내지 0.25 ㎛ 범위의 어딘가의 최대치에 도달한다. 커브가 상승하고 그후 하락하는 이유는, 2가지 상쇄 요인이 작용하기 때문이다. 제 1 요인은 활성 층에 힘을 가하기 위한 변형 층의 능력에 관련된 재료 요인이다. 이 층이 너무 얇은 경우, 필름에 그 응력으로부터 가해질 수 있는 힘이 그 높이에 정비례하기 때문에 활성 층 상에 상당한 힘을 가하는 것은 구성적으로 불가능하다. 이러한 효과는, 단면(1500) 및 단면(1501)의 비교에 의해 도시되며, 여기서 채널은 단면(1500)에서는 변형되지 않지만 단면(1501)에서는 상당히 변형된다. 그러나, 이 층이 너무 두꺼운 경우, 변형 층 자체가 패터닝 층 대신에 패터닝 층 자체 내부 위의 아치 내의 변형 층의 응력을 흡수하므로, 기하학적 효과가 변형 층의 증가된 힘을 상쇄시키는 작용을 한다.
[0082] 도 15의 최대값이 약 0.2미크론 주위에서 발생한다는 사실은 우연인 것은 아니다. 언급된 바와 같이, 이러한 시뮬레이션들에서의 패턴 층 높이도 또한 0.2미크론이다. 변형 층 두께에 대한 패턴 층 높이의 일대일 비율이 모든 각각 시뮬레이션에서 응력 당 절대 최대 단축 변형을 제공하지는 않았지만, 일대일 비율은 일반적으로 합리적인 확신으로 유리한 결과들을 달성하기 위해 적용될 수 있는 최대치에 충분히 가까웠다. 변형 층의 두께에 대한 패턴 층의 높이의 비율은 0.75 내지 1.5의 범위에 있을 때 유익한 결과들을 생성하는 것으로 보였다. 다른 모든 고려 사항이 동일한 경우, 변형 층에서의 응력에 대한 채널의 최대 일축 변형을 목표로 하는 가장 큰 가드 밴드(largest guard band)를 제공하기 위해 1의 비율이 사용될 수 있다.
[0083] 도 16은 단면(1300)에서 도시된 반도체 구조체의 평면도(1600)를 디스플레이한다. 도 16은 또한, 미크론 단위로 패터닝 층의 경계 영역들(1603) 사이의 간격을 차트화하는 x-축(1604) 및 변형 층 내의 응력의 1GPa 당 채널(1306)의 일축 변형을 차트화하는 y-축(1605)을 갖는 차트(1601)를 포함한다. 이 평면도는 이 구조체의 후방측을 나타내는 아래에서 위로 본 도면이다. 그러나, 평면도(1600)는, 채널 영역(1306)이 소스 및 드레인 영역들과 함께 보여지도록, 경계 영역들(1603) 사이에 변형 층 또는 패턴 층을 나타내지 않는다. 평면도는 또한 채널 위에 있는 패터닝 층의 부분을 도시하지 않고 대신에 채널 영역(1306)의 영역으로부터 뒤에 설정된 패터닝 영역(1603)의 경계들을 도시한다. 단면(1300)으로부터의 치수(1311)는, 패턴 경계 영역들(1603)과 채널(1306)의 중심 사이의 거리를 나타내도록 도시된다. 패터닝 층과 활성 디바이스 사이의 간격은 영역(1602)에 의해 도시된다. x-축(604)은, 패턴 층 개구가 채널에 대해 대칭인 디바이스들에 대해 치수(1311)로 도시된 거리의 2배와 동일한 치수를 차트화한다.
[0084] 차트(1601)에 도시된 바와 같이, 증가하는 치수(1311)는 디바이스의 양 측에서 대략 25㎛까지 활성 디바이스(1304)의 채널(1306)에 전달되는 변형 정도에 있어서의 상당한 증가를 제공한다. 특히, 이 효과는 채널의 길이에 따라 달라지며, 차트(1601)를 생성하는데 사용되는 시뮬레이션들은 1㎛ 미만의 디바이스 길이를 가정했다. 치수(1311)가 증가됨에 따라, 변형 층이 패터닝 층에 의해 커버된 활성 디바이스(1304)의 부분들과 그렇지 않은 부분들 사이에 상이한 힘을 가할 수있는 더 많은 영역이 존재한다. 그 결과, 활성 디바이스의 변형은 증가한다. 그러나, 특정 시점 이후에, 이 효과는 치수(1311)에서의 증가가 채널(1306)에서 물리적으로 너무 멀리 있어 그 내부의 변형을 변경시키는 효과를 가질 때 규명된다. 또한, 반도체 구조 전체에 해로운 영향을 주지 않으면서, 치수(1311)를 무한정 증가시킬 수 없다. 특정 포인트에서, 변형 층의 효과는 웨이퍼 전체에 걸쳐 영향을 미칠 것이고, 전체 웨이퍼에서 휘어지기 시작하여 반도체 디바이스 그 전체에 심각한 결함들을 야기할 수 있다. 특정 접근법들에서, 카운터-변형 층(counter-strain layer)으로 작용하기 위한, 디바이스의 후방측에 다른 변형 층이 부가될 수 있다. 카운터-변형 층은 국부적인 수준에서 변형 층의 효력을 유지하면서 전반적인 웨이퍼 변형을 제거하기 위해 변형 층과 비교하여 활성 층 상에 반대 변형력을 가할 수 있다. 그럼에도 불구하고, 포괄화된(globalized) 웨이퍼 변형이 처음에 문제가 되는 레벨들에 접근하는 것을 방지하기 위해 치수(1311)를 제한하는 것은 유리하다.
[0085] 차트(1601)를 생성하기 위해 사용된 시뮬레이션들은, 치수(1311)를 증가시키는 이점이 현저하게 감소하는 포인트로서 채널(1306)의 길이와 치수(1311) 사이의 10배의 관계를 나타낸다. 그러므로, 일부 실시예들에서, 1㎛ 미만의 채널 길이에 대해, 채널에 유도된 변형에 대한 이점들을 적절하게 포착하기 위해, 치수(1311)는 10㎛보다 커야 한다. 그러나, 치수(1311)는 웨이퍼-전체의 뒤틀림을 방지하기 위해 10㎛에 가깝게 유지되어야 한다.
[0086] 도 17은 매립형 절연체 층의 두께로 인해 유도된 변형의 대수 감소를 설명하기 위해 앞서 설명된 것과 유사한 시뮬레이션의 결과들의 차트(1700)를 포함한다. 차트(1700)에서, x-축(1701)은 나노미터 단위로 매립형 절연체 층의 두께를 제공하지만, y-축(1702)은 변형 층에서 응력의 1GPa 당 채널(1306)에서 일축 변형을 제공한다. 시뮬레이션들은 매립형 절연체의 후방측에 증착된 실리콘 질화물의 변형 층 및 알루미늄의 패터닝 층으로 수행되었다. 그러나, 앞서 언급된 바와 같이, 매립형 절연체 그 자체는, 도 13 내지 16을 참조로 설명된 패터닝 층으로서 기능할 수 있다.
[0087] 본 발명의 실시예들이 그 특정 실시예들과 관련하여 주로 논의되었지만, 다른 변동들도 가능하다. 설명된 시스템의 다양한 구성들이 본원에 제시된 구성들 대신에 또는 그에 부가하여 사용될 수 있다. 예컨대, 이 디바이스들은 실리콘 기판들 및 산화물 절연체 층들과 관련하여 종종 논의되었지만, 본 발명은 임의의 형태의 반도체-온-절연체 웨이퍼들, 구조체들 또는 디바이스들과 함께 기능할 것이다. 예컨대, 본 발명은 실리콘-온-사파이어 구조체들과 결합하여 기능할 것이다. 또한, 본 발명은, CMOS, 바이폴라, BiCMOS, SiGe, Ga, As, InGaAs, GaN 및 임의의 다른 형태의 반도체 기술 또는 화합물 반도체 기술과 같은 임의의 형태의 기술을 사용하는 회로에서 기능 또는 동작할 수 있다. 앞서 언급된 바와 같이, 절연체 층은 완전히 제거될 필요는 없다. 절연체 층은 손상되지 않고 남겨지고, 그후 방열 층, 변형 층 또는 패터닝 층이 절연체 층의 표면상에 배치될 수 있다. 또한, 전체 절연체 층은 완전히 제거되는 대신에 박형화될 수 있거나, 또는 나머지 박형화된 절연체 층을 포함하는 굴착된 절연체 영역이 형성될 수 있다. 이에 더해, 다수의 변형 층들과 패턴 층들이, 디바이스의 후방측에 배치되어 다양한 변형 패턴들을 생성하고 그리고/또는 전체 변형의 영향을 제한하기 위해 더 낮은 층들의 유도된 변형을 상쇄시킬 수 있습니다. 이에 더해, 본 명세서에 언급된 이들 층들 사이에 배치된 추가 층들의 재료가 존재할 수 있다. 반도체 프로세싱은 매우 세부적인 분야이며, 혼동을 피하기 위해 본 발명을 설명하는 것이 절대적으로 필요한 경우에만 층들이 본원에서 언급되었다. 예컨대, 회로가 그 환경에 반응하는 것을 방지하기 위해 액티브 층 상에 배치되는 패시베이션의 층들이 존재할 수 있다. 이에 더해, 활성 층 또는 절연체 층을 기술할 때와 같은 "층"이라는 용어의 사용은, 하나 초과의 재료로 구성된 그러한 층들을 배제하지는 않는다. 예컨대, SOI 구조체의 전체 활성 층 아래의 실리콘 이산화물 절연체 외에도 활성 회로의 금속 라인 아래의 유리 또는 다른 절연체 층들이 존재할 수 있다. 그러나, 절연체 층이라는 용어는 유리 및 실리콘 이산화물 절연체의 전체 구조체를 커버할 수 있다.
[0088] 당업자들은, 전술한 설명이 단지 예이며 본 발명을 제한하려는 의도가 아님을 인식할 것이다. 본 개시물에서 어떠한 내용도, 특정 형태의 반도체 프로세싱을 요구하는 시스템들 또는 집적 회로들로 본 발명이 제한되는 것으로 나타내는 것은 아니다. 기능들은, 원하는 대로, 하드웨어 또는 소프트웨어에 의해 수행될 수 있다. 일반적으로, 제시된 임의의 다이어그램들은 단지 하나의 가능한 구성을 나타내도록 의도되며, 수많은 변형들이 가능하다. 당업자들은 또한, 본 발명에 따른 방법들 및 시스템들이 전자 디바이스 또는 광자 디바이스로부터의 열의 소산에 관련된 임의의 것을 포함하는 광범위한 응용들에 사용하기에 적합하다는 것을 인식할 것이다.
[0089] 상세한 설명이 본 발명의 특정 실시예들에 대해 상세하게 설명되지만, 당업자들은, 전술한 내용을 이해할 때, 이러한 실시예들에 대한 변경들, 변형들, 및 균등물들을 쉽게 인식할 수 있는 것으로 이해될 것이다. 본 발명에 대한 이러한 그리고 다른 변형들 및 변화들은, 첨부된 청구범위들에 더욱 구체적으로 설명된 본 발명의 사상 및 범위로부터 벗어나지 않고 당업자들에 의해 실행될 수 있다.

Claims (20)

  1. SOI(semiconductor-on-insulator) 구조체로서,
    상기 SOI 구조체의 절연 재료에 형성된 패터닝 층(patterned layer) ― 상기 패터닝 층은 굴착식 영역(excavated region) 및 패턴 영역으로 구성됨 ―;
    상기 패터닝 층 아래에 그리고 상기 굴착식 영역에 그리고 상기 패터닝 영역 상에 위치된 변형 층(strain layer);
    상기 변형 층 및 상기 패터닝 층 위에 위치된 활성 층(active layer);
    상기 활성 층에 형성된 필드 효과 트랜지스터 ― 상기 필드 효과 트랜지스터는 소스, 드레인, 및 채널을 포함함 ―; 및
    상기 활성 층 위에 위치된 핸들 층을 포함하고,
    상기 채널은 상기 패턴 영역의 측부 범위(lateral extent) 내에 완전하게 놓이고;
    상기 소스 및 상기 드레인 각각은 상기 패턴 영역의 상기 측부 범위 내에 오직 부분적으로만 놓이며; 그리고
    상기 변형 층은 상기 채널의 캐리어 이동성을 변경하는,
    SOI 구조체.
  2. 제 1 항에 있어서,
    상기 패터닝 층은 상기 굴착식 영역의 깊이와 동일한 높이를 갖고;
    상기 변형 층은 후방 표면 및 상기 패터닝 층과 접촉하는 전방 표면을 갖고;
    상기 변형 층은 상기 후방 표면과 상기 전방 표면 사이의 거리와 동일한 두께를 갖고; 그리고
    상기 변형 층의 두께에 대한 상기 패터닝 층의 높이의 비율은 0.75 내지 1.5의 범위 내에 있는,
    SOI 구조체.
  3. 제 2 항에 있어서,
    상기 패터닝 층 및 상기 활성 층 둘 다와 접촉하는 상기 SOI 구조체의 매립형 절연체를 더 포함하고,
    상기 매립형 절연체는 1 미크론(micron) 두께 미만이고; 그리고
    상기 패터닝 층은 상기 매립형 절연체 상에 형성되는,
    SOI 구조체.
  4. 제 1 항에 있어서,
    상기 소스를 부분적으로 둘러싸는 상기 패턴 영역의 부분에서부터 상기 필드 효과 트랜지스터의 주변부 너머까지 측방향으로 연장하는 상기 굴착식 영역의 부분을 더 포함하고,
    상기 패턴 영역의 상기 부분의 길이의 절반과 상기 굴착식 영역의 상기 부분의 길이의 합(sum)을 정의하는 측부 치수는 상기 채널의 길이보다 10배 더 큰,
    SOI 구조체.
  5. 제 4 항에 있어서,
    상기 필드 효과 트랜지스터의 채널은 1 미크론 길이 미만이고; 그리고
    상기 측부 치수는 10미크론보다 더 큰,
    SOI 구조체.
  6. 제 1 항에 있어서,
    상기 패터닝 층은, 상기 SOI 구조체의 매립형 절연체에 의해 형성되는,
    SOI 구조체.
  7. 제 6 항에 있어서,
    상기 변형 층의 후방측 상에 형성된 카운터-변형 층(counter-strain layer)을 더 포함하고,
    상기 카운터-변형 층은 상기 변형 층과 비교하여 상기 활성 층 상에 반대 변형력(opposite strain force)을 가하는,
    SOI 구조체.
  8. 반도체 구조체로서,
    핸들 층에 본딩된(bonded) 활성 층 ― 상기 핸들 층은 상기 활성 층의 제 1 측 상에 있음 ―;
    상기 활성 층의 제 2 측 상의 절연 재료의 패터닝 층 ― 상기 패터닝 층은 굴착식 영역 및 패턴 영역을 포함함 ―; 및
    상기 패턴 영역 상에 그리고 상기 굴착식 영역에 위치된 변형 층을 포함하고,
    상기 변형 층은 상기 활성 층에서의 디바이스 상에서의 변형을 나타내고,
    상기 디바이스는 소스, 드레인, 및 채널을 갖는 필드 효과 트랜지스터이고, 상기 채널은 상기 소스와 상기 드레인 사이에 있고,
    상기 패턴 영역은 상기 채널을 측방향으로 적어도 완전히 둘러싸고, 그리고
    상기 소스 및 상기 드레인은 상기 패턴 영역을 접촉하는,
    반도체 구조체.
  9. 제 8 항에 있어서,
    상기 패터닝 층은 상기 굴착식 영역의 깊이와 동일한 높이를 갖고;
    상기 변형 층은 후방 표면 및 상기 패터닝 층과 접촉하는 전방 표면을 갖고;
    상기 변형 층은 상기 후방 표면과 상기 전방 표면 사이의 거리와 동일한 두께를 갖고; 그리고
    상기 변형 층의 상기 두께에 대한 상기 패터닝 층의 상기 높이의 비율은 0.75 내지 1.5 범위 내에 있는,
    반도체 구조체.
  10. 제 9 항에 있어서,
    상기 비율은 1인,
    반도체 구조체.
  11. 제 8 항에 있어서,
    상기 소스를 부분적으로 둘러싸는 상기 패턴 영역의 부분에서부터 상기 디바이스의 주변부 너머까지 측방향으로 연장하는 상기 굴착식 영역의 부분을 더 포함하고,
    상기 패턴 영역의 상기 부분의 길이의 절반과 상기 굴착식 영역의 상기 부분의 길이의 합을 정의하는 측부 치수는 상기 채널의 길이보다 10배 더 긴,
    반도체 구조체.
  12. 제 11 항에 있어서,
    상기 디바이스의 채널은 1 미크론 길이 미만이고; 그리고
    상기 측부 치수는 10미크론 보다 더 큰,
    반도체 구조체.
  13. 제 8 항에 있어서,
    상기 패터닝 층은, 매립형 절연체에 의해 형성되고,
    상기 매립형 절연체 상에 상기 활성 층이 형성되는,
    반도체 구조체.
  14. 제 8 항에 있어서,
    패턴 영역의 측부 범위 내에 놓이는 상기 소스의 부분은 상기 채널로부터 멀어지는 방향으로 제 1 측부 치수를 갖고,
    상기 제 1 측부 치수는 상기 채널의 길이보다 더 작은,
    반도체 구조체.
  15. 반도체 구조체로서,
    반도체 구조체의 후방측 상의 절연층에 형성된 에칭된(etched) 패터닝 층;
    상기 에칭된 패터닝 층 상에 형성된 변형 층;
    상기 반도체 구조체의 전방측에 본딩된 핸들 층;
    상기 패터닝 층과 상기 핸들 층 사이에 위치된 활성 층; 및
    상기 활성 층에 형성된 필드 효과 트랜지스터를 포함하고,
    상기 필드 효과 트랜지스터는 활성 영역을 포함하고;
    상기 필드 효과 트랜지스터는 채널을 포함하고;
    상기 에칭된 패터닝 층의 부분은 적어도 상기 채널의 측부 범위만큼의 측부 범위를 갖고 그리고 상기 필드 효과 트랜지스터의 소스 및 드레인을 접촉하고;
    상기 필드 효과 트랜지스터는 상기 부분을 넘어서는 측부 범위를 갖고; 그리고
    상기 변형 층은 상기 활성 영역과 접촉하는,
    반도체 구조체.
  16. 제 15 항에 있어서,
    상기 에칭된 패터닝 층은 에칭 깊이를 갖고;
    상기 변형 층은 변형 층 폭을 갖고; 그리고
    상기 변형 층 폭에 대한 상기 에칭 깊이의 비율은 0.75 내지 1.5 범위 내에 있는,
    반도체 구조체.
  17. 제 15 항에 있어서,
    상기 부분에서부터 상기 필드 효과 트랜지스터의 주변부 너머까지 연장하는, 상기 에칭된 패턴 층의 인접 에칭 영역을 더 포함하고,
    상기 부분의 길이의 절반과 상기 인접 에칭 영역의 길이의 합을 정의하는 측부 치수는, 상기 채널 길이보다 10배 더 큰,
    반도체 구조체.
  18. 제 17 항에 있어서,
    추가로,
    상기 채널 길이는 1미크론 미만이고; 그리고
    상기 측부 치수는 10미크론보다 더 큰,
    반도체 구조체.
  19. 제 15 항에 있어서,
    상기 채널의 측부 범위 외부에 있지만 상기 부분의 측부 범위 내에 있고, 상기 채널 폭에 수직하고 그리고 상기 채널로부터 멀어지는 방향으로 제 1 측부 치수를 갖는 상기 활성 영역의 파트(part)를 더 포함하고,
    상기 제 1 측부 치수는 상기 채널의 길이보다 더 큰,
    반도체 구조체.
  20. 제 15 항에 있어서,
    상기 패터닝 층은, 상기 활성 층 및 상기 변형 층과 접촉하는 매립형 절연체 층에 의해 형성되고;
    상기 매립형 절연체 층은 실리콘 이산화물이고; 그리고
    상기 변형 층은 실리콘 질화물인,
    반도체 구조체.
KR1020177012664A 2014-11-13 2015-11-12 후방측 변형 토폴로지를 갖는 반도체-온-절연체 KR101873876B1 (ko)

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