JP7424274B2 - 貼り合わせウェーハ及び貼り合わせウェーハの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 50
- 238000010438 heat treatment Methods 0.000 claims description 34
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 30
- 239000001257 hydrogen Substances 0.000 claims description 30
- 229910052739 hydrogen Inorganic materials 0.000 claims description 30
- 229910052757 nitrogen Inorganic materials 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 19
- 239000012298 atmosphere Substances 0.000 claims description 8
- 238000004458 analytical method Methods 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 95
- 239000010410 layer Substances 0.000 description 60
- AFCARXCZXQIEQB-UHFFFAOYSA-N N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CCNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 AFCARXCZXQIEQB-UHFFFAOYSA-N 0.000 description 12
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 9
- 238000011156 evaluation Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000005498 polishing Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000001824 photoionisation detection Methods 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- VZSRBBMJRBPUNF-UHFFFAOYSA-N 2-(2,3-dihydro-1H-inden-2-ylamino)-N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]pyrimidine-5-carboxamide Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C(=O)NCCC(N1CC2=C(CC1)NN=N2)=O VZSRBBMJRBPUNF-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005247 gettering Methods 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- YLZOPXRUQYQQID-UHFFFAOYSA-N 3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)-1-[4-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]piperazin-1-yl]propan-1-one Chemical compound N1N=NC=2CN(CCC=21)CCC(=O)N1CCN(CC1)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F YLZOPXRUQYQQID-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004857 zone melting Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
Description
本発明は、貼り合わせウェーハ及び貼り合わせウェーハの製造方法に関する。
従来、撮像デバイスやパワーデバイス等に用いられる貼り合わせウェーハとして、デバイス形成領域に重金属が拡散するのを抑制するために、ゲッタリング能力を向上させたものが提案されている（例えば、特許文献１）。
しかしながら、特許文献１に記載の技術では、ゲッタリング性能を向上させることはできるものの、デバイスプロセス中に欠陥が発生する場合があり（以下、当該欠陥をＰＩＤ：Ｐｒｏｃｅｓｓ Ｉｎｄｕｃｅｄ Ｄｅｆｅｃｔと称する）、ＰＩＤが組立工程後において残存した場合、デバイス特性不良を招くおそれがあった。特に撮像デバイスやパワーデバイスの性能は、ＰＩＤに非常に敏感であり、例えば、撮像デバイスの場合には暗電流が増加し、横型パワーデバイスの場合にはスタンバイリーク電流が増加する等の問題が生じる懸念があった。
そこで、本発明は、デバイス不良を抑制し得る、貼り合わせウェーハ及び貼り合わせウェーハの製造方法を提供することを目的とする。
本発明の要旨構成は、以下の通りである。
（１）支持基板用ウェーハを準備する工程と、
活性層用ウェーハを準備する工程と、
前記支持基板用ウェーハと前記活性層用ウェーハとを、ウェーハ内部に１ｎｍ～１０ｎｍの厚さのアモルファス層が存在するように、真空常温接合により貼り合わせて真空常温接合ウェーハを作製する工程と、
前記真空常温接合ウェーハに対し、水素及び窒素のうち少なくとも１種類の雰囲気下において、１００℃以上６５０℃以下の熱処理温度で、１０分以上１時間以下の熱処理時間で熱処理する工程と、を含むことを特徴とする、貼り合わせウェーハの製造方法。
（１）支持基板用ウェーハを準備する工程と、
活性層用ウェーハを準備する工程と、
前記支持基板用ウェーハと前記活性層用ウェーハとを、ウェーハ内部に１ｎｍ～１０ｎｍの厚さのアモルファス層が存在するように、真空常温接合により貼り合わせて真空常温接合ウェーハを作製する工程と、
前記真空常温接合ウェーハに対し、水素及び窒素のうち少なくとも１種類の雰囲気下において、１００℃以上６５０℃以下の熱処理温度で、１０分以上１時間以下の熱処理時間で熱処理する工程と、を含むことを特徴とする、貼り合わせウェーハの製造方法。
（２）ウェーハ内部に、１ｎｍ～１０ｎｍのアモルファス層を有し、
前記アモルファス層内に、ＳＩＭＳ分析による深さ方向のピーク濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上の窒素又は水素が存在することを特徴とする、貼り合わせウェーハ。
前記アモルファス層内に、ＳＩＭＳ分析による深さ方向のピーク濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上の窒素又は水素が存在することを特徴とする、貼り合わせウェーハ。
（３）前記アモルファス層が、前記貼り合わせウェーハの前記活性層用ウェーハ側の表面から深さ１μｍ以上の位置に存在する、上記（２）に記載の貼り合わせウェーハ。
（４）窒素及び水素のうち少なくとも１種類が、前記貼り合わせウェーハの前記活性層用ウェーハ側の表面から深さ１μｍ以上の位置に存在する、上記（２）又は（３）に記載の貼り合わせウェーハ。
本発明によれば、デバイス不良を抑制し得る、貼り合わせウェーハ及び貼り合わせウェーハの製造方法を提供することができる。
以下、本発明の実施形態について図面を参照して詳細に例示説明する。
＜貼り合わせウェーハの製造方法＞
図１は、本発明の一実施形態にかかる貼り合わせウェーハの製造方法のフローチャートである。
図１は、本発明の一実施形態にかかる貼り合わせウェーハの製造方法のフローチャートである。
図１に示すように、本実施形態では、まず、支持基板用ウェーハ１を準備する（工程（Ａ））。支持基板用ウェーハ１は、例えばシリコンウェーハとすることができる。シリコンウェーハは、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴット又は多結晶シリコンインゴットをワイヤーソー等でスライスしたものを用いることができる。支持基板用ウェーハ１に、任意の不純物を添加して、ｎ型又はｐ型とすることができる。支持基板用ウェーハの抵抗率は、特には限定されないが、例えば１０～１０００Ω・ｃｍとすることができる。
また、本実施形態では、活性層用ウェーハ２を準備する（工程（Ｂ））。活性層用ウェーハ２も、例えばシリコンウェーハとすることができる。シリコンウェーハは、上記と同様に、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴット又は多結晶シリコンインゴットをワイヤーソー等でスライスしたものを用いることができる。活性層用ウェーハ２に、任意の不純物を添加して、ｎ型又はｐ型とすることができる。活性層用ウェーハの抵抗率は、特には限定されないが、例えば１～１０Ω・ｃｍとすることができる。
次いで、本実施形態では、支持基板用ウェーハ１と活性層用ウェーハ２とを、ウェーハ４の内部に１ｎｍ～１０ｎｍの厚さのアモルファス層３が存在するように、真空常温接合により貼り合わせて真空常温接合ウェーハ４を作製する（工程（Ｃ））。
真空常温接合は、支持基板用ウェーハ１及び活性層用ウェーハ２を加熱することなく、真空常温下で貼り合わせる方法である。本実施形態では、支持基板用ウェーハ１の貼り合わせ面及び活性層用ウェーハ２の貼り合わせ面のそれぞれに、真空常温下でアルゴン等のイオンビーム等を照射する活性化処理をして、上記両方の貼り合わせ面を活性化する。これにより、活性化面にはアモルファス層が形成され、シリコンが本来持っているダングリングボンド（結合の手）が現れる。そのため、引き続き真空常温下で上記両方の活性化面を接触させることで、瞬時に接合力が働き、強固に接合された真空常温接合ウェーハ４を作製することができる。
ここで、アモルファス層３の厚さを１ｎｍ～１０ｎｍとするのは、例えば、上記貼り合わせ面の活性化処理におけるイオンビームの加速電圧を調整することにより行うことができ、特には限定されないが例えば１００～５ｋｅＶとすることができる。
ところで、本発明者が、上記の課題を解決すべく鋭意検討したところ、真空常温接合ウェーハに対して、所定の熱処理工程を施すことで、真空常温接合ウェーハに残存するＰＩＤをパッシベーションし得ること、特に、当該熱処理を水素及び窒素のうち少なくとも１種類の雰囲気下において、比較的低温の温度範囲で熱処理を行うことにより、真空常温接合ウェーハ中のアモルファス層を消滅させることなく、当該アモルファス層内に、水素又は窒素の所定値以上の濃度ピークを形成し、これによりＰＩＤをパッシベートすることが可能な水素や窒素を真空常温接合ウェーハ中に含有させることができるという知見を得た。
そこで、次いで、本実施形態では、上記工程（Ｃ）により作製された真空常温接合ウェーハ４に対し、水素及び窒素のうち少なくとも１種類（水素のみ、窒素のみ、又は、水素と窒素）の雰囲気下において、１００℃以上６５０℃以下の熱処理温度で、１０分以上１時間以下の熱処理時間で熱処理する（工程（Ｄ））。これにより、アモルファス層３を消滅させることなく、当該アモルファス層３内に、ＳＩＭＳ分析による深さ方向のピーク濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上の窒素又は水素が存在する領域５を形成することができる。すなわち、６５０℃超の熱処理温度だと、アモルファス層を消滅させてしまい、一方で、１００℃未満の熱処理時間だと、アモルファス層はあっても水素や窒素を当該アモルファス層に十分に取り込ませることができない。また、１０分未満の熱処理時間でも、水素や窒素を当該アモルファス層に十分に取り込ませることができず、一方で、１時間超の熱処理時間ではアモルファス層を消滅させてしまう。
本実施形態では、その後、真空常温接合ウェーハ４の活性層用ウェーハ２を研削・研磨してデバイス形成領域を形成する（工程（Ｅ））。本実施形態のように、熱処理（工程（Ｃ））の後に研削・研磨工程を行うことによれば、熱処理によって拡散され得るドーパント種（水素雰囲気下の場合）や窒化膜（窒素雰囲気下の場合）を除去することができる。
このようにして、薄厚化された活性層用ウェーハ２１をデバイス形成領域とする、貼り合わせウェーハ６が完成する（工程（Ｆ））。
以下、本実施形態の貼り合わせウェーハの製造方法の作用効果について説明する。
以下、本実施形態の貼り合わせウェーハの製造方法の作用効果について説明する。
本実施形態の貼り合わせウェーハの製造方法によれば、上記工程（Ｄ）の熱処理により、アモルファス層３内に、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による深さ方向のピーク濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上の窒素又は水素が存在する領域５を形成することができる。これにより、ＰＩＤをパッシベートする水素や窒素を貼り合わせウェーハに十分に含有させることができるため、ＰＩＤをパッシベーションして電気的に不活性化し、デバイス不良の発生を抑制することができる。また、アモルファス層によるゲッタリング効果も維持することができる。
ここで、上記工程（Ｄ）の熱処理における熱処理温度は、アモルファス層を十分に残存させてより高濃度の水素又は窒素のピークを形成する観点からは、５００℃以下とすることがより好ましく、４００℃以下とすることが特に好ましい。また、上記工程（Ｄ）の熱処理における熱処理時間は、２０分以上５０分以下とすることがより好ましい。熱処理時間を５０分以下とすることで、より一層アモルファス層を残存させることができ、一方で、熱処理時間を２０分以上とすることで、より十分にアモルファス層に水素や窒素を取り込ませることができるからである。
（変形例）
上記の実施形態では、熱処理工程（工程（Ｄ））の後に、研削・研磨工程（工程（Ｅ））を行っていたが、熱処理工程（工程（Ｄ））の前に研削・研磨工程（工程（Ｅ））を行っても良い。活性層用ウェーハ２を薄厚化してから熱処理を行うと、薄厚化された活性層用ウェーハ２１の表面からアモルファス層３までの距離が短くなるため、水素や窒素がアモルファス層３に取り込まれる量を増大させて、パッシベーション効果を向上し、デバイス不良の発生をより一層抑制し得るからである。
上記の実施形態では、熱処理工程（工程（Ｄ））の後に、研削・研磨工程（工程（Ｅ））を行っていたが、熱処理工程（工程（Ｄ））の前に研削・研磨工程（工程（Ｅ））を行っても良い。活性層用ウェーハ２を薄厚化してから熱処理を行うと、薄厚化された活性層用ウェーハ２１の表面からアモルファス層３までの距離が短くなるため、水素や窒素がアモルファス層３に取り込まれる量を増大させて、パッシベーション効果を向上し、デバイス不良の発生をより一層抑制し得るからである。
上記の変形例において、特に、水素雰囲気下で熱処理を行う場合、研削・研磨工程（工程（Ｅ））の後に行う熱処理工程（工程（Ｄ））の後に、さらに再度の研削・研磨工程を行うことが好ましい。熱処理による外方拡散によりドーパント濃度が低くなってしまう箇所を研削・研磨して、デバイス領域の高品質化を図ることができるからである。
また、上記の変形例において、特に、窒素雰囲気下で熱処理を行う場合、研削・研磨工程（工程（Ｅ））の後に行う熱処理工程（工程（Ｄ））の後に、さらに再度の研削・研磨工程を行うことが好ましい。熱処理により生じ得る窒化膜を除去することができるからである。
＜貼り合わせウェーハ＞
以下、本発明の一実施形態にかかる貼り合わせウェーハについて説明する。図２は、本発明の一実施形態にかかる貼り合わせウェーハの断面図である。図２に示すように、この貼り合わせウェーハ６は、支持基板用ウェーハ１と（研削・研磨工程により）薄厚化された活性層用ウェーハ２１とが貼り合わされてなる。薄厚化された活性層用ウェーハ２１は、デバイス形成領域となる。上述したように、支持基板用ウェーハ１は、例えばシリコンウェーハとすることができる。支持基板用ウェーハ１に、ｎ型又はｐ型とすることができる。支持基板用ウェーハの抵抗率は、特には限定されないが、例えば１０～１０００Ω・ｃｍとすることができる。活性層用ウェーハ２１も、例えばシリコンウェーハとすることができる。活性層用ウェーハ２１に、ｎ型又はｐ型とすることができる。活性層用ウェーハ２１の抵抗率は、特には限定されないが、例えば１～１０Ω・ｃｍとすることができる。活性層用ウェーハ２１の（薄厚化された）厚さは、特には限定されないが、例えば２～１０μｍとすることができる。
以下、本発明の一実施形態にかかる貼り合わせウェーハについて説明する。図２は、本発明の一実施形態にかかる貼り合わせウェーハの断面図である。図２に示すように、この貼り合わせウェーハ６は、支持基板用ウェーハ１と（研削・研磨工程により）薄厚化された活性層用ウェーハ２１とが貼り合わされてなる。薄厚化された活性層用ウェーハ２１は、デバイス形成領域となる。上述したように、支持基板用ウェーハ１は、例えばシリコンウェーハとすることができる。支持基板用ウェーハ１に、ｎ型又はｐ型とすることができる。支持基板用ウェーハの抵抗率は、特には限定されないが、例えば１０～１０００Ω・ｃｍとすることができる。活性層用ウェーハ２１も、例えばシリコンウェーハとすることができる。活性層用ウェーハ２１に、ｎ型又はｐ型とすることができる。活性層用ウェーハ２１の抵抗率は、特には限定されないが、例えば１～１０Ω・ｃｍとすることができる。活性層用ウェーハ２１の（薄厚化された）厚さは、特には限定されないが、例えば２～１０μｍとすることができる。
貼り合わせウェーハ６は、ウェーハ内部に、１ｎｍ～１０ｎｍのアモルファス層３を有し、アモルファス層３内に、ＳＩＭＳ分析による深さ方向のピーク濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上の窒素又は水素が存在する領域５を有する。上記のピーク濃度は、２×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましく、３×１０１９ａｔｏｍｓ／ｃｍ３以上であることがさらに好ましい。
アモルファス層３は、貼り合わせウェーハ６の活性層用ウェーハ２１側の表面から深さ１μｍ以上（より好ましくは２μｍ以上）の位置に存在することが好ましい。デバイス形成領域下に近接に形成することにより、拡散速度が遅い重金属（例えば、Ｔｉ，Ｍｏ，Ｗなど）に対するゲッタリング能力が増加するからである。同様に、窒素及び水素のうち少なくとも１種類が、貼り合わせウェーハ６の活性層用ウェーハ２１側の表面から深さ１μｍ以上（より好ましくは２μｍ以上）の位置に存在することが好ましい。デバイス形成領域に対する水素や窒素の拡散量（パッシベーションする量）が増加するからである。
以上、本発明の実施形態について説明したが、本発明は上記の実施形態に何ら限定されるものではない。例えば、工程（Ａ）と工程（Ｂ）は、いずれを先に行っても良いし、あるいは、同時並行的に行うこともできる。
以下、本発明の実施例について説明するが、本発明は以下の実施例に何ら限定されない。
以下、本発明の実施例について説明するが、本発明は以下の実施例に何ら限定されない。
（実施例１）
本発明の効果を確かめるため、支持基板用ウェーハとして、ｐ型、抵抗率１０Ωｃｍ、厚さ７５０μｍのＣＺシリコンウェーハ、及び活性層用ウェーハとして、ｐ型、抵抗率１ΩｃｍのＦＺウェーハをそれぞれ作製した。これらを真空常温接合で貼り合わせて厚さ５ｎｍのアモルファス層を有する真空常温接合ウェーハを作製した後、水素１００％雰囲気下で、それぞれ１００℃（発明例１－１、１－２）、４００℃（発明例２－１、２－２）、６５０℃（発明例３－１、３－２）、７００℃（比較例１－１、１－２）の熱処理温度で１時間の熱処理を実施した。従来例では熱処理をスキップして行わなかった（従来例１－１、１－２）。熱処理後、活性層用ウェーハを研削研磨し、厚さ５μｍに仕上げた。
本発明の効果を確かめるため、支持基板用ウェーハとして、ｐ型、抵抗率１０Ωｃｍ、厚さ７５０μｍのＣＺシリコンウェーハ、及び活性層用ウェーハとして、ｐ型、抵抗率１ΩｃｍのＦＺウェーハをそれぞれ作製した。これらを真空常温接合で貼り合わせて厚さ５ｎｍのアモルファス層を有する真空常温接合ウェーハを作製した後、水素１００％雰囲気下で、それぞれ１００℃（発明例１－１、１－２）、４００℃（発明例２－１、２－２）、６５０℃（発明例３－１、３－２）、７００℃（比較例１－１、１－２）の熱処理温度で１時間の熱処理を実施した。従来例では熱処理をスキップして行わなかった（従来例１－１、１－２）。熱処理後、活性層用ウェーハを研削研磨し、厚さ５μｍに仕上げた。
発明例１－１、２－１、３－１、比較例１－１、従来例１－１のそれぞれにおいて、活性層領域に図３に示すようなｐｎ接合ダイオードを作製し、Ｍｅｔａｌ間に電圧を印加（ｐ＋領域に０Ｖ、ｎ＋領域に－３Ｖ～３Ｖ）し、ダイオード特性を評価した。ｐｎ接合ダイオードは、まず、リンをドープしたｎ領域をフォトリソグラフィで形成し、窒素雰囲気下にて１０００℃で２時間熱処理し、その後、フォトリソグラフィによるエッチングを行った後、ＣＶＤ法によりＳｉＯ２を堆積してＳＴＩ領域９４を形成し、その後層間絶縁体９３を堆積し、その後、フォトリソグラフィによるエッチングを行った後、リン及びホウ素を注入して窒素雰囲気下にて９００℃で０．５時間熱処理してコンタクト領域ｎ＋及びｐ＋を形成し、スルーホールビア９２にメタル９１を埋め込んで作製した。評価結果を表１に示している。その結果、表１に示すように、発明例１－１、２－１、３－１は逆方向電流（ｎ＋に３Ｖ印加）がおよそ１×１０－１０Ａ／ｃｍ２程度であるのに対し、比較例１－１は１×１０－９Ａ／ｃｍ２、従来例１－１は１×１０－８Ａ／ｃｍ２であった。発明例では逆リーク電流を抑制可能であることがわかった。
次に、評価解析として、発明例１－２、２－２、３－２、比較例１－２、従来例１－２に対してＳＩＭＳ分析を用いてウェーハ表面から水素濃度プロファイルを評価した。その結果、発明例１－２、２－２、３－２では表面から深さ５μｍの位置に水素ピーク濃度として１～４×１０１９ａｔｏｍｓ／ｃｍ３、比較例１－２では７．２×１０１８ａｔｏｍｓ／ｃｍ３を検出し、従来例１－２では検出下限値であった。この評価結果は、表１及び図４～６に示している。図４は、従来例１－２のＳＩＭＳプロファイル結果を示す図であり、図５は、発明例２－２のＳＩＭＳプロファイル結果を示す図であり、図６は、比較例１－２のＳＩＭＳプロファイル結果を示す図である。
さらに、発明例１－２、２－２、３－２、比較例１－２、従来例１－２に対して断面ＴＥＭ観察した結果、発明例１－２、２－２、３－２、従来例１－２では表面から深さ５μｍの位置にアモルファス層が観察され、比較例１－２では表面から深さ５μｍの位置にアモルファス層は観察されず転位が観察された。この評価結果は、表１に示している。
（実施例２）
実施例１の熱処理工程における水素雰囲気を窒素雰囲気に変更し、同様の実験を実施し、同様の評価を行った。評価結果を表２に示している。表２に示すように、窒素雰囲気下での熱処理でも、発明例では逆リーク電流を抑制可能であることがわかった。
実施例１の熱処理工程における水素雰囲気を窒素雰囲気に変更し、同様の実験を実施し、同様の評価を行った。評価結果を表２に示している。表２に示すように、窒素雰囲気下での熱処理でも、発明例では逆リーク電流を抑制可能であることがわかった。
（実施例３）
真空常温接合時のアルゴンイオン照射条件（イオンビームの加速電圧）を調整し、アモルファス層の厚さを１０ｎｍとして、水素雰囲気下で実施例１と同様の実験を実施し、同様の評価を行った。評価結果を表３に示している。アモルファス層の厚さが１０ｎｍの場合でも、発明例では逆リーク電流を抑制可能であることがわかった。
真空常温接合時のアルゴンイオン照射条件（イオンビームの加速電圧）を調整し、アモルファス層の厚さを１０ｎｍとして、水素雰囲気下で実施例１と同様の実験を実施し、同様の評価を行った。評価結果を表３に示している。アモルファス層の厚さが１０ｎｍの場合でも、発明例では逆リーク電流を抑制可能であることがわかった。
１：支持基板用ウェーハ、
２：活性層用ウェーハ、
３：アモルファス層、
４：真空常温接合ウェーハ、
５：領域、
６：貼り合わせウェーハ
２：活性層用ウェーハ、
３：アモルファス層、
４：真空常温接合ウェーハ、
５：領域、
６：貼り合わせウェーハ
Claims (4)
- 支持基板用シリコンウェーハを準備する工程と、
活性層用シリコンウェーハを準備する工程と、
前記支持基板用シリコンウェーハの貼り合わせ面及び前記活性層用シリコンウェーハの貼り合わせ面のそれぞれに真空常温下で活性化処理を施してアモルファス層を形成する工程と、
前記アモルファス層が形成された両方の面を真空常温下で接触させてウェーハ内部に１ｎｍ～１０ｎｍの厚さのアモルファス層を形成した真空常温接合ウェーハを作製する工程と、
前記真空常温接合ウェーハに対し、水素及び窒素のうち少なくとも１種類の雰囲気下において、１００℃以上６５０℃以下の熱処理温度で、１０分以上１時間以下の熱処理時間で熱処理する工程と、を含み、
前記アモルファス層内に、ＳＩＭＳ分析による深さ方向のピーク濃度が、１×１０ １９ ａｔｏｍｓ／ｃｍ ３ 以上の窒素又は水素が存在する貼り合わせウェーハを得ることを特徴とする、貼り合わせウェーハの製造方法。 - 活性層用シリコンウェーハと支持基板用シリコンウェーハとが接合された貼り合わせウェーハであって、
前記活性層用シリコンウェーハと前記支持基板用シリコンウェーハとの間に１ｎｍ～１０ｎｍのアモルファス層を有し、
前記アモルファス層内に、ＳＩＭＳ分析による深さ方向のピーク濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上の窒素又は水素が存在することを特徴とする、貼り合わせウェーハ。 - 前記活性層用シリコンウェーハの厚さが２～１０μｍであり、前記アモルファス層が前記活性層用シリコンウェーハ側の表面から深さ１μｍ以上の位置に存在する、請求項２に記載の貼り合わせウェーハ。
- 前記活性層用シリコンウェーハの厚さが２～１０μｍであり、窒素及び水素のうち少なくとも１種類が、前記活性層用シリコンウェーハ側の表面から深さ１μｍ以上の位置に存在する、請求項２又は３に記載の貼り合わせウェーハ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020187943A JP7424274B2 (ja) | 2020-11-11 | 2020-11-11 | 貼り合わせウェーハ及び貼り合わせウェーハの製造方法 |
| EP21207718.4A EP4002430A1 (en) | 2020-11-11 | 2021-11-11 | Bonded wafer and method of producing bonded wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2020187943A JP7424274B2 (ja) | 2020-11-11 | 2020-11-11 | 貼り合わせウェーハ及び貼り合わせウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022077203A JP2022077203A (ja) | 2022-05-23 |
| JP7424274B2 true JP7424274B2 (ja) | 2024-01-30 |
Family
ID=78821524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020187943A Active JP7424274B2 (ja) | 2020-11-11 | 2020-11-11 | 貼り合わせウェーハ及び貼り合わせウェーハの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP4002430A1 (ja) |
| JP (1) | JP7424274B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117813404A (zh) | 2022-05-09 | 2024-04-02 | 恩斯克转向及控制公司 | 机械结构部件及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313381A (ja) | 2000-04-28 | 2001-11-09 | Matsushita Electric Ind Co Ltd | 半導体ウェーハ並びにそれを用いた半導体デバイス及びその製造方法 |
| JP2005082870A (ja) | 2003-09-10 | 2005-03-31 | Shin Etsu Handotai Co Ltd | 積層基板の洗浄方法および基板の貼り合わせ方法 |
| US20170025306A1 (en) | 2015-07-21 | 2017-01-26 | Sunedison Semiconductor Limited (Uen201334164H) | Methods for preparing layered semiconductor structures and related bonded structures |
| JP2017523603A (ja) | 2014-06-24 | 2017-08-17 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 基板を表面処理するための方法及び装置 |
| JP2017537472A (ja) | 2014-11-13 | 2017-12-14 | クアルコム，インコーポレイテッド | 裏側ひずみトポロジーを有するセミコンダクタオンインシュレータ |
| JP2018064057A (ja) | 2016-10-14 | 2018-04-19 | 株式会社Sumco | シリコン接合ウェーハの製造方法およびシリコン接合ウェーハ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7462552B2 (en) * | 2005-05-23 | 2008-12-09 | Ziptronix, Inc. | Method of detachable direct bonding at low temperatures |
| CN104112694B (zh) * | 2013-04-22 | 2018-01-30 | 高地 | 用于薄膜转移的方法 |
| JP7115297B2 (ja) * | 2018-12-25 | 2022-08-09 | 株式会社Sumco | 多結晶ダイヤモンド自立基板及びその製造方法 |
-
2020
- 2020-11-11 JP JP2020187943A patent/JP7424274B2/ja active Active
-
2021
- 2021-11-11 EP EP21207718.4A patent/EP4002430A1/en active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313381A (ja) | 2000-04-28 | 2001-11-09 | Matsushita Electric Ind Co Ltd | 半導体ウェーハ並びにそれを用いた半導体デバイス及びその製造方法 |
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| JP2017523603A (ja) | 2014-06-24 | 2017-08-17 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 基板を表面処理するための方法及び装置 |
| JP2017537472A (ja) | 2014-11-13 | 2017-12-14 | クアルコム，インコーポレイテッド | 裏側ひずみトポロジーを有するセミコンダクタオンインシュレータ |
| US20170025306A1 (en) | 2015-07-21 | 2017-01-26 | Sunedison Semiconductor Limited (Uen201334164H) | Methods for preparing layered semiconductor structures and related bonded structures |
| JP2018064057A (ja) | 2016-10-14 | 2018-04-19 | 株式会社Sumco | シリコン接合ウェーハの製造方法およびシリコン接合ウェーハ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP4002430A1 (en) | 2022-05-25 |
| JP2022077203A (ja) | 2022-05-23 |
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