JP3113156B2 - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体基板の製造方法に
関する。さらに詳しくは、インバータ、小型電力変換装
置等に使用されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａ
ｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）用に適
した半導体基板の製造方法に関する。
【０００２】
【発明の背景技術】
【０００３】ＩＧＢＴは、パワーＭＯＳＦＥＴの高速ス
イッチング特性及びバイポーラトランジスタの高電力特
性を兼ね備えたパワー半導体素子として、例えばインバ
ータや小型電力変換装置等に使用されている。このＩＧ
ＢＴを製造するためのＩＧＢＴ用基板は、例えば図４に
示すように、高ボロン（Ｂ）濃度（低抵抗率）のｐ+シ
リコン基板４０上に燐（Ｐ）ドープｎ+シリコンバッフ
ァ層（以下「ｎ+バッファ層」と言う。）４１及び低燐
濃度（高抵抗率）のｎ-シリコン層（以下「ｎ-層」と言
う。）４２が順次形成された構成を有する。
【０００４】図５は、従来のＩＧＢＴ用基板の製造工程
の一例を示す。ボロンドープｐ+シリコン基板４０を用
い（図５（ａ））、その裏面にＣＶＤによりシリコン酸
化膜４３を形成して保護した後（図５（ｂ））、燐ドー
プｎ+バッファ層４１（図５（ｃ））及び燐ドープｎ-層
４２（図５（ｄ））をエピタキシャル成長させ、ｐ+シ
リコン基板４０の裏面側を所定の厚さまで減厚加工及び
／又は研磨加工して（減厚・研磨面Ｄ−Ｄ）ＩＧＢＴ用
基板を得る（図５（ｅ））。
【０００５】ｐ+シリコン基板４０の裏面にシリコン酸
化膜４３を形成するのは、ｐ+シリコン基板４０からの
ボロンのオートドーピングを防止するためである。すな
わち、ｐ+シリコン基板４０の裏面をシリコン酸化膜４
３で保護しないと、エピタキシャル成長させる際に高濃
度にボロンがドープされたｐ+シリコン基板４０の裏面
からボロンが気化し、相対的に低濃度で反対導電型のｎ
+バッファ層４１やｎ-層４２に取り込まれるいわゆるオ
ートドーピングが起こり、ｎ+バッファ層４１やｎ-層４
２の抵抗率を精密に制御することができなくなり、良好
な電気特性を有する半導体装置の製造が困難となる。こ
のようなオートドーピングを防止するために、ｐ+シリ
コン基板４０の裏面をシリコン酸化膜４３で保護して、
ｐ型ドーパントであるボロンが気化しないようにしてい
る。
【０００６】しかし、上記方法では、基板裏面からのボ
ロンの気化を防止することはできるが、エピタキシャル
成長開始時にはｐ+シリコン基板４０の表面側からもボ
ロンが気化し、この気化したボロンが気相からｎ+バッ
ファ層４１やｎ-層４２に取り込まれるのを防止できな
かった。
【０００７】そこで、特開平４−２８６１６３号におい
て新たな方法が提案された。この方法は、図６に示すよ
うに、低燐濃度のｎ-シリコン基板５０（図６（ａ））
の一主表面上に燐ドープｎ+バッファ層５１（図６
（ｂ））及び高ボロン濃度のｐ+層５２（図６（ｃ））
を順次エピタキシャル成長させた後、ｎ+シリコン基板
５０の裏面側を所定の厚さまで研削及び／又は研磨加工
して（研削・研磨面Ｅ−Ｅ）ＩＧＢＴ用基板（図６
（ｄ））を得る方法である。この方法によれば、エピタ
キシャル成長させるｐ+層５２に対してｎ-シリコン基板
５０の方がより低ドーパント濃度であるので、オートド
ーピングの影響を全く受けない。
【０００８】
【発明が解決しようとする課題】上記方法は画期的な方
法として注目されるが、ｐ+層をエピタキシャル成長す
るとｎ-シリコン基板に高密度のスリップ転位が発生す
るという新たな問題点を有している。
【０００９】そこで本発明は、オートドーピングが生ぜ
ず、且つ基板中のスリップ転位を低減することができる
ＩＧＢＴ用基板の製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の請求項１記載の
発明は、ｎ型で高抵抗率の単結晶シリコン基板の一主面
上に気相成長法によりシリコン窒化膜を形成し、次に該
単結晶シリコン基板の前記一主面と反対側の主面にｎ型
で該単結晶シリコン基板よりも低抵抗率の第１シリコン
層を形成し、次に該第１シリコン層上にｐ型で該第１シ
リコン層よりも低抵抗率の第２シリコン層を形成し、次
に該単結晶シリコン基板を前記窒化ケイ素膜が形成され
た側の主面から所定の厚さまで減厚加工及び／又は研磨
加工するようにした。
【００１１】また本発明の請求項２記載の発明は、第１
導電型で厚さが８００μｍ以上の高抵抗率の単結晶シリ
コン基板の一主面上に第１導電型で該単結晶シリコン基
板よりも低抵抗率の第１シリコン層を形成し、次に該第
１シリコン層上に第２導電型で該第１シリコン層よりも
低抵抗率の第２シリコン層を形成し、次に該単結晶シリ
コン基板を前記一主面とは反対側の主面から所定の厚さ
まで減厚加工及び／又は研磨加工するようにした。
【００１２】また本発明の請求項３記載の発明は、第１
導電型で高抵抗率の単結晶シリコン基板の一主面上に第
１導電型で該単結晶シリコン基板よりも低抵抗率の第１
シリコン層を形成し、次に該第１シリコン層上に第２導
電型で該第１シリコン層よりも低抵抗率の第２シリコン
層を形成し、次に該第２シリコン層上に該第２シリコン
層よりも高抵抗率の第３シリコン層を形成し、次に該単
結晶シリコン基板を前記一主面とは反対側の主面から所
定の厚さまで減厚加工及び／又は研磨加工するようにし
た。
【００１３】前記単結晶シリコン基板の抵抗率は３０Ω
ｃｍ以上であり、前記第１シリコン層の抵抗率は０．０
５〜０．５Ωｃｍであり、前記第２シリコン層の抵抗率
は０．１Ωｃｍ以下であり、前記第３シリコン層の抵抗
率が前記第２シリコン層の抵抗率の１０倍以上であるの
が好ましい。
【００１４】なお、前記減厚加工の方法としては、研
削、ラッピング、エッチング及びこれらを組み合わせた
方法等があるが、いずれの方法でもよい。
【００１５】
【作用】低ドーパント濃度（高抵抗率）シリコン基板に
高密度で発生するスリップ転位は、反対導電型で高ドー
パント濃度（低抵抗率）の第２シリコン層のエピタキシ
ャル成長時の基板の反りに大きく関係する。例えば、ｐ
+の第２シリコン層のエピタキシャル成長に伴い、通常
第２シリコン層が収縮してｎ-シリコン基板は第２シリ
コン層側が凹状態になるように反り、第２シリコン層の
厚さの増加に伴って基板の反りも増大する。そして、反
りの増大により内部応力が限界値を超えるとスリップ転
位が発生すると考えられる。よって、第２シリコン層の
エピタキシャル成長時の基板の反りを抑制すれば、スリ
ップ転位密度を低減することが可能となる。
【００１６】本発明の請求項１に記載の発明において
は、ｎ型で高抵抗率の単結晶シリコン基板の一主面上に
気相成長法によりシリコン窒化膜を形成することによ
り、基板はシリコン窒化膜側が凹状態になるような応力
が働き、第２シリコン層側に生じる応力と相殺され、基
板の反りが抑制される。
【００１７】本発明の請求項２に記載の発明において
は、単結晶シリコン基板の厚さを通常用いられる４００
〜７５０μｍよりも厚い８００μｍ以上とすることによ
り、基板が厚くなる分だけ基板自体の反りに対する強度
が大きくなり、基板の反りが抑制される。
【００１８】本発明の請求項３に記載の発明において
は、高ドーパント濃度（低抵抗率）の第２シリコン層上
にさらに該第２シリコン層よりも低ドーパント濃度（高
抵抗率）の第３シリコン層を形成することにより、比較
的反りを生じない低ドーパント濃度の第３シリコン層が
最上層に形成されるので、高ドーパント濃度の第２シリ
コン層が最上層にある場合に比べ、基板の反りが抑制さ
れる。
【００１９】
【実施例】次に、本発明の実施例を図を参照して説明す
る。
【００２０】［実施例１］図１は、本実施例の製造工程
を示す。基板ウエーハとして、ＦＺ法で作製された面方
位〈１００〉、抵抗率８０Ωｃｍ、直径１２５ｍｍ、初
期厚さ５５０μｍの燐ドープｎ-シリコン基板１０を用
い（図１（ａ））、その裏面にＣＶＤにより厚さ１００
ｎｍのシリコン窒化膜１１を形成した後（図１
（ｂ））、基板表面上に抵抗率０．１Ωｃｍで厚さ１０
μｍの燐ドープｎ+バッファ層１２（図１（ｃ））及び
抵抗率０．０１５Ωｃｍで厚さ３００μｍのボロンドー
プｐ+層１３（図１（ｄ））をエピタキシャル成長さ
せ、ｎ-シリコン基板１０の裏面側から研削及び研磨加
工して（研削・研磨面Ａ−Ａ）総厚約５００μｍのＩＧ
ＢＴ用基板を得た（図１（ｅ））。
【００２１】次に、上記方法で得られたＩＧＢＴ用基板
の反り及びスリップ転位密度を調べた。このＩＧＢＴ用
基板は、ｐ+層側が凹状となる反りが発生したものの、
反りの程度は２０μｍであり、ｎ-シリコン基板中のス
リップ転位密度は２×１０3個／ｃｍ2であった。
【００２２】［実施例２］図２は、本実施例の製造工程
を示す。基板ウエーハとして、ＦＺ法で作製された面方
位〈１００〉、抵抗率８０Ωｃｍ、直径１２５ｍｍ、初
期厚さ１０００μｍ及び１５００μｍの燐ドープｎ-シ
リコン基板２０を用い（図２（ａ））、その表面上に抵
抗率が０．１Ωｃｍで厚さ１０μｍの燐ドープｎ+バッ
ファ層２１（図２（ｂ））及び抵抗率が０．０１５Ωｃ
ｍで厚さ３００μｍのボロンドープｐ+層２２（図２
（ｃ））をエピタキシャル成長させ、ｎ-シリコン基板
２０の裏面側から研削及び／又は研磨加工して（研削・
研磨面Ｂ−Ｂ）総厚約５００μｍのＩＧＢＴ用基板を得
た（図２（ｄ））。
【００２３】次に、上記方法で得られたＩＧＢＴ用基板
の反り及びスリップ転位密度を調べた。各ＩＧＢＴ用基
板は、ｐ+層側が凹状となる反りが発生したものの、反
りの程度はいずれも３０μｍであり、ｎ-シリコン基板
中のスリップ転位密度は、基板厚さが１０００μｍのも
のは４×１０2個／ｃｍ2で、基板厚さが１５００μｍの
ものは５×１０2個／ｃｍ2であった。
【００２４】［実施例３］図３は、本実施例の製造工程
を示す。基板ウエーハとして、ＦＺ法で作製された面方
位〈１００〉、抵抗率８０Ωｃｍ、直径１２５ｍｍ、初
期厚さ５５０μｍの燐ドープｎ-シリコン基板３０を用
い（図３（ａ））、抵抗率が０．１Ωｃｍで厚さ１０μ
ｍの燐ドープｎ+バッファ層３１（図３（ｂ））をエピ
タキシャル成長させた後、抵抗率が０．０１５Ωｃｍで
厚さ２００μｍのボロンドープｐ+層３２（図３
（ｃ））及び厚さ１００μｍのアンドープ（抵抗率０．
１５Ωｃｍ以上）シリコン層３３（図３（ｄ））を順次
エピタキシャル成長させた後、ｎ-シリコン基板３０の
裏面側から研削及び／又は研磨加工（研削・研磨面Ｃ−
Ｃ）及びアンドープシリコン層３３の除去加工をして総
厚約５００μｍ（ｎ-シリコン基板３０の厚さ約３００
μｍ）のＩＧＢＴ用基板を得た（図３（ｅ））。
【００２５】次に、上記方法で得られたＩＧＢＴ用基板
の反り及びスリップ転位密度を調べた。このＩＧＢＴ用
基板は、ｐ層側が凹状となる反りが発生したものの、反
りの程度は２５μｍであり、ｎ-シリコン基板中のスリ
ップ転位密度は１×１０3個／ｃｍ2であった。
【００２６】［比較例１］実施例１において、基板裏面
にシリコン窒化膜を形成しない以外は同様の条件でＩＧ
ＢＴ用基板を製造した。このＩＧＢＴ用基板は、ｐ+層
側が凹状となる反りが発生し、反りの程度は７５μｍと
大きく、またｎ-シリコン基板中のスリップ転位密度は
１×１０4個／ｃｍ2であった。
【００２７】なお、上記実施例１〜３及び比較例１で
は、ｎ+バッファ層１２、２１及び３１をエピタキシャ
ル成長法で形成したが、エピタキシャル成長法の代りに
拡散法又はイオン注入法でｎ+バッファ層を形成した場
合でも、上記と同様の結果が得られた。
【００２８】
【発明の効果】以上の説明で明らかなように、本発明の
半導体基板の製造方法によれば、オートドーピングが生
じるのを防止することができるので、各層の不純物濃度
を精密にコントロールすることができ、抵抗率を安定さ
せることができる。ことにＩＧＢＴ用基板については、
高抵抗率シリコン基板を使用するため、高耐圧ＩＧＢＴ
の作製が容易となり、且つ基板中のスリップ転位密度を
低減することができるので、よりＩＧＢＴに適した半導
体基板を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す工程図である。
【図２】本発明の他の実施例を示す工程図である。
【図３】本発明の他の実施例を示す工程図である。
【図４】ＩＧＢＴ用半導体基板の一例を示す断面図であ
る。
【図５】従来のＩＧＢＴ用半導体基板の製造方法の一例
を示す工程図である。
【図６】従来のＩＧＢＴ用半導体基板の製造方法の他の
例を示す工程図である。
【符合の説明】
１０，２０，３０ ｎ-シリコン基板 １１ シリコン窒化膜 １２，２１，３１ ｎ+バッファ層 １３，２２，３２ ｐ+層 ３３ アンドープシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 功 群馬県安中市磯部２丁目13番１号 信越 半導体株式会社半導体磯部研究所内 (72)発明者 熊木 陽一 群馬県安中市磯部２丁目13番１号 信越 半導体株式会社半導体磯部研究所内 (72)発明者 笠原 晶夫 新潟県中頸城郡頸城村大字城野腰新田 596番地２ 直江津電子工業株式会社内 (56)参考文献 特開 平４−286163（ＪＰ，Ａ) 特開 平４−242976（ＪＰ，Ａ) 特開 平６−151864（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/205 H01L 21/304

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｎ型で高抵抗率の単結晶シリコン基板の
    一主面上に気相成長法によりシリコン窒化膜を形成し、
    次に該単結晶シリコン基板の前記一主面と反対側の主面
    にｎ型で該単結晶シリコン基板よりも低抵抗率の第１シ
    リコン層を形成し、次に該第１シリコン層上にｐ型で該
    第１シリコン層よりも低抵抗率の第２シリコン層を形成
    し、次に該単結晶シリコン基板を前記シリコン窒化膜が
    形成された側の主面から所定の厚さまで減厚加工及び／
    又は研磨加工することを特徴とする半導体基板の製造方
    法。
  2. 【請求項２】 第１導電型の単結晶シリコン基板の一主
    面上に第１導電型で該単結晶シリコン基板よりも低抵抗
    率の第１シリコン層をエピタキシャル成長させることに
    より形成し、次に該第１シリコン層上に第２導電型で該
    第１シリコン層よりも低抵抗率の第２シリコン層をエピ
    タキシャル成長させることにより形成し、次に該単結晶
    シリコン基板を前記一主面とは反対側の主面から所定の
    厚さまで減厚加工及び／又は研磨加工するとともに、前
    記第１シリコン層及び前記第二シリコン層をエピタキシ
    ャル成長させることによる前記単結晶シリコン基板への
    反りの発生を抑制し、該単結晶シリコン基板に生ずるス
    リップ転位密度を減少させるために、当該単結晶シリコ
    ン基板として厚さ８００μｍ以上のものを使用すること
    を特徴とする半導体基板の製造方法。
  3. 【請求項３】 前記減厚加工及び／又は研磨加工後の前
    記単結晶シリコン基板のスリップ転位密度が５×１０ ２
    個／ｃｍ ２ 以下である請求項２記載の半導体基板の製造
    方法。
  4. 【請求項４】 前記単結晶シリコン基板の抵抗率が３０
    Ωｃｍ以上であり、前記第１シリコン層の抵抗率が０．
    ０５〜０．５Ωｃｍであり、前記第２シリコン層の抵抗
    率が０．１Ωｃｍ以下であることを特徴とする請求項１
    ないし３のいずれかに記載の半導体基板の製造方法。
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