JP2003100760A - エピタキシャルシリコンウェハおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高いＩＧ能力を有し、同時に、高密度析出物
が存在する下地シリコン基板からエピタキシャルシリコ
ン層内のデバイス領域に流れ込む拡散電流を低減したエ
ピタキシャルシリコンウェハを提供する。 【解決手段】 エピタキシャルシリコンウェハにＩＧ
（インターナルゲッタリング）能力を付与する目的で、
下地シリコン基板として、窒素や炭素を添加したシリコ
ンウェハ、あるいは析出のための熱処理施したシリコン
ウェハ、あるいはこれらの方法を併用した高析出型のシ
リコンウェハを用いたエピタキシャルシリコンにおい
て、下地シリコン基板とエピタキシャルシリコン層の界
面近傍に、内部に欠陥を有し下地シリコン基板やエピ層
よりも電気抵抗の低い層を設けることにより、高いＩＧ
能力と低い拡散電流を両立したエピタキシャルシリコン
ウェハを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
用いられるシリコンウェハのうち、特に高いＩＧ能力を
有し、同時に高密度に析出した下地シリコン基板からエ
ピタキシャルシリコン層内のデバイス領域に流れ込む拡
散電流を低減したエピタキシャルシリコンウェハ、およ
び該エピタキシャルシリコンウェハの製造方法に関する
ものである。

【０００２】

【従来の技術】通常、半導体デバイスを製造するシリコ
ンウェハとしては、チョクラルスキー法（ＣＺ法）によ
って育成したシリコン単結晶インゴットからウェハを切
り出し、表面を鏡面状に研磨したポリッシュウェハが用
いられている。しかし近年、ＣＺ法によって育成したシ
リコン単結晶には多くの場合、結晶内のシリコン原子空
孔が集まってできたＣＯＰと呼ばれる八面体ボイド欠陥
が存在し、これがシリコンポリッシュウェハの酸化膜耐
圧劣化の主要な原因であることがわかってきた。

【０００３】また、ＣＺ法で製造したシリコンポリシュ
ウェハには過飽和な格子間酸素と、結晶引き上げ後の冷
却途中で形成された多数の酸素析出核が含まれている。
この過飽和な格子間酸素と多数の酸素析出核を含んだシ
リコンポリシュウェハを用いて半導体デバイスを製造す
る場合、デバイスの製造工程中の熱処理中に酸素析出核
に格子間酸素が析出して、シリコンウェハ内部に酸素析
出物やこれに起因する微小な欠陥が多数発生する。この
ような酸素析出物やこれに起因する微小な欠陥はウェハ
内奥部に存在する場合には重金属を捕獲するゲッタリン
グサイトとなり（通常これはＩＧ（Ｉｎｔｅｒｎａｌ
ｇｅｔｔｅｒｉｎｇ）効果と呼ばれている）、デバイス
の製造には好適であるが、ウェハ表面近傍のデバイス作
製領域に存在すると、半導体デバイスの動作を阻害する
ことが知られている。

【０００４】近年上記のＣＯＰ欠陥に対する対策とし
て、シリコンウェハの表面近傍のデバイス作製領域を無
欠陥化するために、ＣＺシリコンポリッシュウェハを下
地シリコンウェハとして、その上に気相成長法によって
シリコン単結晶をエピタキシャル成長させた、エピタキ
シャルシリコンウェハの需要が高まっている。

【０００５】しかし、エピタキシャルシリコンウェハは
ＣＺポリッシュウェハと比較するとＩＧ能力が低いとい
う問題があった。即ち、エピタキシャルシリコンウェハ
では、エピタキシャルシリコン層の成長工程が１０５０
℃〜１１５０℃程度の高温であり、またその時の昇温速
度も大きいことから、エピ層の成長工程で下地シリコン
ウェハ中の酸素析出核が減少あるいは消減するため、そ
の後の熱処理によってもシリコンウェハ内に析出物が形
成されにくくなり、通常のポリッシュウェハと比較して
ＩＧ能力が低下する。

【０００６】従来、この問題を解決してＩＧ能力の高い
エピタキシャルシリコンウェハを実現する方法として
は、エピタキシャルシリコン層の成長工程の前に７００
℃〜１０００℃でアニールし酸素析出核をさせる方法
（特開平１１−３５４５２５）や、下地のＣＺシリコン
結晶に窒素を添加する方法（特開平１１−１８９４９
３）、下地のＣＺシリコン結晶に炭素を添加する方法
（特開平１０−５０７１５）、下地のＣＺシリコン結晶
に窒素と炭素を添加する方法（特開２０００−２７２９
９５）、窒素添加とプレアニールを組み合わせた方法
（特願平１０−１５８３２２）、炭素添加とプレアニー
ルを組み合わせた方法（特開平１１−２０４５３４）な
どの方法が考案されている。

【０００７】

【発明が解決しようとする課題】エピタキシャルシリコ
ンウェハのＩＧ能力を高めるためには、前記のような方
法で意図的に下地シリコンウェハの酸素析出物密度を高
めることが有効である。しかしながら、ＩＧ能力を高め
たエピタキシャルシリコンウェハの下地シリコン基板の
高析出領域では、析出物がシリコン半導体の禁制帯中に
作る欠陥準位が少数キャリアの発生再結合中心として働
く為、必然的に少数キャリアの発生速度が大きくなる。
このため、エピタキシャルシリコン層に単純にｐｎ接合
などにより空乏層を形成した場合には、その空乏層に基
板からの拡散電流が大量に流れ込み、逆バイアスを印加
したｐｎ接合の空乏層のリーク電流が増大するという問
題があった。

【０００８】本発明は、このような問題点に鑑みてなさ
れたもので、高いＩＧ能力を有する高密度に析出する基
板を用いたエピタキシャルシリコンウェハを用いなが
ら、同時に、エピタキシャルシリコン層のデバイス構造
になんら特別な工夫を施さなくても、基板からの流れ込
む拡散電流を低減する機能を有するエピタキシャルシリ
コンウェハを提供することを目的とする。

【０００９】

【課題を解決するための手段】本願の請求項１記載の発
明は、デバイスプロセス開始前またはデバイスプロセス
途中の熱処理により、デバイスプロセス後のエピタキシ
ャルシリコンウェハの下地シリコン基板中に少なくとも
１×１０⁸個／ｃｍ³以上の高密度な酸素析出物が析出す
るはずである高酸素析出型の下地シリコン基板にエピタ
キシャルシリコン層を気相成長させて得るエピタキシャ
ルシリコンウェハのうち、いわゆるｐ／ｐ^-やｎ／ｎ^-な
どのようなエピタキシャルシリコン層と前記下地シリコ
ン基板が同じ導電型の半導体であり、それらのエピタキ
シャルシリコン層や下地シリコン基板層の電気抵抗率が
約１Ωｃｍ程度以上であるエピタキシャルシリコンウェ
ハを作成する際に、前記エピタキシャルシリコン層と前
記下地シリコン基板の界面近傍の下地シリコン基板内、
または前記エピタキシャルシリコン層と前記下地シリコ
ン基板の界面近傍のエピタキシャルシリコン層内に、最
低電気抵抗率が少なくとも０．１Ωｃｍ以下となる低電
気抵抗層を形成することにより、高いＩＧ能力を有する
高密度に析出する基板を用いたエピタキシャルシリコン
ウェハを用いながら、同時に、エピタキシャルシリコン
層のデバイス構造になんら特別な工夫を施さなくても、
基板からの流れ込む拡散電流を低減できる機能を有する
エピタキシャルシリコンウェハを提供する。なお、下地
基板の酸素析出物密度が1×１０⁹／ｃｍ³以上あるいは
酸素析出物密度が1×１０¹⁰／ｃｍ³以上と大きくなるほ
ど、下地基板からの拡散電流は急激に増大するので、本
発明による拡散電流抑制方法がより有効になることは言
うまでもない。

【００１０】本願請求項２記載の発明は、請求項１に記
載のエピタキシャルシリコンウェハの下地シリコン基板
である高析出シリコンウェハとして、１×１０¹³ａｔｏ
ｍｓ／ｃｍ³以上１×１０¹⁶ａｔｏｍｓ／ｃｍ³以下の濃
度で窒素元素が結晶中に添加されたシリコンウェハを用
いることを特徴とする請求項１に記載のエピタキシャル
シリコンウェハを提供する。なお、特に窒素濃度が５×
１０¹⁴／ｃｍ³以上では、下地基板の酸素析出効果より
顕著になるので、本発明による拡散電流抑制方法がより
有効である。

【００１１】本願請求項３記載の発明は、請求項１に記
載のエピタキシャルシリコンウェハの下地シリコン基板
である高析出シリコンウェハとして、５×１０¹⁵ａｔｏ
ｍｓ／ｃｍ³以上５×１０¹⁷ａｔｏｍｓ／ｃｍ³以下の濃
度で炭素元素が結晶中に添加されたシリコンウェハを用
いることを特徴とする請求項１に記載のエピタキシャル
シリコンウェハを提供する。なお、特に炭素濃度が１×
１０¹⁶／ｃｍ³以上では、下地基板の酸素析出効果より
顕著になるので、本発明による拡散電流抑制方法がより
有効である。

【００１２】本願請求項４記載の発明は、請求項１に記
載のエピタキシャルシリコンウェハの下地シリコン基板
が、１×１０¹³ａｔｏｍｓ／ｃｍ³以上１×１０¹⁶ａｔ
ｏｍｓ／ｃｍ³以下の窒素元素と、５×１０¹⁶ａｔｏｍ
ｓ／ｃｍ³以上５×１０¹⁷ａｔｏｍｓ／ｃｍ³以下の炭素
元素が同時に添加されたシリコンウェハであることを特
徴とする請求項１に記載のエピタキシャルシリコンウェ
ハを提供する。なお、特に窒素濃度が５×１０¹⁴／ｃｍ
³以上、炭素濃度が１×１０¹⁶／ｃｍ³以上では、下地基
板の酸素析出効果より顕著になるので、本発明による拡
散電流抑制方法がより有効である。

【００１３】本願請求項５記載の発明は、請求項１に記
載のエピタキシャルシリコンウェハの下地シリコン基板
が、エピ堆積前に６５０℃以上９５０℃以下の温度で少
なくとも１５分以上の熱処理を施されたシリコンウェハ
であることを特徴とする請求項１に記載のエピタキシャ
ルシリコンウェハを提供する。

【００１４】本願請求項６記載の発明は、請求項１に記
載のエピタキシャルシリコンウェハの下地シリコン基板
が、請求項２または請求項３または請求項４に記載の高
析出シリコンウェハであり、それをエピ堆積前に６５０
℃以上９５０℃以下の温度で少なくとも１５分間以上の
熱処理を施されたシリコンウェハであることを特徴とす
る請求項１に記載のエピタキシャルシリコンウェハを提
供する。

【００１５】本願請求項７記載の発明は、請求項１から
６に記載のエピタキシャルシリコンウェハのエピタキシ
ャルシリコン層と下地シリコン基板の界面または該界面
近傍の下地シリコン基板内に抵抗率が、０．１Ωｃｍ以
下の低抵抗層を形成する手段として、エピタキシャルシ
リコン層を形成する前に前記下地シリコン基板と同じ導
電型となる不純物イオン（ｐ型の場合はＢを含むイオ
ン、ｎ型の場合は、ＰまたはＡｓまたはＳｂを含むイオ
ン）を前記下地シリコン基板の表面にイオン注入し、そ
の後に該下地シリコン基板の表面上にエピタキシャルシ
リコン層を形成することを特徴とする、前記請求項１か
ら６に記載のエピタキシャルシリコンウェハを提供す
る。

【００１６】本願請求項８記載の発明は、請求項１から
６に記載のエピタキシャルシリコンウェハのエピタキシ
ャルシリコン層と下地シリコン基板の界面または該界面
近傍の下地シリコン基板内に抵抗率が、０．１Ωｃｍ以
下の低抵抗層を形成する手段として、エピタキシャルシ
リコン層を形成する前に前記下地シリコン基板と同じ導
電型となる不純物元素（ｐ型の場合はＢ、ｎ型の場合は
ＰまたはＡｓまたはＳｂ）を含んだガラスを塗布法また
はＣＶＤ法などにより形成した後に、熱処理による固層
−固層拡散によって不純物元素を含んだガラス層から下
地シリコン基板に拡散させる処理を行い、その後このガ
ラス層を除去した後に、前記下地シリコン基板上に前記
下地シリコン基板と同じ導電型の前記エピタキシャルシ
リコン層を堆積することを特徴とする、請求項１から６
に記載のエピタキシャルシリコンウェハを提供する。

【００１７】本願請求項９記載の発明は、請求項１から
６に記載のエピタキシャルシリコンウェハのエピタキシ
ャルシリコン層と下地シリコン基板の界面または該界面
近傍のエピタキシャルシリコン層内に抵抗率が、０．１
Ωｃｍ以下の低抵抗層を形成する手段として、エピタキ
シャルシリコン層堆積の初期段階で、一時的に所定の時
間、所定の量のエピタキシャル堆積用の原料ガスに、前
記下地シリコン基板と同じ導電型となす為の不純物元素
（ｐ型の場合はＢ、ｎ型の場合は、ＰまたはＡｓまたは
Ｓｂ）を含んだガスを混ぜることにより約０．３μｍ以
上１．５μｍ以下の厚さで、その最低電気抵抗率が０．
１Ωｃｍ以下の低抵抗エピタキシャル層の堆積を行うこ
とを特徴とする、前記請求項１から６に記載のエピタキ
シャルシリコンウェハを提供する。

【００１８】本願請求項１０記載の発明は、請求項７に
記載のエピタキシャルシリコンウェハのエピタキシャル
シリコン層と下地シリコン基板の界面または該界面近傍
の下地シリコン基板内に抵抗率が０．１Ωｃｍ以下の低
抵抗層を形成する手段として、エピタキシャルシリコン
層を形成する前に下地シリコン基板の表面に５０ｎｍ以
下の厚さのシリコン酸化膜を形成し、該シリコン酸化膜
上から前記下地シリコン基板と同じ導電型となる不純物
イオン（ｐ型の場合はＢを含むイオン、ｎ型の場合は、
ＰまたはＡｓまたはＳｂを含むイオン）を前記下地シリ
コン基板の表面にイオン注入し、該シリコン酸化膜を除
去した後に、該下地シリコン基板の表面上にエピタキシ
ャルシリコン層を形成することを特徴とする、前記請求
項１から６に記載のエピタキシャルシリコンウェハを提
供する。

【００１９】本願請求項１１記載の発明は、請求項１か
ら６に記載のエピタキシャルシリコンウェハのエピタキ
シャルシリコン層と下地シリコン基板の界面または該界
面近傍のエピタキシャルシリコン層内に抵抗率が、０．
１Ωｃｍ以下の低抵抗層を形成する手段として、請求項
７から請求項１０に記載されている方法を同時に実施す
ることを特徴とする、請求項１から６に記載のエピタキ
シャルシリコンウェハを提供する。

【００２０】本願請求項１２記載の発明は、請求項７お
よび請求項１０に記載の０．１Ωｃｍ以下の低抵抗層を
形成するためのイオン注入条件として、その注入イオン
種とイオンの加速エネルギーで決まるシリコン基板中の
イオンの飛程距離が、請求項７に記載の該下地シリコン
基板の表側面から３０ｎｍ〜１．２μｍの深さとなす、
または請求項１０に記載の５０ｎｍ以下厚みのシリコン
酸化膜を該下地シリコン基板の表側面に形成した前記下
地シリコン基板中のイオンの飛程距離がシリコン基板の
表側面から３０ｎｍ〜１．２μｍの深さとなすように加
速エネルギーを制御したイオンを該下地シリコン基板の
表側面に５×１０¹³〜５×１０¹⁵ｉｏｎｓ／ｃｍ²のド
ーズ量だけ注入し、その後に前記シリコン酸化膜を除去
してから該シリコン基板の表側面に前記エピタキシャル
シリコン層を堆積することを特徴とするエピタキシャル
シリコンウェハを提供する。

【００２１】本願請求項１３記載の発明は、デバイスプ
ロセス開始前またはデバイスプロセス途中の熱処理によ
り、デバイスプロセス後のエピタキシャルシリコンウェ
ハの下地シリコン基板中に少なくとも１×１０⁸個／ｃ
ｍ³以上の酸素析出物が析出する高酸素析出型の下地シ
リコン基板を用いることを特徴とするエピタキシャルシ
リコンウェハのうち、特にエピタキシャルシリコン層と
前記下地シリコン基板が同じ導電型の半導体であるエピ
タキシャルシリコンウェハにおいて、前記エピタキシャ
ルシリコン層と前記下地シリコン基板の界面近傍の下地
シリコン基板内、または前記エピタキシャルシリコン層
と前記下地シリコン基板の界面近傍のエピタキシャルシ
リコン層内に、電気抵抗率が０．１Ωｃｍ以下の低抵抗
層を有することを特徴とする、エピタキシャルシリコン
ウェハの製造方法を提供する。

【００２２】本願請求項１４記載の発明は、請求項１に
記載のエピタキシャルシリコンウェハの下地シリコン基
板である高析出シリコンウェハとして、１×１０¹³ａｔ
ｏｍｓ／ｃｍ³以上１×１０¹⁶ａｔｏｍｓ／ｃｍ³以下の
濃度で窒素元素が結晶中に添加されたシリコンウェハを
用いることを特徴とする請求項１に記載のエピタキシャ
ルシリコンウェハの製造方法を提供する。

【００２３】本願請求項１５記載の発明は、請求項１に
記載のエピタキシャルシリコンウェハの下地シリコン基
板である高析出シリコンウェハとして、５×１０¹⁵ａｔ
ｏｍｓ／ｃｍ³以上５×１０¹⁷ａｔｏｍｓ／ｃｍ³以下の
濃度で炭素元素が結晶中に添加されたシリコンウェハを
用いることを特徴とする請求項１に記載のエピタキシャ
ルシリコンウェハの製造方法を提供する。

【００２４】本願請求項１６記載の発明は、請求項１に
記載のエピタキシャルシリコンウェハの下地シリコン基
板が、１×１０¹³ａｔｏｍｓ／ｃｍ³以上１×１０¹⁶ａ
ｔｏｍｓ／ｃｍ³以下の窒素元素と、１×１０¹⁶ａｔｏ
ｍｓ／ｃｍ³以上５×１０¹⁷ａｔｏｍｓ／ｃｍ³以下の炭
素元素が同時に添加されたシリコンウェハであることを
特徴とする請求項１に記載のエピタキシャルシリコンウ
ェハの製造方法を提供する。

【００２５】本願請求項１７記載の発明は、請求項１に
記載のエピタキシャルシリコンウェハの下地シリコン基
板が、エピ堆積前に６５０℃以上９５０℃以下の温度で
少なくとも１５分以上の熱処理を施されたシリコンウェ
ハであることを特徴とする請求項１に記載のエピタキシ
ャルシリコンウェハの製造方法を提供する。

【００２６】本願請求項１８記載の発明は、請求項１に
記載のエピタキシャルシリコンウェハの下地シリコン基
板が、請求項２または請求項３または請求項４に記載の
高析出シリコンウェハであり、それをエピ堆積前に６５
０℃以上９５０℃以下の温度で少なくとも１５分間以上
の熱処理を施されたシリコンウェハであることを特徴と
する請求項１に記載のエピタキシャルシリコンウェハの
製造方法を提供する。

【００２７】本願請求項１９記載の発明は、請求項１か
ら６に記載のエピタキシャルシリコンウェハのエピタキ
シャルシリコン層と下地シリコン基板の界面または該界
面近傍の下地シリコン基板内に抵抗率が、０．１Ωｃｍ
以下の低抵抗層を形成する手段として、エピタキシャル
シリコン層を形成する前に前記下地シリコン基板と同じ
導電型となる不純物イオン（ｐ型の場合はＢを含むイオ
ン、ｎ型の場合は、ＰまたはＡｓまたはＳｂを含むイオ
ン）を前記下地シリコン基板の表面にイオン注入し、そ
の後に該下地シリコン基板の表面上にエピタキシャルシ
リコン層を形成することを特徴とする、前記請求項１か
ら６に記載のエピタキシャルシリコンウェハの製造方法
を提供する。

【００２８】本願請求項２０記載の発明は、請求項１か
ら６に記載のエピタキシャルシリコンウェハのエピタキ
シャルシリコン層と下地シリコン基板の界面または該界
面近傍の下地シリコン基板内に抵抗率が、０．１Ωｃｍ
以下の低抵抗層を形成する手段として、エピタキシャル
シリコン層を形成する前に前記下地シリコン基板と同じ
導電型となる不純物元素（ｐ型の場合はＢ、ｎ型の場合
はＰまたはＡｓまたはＳｂ）を含んだガラスを形成し
て、これから熱処理による固層−固層拡散によって下地
シリコン基板の表面から拡散させる処理を行い、その後
このガラスを除去した後に、前記下地シリコン基板上に
前記下地シリコン基板と同じ導電型の前記エピタキシャ
ルシリコン層を堆積することを特徴とする、請求項１か
ら６に記載のエピタキシャルシリコンウェハの製造方法
を提供する。

【００２９】本願請求項２１記載の発明は、請求項１か
ら６に記載のエピタキシャルシリコンウェハのエピタキ
シャルシリコン層と下地シリコン基板の界面または該界
面近傍のエピタキシャルシリコン層内に抵抗率が、０．
１Ωｃｍ以下の低抵抗層を形成する手段として、エピタ
キシャルシリコン層堆積の初期段階で、一時的に所定の
時間、所定の量のエピタキシャル堆積用の原料ガスに、
前記下地シリコン基板と同じ導電型となす為の不純物元
素（ｐ型の場合はＢ、ｎ型の場合は、ＰまたはＡｓまた
はＳｂ）を含んだガスを混ぜることにより約０．３μｍ
以上１．５μｍ以下の厚さで、最低電気抵抗率が０．１
Ωｃｍ以下の低抵抗エピタキシャルシリコン層の堆積を
行うことを特徴とする、前記請求項１から６に記載のエ
ピタキシャルシリコンウェハの製造方法を提供する。

【００３０】本願請求項２２記載の発明は、請求項７に
記載のエピタキシャルシリコンウェハのエピタキシャル
シリコン層と下地シリコン基板の界面または該界面近傍
の下地シリコン基板内に抵抗率が０．１Ωｃｍ以下の低
抵抗層を形成する手段として、エピタキシャルシリコン
層を形成する前に下地シリコン基板の表面に５０ｎｍ以
下の厚さのシリコン酸化膜を形成し、該シリコン酸化膜
上から前記下地シリコン基板と同じ導電型となる不純物
イオン（ｐ型の場合はＢを含むイオン、ｎ型の場合は、
ＰまたはＡｓまたはＳｂを含むイオン）を前記下地シリ
コン基板の表面にイオン注入し、該シリコン酸化膜を除
去した後に、該下地シリコン基板の表面上にエピタキシ
ャルシリコン層を形成することを特徴とする、前記請求
項１から６に記載のエピタキシャルシリコンウェハの製
造方法を提供する。

【００３１】本願請求項２３記載の発明は、請求項１か
ら６に記載のエピタキシャルシリコンウェハのエピタキ
シャルシリコン層と下地シリコン基板の界面または該界
面近傍のエピタキシャルシリコン層内に抵抗率が、０．
１Ωｃｍ以下の低抵抗層を形成する手段として、請求項
７から請求項１０に記載されている方法を同時に実施す
ることを特徴とする、請求項１から６に記載のエピタキ
シャルシリコンウェハの製造方法を提供する。

【００３２】本願請求項２４記載の発明は、請求項７お
よび請求項１０に記載の０．１Ωｃｍ以下の低抵抗層を
形成するためのイオン注入条件として、その注入イオン
種とイオンの加速エネルギーで決まるシリコン基板中の
イオンの飛程距離が、請求項７に記載の該下地シリコン
基板の表側面から３０ｎｍ〜１．２μｍの深さとなす、
または請求項１０に記載の５０ｎｍ以下厚みのシリコン
酸化膜を該下地シリコン基板の表側面に形成した前記下
地シリコン基板中のイオンの飛程距離がシリコン基板の
表側面から３０ｎｍ〜１．２μｍの深さとなすように加
速エネルギーを制御したイオンを該下地シリコン基板の
表側面に５×１０¹³〜５×１０¹⁵ｉｏｎｓ／ｃｍ²のド
ーズ量だけ注入し、その後に前記シリコン酸化膜を除去
してから該シリコン基板の表側面に前記エピタキシャル
シリコン層を堆積することを特徴とするエピタキシャル
シリコンウェハの製造方法を提供する。

【００３３】本願請求項１記載の発明においては、高い
ＩＧ能力を有する高密度に析出する基板を用いたエピタ
キシャルシリコンウェハを用いながら、同時に、エピタ
キシャルシリコン層のデバイス構造になんら特別な工夫
を施さなくても、基板からの流れ込む拡散電流を低減で
きる機能を有するエピタキシャルシリコンウェハを提供
するために、デバイスプロセス開始前またはデバイスプ
ロセス途中の熱処理により、デバイスプロセス後のエピ
タキシャルシリコンウェハの下地シリコン基板中に少な
くとも１×１０⁸個／ｃｍ³以上の高密度な酸素析出物が
析出するはずである高酸素析出型の下地シリコン基板に
エピタキシャルシリコン層を気相成長させて得るエピタ
キシャルシリコンウェハのうち、いわゆるｐ／ｐ^-やｎ
／ｎ^-などのようなエピタキシャルシリコン層と前記下
地シリコン基板が同じ導電型の半導体であり、それらの
エピタキシャルシリコン層や下地シリコン基板層の電気
抵抗率が約１Ωｃｍ程度以上であるエピタキシャルシリ
コンウェハを作成する際に、前記エピタキシャルシリコ
ン層と前記下地シリコン基板の界面近傍の下地シリコン
基板内、または前記エピタキシャルシリコン層と前記下
地シリコン基板の界面近傍のエピタキシャルシリコン層
内に、最低電気抵抗率が少なくとも０．１Ωｃｍ以下と
なる低電気抵抗層を形成することにより、高密度に析出
した下地シリコン基板からの拡散電流を大幅に低減した
ことを特徴としている。なお付加的な効果として、エピ
タキシャル直下に低電気抵抗層を形成することは、エピ
タキシャル層に作成したＣＭＯＳのラッチアップ予防効
果にもなることは明らかである。また特にボロン添加に
よる低電気抵抗層はいわゆるボロンによるゲッタリング
効果も持つので、その意味でも、本発明はデバイス形成
用のエピタキシャルウェハとして好適である。

【００３４】通常シリコンウェハ表面にｐｎ接合ダイオ
ードを形成し、それに逆方向バイアスを印加して電流を
測定した場合に観測される電流は、空乏層内で発生です
る電子−正孔ペアによる発生電流と、空乏層以外で発生
し拡散により空乏層内に流れ込む少数キャリアによる拡
散電流の和で表すことができる。

【００３５】発生電流は、空乏層の内に欠陥や不純物が
無い場合には小さな値となるが、デバイス形成後に、こ
こに鉄などの重金属不純物や析出物などの結晶欠陥が存
在したり、デバイス形成による構造欠陥ができたりする
と、この発生電流が増大しデバイス特性を劣化させる電
流である。例えば抵抗率１０Ωｃｍのｐ^-シリコン基板
の表面近傍に抵抗率０．１Ωｃｍ以下となるｎ⁺シリコ
ン領域を形成した面積Ａの単純な片側階段接合ダイオー
ドの場合、逆バイアスの印加とともに空乏層幅Ｗは主に
ｐ型領域側のみに広がり、その発生電流は

【数１】で表される（ただし、ここでは、デバイス形成
により素子周辺の素子分離領域に形成された欠陥による
発生電流は無視した。実際にはこの欠陥による電流の低
減も非常に重要となるが、ここでは十分に注意して素子
を形成し、また、面積Ａが十分に大きくして、素子周辺
からの電流成分（＝周辺長Ｌに比例する成分）は除去で
きる場合を仮定する。）

【００３６】

【数１】

【００３７】

【数１】で、ｑは電荷素量、ｎｉは測定温度でのシリコ
ンの真性キャリア濃度、Ｗは空乏層の厚さ、Ａは空乏層
の面積（即ちｐｎ接合の面積）、τ１は空乏層内でのキ
ャリアの発生ライフタイムである。

【００３８】一方、拡散電流は、空乏層以外の場所で発
生した少数キャリアが拡散によって空乏層端に達し、空
乏層に流れ込むことによる電流である。通常のシリコン
ポリッシュウェハに先の片側階段接合を形成した場合に
は、ｎ⁺側から流れ込む拡散電流が小さいので、主にｐ
側（基板側）からの拡散電流のみが観測され、その大き
さは

【数２】で表されるとされている。（例えば「半導体デ
バイスの基礎」マグロウヒルブック株式会社ｐ．１９５
参照）

【００３９】

【数２】

【００４０】

【数２】で、ｑは電荷素量、Ｄ_nはｐ型領域での少数キ
ャリア（即ち電子）の拡散係数、ｎｉは測定温度でのシ
リコンの真性キャリア濃度、Ａは空乏層の面積（即ちｐ
ｎ接合の面積）、Ｎ_subはｐ型基板領域の不純物濃度
（例えばボロン濃度）、Ｌ_nはｐ型領域での少数キャリ
アの拡散長である。

【００４１】

【数２】における少数キャリアの拡散長Ｌ_nは、ここで
はｐ型基板領域における少数キャリアの発生割合を反映
している。通常のエピタキシャルシリコンウェハではエ
ピタキシャルシリコン層の少数キャリアの拡散長（今後
Ｌ_n1と書く）も、下地シリコン基板の少数キャリアの拡
散長（今後とＬ_n2書く）もそれほど値が変わらず数百μ
ｍ程度の値を持っている。しかし、高いＩＧ能力を付与
したエピタキシャルシリコンウェハでは、下地シリコン
ウェハの少数キャリアの拡散長が非常に短く数μｍにな
る場合もあり、Ｌ_n1》Ｌ_n2となっている。このような場
合には、シリコン基板を均一と見ることは出来ないので

【数２】はそのままでは成立しない。そこで拡散電流を
再度計算しなおした結果、拡散電流は

【数３】のごとくなった。

【００４２】

【数３】

【００４３】ここで、ここでＸは「空乏層の端」と「エ
ピタキシャルシリコン層−下地シリコン基板界面」の間
の距離である。また、Ｌ_effは次式

【数４】で表される有効少数キャリア拡散長である。

【００４４】

【数４】

【００４５】Ｌ_n1》Ｌ_n2の場合でも、エピタキシャルシ
リコン層が十分に厚い極限では、Ｘ＝∞と近似できるの
でＬ_eff＝Ｌ_n1となり拡散電流は比較的小さい。しか
し、エピタキシャルシリコン層が薄い場合、即ちＸがＸ
＝０に近づくとＬ_effがＬ_n2に近づくため、Ｌ_effは非常
に短くなり、その結果拡散電流

【数３】は非常に大きくなってしまうことがわかる。

【００４６】一方、

【数３】から、拡散電流は基板の不純物濃度Ｎ_sub、に
反比例していることがわかる。これは半導体におけるｐ
ｎ積一定の法則（例えば「半導体デバイスの基礎」マグ
ロウヒルブック株式会社ｐ．２０３参照）から、基板の
少数キャリアの熱平衡での濃度がＮ_subに反比例してい
ることを反映している。したがって少数キャリア拡散長
Ｌ_n2が短い場所に高濃度Ｎ_subの領域を作ると、その場
所の熱平衡濃度からの余剰の少数キャリアは、ただちに
多数キャリアと再結合してしまうので、その場所の少数
キャリア濃度はそこでの熱平衡濃度に近づき、非常に小
さな値になる。また、「高濃度Ｎ_sub、短少数キャリア
拡散長」の領域の近傍にある「低濃度Ｎ_sub長少数キャ
リア拡散長」の少数キャリアも拡散によりこの領域に吸
い込まれてしまうので、「高濃度Ｎ_sub、短少数キャリ
ア拡散長」領域に隣接して少数キャリア拡散長Ｌ_n1が長
い「低濃度Ｎ_sub、長少数キャリア拡散長」領域（即ち
低電気抵抗層の上のエピタキシャルシリコン層）がある
と、そこの少数キャリア濃度も大幅に低減する。この場
合には、拡散電流の原因となる少数キャリアの空乏層へ
の拡散が大幅に低減されるので、高ＩＧエピタキシャル
シリコンウェハにおいても拡散電流を大幅に低減するこ
とが可能となる。

【００４７】また、本願請求項９および２１では、高濃
度を、少数キャリア拡散長の短い下地シリコン基板内で
はなく、下地シリコン基板の直ぐ上のエピタキシャルシ
リコン層に形成する場合を記述しているが、この場合で
もエピ堆積時の低電気抵抗層の不純物は下地シリコン基
板にも拡散するので、上記で述ベた機構による拡散電流
の低減は可能であることは明らかである。ただし、本手
法はエピタキシャル成長時の高濃度エピタキシャル層か
ら低濃度エピタキシャル層へのドープ量の急激な変更が
実施しにくいこともあり、他の方法と比較すると相対的
には効果はやや弱くなる。

【００４８】

【発明の実施の形態】以下、本発明を、図面を参照しつ
つ実施形態に基づき説明する。図１は本発明の実施形態
の一例を示す。（第一工程として）結晶育成段階で窒
素、または炭素、または窒素＋炭素を添加して作製した
ＣＺ結晶をウェハに加工した鏡面研磨シリコンウェハを
準備し、（第二工程として）そのウェハ表面（エピタキ
シャルシリコン層を形成する面）に、例えば、Ｂ（ボロ
ン）をイオン注入するか、あるいは表面にＣＶＤでＢＳ
Ｇ（ｂｏｒｏｎ ｓｉｌｉｃａｔｅ ｇｌａｓｓまたは
ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）を形成し熱拡
散により表面にｐ⁺領域を形成した後にＢＳＧを除去す
るか、あるいは高濃度にＢ（ボロン）をドープした低抵
抗エピタキシャルシリコン層を形成するなどして、少な
くとも０．１Ωｃｍ以下の低電気抵抗層を下地シリコン
基板の表面近傍に形成し、（第三工程として）その上に
デバイスを形成するための目標とする電気抵抗率のエピ
タキシャルシリコンウェハを目標の厚さだけ形成する。

【００４９】図２は本発明の実施形態の他の例を示す。
（第一工程として）結晶育成段階で窒素、または炭素、
または窒素＋炭素を添加して作製したＣＺ結晶をウェハ
に加工した鏡面研磨シリコンウェハを準備し、（第二工
程として）ＩＧ能カ強化のために該シリコンウェハの析
出を補強する目的で、６５０℃以上９５０℃以下の温度
で少なくとも１５分以上の熱処理を行い、（第三工程と
して）そのウェハ表面（エピタキシャルシリコン層を形
成する面）に、例えば、Ｂ（ボロン）をイオン注入する
か、あるいは表面にＣＶＤでＢＳＧ（ｂｏｒｏｎ ｓｉ
ｌｉｃａｔｅｇｌａｓｓまたはｂｏｒｏｓｉｌｉｃａｔ
ｅ ｇｌａｓｓ）を形成し熱拡散により表面にｐ⁺領域
を形成した後にＢＳＧを除去するか、あるいは高濃度に
Ｂ（ボロン）をドープした低抵抗エピタキシャルシリコ
ン層を形成するなどして、少なくとも０．１Ωｃｍ以下
の低電気抵抗層を下地シリコン基板の表面近傍に形成
し、（第四工程として）その上にデバイスを形成するた
めの目標とする電気抵抗率のエピタキシャルシリコンウ
ェハを目標の厚さだけ形成する。

【００５０】

【実施例】以下、本発明を実施例により具体的に説明す
る。

【００５１】（実施例１）図１に示すように、ＣＺ法で
作製したアズグロウンでの格子間酸素濃度がそれぞれ８
×１０¹⁷ａｔｏｍｓ／ｃｍ³（ＪＥＩＤＡ）以上、ｐ
型、電気抵抗率１０Ωｃｍである、通常の鏡面研磨シリ
コンウェハ、窒素添加鏡面研磨シリコンウェハ（窒素濃
度：５×１０¹⁴ａｔｏｍｓ／ｃｍ³）、炭素添加鏡面研
磨ウェハ（炭素濃度：１×１０¹⁶ａｔｏｍｓ／ｃ
ｍ³）、および窒素＋炭素添加鏡面研磨ウェハ（窒素濃
度：５×１０¹⁵ａｔｏｍｓ／ｃｍ³、炭素濃度：１×１
０¹⁷ａｔｏｍｓ／ｃｍ³）、および上記各種ウェハにＡ
ｒガス中での８５０℃×１時間の析出熱処理を施したウ
ェハを準備し、各ウェハの表面側に、ボロンのイオン注
入（１８０ＫｅＶ、２×１０¹⁴ｉｏｎｓ／ｃｍ²）を行
い、その後１０Ωｃｍのエピタキシャルシリコン層を７
μｍ堆積して、エピタキシャルシリコンウェハを作製し
た。

【００５２】次に図４に示すように、これらの試料にｐ
ｎ⁺片側階段接合型のｐｎダイオードを形成し、その逆
方向リーク電流を測定した。ここでｐｎ接合ダイオ一ド
にはガードリングを設け周辺からのリーク電流を除去し
た。またｐｎ接合ダイオードの接合面積は周辺成分の影
響を低減する目的で３０ｍｍ²と大きな面積とした。周
辺成分の影響が少ない場合には、ｐｎ接合の逆方向リー
ク電流は、空乏層内での電子正孔対の生成による発生成
分

【数１】と、基板からの少数キャリアの拡散により流れ
込む拡散成分

【数２】の合計となる。このうち発生成分は空乏層内で
の電子正孔対の生成によるので、均一な系では空乏層の
体積（ここでは接合の面積が一定なので、空乏層の厚さ
Ｗ）に比例する。そこでｐｎ接合の逆方向リーク電流を
空乏層幅０に向けて外挿することにより拡散成分

【数２】を求めた。結果を表１に示す。また比較の為に
低電気抵抗層を設けなかった場合の拡散電流の測定結果
を表４に示す。表４では通常のエピタキシャルシリコン
ウェハの場合の拡散電流は７．０×１０^-12Ａ（面積３
０ｍｍ²）であるが、析出を強化した下地シリコン基板
を用いたエピタキシャルシリコンウェハの拡散電流は１
０^-11Ａ台〜１０^-10Ａ台と大きくなっていることが分か
る。これは数３、数４で示されるように、高密度に析出
物が形成された下地シリコン基板では少数キャリアが熱
平衡密度まで直ぐに生成され、それがｐｎ接合の空乏層
まで拡散するため、拡散電流が大きくなる為である。一
方、表１に示すように下地シリコン基板へのＢ（ボロ
ン）のイオン注入により低電気抵抗層を基板中に形成し
た本実施例では、いずれの場合も拡散電流が約１×１０
^-12Ａ近くまで低減できていることが分かる。

【００５３】（実施例２）図２に示すように、実施例１
と同様の各種ウェハを準備し、各ウェハの表面側にＣＶ
ＤにてＢＳＧを形成した後に１１５０℃×１時間の拡散
処理を行った後にＢＳＧを除去した。このときのウェハ
表面の抵抗率は０．０５Ωｃｍであった。その後１０Ω
ｃｍのエピタキシャルシリコン層を７μｍ堆積して、エ
ピタキシャルシリコンウェハを作製し、次に図４に示す
ように、これらの試料にｐｎ⁺片側階段接合型のｐｎダ
イオードを形成し、その逆方向リーク電流を測定した。
結果を表２に示す。表２に示すように本実施例では、い
ずれの場合も拡散電流が約２×１０^-12Ａ程度以下まで
低減できていることが分かる。

【００５４】（実施例３）図３に示すように、実施例１
と同様の各種ウェハを準備し、各ウェハの表面側にＬＰ
ＣＶＤにて０．０５Ωｃｍのエピタキシャルシリコン層
を０．５μｍだけ形成した。その後、別のエピタキシャ
ル製造装置にて１０Ωｃｍのエピタキシャルシリコン層
を７μｍ堆積して、エピタキシャルシリコンウェハを作
製した。その後図４に示すように、これらの試料にｐｎ
⁺片側階段接合型のｐｎダイオードを形成し、その逆方
向リーク電流を測定した。結果を表３に示す。いずれの
場合も拡散電流が約１０^-12Ａ台前半の値まで低減でき
ていることが分かる。

【００５５】

【発明の効果】以上説明した通り本発明によれば、種々
の方法で下地シリコン基板のＩＧ能力を増強したエピタ
キシャルシリコンウェハで問題となる拡散電流の増大
を、なんらデバイスに特別な構造を付与しなくても通常
のＩＧ能力のほとんどないエピタキシャルシリコンウェ
ハよりも大幅に低減することができる。従って、本発明
によるエピタキシャルシリコンウェハを用いることによ
り、デバイスの製造工程で懸念される汚染に対しても十
分に高いＩＧ能力を有しつつ、なんらデバイスに特別な
構造を付与しなくても基板からの拡散リーク電流を抑制
した半導体装置を製造することが可能となる。

【００５６】なお、本発明の効果の骨子は、エピタキシ
ャルシリコンウェハのエピタキシャルシリコン層と高い
ＩＧ能力を有する下地シリコン基板の界面近傍に、内部
に欠陥を有し短い少数キャリア拡散長をもつ低電気抵抗
層を設け、エピ層の少数キャリアを低減することによ
り、エピ層中のデバイスの空乏層に少数キャリアが流れ
込むことによる拡散電流を低減することに由来する。従
って、その効果は、本実施例に限らない。即ち、「高い
ＩＧ能力を有する下地シリコン基板」を有し、「エピタ
キシャルシリコン層と高いＩＧ能力を有する下地シリコ
ン基板の界面近傍に、内部に欠陥を有し短い少数キャリ
ア拡散長をもつ低電気抵抗層」を有するエピタキシャル
シリコンウェハであれば、「高いＩＧ能力を有する下地
シリコン基板」の実現方法、「エピタキシャルシリコン
層と高いＩＧ能力を有する下地シリコン基板の界面近傍
に、内部に欠陥を有し短い少数キャリア拡散長をもつ低
電気抵抗層」の実現方法、また、ｐ型基板、ｎ型基板、
不純物の種類などによらずに効果があることも、明らか
である。

【００５７】

【表１】

【００５８】

【表２】

【００５９】

【表３】

【００６０】

【表４】

【図面の簡単な説明】

【図１】 本発明の実施形態の一例を示す工程図であ
る。

【図２】 本発明の実施形態の別の一例を示す工程図で
ある。

【図３】 本発明の実施形態の別の一例を示す工程図で
ある。

【図４】 本発明の効果を確認するための評価工程を示
す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石坂 和紀 千葉県富津市新富20−１ 新日本製鐵株式 会社技術開発本部内 Ｆターム(参考） 5F045 AB02 DA59 DA66 DA67

Claims (24)

【特許請求の範囲】
1. 【請求項１】 デバイスプロセス開始前またはデバイス
   プロセス途中の熱処理により、デバイスプロセス後のエ
   ピタキシャルシリコンウェハの下地シリコン基板中に少
   なくとも１×１０⁸個／ｃｍ³以上の酸素析出物が析出す
   る高酸素析出型の下地シリコン基板を用いることを特徴
   とするエピタキシャルシリコンウェハのうち、特にエピ
   タキシャルシリコン層と前記下地シリコン基板が同じ導
   電型の半導体であり、その電気抵抗率が約１Ωｃｍ程度
   以上であるエピタキシャルシリコンウェハにおいて、前
   記エピタキシャルシリコン層と前記下地シリコン基板の
   界面近傍の下地シリコン基板内、または前記エピタキシ
   ャルシリコン層と前記下地シリコン基板の界面近傍のエ
   ピタキシャルシリコン層内に、電気抵抗率が０．１Ωｃ
   ｍ以下の低抵抗層を有することを特徴とする、エピタキ
   シャルシリコンウェハ。
2. 【請求項２】 該エピタキシャルシリコンウェハの下地
   シリコン基板が、１×１０¹³ａｔｏｍｓ／ｃｍ³以上１
   ×１０¹⁶ａｔｏｍｓ／ｃｍ³以下の窒素元素が添加され
   たシリコンウェハであることを特徴とする請求項１に記
   載のエピタキシャルシリコンウェハ。
3. 【請求項３】 該エピタキシャルシリコンウェハの下地
   シリコン基板が、５×１０¹⁵ａｔｏｍｓ／ｃｍ³以上５
   ×１０¹⁷ａｔｏｍｓ／ｃｍ³以下の炭素元素が添加され
   たシリコンウェハであることを特徴とする請求項１に記
   載のエピタキシャルシリコンウェハ。
4. 【請求項４】 該エピタキシャルシリコンウェハの下地
   シリコン基板が、１×１０¹³ａｔｏｍｓ／ｃｍ³以上１
   ×１０¹⁶ａｔｏｍｓ／ｃｍ³以下の窒素元素と、５×１
   ０¹⁵ａｔｏｍｓ／ｃｍ³以上５×１０¹⁷ａｔｏｍｓ／ｃ
   ｍ³以下の炭素元素が同時に添加されたシリコンウェハ
   であることを特徴とする請求項１に記載のエピタキシャ
   ルシリコンウェハ。
5. 【請求項５】 該エピタキシャルシリコンウェハの下地
   シリコン基板が、エピ堆積前に６５０℃以上９５０℃以
   下の温度で少なくとも１５分以上の熱処理を施されたシ
   リコンウェハであることを特徴とする請求項１に記載の
   エピタキシャルシリコンウェハ。
6. 【請求項６】 該エピタキシャルシリコンウェハの下地
   シリコン基板が、請求項２および請求項３および請求項
   ４に記載の下地シリコン基板であり、エピ堆積前に６５
   ０℃以上９５０℃以下の温度で少なくとも１５分以上の
   熱処理を施されたシリコンウェハであることを特徴とす
   る請求項１に記載のエピタキシャルシリコンウェハ。
7. 【請求項７】 該エピタキシャルシリコンウェハのエピ
   タキシャルシリコン層と下地シリコン基板の界面または
   該界面近傍の下地シリコン基板内に抵抗率が、０．１Ω
   ｃｍ以下の低抵抗層を形成する手段として、エピタキシ
   ャルシリコン層を形成する前に前記下地シリコン基板と
   同じ導電型となる不純物イオン（ｐ型の場合はＢを含む
   イオン、ｎ型の場合は、ＰまたはＡｓまたはＳｂを含む
   イオン）を前記下地シリコン基板の表面にイオン注入
   し、その後に該下地シリコン基板の表面上にエピタキシ
   ャルシリコン層を形成することを特徴とする、前記請求
   項１から６のいずれか一つに記載のエピタキシャルシリ
   コンウェハ。
8. 【請求項８】 該エピタキシャルシリコンウェハのエピ
   タキシャルシリコン層と下地シリコン基板の界面または
   該界面近傍の下地シリコン基板内に抵抗率が、０．１Ω
   ｃｍ以下の低抵抗層を形成する手段として、エピタキシ
   ャルシリコン層を形成する前に前記下地シリコン基板と
   同じ導電型となる不純物元素（ｐ型の場合はＢ、ｎ型の
   場合はＰまたはＡｓまたはＳｂ）を含んだガラスを形成
   して、これから熱処理による固層−固層拡散によって下
   地シリコン基板の表面から拡散させる処理を行い、その
   後このガラスを除去した後に、前記下地シリコン基板上
   に前記下地シリコン基板と同じ導電型の前記エピタキシ
   ャルシリコン層を堆積することを特徴とする、請求項１
   から６のいずれか一つに記載のエピタキシャルシリコン
   ウェハ。
9. 【請求項９】 該エピタキシャルシリコンウェハのエピ
   タキシャルシリコン層と下地シリコン基板の界面または
   該界面近傍のエピタキシャルシリコン層内に抵抗率が、
   ０．１Ωｃｍ以下の低抵抗層を形成する手段として、エ
   ピタキシャルシリコン層堆積の初期段階で、エピタキシ
   ャル堆積用の原料ガスに、前記下地シリコン基板と同じ
   導電型となす為の不純物元素（ｐ型の場合はＢ、ｎ型の
   場合は、ＰまたはＡｓまたはＳｂ）を含んだガスを混ぜ
   ることにより約０．３μｍ以上１．５μｍ以下の厚さ
   で、最低電気抵抗率が０．１Ωｃｍ以下の低抵抗エピタ
   キシャルシリコン層の堆積を行うことを特徴とする、前
   記請求項１から６のいずれか一つに記載のエピタキシャ
   ルシリコンウェハ。
10. 【請求項１０】 請求項７に記載のエピタキシャルシリ
    コンウェハのエピタキシャルシリコン層と下地シリコン
    基板の界面または該界面近傍の下地シリコン基板内に抵
    抗率が０．１Ωｃｍ以下の低抵抗層を形成する手段とし
    て、エピタキシャルシリコン層を形成する前に下地シリ
    コン基板の表面に５０ｎｍ以下の厚さのシリコン酸化膜
    を形成し、該シリコン酸化膜上から前記下地シリコン基
    板と同じ導電型となる不純物イオン（ｐ型の場合はＢを
    含むイオン、ｎ型の場合は、ＰまたはＡｓまたはＳｂを
    含むイオン）を前記下地シリコン基板の表面にイオン注
    入し、該シリコン酸化膜を除去した後に、該下地シリコ
    ン基板の表面上にエピタキシャルシリコン層を形成する
    ことを特徴とする、前記請求項１から６のいずれか一つ
    に記載のエピタキシャルシリコンウェハ。
11. 【請求項１１】 該エピタキシャルシリコンウェハのエ
    ピタキシャルシリコン層と下地シリコン基板の界面また
    は該界面近傍のエピタキシャルシリコン層内に抵抗率
    が、０．１Ωｃｍ以下の低抵抗層を形成する手段とし
    て、請求項７から請求項１０に記載されている方法を同
    時に実施することを特徴とする、請求項１から６のいず
    れか一つに記載のエピタキシャルシリコンウェハ。
12. 【請求項１２】 請求項７または請求項１０に記載の
    ０．１Ωｃｍ以下の低抵抗層を形成するためのイオン注
    入条件として、その注入イオン種とイオンの加速エネル
    ギーで決まるシリコン基板中のイオンの飛程距離が、請
    求項７に記載の該下地シリコン基板の表側面から３０ｎ
    ｍ〜１．２μｍの深さとなす、または請求項１０に記載
    の５０ｎｍ以下の厚みのシリコン酸化膜を該下地シリコ
    ン基板の表側面に形成した前記下地シリコン基板中のイ
    オンの飛程距離がシリコン基板の表側面から３０ｎｍ〜
    １．２μｍの深さとなすように、加速エネルギーを制御
    したイオンを該下地シリコン基板の表側面に５×１０¹³
    〜５×１０¹⁵ｉｏｎｓ／ｃｍ²のドーズ量だけ注入し、
    その後に前記エピタキシャルシリコン層を堆積する、あ
    るいは前記シリコン酸化膜を除去してから該シリコン基
    板の表側面に前記エピタキシャルシリコン層を堆積する
    ことを特徴とするエピタキシャルシリコンウェハ。
13. 【請求項１３】 デバイスプロセス開始前またはデバイ
    スプロセス途中の熱処理により、デバイスプロセス後の
    エピタキシャルシリコンウェハの下地シリコン基板中に
    少なくとも１×１０⁸個／ｃｍ³以上の酸素析出物が析出
    する高酸素析出型の下地シリコン基板を用いることを特
    徴とするエピタキシャルシリコンウェハのうち、特にエ
    ピタキシャルシリコン層と前記下地シリコン基板が同じ
    導電型の半導体であるエピタキシャルシリコンウェハに
    おいて、前記エピタキシャルシリコン層と前記下地シリ
    コン基板の界面近傍の下地シリコン基板内、または前記
    エピタキシャルシリコン層と前記下地シリコン基板の界
    面近傍のエピタキシャルシリコン層内に、電気抵抗率が
    ０．１Ωｃｍ以下の低抵抗層を有することを特徴とす
    る、エピタキシャルシリコンウェハの製造方法。
14. 【請求項１４】 該エピタキシャルシリコンウェハの下
    地シリコン基板が、１×１０¹³ａｔｏｍｓ／ｃｍ³以上
    １×１０¹⁶ａｔｏｍｓ／ｃｍ³以下の窒素元素が添加さ
    れたシリコンウェハであることを特徴とする請求項１に
    記載のエピタキシャルシリコンウェハの製造方法。
15. 【請求項１５】 該エピタキシャルシリコンウェハの下
    地シリコン基板が、５×１０¹⁵ａｔｏｍｓ／ｃｍ³以上
    ５×１０¹⁷ａｔｏｍｓ／ｃｍ³以下の炭素元素が添加さ
    れたシリコンウェハであることを特徴とする請求項１に
    記載のエピタキシャルシリコンウェハの製造方法。
16. 【請求項１６】 該エピタキシャルシリコンウェハの下
    地シリコン基板が、１×１０¹³ａｔｏｍｓ／ｃｍ³以上
    １×１０¹⁶ａｔｏｍｓ／ｃｍ³以下の窒素元素と、５×
    １０¹⁵ａｔｏｍｓ／ｃｍ³以上５×１０¹⁷ａｔｏｍｓ／
    ｃｍ³以下の炭素元素が同時に添加されたシリコンウェ
    ハであることを特徴とする請求項１に記載のエピタキシ
    ャルシリコンウェハの製造方法。
17. 【請求項１７】 該エピタキシャルシリコンウェハの下
    地シリコン基板が、エピ堆積前に６５０℃以上９５０℃
    以下の温度で少なくとも１５分以上の熱処理を施された
    シリコンウェハであることを特徴とする請求項１に記載
    のエピタキシャルシリコンウェハの製造方法。
18. 【請求項１８】 該エピタキシャルシリコンウェハの下
    地シリコン基板が、請求項２および請求項３および請求
    項４に記載の下地シリコン基板であり、エピ堆積前に６
    ５０℃以上９５０℃以下の温度で少なくとも１５分以上
    の熱処理を施されたシリコンウェハであることを特徴と
    する請求項１に記載のエピタキシャルシリコンウェハの
    製造方法。
19. 【請求項１９】 該エピタキシャルシリコンウェハのエ
    ピタキシャルシリコン層と下地シリコン基板の界面また
    は該界面近傍の下地シリコン基板内に抵抗率が、０．１
    Ωｃｍ以下の低抵抗層を形成する手段として、エピタキ
    シャルシリコン層を形成する前に前記下地シリコン基板
    と同じ導電型となる不純物イオン（ｐ型の場合はＢを含
    むイオン、ｎ型の場合は、ＰまたはＡｓまたはＳｂを含
    むイオン）を前記下地シリコン基板の表面にイオン注入
    し、その後に該下地シリコン基板の表面上にエピタキシ
    ャルシリコン層を形成することを特徴とする、請求項１
    から６のいずれか一つに記載のエピタキシャルシリコン
    ウェハの製造方法。
20. 【請求項２０】 該エピタキシャルシリコンウェハのエ
    ピタキシャルシリコン層と下地シリコン基板の界面また
    は該界面近傍の下地シリコン基板内に抵抗率が、０．１
    Ωｃｍ以下の低抵抗層を形成する手段として、エピタキ
    シャルシリコン層を形成する前に前記下地シリコン基板
    と同じ導電型となる不純物元素（ｐ型の場合はＢ、ｎ型
    の場合はＰまたはＡｓまたはＳｂ）を含んだガラスを形
    成して、これから熱処理による固層−固層拡散によって
    下地シリコン基板の表面から拡散させる処理を行い、そ
    の後このガラスを除去した後に、、前記下地シリコン基
    板上に前記下地シリコン基板と同じ導電型の前記エピタ
    キシャルシリコン層を堆積することを特徴とする、請求
    項１から６のいずれか一つに記載のエピタキシャルシリ
    コンウェハの製造方法。
21. 【請求項２１】 該エピタキシャルシリコンウェハのエ
    ピタキシャルシリコン層と下地シリコン基板の界面また
    は該界面近傍のエピタキシャルシリコン層内に抵抗率
    が、０．１Ωｃｍ以下の低抵抗層を形成する手段とし
    て、エピタキシャルシリコン層堆積の初期段階で、エピ
    タキシャル堆積用の原料ガスに、前記下地シリコン基板
    と同じ導電型となす為の不純物元素（ｐ型の場合はＢ、
    ｎ型の場合は、ＰまたはＡｓまたはＳｂ）を含んだガス
    を混ぜることにより０．３μｍ以上１．５μｍ以下の厚
    さで、最低電気抵抗率が０．１Ωｃｍ以下の低抵抗エピ
    タキシャルシリコン層の堆積を行うことを特徴とする、
    請求項１から６のいずれか一つに記載のエピタキシャル
    シリコンウェハの製造方法。
22. 【請求項２２】 請求項７に記載のエピタキシャルシリ
    コンウェハのエピタキシャルシリコン層と下地シリコン
    基板の界面または該界面近傍の下地シリコン基板内に抵
    抗率が０．１Ωｃｍ以下の低抵抗層を形成する手段とし
    て、エピタキシャルシリコン層を形成する前に下地シリ
    コン基板の表面に５０ｎｍ以下の厚さのシリコン酸化膜
    を形成し、該シリコン酸化膜上から前記下地シリコン基
    板と同じ導電型となる不純物イオン（ｐ型の場合はＢを
    含むイオン、ｎ型の場合は、ＰまたはＡｓまたはＳｂを
    含むイオン）を前記下地シリコン基板の表面にイオン注
    入し、該シリコン酸化膜を除去した後に、該下地シリコ
    ン基板の表面上にエピタキシャルシリコン層を形成する
    ことを特徴とする、請求項１から６のいずれか一つに記
    載のエピタキシャルシリコンウェハの製造方法。
23. 【請求項２３】 該エピタキシャルシリコンウェハのエ
    ピタキシャルシリコン層と下地シリコン基板の界面また
    は該界面近傍のエピタキシャルシリコン層内に抵抗率
    が、０．１Ωｃｍ以下の低抵抗層を形成する手段とし
    て、請求項７から請求項１０に記載されている方法を同
    時に実施することを特徴とする、請求項１から６のいず
    れか一つに記載のエピタキシャルシリコンウェハの製造
    方法。
24. 【請求項２４】 請求項７または請求項１０に記載の
    ０．１Ωｃｍ以下の低抵抗層を形成するためのイオン注
    入条件として、その注入イオン種とイオンの加速エネル
    ギーで決まるシリコン基板中のイオンの飛程距離が、請
    求項７に記載の該下地シリコン基板の表側面から３０ｎ
    ｍ〜１．２μｍの深さとなす、または請求項１０に記載
    の５０ｎｍ以下の厚みのシリコン酸化膜を該下地シリコ
    ン基板の表側面に形成した前記下地シリコン基板中のイ
    オンの飛程距離がシリコン基板の表側面から３０ｎｍ〜
    １．２μｍの深さとなすように、加速エネルギーを制御
    したイオンを該下地シリコン基板の表側面に５×１０¹³
    〜５×１０¹⁵ｉｏｎｓ／ｃｍ²のドーズ量だけ注入し、
    その後に前記エピタキシャルシリコン層を堆積する、あ
    るいは前記シリコン酸化膜を除去してから該シリコン基
    板の表側面に前記エピタキシャルシリコン層を堆積する
    ことを特徴とするエピタキシャルシリコンウェハの製造
    方法。