WO2014057741A1 - シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法 - Google Patents

シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法 Download PDF

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    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides

Definitions

  • the present invention relates to a silicon epitaxial wafer, and more particularly, to a silicon epitaxial wafer having a higher quality than that of the conventional one and particularly suitable for manufacturing a solid-state imaging device.
  • CCD Charge-Coupled Device
  • CMOS Complementary-Metal-Oxide-Semiconductor
  • the quality of the silicon substrate has a great influence, and in particular, the crystallinity of the surface layer of the wafer, which is estimated to directly affect the product characteristics, is important.
  • measures to improve surface quality 1) high-temperature treatment in an atmosphere containing inert gas or hydrogen, 2) improvement of pull-in conditions to reduce Grown-in defects, and 3) development of epitaxially grown wafers. ing.
  • an epitaxial wafer (epitaxial substrate) is basically used in order to eliminate the influence of grown-in defects during crystal growth.
  • gettering capability is added to the epitaxial wafer in order to eliminate the influence of metal contamination from the epitaxial growth apparatus (epitaxial furnace).
  • IG intrinsic gettering
  • EG extrinsic gettering
  • Patent Document 1 stipulates that, as a silicon substrate manufacturing method, a crystal doped with carbon is prepared and an epitaxial layer thickness is set to 5 ⁇ m or less to form oxygen precipitates on the substrate. It has been disclosed that the deposition is promoted by doping carbon, oxygen precipitates (BMD) are sufficiently formed, gettering capability is added, and the substrate size is reduced by reducing the precipitate size. Yes.
  • Patent Document 2 also specifies a wafer for a solid-state imaging device, and specifies the dissolved oxygen concentration and the carbon concentration of the epitaxial substrate.
  • Patent Document 3 also defines a wafer for a solid-state imaging device, which defines a boron dopant concentration in addition to an oxygen concentration and a carbon concentration of an epitaxial substrate, and a heat treatment condition for precipitation.
  • Patent Document 4 discloses that crystal growth is performed by performing simulation so that white scratches do not occur using white scratches as an index.
  • a low temperature zone around 450 ° C is used in the wiring of the final process.
  • this temperature is effective for metal alloy, it is a temperature at which an oxygen donor is formed for a silicon substrate, and care must be taken.
  • Non-Patent Document 1 also reports that oxygen donors form deep levels, and other than simple changes in resistivity due to donors, it is also possible that levels are formed and this causes leakage current and the like. .
  • the present inventor formed a large number of junction structures on a silicon wafer and examined the leakage current in detail, and as a result, focused on the epitaxial layer itself in the epitaxial substrate. It has been found that the carbon and oxygen concentration in the epitaxial layer plays an important role.
  • JP 11-204534 A WO2008-029918 WO2009-075257 JP 2009-212353 A Japanese Patent Laid-Open No. 2003-100760 JP-A-8-148501
  • the present invention has been made in view of the above-described problems of the prior art, and is a silicon epitaxial wafer having gettering capability and reduced crystal defects in order to prevent dark current and white scratches when forming a solid-state imaging device. It is another object of the present invention to provide a method for manufacturing a solid-state imaging device using the same.
  • the concentration of carbon dissolved in the epitaxial layer is 5 ⁇ 10 15 atoms / cm 3 or more and 5 ⁇ 10 16 atoms / cm 3 or less. It was found that the oxygen-related defect generation can be suppressed by specifying. As a result, a high quality epitaxial layer can be obtained while maintaining the gettering capability.
  • the silicon epitaxial wafer of the present invention is a silicon epitaxial wafer in which an epitaxial layer is formed on a silicon single crystal substrate, and the concentration of carbon dissolved in the epitaxial layer Is 5 ⁇ 10 15 atoms / cm 3 or more and 5 ⁇ 10 16 atoms / cm 3 or less.
  • a low-temperature heat treatment at around 450 ° C may be performed for the purpose of improving the interface state and so on, called sintering.
  • sintering a low-temperature heat treatment at around 450 ° C
  • the resistivity changes due to the formation of oxygen donors in this temperature range, and other than this change in resistivity, a level is formed, which affects the leakage current. It has become clearer. This effect can be suppressed by diffusing carbon. If it is an epitaxial layer, it becomes possible to relieve the leakage current caused by oxygen while ensuring sufficient precipitation of the epitaxial substrate.
  • the concentration of carbon dissolved in the epitaxial layer of the epitaxial substrate is in the range of 5 ⁇ 10 15 atoms / cm 3 or more and 5 ⁇ 10 16 atoms / cm 3 or less, thereby suppressing leakage current due to carbon.
  • the effect works, and it becomes possible to reduce the influence of defects caused by the low-temperature heat treatment on the leakage current.
  • the method for manufacturing a solid-state imaging device of the present invention is characterized in that a solid-state imaging device is formed using the silicon epitaxial wafer.
  • a solid-state imaging device is formed using the silicon epitaxial wafer.
  • a silicon epitaxial wafer having gettering capability and reduced crystal defects and a method for manufacturing a solid-state image sensor using the same, in order to prevent dark current and white scratches when forming the solid-state image sensor. It has a great effect that it can be provided.
  • FIG. 5 is a diagram showing a range in which the concentration of oxygen and carbon in the epitaxial layer and the increase in leakage current before and after the 450 ° C. treatment are 1 ⁇ 10 ⁇ 11 A or less.
  • a silicon single crystal substrate as a base was manufactured by the CZ method (CZochralski method, pulling method), and the effect of carbon was confirmed by conducting basic tests using this silicon single crystal substrate.
  • the substrate oxygen concentration of the silicon single crystal substrate was adjusted to 7 ⁇ 10 17 atoms / cm 3 (ASTM'79) in a carbon concentration range of 1.5 ⁇ 10 16 atoms / cm 3 to 5 ⁇ 10 16 atoms / cm 3 .
  • a silicon wafer was prepared, and the silicon wafer was first subjected to heat treatment at 1150 ° C / 30 min to eliminate the Grown-in defect.
  • An oxide film is formed to form a PN junction on the silicon wafer thus prepared (FIG. 1).
  • This oxide film is a mask for subsequent dopant diffusion, and a thermal oxide film may be formed, or a CVD (Chemical Vapor Deposition) oxide film may be deposited.
  • the thickness may be any thickness that can mask the dopant deposited thereafter. In general, the thickness is preferably 500 nm or more. This is because the dopant diffuses even in the oxide film.
  • CVD oxide film especially in the case of plasma CVD, attention should be paid to charge damage caused by plasma.
  • a window opening pattern is formed on the oxide film by photolithography.
  • Etching of the oxide film may be dry etching or wet etching based on HF. Although dry etching can process fine patterns, attention should be paid to the previous plasma damage. On the other hand, wet etching does not cause plasma damage, but is not suitable for processing a fine pattern.
  • diffusion is performed.
  • a dopant different from that of the substrate is diffused to form a PN junction.
  • various known methods such as ion implantation, glass deposition, and coating diffusion can be applied. Since the PN junction depth depends on the annealing conditions, the time is adjusted so that the desired depth is obtained in the preliminary experiment.
  • the outermost surface concentration after diffusion is set to a high concentration of about 1 ⁇ 10 20 atoms / cm 3, so that the outermost surface layer of diffusion can be used as it is without forming an electrode at the time of measurement.
  • Etching may be dry etching or wet etching based on HF / nitric acid. Although dry etching can process fine patterns, attention should be paid to plasma damage. On the other hand, wet etching does not cause plasma damage, but is not suitable for processing a fine pattern.
  • FIG. 1 shows an example of a PN junction structure manufactured using a silicon epitaxial wafer in this way.
  • Reference numeral 10 denotes a silicon substrate
  • reference numeral 12 denotes an oxide film
  • reference numeral 13 denotes a diffusion layer (conductivity type layer opposite to the substrate conductivity type)
  • reference numeral 14 denotes an electrode.
  • FIG. 2 shows the relationship between the leakage current of the fabricated PN junction structure and the substrate carbon concentration.
  • a heat treatment at 450 ° C was applied to the element-formed wafer for 24 hours.
  • this temperature is a temperature at which an oxygen donor is formed, while it is also a temperature at which sintering for erasing the interface state of the device is performed, and is frequently used in an actual device process.
  • Patent Document 6 discloses a method of adjusting device resistivity by actively using oxygen donor formation.
  • the resistivity can be applied only to a high resistivity substrate, not to change the resistivity even if a donor is formed.
  • the leakage current measurement temperature at this time is room temperature, and the generated current is dominant near the room temperature, and the generated current is caused by the carriers generated in the depletion layer. From this result, it is clear that this leak source exists in the depletion layer, that is, in the vicinity of the surface. From the characteristics of the leakage current shown in FIG. 3, it is clear that the measurement at room temperature is close to the slope of 0.55 eV, and the generated current is dominant.
  • Cs represents the concentration of carbon dissolved in the solid phase.
  • Non-Patent Document 2 As described in Non-Patent Document 2, it has been reported that donor generation generated at 450 ° C is suppressed by carbon, and this carbon also suppresses donor generation due to the effect of suppressing the leakage current. It can be understood by considering the level formation by PL (Photoluminescence).
  • the present inventor examined a method for controlling the leakage current by controlling oxygen and carbon in the epitaxial layer and controlling them.
  • the leakage current is in the range of 5 ⁇ 10 15 atoms / cm 3 or more and 5 ⁇ 10 16 atoms / cm 3 or less in the concentration of carbon dissolved in the epitaxial layer of the silicon epitaxial wafer.
  • the leakage current increases both in the case of less than 5 ⁇ 10 15 atoms / cm 3 and in the case of exceeding 5 ⁇ 10 16 atoms / cm 3 .
  • FIG. 5 is a diagram showing a range in which the concentration of oxygen and carbon in the epitaxial layer and the increase in leakage current before and after the 450 ° C. heat treatment are 1 ⁇ 10 ⁇ 11 A or less.
  • the carbon concentration is less than 5 ⁇ 10 15 atoms / cm 3
  • the leakage current due to defects formed by the 450 ° C. heat treatment exceeds 1 ⁇ 10 ⁇ 11 A and increases.
  • Oi represents the interstitial oxygen concentration in the epitaxial layer.
  • Example 1 As a wafer to be measured, a silicon wafer having a P conductivity type, a diameter of 200 mm, and a crystal orientation ⁇ 100> was used. Boron is used as a dopant for making this wafer P-type, the substrate resistivity is 10 ⁇ ⁇ cm, the oxygen concentration is 8 ⁇ 10 17 atoms / cm 3 (ASTM'79), and the carbon concentration is 3.5 ⁇ 10 16 atoms. / cm 3 and 6 ⁇ 10 16 atoms / cm 3 .
  • this silicon wafer was subjected to pyrogenic oxidation at 1000 ° C. to form a 1 ⁇ m oxide film.
  • photolithography is performed using a mask in which a large number of 0.5 mm square patterns are arranged, and windows are opened in the oxide film with buffered HF, and 0.5 mm square openings are formed in the oxide film at intervals of 10 mm. did.
  • Phosphorous glass was deposited on this silicon wafer using POCl 3 as a raw material. Subsequently, nitrogen annealing was performed at 1000 ° C. for 2 hours, and then the phosphorus glass was removed with HF to complete the PN junction. At this time, the diffusion depth of phosphorus was about 2 ⁇ m. Thereafter, a heat treatment was performed at 450 ° C. for 24 hours in order to reveal the influence of oxygen in the epitaxial layer. A reverse voltage was applied to the PN junction fabricated in this way, and the leakage current was measured. Specifically, + 3V was applied and the leakage current was measured.
  • the oxygen concentration was 4 ⁇ 10 16 atoms / cm 3 and the carbon concentration was 4 ⁇ 10 15 atoms / cm 3 . It was 6 ⁇ 10 15 atoms / cm 3 .
  • this invention is not limited to the following Example.
  • Example 2 As a wafer to be measured, a silicon wafer having a P conductivity type, a diameter of 200 mm, and a crystal orientation ⁇ 100> was used. Boron is used as a dopant for making this wafer P-type, the substrate resistivity is 10 ⁇ ⁇ cm, the oxygen concentration is 8 ⁇ 10 17 atoms / cm 3 (ASTM'79), and the carbon concentration is 3.5 ⁇ 10 16 atoms. / cm 3 and 6 ⁇ 10 16 atoms / cm 3 .
  • this silicon wafer was subjected to pyrogenic oxidation at 1000 ° C. to form a 1 ⁇ m oxide film.
  • photolithography is performed using a mask in which a large number of 0.5 mm square patterns are arranged, and windows are opened in the oxide film with buffered HF, and 0.5 mm square openings are formed in the oxide film at intervals of 10 mm. did.
  • Phosphorous glass was deposited on this silicon wafer using POCl 3 as a raw material. Subsequently, nitrogen annealing was performed at 1000 ° C. for 2 hours, and then the phosphorus glass was removed with HF to complete the PN junction. At this time, the diffusion depth of phosphorus was about 2 ⁇ m. Thereafter, a heat treatment was performed at 450 ° C. for 24 hours in order to reveal the influence of oxygen in the epitaxial layer. A reverse voltage was applied to the PN junction fabricated in this way, and the leakage current was measured. Specifically, + 3V was applied and the leakage current was measured.
  • the reason for polishing the epitaxial layer is to control the carbon concentration.
  • the carbon and oxygen concentrations in the epitaxial layer at this time were measured by SIMS.
  • the carbon concentrations were 2 ⁇ 10 16 atoms / cm 3 and 1 ⁇ 10 16 atoms / cm 3.
  • the carbon concentrations were 4.5 ⁇ 10 16 atoms / cm 3 and 2.5 ⁇ 10 16 atoms / cm 3 .
  • FIG. 7 shows the carbon concentration dependence when the oxygen concentration is 1.5 ⁇ 10 17 atoms / cm
  • FIG. 8 shows the carbon concentration dependence when the oxygen concentration is 3 ⁇ 10 17 atoms / cm 3.
  • the concentration of carbon dissolved in the epitaxial layer of the silicon epitaxial wafer is in the range of 5 ⁇ 10 15 atoms / cm 3 or more and 5 ⁇ 10 16 atoms / cm 3 or less, the generation of oxygen-related defects is suppressed. It can be seen that it has gettering capability and the effect on leakage current is reduced.

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Abstract

　固体撮像素子形成の際の暗電流、白傷を防止するため、ゲッタリング能力を備えかつ、結晶欠陥を低減したシリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法を提供する。　シリコン単結晶基板上にエピタキシャル層が形成されたシリコンエピタキシャルウェーハであって、前記エピタキシャル層内に固溶している炭素の濃度を5×1015 atoms/cm3以上、5×1016 atoms/cm3以下とするようにした。

Description

シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法
　本発明は、シリコンエピタキシャルウェーハに関し、従来よりも高品質であり特に固体撮像素子の製造に好適なシリコンエピタキシャルウェーハに関する。
　メモリ、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ等の固体撮像素子等の半導体装置の微細化、高性能化に伴い、それらの製品歩留まりを向上させるために、材料としてのシリコンウェーハにも高品質化が要求され、これに対応した各種シリコンウェーハが開発されている。
　固体撮像素子においては、シリコン基板品質が大きく影響し、特に、製品特性に直接影響を与えると推測されるウェーハ表層部の結晶性は重要である。表層品質の改善策として、１）不活性ガス又は水素を含む雰囲気中での高温処理、２）引き上げ条件の改善によりグロウ・イン（Grown-in）欠陥を低減、３）エピタキシャル成長ウェーハ等が開発されている。
　従来、固体撮像素子特性そのものを指標としたシリコンウェーハ特性や、リーク電流を指標としたものなど、いろいろな観点から固体撮像素子作製基板として最適なものが何であるかについて、研究開発が行われており、それらに関する特許も数多く公開されている。
　固体撮像素子用の基板としては、結晶育成時のＧｒｏｗｎ－ｉｎ欠陥の影響を排除するため基本的にエピタキシャルウェーハ（エピタキシャル基板）が使用されている。このエピタキシャルウェーハを採用するにあたり、エピタキシャル成長装置（エピタキシャル炉）からの金属汚染の影響を排除する目的で、エピタキシャルウェーハにはゲッタリング能力を付加させる。
　このゲッタリング方法としてはイントリンシックゲッタリング（ＩＧ）やエクストリンシックゲッタリング（ＥＧ）など数多くの手法があるが、近年の平坦化要求の厳密化により、両面研磨ウェーハが採用されるようになってからは、ＩＧ手法に着目した検討が多くなされ、特許も公開されている。このＩＧはすなわち、酸素析出によるゲッタリングの観点であり、この観点から、析出状態を規定した特許は数多くあるが、いずれもゲッタリングの観点であり、シリコン基板中の重金属をゲッタリングしデバイス活性層への影響を低減するものである。
　特許文献１においては、シリコン基板製造方法として、炭素をドープした結晶を作製し、エピタキシャル層厚を5μm以下とすることで、基板に酸素析出物を作りこむことを規定したものである。炭素をドープすることで析出を促進し、酸素析出物（ＢＭＤ）を十分作りこみ、ゲッタリング能力を付加し、かつ析出物サイズを小さくすることで、基板そりを低減することなどが開示されている。
　特許文献２も固体撮像素子用ウェーハを規定しており、エピタキシャル基板の固溶酸素濃度および炭素濃度を規定している。
　特許文献３も固体撮像素子用ウェーハを規定しており、エピタキシャル基板の酸素濃度と炭素濃度に加え、ボロンのドーパント濃度を規定し、かつ析出に供する熱処理条件を規定している。
　さらに、特許文献４においては、白傷を指標に、白傷が発生しないようにシミュレーションを行い結晶育成をすることが公開されている。
　以上のように多くの特許が公開されているが、いずれも基板、すなわち、エピタキシャル基板のゲッタリング能力に影響する析出についてのみ議論されている。
　一方、ストリエーションと呼ばれるリング状の感度ムラがあることがある。これはウェーハ面内でリング状に観察され、シリコン基板が影響していると考えられている。すなわちウェーハ面内において、感度ムラが生じていることになる。この原因としては、基板の酸素析出が影響していることが当然考えられ、この影響を緩和するための特許として、例えば特許文献５においては、基板からの影響、すなわち拡散電流を緩和する方法として種々の方法が公開されている。しかしこれらも、基板、すなわちエピタキシャル基板に関連したものである。
　また実工程では、最終工程の配線において、450°C前後の低温温度帯が使用される。この温度は金属のアロイには有効な温度であっても、シリコン基板にとっては酸素ドナーが形成される温度であり、注意が必要である。
　非特許文献１にも酸素ドナーが深い準位を形成することが報告されており、単なるドナーによる抵抗率の変化以外に、準位を形成しこれがリーク電流などの原因になることも十分考えられる。
　本発明者はこの白傷現象を検討するため、シリコンウェーハ上に多数の接合構造を形成し、リーク電流を測定した結果を詳細に検討した結果、エピタキシャル基板のなかでも、エピタキシャル層そのものに着目し、エピタキシャル層中の炭素及び酸素濃度が重要な働きをすることを見出した。
　以上の背景から、エピタキシャル基板の析出に着目するだけでなく、エピタキシャル層中の欠陥についても十分な検討が必要であると考えられる。
特開平１１－２０４５３４号公報 ＷＯ２００８－０２９９１８ ＷＯ２００９－０７５２５７ 特開２００９－２１２３５３号公報 特開２００３－１００７６０号公報 特開平８－１４８５０１号公報
M. Tajima et.a al., Jpn. J. Appl. Phys., 22, L586 (1983) W Wijaranakula and J. H. Matlok, J. Electrochem. Soc. 137 (1990) 1964.
　シリコンデバイスにおいてＰＮ接合リーク電流を制御することは、メモリ、固体撮像素子を問わず非常に重要である。このリーク源としては、従来からＢＭＤ（酸素析出物）や金属汚染などに着目されてきたが、本発明者は実際のデバイスプロセスを考慮し、これら以外にもリーク源となるものがないかを精査したところ、デバイス最終工程で使われる低温熱処理（450°C）にてドナーが形成されることでリークが増加することを見出した。これを低減する方法として基板の酸素濃度を下げる方法があるが、酸素濃度を下げるとゲッタリングに必要な析出が十分でないなどの問題があった。
　本発明は、上記した従来技術の問題点に鑑みなされたもので、固体撮像素子形成の際の暗電流、白傷を防止するため、ゲッタリング能力を備えかつ、結晶欠陥を低減したシリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法を提供することを目的とする。
　ＣＣＤやＣＭＯＳセンサ等の高歩留まりが要求される製品に使用される最適なエピタキシャルウェーハとしては、ゲッタリング機構を持たせるためのエピタキシャル基板特性に加えエピタキシャル層そのものにも注目し、検討することが必要である。そこに注目した結果、エピタキシャル層内の酸素及び炭素について検討し、リーク電流に影響を及ぼす因子を明らかにし、より固体撮像素子に適した基板、すなわち十分なゲッタリング能力をもちつつ、エピタキシャル層内での結晶欠陥によるリーク電流を抑制できる基板を見出した。
　後工程での低温熱処理を考慮し、エピタキシャル層内の酸素が欠陥となりリーク電流・白キズ特性を劣化させないように、基板の酸素濃度を低下させる方法もあるが、ゲッタリング能力が低下してしまうため、基板中の酸素濃度はゲッタリング能力を有する程度に制御する必要がある。このように基板中にある程度の酸素が含まれる場合、現在評価している特性では影響が見られないものの、潜在的には欠陥となる可能性がある。そこでこの酸素の影響を抑制する手法が非常に重要となってくる。
　そこで、シリコン基板上にエピタキシャル層を有するエピタキシャルウェーハにおいて、エピタキシャル層内に固溶している炭素の濃度を5×1015atoms/cm3以上、5×1016atoms/cm3以下と炭素濃度を規定することで酸素関連の欠陥発生を抑制出来ることを見出した。これにより、ゲッタリング能力を保持しつつ、高品質なエピタキシャル層を得ることができる。
　すなわち、上記課題を解決するために、本発明のシリコンエピタキシャルウェーハは、シリコン単結晶基板上にエピタキシャル層が形成されたシリコンエピタキシャルウェーハであって、前記エピタキシャル層内に固溶している炭素の濃度を5×1015 atoms/cm3以上、5×1016 atoms/cm3以下とすることを特徴とする。
　デバイスプロセス後半で、シンター処理と称して、界面準位改善その他の目的で450°C前後の低温熱処理が行われることがある。従来この温度帯では酸素ドナーが形成されて抵抗率が変化することが知られており、この抵抗率変化以外に準位が形成され、これがリーク電流に影響を及ぼすことが、本発明者の研究により明らかになってきた。この影響を、炭素を拡散させることで抑制することが可能となる。エピタキシャル層であれば、エピタキシャル基板の析出を十分確保しつつ、酸素起因のリーク電流を緩和することが可能となる。そして、エピタキシャル基板のエピタキシャル層内に固溶している炭素の濃度を5×1015 atoms/cm3以上、5×1016 atoms/cm3以下の範囲とすることで、炭素によるリーク電流の抑制効果が働き、前記低温熱処理により生じる欠陥のリーク電流への影響を低減させることが可能となる。
　本発明の固体撮像素子の製造方法は、前記シリコンエピタキシャルウェーハを用いて固体撮像素子を形成することを特徴とする。前記シリコンエピタキシャルウェーハを用いて固体撮像素子を形成することで、白傷等のない高品質なデバイスを得ることが出来る。
　本発明によれば、固体撮像素子形成の際の暗電流、白傷を防止するため、ゲッタリング能力を備えかつ、結晶欠陥を低減したシリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法を提供することができるという著大な効果を有する。
　これにより、ＣＣＤやＣＭＯＳセンサ等の高歩留まりが要求される製品に使用される高品質ウェーハのリーク電流特性を、制御することが可能であり、高い歩留にて、固体撮像素子を作製することが可能になる。
本発明に係るシリコンエピタキシャルウェーハを用いて作製したＰＮ接合構造の一例を示す概略断面図である。 ＰＮ接合構造におけるリーク電流と基板炭素濃度の関係を示すグラフである。 ＰＮ接合構造におけるリーク電流と炭素ドープＣＺ基板の温度関係を示すグラフである。 エピタキシャル層中の酸素濃度と炭素濃度を模式的に示す図である。 エピタキシャル層の酸素と炭素の濃度と450°C処理前後のリーク電流増加量が1×10-11A以下の範囲を示した図である。 エピタキシャル層中の炭素濃度とＰＮ接合構造のリーク電流の第一の測定結果を示すグラフである。 エピタキシャル層中の炭素濃度とＰＮ接合構造のリーク電流の第二の測定結果を示すグラフである。 エピタキシャル層中の炭素濃度とＰＮ接合構造のリーク電流の第三の測定結果を示すグラフである。
　以下、本発明の一つの実施の形態を添付図面に基づいて説明するが、これらの説明は例示的に示されるもので限定的に解釈すべきものでないことはいうまでもない。
　まず、CZ法（CZochralski 法、引上げ法）によって下地となるシリコン単結晶基板を製造し、このシリコン単結晶基板を使った基礎的なテストを行うことで炭素の効果を確認することから始めた。炭素濃度が1.5×1016 atoms/cm3～5×1016 atoms/cm3の範囲で、前記シリコン単結晶基板の基板酸素濃度を7×1017 atoms/cm3(ASTM'79)にそろえたシリコンウェーハを準備し、このシリコンウェーハについて、まず1150°C/30minの熱処理を加えてGrown-in欠陥を消去した。
　このように準備されたシリコンウェーハにＰＮ接合を形成する（図１）ため酸化膜を形成する。本酸化膜は、この後のドーパント拡散時のマスクであり、熱酸化膜を形成しても良いし、ＣＶＤ（Chemical Vapor Deposition）酸化膜を堆積しても良い。厚さは、この後堆積するドーパントがマスク出来る厚さであれば良い。一般的には、500nm以上とするのが好ましい。これは、酸化膜中といえども、ドーパントが拡散してしまうからである。なお、ＣＶＤ酸化膜を適用する際、特にプラズマＣＶＤの場合は、プラズマによるチャージダメージに注意すべきである。
　次に、フォトリソグラフィにより酸化膜に窓開け用のパターンを形成する。酸化膜のエッチングはドライエッチングでも、ＨＦをベースにしたウェットエッチングでも良い。ドライエッチングの方が微細パターンまで加工可能であるが、先ほどのプラズマダメージに注意すべきである。一方の、ウェットエッチングは、プラズマダメージは起こらないが、微細パターンの加工には不向きである。
　酸化膜への窓開けが完了すれば、拡散を行なう。基板とは異なるドーパントを拡散し、ＰＮ接合を形成する。拡散は、イオン注入、ガラスデポ、塗布拡散等の公知の各種手法がいずれも適用できる。ＰＮ接合深さは、アニール条件に依存するため、予備実験で所望の深さになるように時間を調整する。また、拡散後の最表面濃度であるが、1×1020atoms/cm3程度の高濃度になるようにすると、測定時の電極を特別に形成しなくとも、拡散最表層をそのまま電極として使える利点がある。
　次に、フォトリソグラフィによりパターンを形成し、ＭＥＳＡ構造を作製する。エッチングはドライエッチングでも、ＨＦ・硝酸をベースにしたウェットエッチングでも良い。ドライエッチングの方が微細パターンまで加工可能であるが、プラズマダメージに注意すべきである。一方の、ウェットエッチングは、プラズマダメージは起こらないが、微細パターンの加工には不向きである。
　このようにして、シリコンエピタキシャルウェーハを用いて作製したＰＮ接合構造の一例を図１に示す。符号１０はシリコン基板、符号１２が酸化膜、符号１３が拡散層（基板導電型とは反対の導電型層）、符号１４が電極をそれぞれ示す。
　前記作製したＰＮ接合構造のリーク電流と基板炭素濃度の関係を図２に示す。酸素関連の欠陥を顕在化するために、今回、素子形成ウェーハに450°Cの熱処理を24時間加えた。一般的にこの温度は酸素ドナーが形成される温度であり、一方、デバイスの界面準位を消去するためのシンターリングを実施する温度でもあり、実デバイス工程で多用される。例えば特許文献６には、酸素ドナー形成を積極的に用い、デバイス抵抗率を調整する方法が開示されている。
　しかし、通常抵抗率ではドナーが形成されても抵抗率を変えるほどではなく、高抵抗率基板でのみ適応できると考えられる。この図２から分かるように、基板中の炭素濃度が高い方が、リーク電流が低くなっていることが分かる。このときのリーク電流測定温度は室温であり、室温付近では発生電流が支配的であり、発生電流は空乏層中で発生したキャリアに起因するものである。この結果から、このリーク源が空乏層中、すなわち表面近傍に存在していることが明らかである。図３のリーク電流の特性からも、室温での測定では0.55eVの傾きに近く発生電流支配であることが明らかである。なお、図２において、Csは固相中に固溶している炭素濃度を示す。
　非特許文献２にあるように、450°Cで生成するドナー生成は炭素で抑制されることが報告されており、今回のリーク電流が抑制される効果も、この炭素がドナー生成を抑制することとＰＬ（Photoluminescence）による準位形成を考えると理解することが可能である。
　以上の基礎的知見を元に、本発明者はエピタキシャル層中の酸素と炭素に着目してこれらを制御することでリーク電流を制御する方法を検討した。図２から分かるように、シリコンエピタキシャルウェーハのエピタキシャル層内に固溶している炭素の濃度が5×1015 atoms/cm3以上、5×1016 atoms/cm3以下の範囲においてはリーク電流が抑制されているが、5×1015 atoms/cm3未満の場合或いは5×1016 atoms/cm3を超える場合のいずれもリーク電流が増加してしまっている。
　これは、図４に示すように、エピタキシャル層中に適度な濃度で炭素を拡散させておくことで、エピタキシャル層に拡散している酸素により生成するドナーの影響を打ち消すことができるためと考えられる。
　図５は、エピタキシャル層の酸素と炭素の濃度と450°C熱処理前後のリーク電流増加量が1×10-11A以下の範囲を示した図である。炭素濃度が5×1015atoms/cm3を下回ると450°C熱処理で形成される欠陥起因のリーク電流が1×10-11Aを超えて多くなる。なお、図４及び図５において、Ｏｉはエピタキシャル層中の格子間酸素濃度を示す。
　以下に本発明の実施例を挙げて、本発明を詳細に説明するが、これらは本発明を限定するものではない。
（実施例１）
　測定対象ウェーハとしては、導電型Ｐ型、直径200mm、結晶方位＜１００＞であるシリコンウェーハを用いた。なお、このウェーハをＰ型にするためのドーパントとしてボロンを用い、基板抵抗率は10Ω・cm、酸素濃度を8×1017 atoms/cm3(ASTM'79)、炭素濃度を3.5×1016 atoms/cm3及び6×1016 atoms/cm3とした。
　エピタキシャル成長を9μm行い6μm研磨した後に、このシリコンウェーハに1000°Cのパイロジェニック酸化を行い、1μmの酸化膜を形成した。このあと、0.5mm角のパターンを、多数配置したマスクを用いて、フォトリソグラフィを行い、バッファードＨＦで酸化膜へ窓開けエッチングを行い、0.5mm角の開口部を酸化膜に10mm間隔で形成した。
　本シリコンウェーハにPOCl3を原料にしてリンガラスを堆積し、引き続き、1000°Cで窒素アニールを２時間行なったのち、リンガラスをＨＦで除去してＰＮ接合を完了した。なお、このときのリンの拡散深さは、およそ2μmであった。このあとエピタキシャル層における酸素の影響を顕在化させるために450°Cで24時間の熱処理を加えた。こうして作製したＰＮ接合に逆方向の電圧を印加しリーク電流を測定した。具体的には+3Vを印加し、リーク電流を測定した。この際のエピタキシャル層中の炭素及び酸素濃度をＳＩＭＳ（二次イオン質量分析法）で測定したところ、酸素濃度が4×1016atoms/cm3、炭素濃度が4×1015atoms/cm3と6×1015atoms/cm3であった。
　図６に示すように、炭素濃度が5×1015atoms/cm3のサンプルについては450°C処理前後のリーク電流の変化がほとんどない（<1×10-11A以下）のに対して、炭素濃度が4×1015atoms/cm3では450°C処理後のリーク電流1×10-10A程度まで増加していることが分かり、炭素によるリーク電流の抑制効果が5×1015atoms/cm3を境にして変化していることが分かる。
　このように炭素をある濃度以上含ませることで、低温熱処理により生じる欠陥のリーク電流への影響を低減させることが可能となるが、酸素濃度との関係をさらに示す。なお、本発明は下記の実施例に限定されるものではない。
（実施例２）
　測定対象ウェーハとしては、導電型Ｐ型、直径200mm、結晶方位＜１００＞であるシリコンウェーハを用いた。なお、このウェーハをＰ型にするためのドーパントとしてボロンを用い、基板抵抗率は10Ω・cm、酸素濃度を8×1017 atoms/cm3(ASTM'79)、炭素濃度を3.5×1016 atoms/cm3及び6×1016 atoms/cm3とした。
　エピタキシャル成長を9μm 行い3μm及び6μm研磨した後に、このシリコンウェーハを1000°Cのパイロジェニック酸化を行い、1μmの酸化膜を形成した。このあと、0.5mm角のパターンを、多数配置したマスクを用いて、フォトリソグラフィを行い、バッファードＨＦで酸化膜へ窓開けエッチングを行い、0.5mm角の開口部を酸化膜に10mm間隔で形成した。
　本シリコンウェーハにPOCl3を原料にしてリンガラスを堆積し、引き続き、1000°Cで窒素アニールを２時間行なったのち、リンガラスをＨＦで除去してＰＮ接合を完了した。なお、このときのリンの拡散深さは、およそ2μmであった。このあとエピタキシャル層における酸素の影響を顕在化させるために450°Cで24時間の熱処理を加えた。こうして作製したＰＮ接合に逆方向の電圧を印加しリーク電流を測定した。具体的には+3Vを印加し、リーク電流を測定した。
　上記において、エピタキシャル層を研磨した理由は、炭素濃度を制御するためである。この際のエピタキシャル層中の炭素及び酸素濃度をＳＩＭＳで測定したところ、酸素濃度が1.5×1017atoms/cm3のサンプルでは炭素濃度が2×1016atoms/cm3と1×1016atoms/cm3であり、酸素濃度が3×1017atoms/cm3のサンプルでは炭素濃度が4.5×1016atoms/cm3と2.5×1016atoms/cm3であった。
　図７に酸素濃度が1.5×1017atoms/cmのときの炭素濃度依存、図８に酸素濃度が3×1017atoms/cm3のときの炭素濃度依存をそれぞれ示したように、炭素濃度が酸素濃度の1/10以上のサンプルについては450°C処理前後のリーク電流の変化がほとんどない（<1×10-11A 以下）のに対して、炭素が1/10未満のサンプルでは450°C処理後のリーク電流が1×10-10A 程度まで増加していることが分かる。
　故に、シリコンエピタキシャルウェーハのエピタキシャル層内に固溶している炭素の濃度が5×1015 atoms/cm3以上、5×1016 atoms/cm3以下の範囲においては、酸素関連の欠陥発生を抑制出来ることができ、ゲッタリング能力を備えかつ、リーク電流への影響が低減されることが分かる。
　１０：シリコン基板、１２：酸化膜、１３：拡散層、１４：電極。

Claims (2)

  1. 　シリコン単結晶基板上にエピタキシャル層が形成されたシリコンエピタキシャルウェーハであって、前記エピタキシャル層内に固溶している炭素の濃度を5×1015 atoms/cm3以上、5×1016 atoms/cm3以下とすることを特徴とするシリコンエピタキシャルウェーハ。
  2. 　請求項１に記載のシリコンエピタキシャルウェーハを用いて固体撮像素子を形成することを特徴とする固体撮像素子の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3113224B1 (en) 2015-06-12 2020-07-08 Canon Kabushiki Kaisha Imaging apparatus, method of manufacturing the same, and camera
JP6861471B2 (ja) * 2015-06-12 2021-04-21 キヤノン株式会社 撮像装置およびその製造方法ならびにカメラ
JP7342392B2 (ja) * 2019-03-22 2023-09-12 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、および、エピタキシャルシリコンウェーハ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007129009A (ja) * 2005-11-02 2007-05-24 Osaka Univ エピタキシャルＳｉ膜の製造方法およびプラズマ処理装置
JP2009212351A (ja) * 2008-03-05 2009-09-17 Sumco Corp シリコン基板とその製造方法
JP2011054654A (ja) * 2009-08-31 2011-03-17 Sumco Corp 薄厚化デバイス素子用シリコンウェーハの製造方法
JP2012009581A (ja) * 2010-06-24 2012-01-12 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
JP2012041614A (ja) * 2010-08-20 2012-03-01 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウエーハの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007129009A (ja) * 2005-11-02 2007-05-24 Osaka Univ エピタキシャルＳｉ膜の製造方法およびプラズマ処理装置
JP2009212351A (ja) * 2008-03-05 2009-09-17 Sumco Corp シリコン基板とその製造方法
JP2011054654A (ja) * 2009-08-31 2011-03-17 Sumco Corp 薄厚化デバイス素子用シリコンウェーハの製造方法
JP2012009581A (ja) * 2010-06-24 2012-01-12 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法
JP2012041614A (ja) * 2010-08-20 2012-03-01 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウエーハの製造方法

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