KR20230065175A - 실리콘 웨이퍼 및 에피택셜 실리콘 웨이퍼 - Google Patents

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KR20230065175A
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silicon wafer
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야스히토 나루시마
나오야 노나카
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가부시키가이샤 사무코
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Abstract

도펀트가 인이고, 비저항이 1.2mΩ·cm 이하이고, 탄소 농도가 3.5×1015atoms/cm3 이상인 실리콘 웨이퍼가 제공된다. 탄소 농도는 실리콘 웨이퍼의 중심 깊이에 비해 실리콘 웨이퍼의 표면 부근에서 10% 이상 감소된다.

Description

실리콘 웨이퍼 및 에피택셜 실리콘 웨이퍼{SILICON WAFER AND EPITAXIAL SILICON WAFER}
[0001] 본 발명은 실리콘 웨이퍼 및 에피택셜 실리콘 웨이퍼에 관한 것이다.
[0002] 파워 MOS 트랜지스터들을 위한 에피택셜 실리콘 웨이퍼들 내의 실리콘 웨이퍼는 실리콘 에피택셜 층을 형성하기 전에 낮은 비저항을 갖는다. 이들 웨이퍼는 인이 고밀도로 도핑되어 있고 1.2 mΩ·cm 이하의 비저항을 갖는다.
[0003] 최근 수년 간, 0.9 mΩ·cm 이하의 극히 낮은 비저항을 갖는 n형 실리콘 웨이퍼를 제공하려는 요구가 있어 왔다. 그러나, 실리콘 웨이퍼의 비저항이 극히 낮을 경우, 에피택셜 성장 프로세스가 수행될 때 실리콘 에피택셜 층에 적층 결함(stacking fault, SF)이 발생할 수 있으며, 따라서, 실리콘 에피택셜 층에서의 SF 밀도를 저감시킬 필요가 있다.
[0004] WO 2014/175120에 기술된 바와 같이, 본 출원의 출원인은 단결정의 성장 시에 단결정 잉곳의 570℃±70℃에서의 체류 시간(열 이력)을 조정하는 방법을 이용하여 실리콘 에피택셜 층에서의 SF의 발생을 억제하는(SF 핵이 형성되는 온도대에 체류하는 시간량을 저감시키는) 기술을 발견하였다. 또한, 일본 특허 공개 공보 제2014-011293호에 기술된 바와 같이, 실리콘 에피택셜 층을 성장시키기 전에 고온 열처리(아르곤 어닐링)를 수행하는 방법을 이용하여 실리콘 에피택셜 층에서의 SF의 발생이 억제될 수 있음을 발견하였다.
[0005] WO 2014/175120에 기술된 바와 같이, SF 핵이 형성되는 온도대(SF 핵이 적은 실리콘 웨이퍼)에서 단축된 체류 시간을 갖는 결정 영역으로부터 실리콘 웨이퍼가 절단될 때, 실리콘 에피택셜 층을 성장시킨 후 에피택셜 층에서의 SF 밀도는 저감될 수 있다.
[0006] 또한, 일본 특허 공개 공보 제2014-011293호에 기술된 바와 같이, 실리콘 에피택셜 층을 성장시킨 후 에피택셜 층에서의 SF 밀도는 SF 핵이 형성되는 온도대에서 긴 체류 시간을 갖는 결정 영역으로부터 절단되는 실리콘 웨이퍼(많은 SF 핵을 갖는 실리콘 웨이퍼)에 대해 아르곤 어닐링을 수행함으로써 저감될 수 있다. WO 2014/175120 및 일본 특허 공개 공보 제2014-011293호에 기술된 종래 기술은 실리콘 에피택셜 층에서의 SF의 발생을 억제하는 데 효과적이기는 하지만, 이들 공보는 직경이 200 mm인 실리콘 웨이퍼로부터 얻어진 낮은 비저항 결과들을 설명한다. 보다 최근에는, 300 mm 웨이퍼들과 같은 더 큰 치수의 저저항 에피택셜 실리콘 웨이퍼들에 대한 수요가 증가하고 있다.
[0007] 본 발명은 SF를 야기할 수 있는 전위 루프(dislocation loop) 결함들의 밀도가 낮은 실리콘 웨이퍼, 및 실리콘 에피택셜 층에서의 SF의 발생이 적은 에피택셜 실리콘 웨이퍼를 제공한다.
[0008] 실리콘 에피택셜 층에서의 SF 발생의 원인에 대한 활발한 연구 끝에, 본 발명의 발명자들은 인이 고밀도로 도핑되어 있는 실리콘 웨이퍼가 300 mm 단결정 잉곳의 성장 프로세스 동안에 결정이 겪는 열 이력에 따라 두 가지 주요 유형의 전위 루프형 결함들(결정 격자의 교란된 부분들이 루프로 연결되는 결함들)을 갖는다는 것을 발견하였다.
[0009] 이하, 전위 루프형 결함들의 발견으로 이어지는 세부 사항들이 설명된다. 먼저, 인이 도펀트로서 고밀도로 첨가되는 직경이 300 mm인 실리콘 단결정 잉곳이 성장되고, SF 핵이 형성되는 온도대에서 긴 체류 시간(이하 SF 핵생성 온도대에서의 체류 시간이라 지칭됨)을 갖는 결정 영역으로부터 절단되는 실리콘 웨이퍼 및 SF 핵생성 온도대에서 짧은 체류 시간을 갖는 결정 영역으로부터 절단되는 실리콘 웨이퍼가 생성된다.
[0010] 구체적으로, 570℃±70℃에서 1,000분 이상의 체류 시간을 갖는 단결정 잉곳의 직선체의 상부측으로부터 절단되는 0.9 mΩ·cm의 비저항을 갖는 실리콘 웨이퍼가 SF 핵생성 온도대에서 긴 체류 시간을 갖는 실리콘 웨이퍼로서 생성되고, 570℃±70℃에서 50분 이하의 체류 시간을 갖는 단결정 잉곳의 직선체의 하부측으로부터 절단되는 0.7 mΩ·cm의 비저항을 갖는 실리콘 웨이퍼가 SF 핵생성 온도대에서 짧은 체류 시간을 갖는 실리콘 웨이퍼로서 생성된다. 각 실리콘 웨이퍼는 두께 방향으로 벽개(cleave)되고 벽개 단면은 투과 전자 현미경(TEM)에 의해 관찰된다. 결과들이 도 1a 및 도 1b에 도시되어 있다.
[0011] 그 결과, SF 핵생성 온도대에서 긴 체류 시간을 갖는 결정 영역(상부측 결정 영역)으로부터 절단되는 실리콘 웨이퍼에서는, 도 1a에 도시된 바와 같이 전위 루프들이 겹치는 큰 복합 전위 루프 결함(2)이 관찰되며 사이즈가 60 nm를 초과하는 큰 결함들의 밀도가 높다는 것이 확인된다. 도 1b는 도 1a에 도시된 복합 전위 루프(2)를 다른 각도에서 촬영한 사진으로, 복합 전위 루프(2)가 평면 형상을 가짐을 보여준다. 한편, SF 핵생성 온도대에서 짧은 체류 시간을 갖는 결정 영역(하부측의 결정 영역)으로부터 절단되는 실리콘 웨이퍼에서는, 도 2에 도시된 작은 전위 루프 결함(4)이 관찰되며 사이즈가 60 nm를 초과하는 큰 복합 전위 루프 결함들의 밀도가 낮은 것으로 확인된다.
[0012] 또한, 큰 복합 전위 루프 결함에서 비롯되어 실리콘 에피택셜 층에서 SF가 발생하는 것이 확인된다. 이는 실리콘 에피택셜 층에서의 SF 발생의 조건들이 복합 전위 루프 결함의 존재 또는 부재에 따라 달라지는 것을 시사하는 것으로 생각되므로, 본 발명의 발명자들은 전위 루프들을 발생시키는 메커니즘들을 고려하여 아래의 결론들에 이르렀다.
[0013] 본 발명의 발명자들은 전위 루프 결함들의 발생에 대해 다음과 같은 가정들을 했다. 먼저, 실리콘 단결정 잉곳이 냉각되는 단계에서, 결정 내부의 격자들 사이에 존재하는 격자간 인(interstitial phosphorus)이 격자 위치에 존재하는 격자 실리콘을 축출하고(격자 실리콘을 쫓아내고), 그에 의해 격자간 실리콘(interstitial silicon)이 발생된다. 발생된 과량의 격자간 실리콘은 응집하여 전위 루프를 생성하고 전위 루프에서 격자간 인을 분리하여, 전위 루프 결함을 발생시킨다.
[0014] 또한, 전위 루프 결함의 발생을 억제하기 위해서는, 격자간 실리콘이 응집하는 것을 억제하는 것이 효과적이어서 본 발명의 발명자들은 격자간 실리콘과 쌍을 이룰 수 있는 불순물 원소를 의도적으로 첨가함으로써 격자간 실리콘이 응집하는 것이 억제될 수 있다고 생각하고, 단결정의 성장 단계에서 결정 내에 탄소를 혼입시키는 아이디어를 고안했다. 실리콘 단결정 잉곳은 실리콘 용융물에 탄소를 도핑(첨가)함으로써 성장되고, 탄소가 도핑된 실리콘 웨이퍼 내부에 형성된 결함이 평가될 때, 본 발명의 발명자들은 실리콘 웨이퍼 내부에 형성되는 큰 전위 루프들의 결함 밀도가 저감되어, 본 발명을 완성할 수 있다는 결론에 이르렀다.
[0015] 한편, 일본 미심사 특허 공보 제2003-505324호는 실리콘 웨이퍼에 탄소를 첨가함으로써 웨이퍼 내부에 형성되는 산소 석출물들(Bulk Micro Defect(BMD))의 밀도를 증가시켜 에피택셜 실리콘 웨이퍼의 게터링 성능을 향상시키는 방법을 기술하고 있다. 구체적으로, 일본 미심사 특허 공보 제2003-505324호에 기술된 발명은, 탄소를 첨가함으로써, 단결정 잉곳 성장의 후반부에 산소 농도의 감소에 의해 야기되는 게터링 성능의 감소를 해결하려고 시도하는 기술이다. 우수한 게터링 성능을 갖는 에피택셜 웨이퍼를 제공하기 위해 실리콘 결정에 탄소를 첨가함으로써 BMD 밀도를 증가시키는 것은 일본 미심사 특허 공보 제2003-505324호를 넘어 잘 알려져 있다.
[0016] 일반적으로, 인 열확산 처리, 인 이온 주입 처리, 인 함유 에피택셜 층의 형성 등에 의해, 실리콘 웨이퍼에서 고농도의 인을 갖는 영역이 게터링 층의 역할을 하는 것으로 알려져 있다(인 게터링 방법이라고도 지칭됨). 다시 말해서, 비저항을 1.2 mΩ·cm 이하로 유지하기 위해 인이 고밀도로 도핑되어 있는 본 발명의 실리콘 웨이퍼만이 고농도의 인의 존재로 인해 충분한 게터링 특성을 갖는다. 따라서, 본 발명의 에피택셜 웨이퍼에 대해 BMD 밀도를 증가시킬 필요가 없다. 따라서, BMD 밀도를 증가시켜 게터링 성능을 향상시키기 위해, 인이 고밀도로 도핑되어 있는 본 발명의 실리콘 웨이퍼에 탄소를 첨가할 동기 부여가 없다. 또한, 일본 미심사 특허 공보 제2003-505324호에는 기판 비저항을 1.2 mΩ·cm 이하로 유지하기 위해 인이 고밀도로 도핑되어 있는 실리콘 웨이퍼에서의 SF의 빈번한 발생의 특정 문제에 대한 논의가 없다.
[0017] 본 발명에 따른 실리콘 웨이퍼는 직경이 300 mm이고, 도펀트가 인이고, 비저항이 0.6 mΩ·cm 내지 1.2 mΩ·cm이고, 탄소 농도가 3.5×1015 atoms/cm3 내지 5×1017 atoms/cm3이다.
[0018] 본 발명에 의해 정의된 실리콘 웨이퍼의 비저항은 4점 프로브법으로 실리콘 웨이퍼의 표면을 측정하여 얻어진 값이다. 본 발명에 의해 정의된 실리콘 웨이퍼의 탄소 농도는 연마에 의해 실리콘 웨이퍼를 시닝하고 이차 이온 질량 분석기(secondary ion mass spectrometry, SIMS)를 사용하여 깊이 방향으로 실리콘 웨이퍼의 중심(중심-깊이 위치) 부근의 탄소 농도를 측정하여 얻어진 값이다. 많은 수의 노이즈 성분들로 인해 실리콘 웨이퍼의 최외각 표면의 탄소 농도를 정확하게 측정하기 어려우므로, 최외각 표면을 제외시키기 위해 웨이퍼 표면으로부터 1㎛ 이상의 깊이 위치에서 측정이 수행될 때 탄소 농도의 정확한 측정이 가능하다. 본 발명에서는, 보다 정확한 값을 얻기 위해, 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 농도에 의해 농도가 정의된다.
[0019] 위에 언급된 실리콘 웨이퍼의 경우, 실리콘 웨이퍼의 산소 농도는 4.0×1017 atoms/cm3 이상 내지 10×1017 atoms/cm3 이하일 수 있다. 본 발명에 의해 정의된 실리콘 웨이퍼의 산소 농도는 연마에 의해 실리콘 웨이퍼를 시닝하고, 그 후 SIMS를 사용하여 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 산소 농도를 측정하여 얻어진 값이다. 많은 수의 노이즈 성분들로 인해 실리콘 웨이퍼의 최외각 표면의 산소 농도를 정확하게 측정하기 어려우므로, 최외각 표면을 제외시키기 위해 웨이퍼 표면으로부터 1㎛ 이상의 깊이 위치에서 측정이 수행될 때 산소 농도의 정확한 측정이 가능하다. 본 발명에서는, 보다 정확한 값을 얻기 위해, 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 농도에 의해 농도가 정의된다.
[0020] 바람직하게는, 위에 언급된 실리콘 웨이퍼는 실질적으로 COP들이 없다. 본 발명에서, "실질적으로 COP들이 없다(substantially free of COPs)"란, 아래에 설명되는 관찰 평가에 의해 어떤 COP들도 검출되지 않는 실리콘 웨이퍼를 의미한다. 구체적으로, 먼저 CZ법을 이용하여 성장되고 처리된 단결정 실리콘 잉곳으로부터 절단되는 실리콘 웨이퍼에 대해 SC-1 세정(암모니아수, 과산화수소수, 초순수를 1:1:15로 혼합한 액체를 사용한 세정)이 수행되고, 표면 결함 검사 디바이스로서 KLA-텐코 코포레이션(KLA-Tencor Corporation)에 의해 제조된 SURFSCAN SP-2를 사용하여 세정 이후 실리콘 웨이퍼의 표면의 관찰 평가가 수행되고, 표면 피트(surface pit)로서 추정되는 광점 결함(Light Point Defect, LPD)이 특정된다. 그때, 관찰 모드는 사선 모드(경사 입사 모드)로서 설정되고 검출된 넓은 채널/좁은 채널들의 사이즈 비에 기초하여 표면 피트의 추정이 수행된다. 이러한 방식으로 특정된 LPD는 원자간력 현미경(Atomic Force Microscope, AFM)을 사용하여 COP들의 존재에 대해 평가된다. 이러한 관찰 평가에 있어서, COP들의 관찰이 없는 실리콘 웨이퍼는 "COP들이 없는 실리콘 웨이퍼(silicon wafer with no COPs)"라고 지칭된다.
[0021] 본 발명에 따른 에피택셜 실리콘 웨이퍼는, 직경이 300 mm이고, 도펀트가 인이고, 비저항이 0.6 mΩ·cm 내지 1.2 mΩ·cm이고, 탄소 농도가 3.5×1015 atoms/cm3 내지 5×1017 atoms/cm3인 실리콘 웨이퍼; 및 실리콘 웨이퍼의 표면 상에 있는 실리콘 에피택셜 층을 포함한다.
[0022] 본 발명에 의해 정의된 에피택셜 실리콘 웨이퍼의 실리콘 웨이퍼의 비저항은 4점 프로브법에 의해 실리콘 웨이퍼의 이면(backside)을 측정하여 얻어진 값이다. 또한, 에피택셜 실리콘 웨이퍼의 이면 상에 산화막이 제공될 경우, 그 값은, 이면 산화막이 제거되는 실리콘 웨이퍼의 이면을 4점 프로브법에 의해 측정하여 얻어진다. 본 발명에 의해 정의된 에피택셜 실리콘 웨이퍼의 실리콘 웨이퍼의 탄소 농도는 연마에 의해 실리콘 웨이퍼를 시닝하고 SIMS를 사용하여 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 탄소 농도를 측정하여 얻어진 값이다.
[0023] 에피택셜 실리콘 웨이퍼를 생성할 때, 실리콘 웨이퍼는 에피택셜 성장 시에 고온 열처리 및 에피택셜 성장 프로세스 등에 앞서 고온 열처리를 겪기 때문에, 탄소가 외부로 확산되어 실리콘 웨이퍼의 표면층에서의 탄소 농도를 저감시킨다. 따라서, 에피택셜 실리콘 웨이퍼의 실리콘 웨이퍼의 탄소 농도는 탄소 외부 확산이 없는 깊이 위치에서 측정될 필요가 있으며, 웨이퍼 표면으로부터 거의 웨이퍼 두께의 깊이 방향으로 40㎛ 이상의 깊이 위치에서 측정될 때, 탄소 농도의 정확한 측정이 가능하다. 본 발명에서는, 보다 정확한 값을 얻기 위해, 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 농도에 의해 농도가 정의된다.
[0024] 본 발명에 따른 에피택셜 실리콘 웨이퍼는, 직경이 300 mm이고, 도펀트가 인이고, 비저항이 0.6 mΩ·cm 내지 1.2 mΩ·cm이고, 탄소 농도가 3.5×1015 atoms/cm3 내지 5×1017 atoms/cm3인 실리콘 웨이퍼; 및 실리콘 웨이퍼의 표면 상에 있는 실리콘 에피택셜 층을 포함하고, 실리콘 웨이퍼는 실리콘 에피택셜 층과 접촉하는 표면 측에 저탄소 농도층을 구비하고, 저탄소 농도층의 탄소 농도는 많아야 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 탄소 농도의 0.9배이고, 저탄소 농도층의 깊이는 실리콘 웨이퍼의 표면으로부터 5㎛ 이상 15㎛ 이하이다. 즉, 탄소 농도는, 실리콘 웨이퍼의, 깊이 방향으로, 대략 중심에서의 탄소 농도에 비해, 경계로부터 약 5㎛의 실리콘 기판의 깊이로부터 시작하여 10% 이상 감소된다. 다른 실시예에서, 탄소 농도는, 실리콘 웨이퍼의, 깊이 방향으로, 대략 중심에서의 탄소 농도에 비해, 경계로부터 5㎛ 내지 15㎛의 어느 곳의 실리콘 기판의 깊이로부터 시작하여 10% 이상 감소된다.
[0025] 저탄소 농도층의 깊이는, SIMS 측정에 의해 얻어진 깊이 방향으로의 탄소 농도 프로파일에 기초한 값이며, 에피택셜 층과 실리콘 웨이퍼 사이의 계면으로부터 실리콘 웨이퍼의 깊이 방향으로 깊이 위치(폭)를 의미한다.
[0026] 에피택셜 실리콘 웨이퍼에서, 실리콘 웨이퍼의 비저항은 바람직하게는 1.0 mΩ·cm 이하이다.
[0027] 에피택셜 실리콘 웨이퍼에 있어서, 실리콘 웨이퍼의 탄소 농도는 바람직하게는 1×1016 atoms/cm3 이상이다.
[0028] 에피택셜 실리콘 웨이퍼에 있어서, 실리콘 웨이퍼의 산소 농도는 바람직하게는 4.0×1017 atoms/cm3 이상 10×1017 atoms/cm3 이하이다.
[0029] 본 발명에 의해 정의된 에피택셜 실리콘 웨이퍼의 실리콘 웨이퍼의 산소 농도는 연마에 의해 실리콘 웨이퍼를 시닝하고, 그 후 SIMS를 사용하여 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 산소 농도를 측정하여 얻어진 값이다. 에피택셜 실리콘 웨이퍼의 실리콘 웨이퍼의 산소 농도는 산소 외부 확산이 없는 깊이 위치에서 측정될 필요가 있으며, 웨이퍼 표면으로부터 거의 웨이퍼 두께의 깊이 방향으로 150㎛ 이상의 깊이 위치에서 측정될 때, 산소 농도의 정확한 측정이 가능하다. 본 발명에서는, 보다 정확한 값을 얻기 위해, 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 농도에 의해 농도가 정의된다.
[0030] 에피택셜 실리콘 웨이퍼에서, 바람직하게는 실리콘 웨이퍼에 COP들이 존재하지 않는다.
[0031] 에피택셜 실리콘 웨이퍼에서, 산화막은 바람직하게는 실리콘 웨이퍼의 이면에 제공된다.
[0032] 에피택셜 실리콘 웨이퍼에서, 바람직하게는 실리콘 웨이퍼의 단부와 이면의 외주에 산화막이 존재하지 않는다.
[0033] 에피택셜 실리콘 웨이퍼에서, 에피택셜 층의 표면 상에서 관찰된 사이즈가 0.09㎛ 이상인 LPD의 밀도는 바람직하게는 웨이퍼당 결함수가 130개 이하이다.
[0034] 에피택셜 실리콘 웨이퍼에서, 에피택셜 층의 표면 상에서 관찰된 사이즈가 0.09㎛ 이상인 LPD의 밀도는 바람직하게는 웨이퍼당 결함수가 100개 이하이다.
[0035] 본 발명은 본 발명의 예시적인 실시예들의 비제한적들인 예들로서 언급된 복수의 도면들을 참조하여, 다음의 상세한 설명에서 더 설명되며, 이 도면들에서, 같은 참조 번호들은 도면들의 여러 도(view)들 전체에 걸쳐 유사한 부분들을 나타낸다.
도 1a 및 도 1b는 SF 핵생성 온도대에서 긴 체류 시간을 갖는 결정 영역(crystal region)으로부터 절단되는 실리콘 웨이퍼에서 관찰되는 복합 전위(dislocation) 루프의 사진들이다.
도 2는 SF 핵생성 온도대에서 짧은 체류 시간을 갖는 결정 영역으로부터 절단되는 실리콘 웨이퍼에서 관찰되는 전위 루프의 사진이다.
도 3은 본 발명에 따른 에피택셜 실리콘 웨이퍼를 제조하는 방법의 실시예를 예시하는 흐름도이다.
도 4a 및 도 4b는 본 발명에 따른 에피택셜 실리콘 웨이퍼의 실시예의 단면도들이다.
도 5a 및 도 5b는 예 1 및 비교예 1의 에피택셜 실리콘 웨이퍼들에서의 전위 루프들에 대한 평가 결과들을 예시하는 그래프들이다.
도 6은 예 4와 예 5의 에피택셜 실리콘 웨이퍼들의 탄소 농도 프로파일에 대한 연구 결과들을 예시하는 그래프이다.
도 7a 내지 도 7d는 예 6과 예 7 및 비교예 4와 비교예 5의 실리콘 웨이퍼들의 표면의 X선 토포그래피 이미지들이다.
도 8은 예 8과 예 9 및 비교예 6과 비교예 7에서의 각각의 실리콘 웨이퍼의 표면 상에 에피택셜 층이 형성될 때의 LPD 밀도와 비저항 간의 관계를 예시하는 그래프이다.
[0036] 본 명세서에 제시된 상세한 사항은 예시적이며, 단지 본 발명의 실시예들에 대한 예시적인 논의의 목적을 위한 것이며, 본 발명의 원리들 및 개념적 양태들에 대한 가장 유용하고 쉽게 이해되는 설명이라고 여겨지는 것을 제공하기 위해 제시된다. 이와 관련하여, 본 발명의 기본적인 이해를 위해 필요한 것보다 더 상세하게 본 발명의 구조적 세부 사항들을 보여주려는 시도는 없으며, 도면들과 함께 취해진 설명은 본 발명의 형태들이 실제로 어떻게 구현될 수 있는지를 본 기술분야의 통상의 기술자들에게 명백하게 한다.
[0037] 이하, 도면들을 참조하여 본 발명의 실시예를 설명한다. 본 발명에 따른 실리콘 웨이퍼는 직경이 300 mm이고, 비저항 조정을 위한 도펀트인 인이 도핑되어 있고, 0.6 mΩ·cm 이상 1.2 mΩ·cm 이하의 비저항을 갖고, 3.5×1015 atoms/cm3 내지 5×1017 atoms/cm3의 탄소 농도를 갖는다. 본 발명에 의해 정의되는 300 mm의 직경을 갖는 실리콘 웨이퍼는 가공 오차 등으로 인해 300±0.5 mm의 직경을 갖는 실리콘 웨이퍼를 의미한다. 또한, 본 발명에 따른 에피택셜 실리콘 웨이퍼는 실리콘 웨이퍼 상에 있는 실리콘 에피택셜 층을 포함한다.
[0038] 본 발명에 따른 에피택셜 실리콘 웨이퍼를 얻기 위한 바람직한 제조 흐름이 도 3에 도시되어 있다. 이 제조 흐름은 바람직하게는 단결정 잉곳을 제조하는 단계(S1), 이면 상에 산화막을 형성하는 단계(S2), 외주에서 산화막을 제거하는 단계(S3), 아르곤 어닐링 단계(S4), 프리베이킹 단계(S5), 및 에피택셜 층을 형성하는 단계(S6)를 포함한다.
[0039] 단결정 잉곳 제조 단계(S1)에서는, 단결정 잉곳 풀링 장치(도시되지 않음)를 사용하는 초크랄스키(CZ)법에 따라, n형 도펀트로서 인이 도핑된 300 mm-직경의 단결정 실리콘 잉곳이 다음의 조건들을 만족시키며 제조된다.
[0040] 인 농도
단결정 잉곳에서의 인 농도가 6.0×1019 atoms/cm3 이상 1.32×1020 atoms/cm3 이하가 되도록 적린(red phosphorus)을 도핑함으로써, 0.6 mΩ·cm 이상 1.2 mΩ·cm 이하의 비저항을 갖는 단결정 잉곳이 얻어질 수 있다. 300 mm 웨이퍼들과 같은 더 큰 치수의 웨이퍼들은 전위 결함이 더 많아지기 쉽다. 또한, 비저항을 낮추면 웨이퍼에서의 SF 밀도가 증가하는 경향이 있다. 따라서, 이들 더 큰 웨이퍼의 경우, 특정 균형에 도달하는 것이 중요하며 8.0 mΩ·cm 내지 1.0 mΩ·cm의 범위에 있는 비저항이 바람직한 것으로 결정되었다. 바람직하게는, 인 농도는 8.3×1019 atoms/cm3 이상이다. 실리콘 웨이퍼의 인 농도는 SIMS를 사용하여 이용하여 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 인 농도를 측정하여 얻어진 값이다. 인 농도는 SEMI MF723-0307에 의해 규정된 공식 또는 그래프를 사용하여 4점 프로브법에 의해 측정된 비저항으로부터 구해질 수 있다. 실리콘 원료를 용융시키기 전에 인이 도핑되는 경우, 실리콘 원료의 용융 동안 인이 증발할 수 있어 원하는 비저항이 얻어질 수 없다. 따라서, 실리콘 원료가 용융된 후에 실리콘 용융물에 적린을 도핑하는 것이 바람직하다.
[0041] 탄소 농도
실리콘 원료가 있는 도가니에 탄소 분말을 첨가하고 단결정 잉곳에서의 탄소 농도가 3.5×1015 atoms/cm3 이상 5.0×1017 atoms/cm3 이하가 되도록 재료를 용융함으로써, 미리 정해진 탄소 농도를 갖는 단결정 잉곳이 성장될 수 있다. 탄소 농도를 3.5×1015 atoms/cm3 이상이 되도록 설정함으로써, 실리콘 웨이퍼 내부에 형성되는 전위 루프 결함이 사이즈 및 밀도가 저감될 수 있으며 에피택셜 성장 프로세스 후 에피택셜 층에 발생된 SF 밀도가 크게 저감될 수 있다. 바람직하게는, 본 발명의 실리콘 웨이퍼에서의 탄소 농도는 1×1016 atoms/cm3 이상이고, 보다 바람직하게는, 탄소 농도는 3×1016 atoms/cm3 이상이다.
[0042] 반면에, 탄소 농도가 5.0×1017 atoms/cm3을 초과할 경우, 단결정 잉곳을 성장시키는 프로세스 동안에 단결정에서 전위가 발생할 가능성이 커져서, 전위가 없는 단결정 잉곳을 성장시키는 것이 어려워진다. 단결정 잉곳의 제조를 안정시키는 관점에서, 탄소 농도는 보다 바람직하게는 3.0×1017 atoms/cm3 이하이다.
[0043] 산소 농도
실리콘 웨이퍼의 산소 농도가 높을 경우, 아래에 언급된 바와 같이, 디바이스 내압 특성이 열화되는 경향이 있으므로, 단결정 잉곳에서의 산소 농도를 낮게 유지하는 것이 바람직하고, 산소 농도는 바람직하게는 4.0×1017 atoms/cm3 이상 10×1017 atoms/cm3 이하의 범위에 있다.
[0044] 저산소 농도를 갖는 단결정 잉곳을 성장시키기 위해서는, 실리콘 용융물에 자기장을 인가하는 것이 바람직하며, 잘 알려진 수평 자기장 또는 커스프 자기장이 인가될 수 있다. 단결정에 혼입되는 산소 농도는 실리콘 용융물을 저장하는 도가니의 회전 속도를 늦추는 것에 의해 그리고 풀링 장치의 노 압력(furnace pressure)을 낮추는 것 등에 의해 원하는 농도로 저감될 수 있다. 산소 농도가 4.0×1017 atoms/cm3 미만일 경우, 실리콘 웨이퍼는 낮은 강도를 갖고 실리콘 웨이퍼가 고온 열처리를 겪을 때 슬립 전위가 발생할 수 있다. 따라서, 산소 농도는 바람직하게는 4.0×1017 atoms/cm3 이상이다.
[0045] 이후, 단결정 잉곳 제조 단계(S1)를 이용하여 제조되는 단결정 잉곳으로부터 실리콘 웨이퍼가 절단되고 우수한 표면 조도 및 평탄도를 갖는 경면 실리콘 웨이퍼(mirror surface silicon wafer)를 생성하기 위해 미리 정해진 프로세스(예컨대 연삭, 에칭, 및 연마 프로세스)가 수행된다.
[0046] 이면 산화막 형성 단계(S2)에서는, 바람직하게는 다음의 조건 범위들에서 CVD 디바이스를 사용하여 실리콘 웨이퍼의 이면 상에 산화막(이하 이면 산화막이라고 지칭됨)이 형성된다.
원료 가스: 모노실란(SiH4)과 산소(O2)의 혼합 가스
이면 산화막의 두께: 100 nm 내지 1500 nm
성막 온도: 400℃내지 450℃
이러한 유형의 이면 산화막을 제공하는 것은 자동 도핑을 억제할 수 있고 에피택셜 층에서의 저항 변동을 억제할 수 있다.
[0047] 이면 산화막 형성 단계(S2)에서는, 실리콘 웨이퍼의 이면 상에만 산화막을 형성하는 것이 어렵고, 이면 산화막 형성 단계(S2) 후에 실리콘 웨이퍼의 단부(모따기된 부분) 상에 형성되는 산화막이 불가피할 수 있다. 산화막의 표면 상에 에피택셜 층이 형성될 경우, 해당 영역에 혹들(nodules)(입상 실리콘)이 나타날 수 있으므로, 실리콘 웨이퍼의 단부와 이면의 외주에 형성되는 산화막을 제거하는 것이 바람직하다.
[0048] 따라서, 외주 산화막 제거 단계(S3)에서는, 연마 및 에칭과 같은 다양한 방법들을 사용하여, 웨이퍼 이면의 외주와 실리콘 웨이퍼의 단부(모따기된 부분) 상에 존재하는 산화막이 제거될 수 있다. 웨이퍼 이면의 외주 상에 존재하는 산화막은 바람직하게는 실리콘 웨이퍼의 외측 가장자리로부터 5 mm 미만의 영역에 걸쳐 제거된다. 이와 같이 실리콘 웨이퍼의 단부와 이면 산화막의 외주를 제거함으로써, 실리콘 에피택셜 층의 성장 동안의 혹들의 발생이 방지될 수 있고 웨이퍼 가장자리로부터의 입자들의 발생이 방지될 수 있다.
[0049] 아르곤 어닐링 단계(S4)에서는, 바람직하게는 다음의 조건 범위들에서 열처리가 수행된다.
가스 분위기: 아르곤 가스
열처리 온도: 1150℃내지 1250℃
열처리 시간: 30 내지 120분
바람직하게는 열처리를 수행하기 위한 열처리 디바이스로서 복수의 실리콘 웨이퍼를 한번에 열처리할 수 있는 배치로(batch furnace)(수직 열처리 디바이스)가 사용된다.
[0050] 고농도 탄소 도핑에 의해, 실리콘 웨이퍼에서의 큰 전위 루프 결함의 발생이 억제되고 실리콘 웨이퍼에 대해 아르곤 어닐링을 수행함으로써 실리콘 웨이퍼 상에 존재하는 작은 전위 루프 결함들이 제거될 수 있고, 에피택셜 층에서의 SF의 발생이 가능한 한 많이 저감될 수 있다.
[0051] 또한, 에피택셜 성장 프로세스 전에 실리콘 웨이퍼에 대해 아르곤 어닐링을 수행함으로써, 에피택셜 층 형성 단계(S6) 동안 발생되는 실리콘 웨이퍼로부터 실리콘 에피택셜 층으로의 탄소 확산이 저감될 수 있다. 이점은 아래에 설명된다. 도 4a는 아르곤 어닐링에 의해 실리콘 웨이퍼의 표면층 상에 형성된 저탄소 농도층을 예시하는 개략도이다. 도 4a에 도시된 바와 같이, 실리콘 웨이퍼(11)에 대해 고온 아르곤 어닐링을 수행함으로써, 실리콘 웨이퍼(11)의 표면층에서의 탄소가 외부로 확산되어 표면층의 탄소 농도가 저감된다. 그에 의해, 실리콘 웨이퍼(11)의 전면 및 이면 상에 저탄소 농도층(12)이 형성되며, 이 저탄소 농도층(12)은 탄소 외부 확산이 발생하지 않는 실리콘 웨이퍼(11)의 중심(C) 부근의 탄소 농도보다 낮은 탄소 농도를 갖는다.
[0052] 도 4b는 아르곤 어닐링을 겪은 실리콘 웨이퍼에 대해 에피택셜 성장 프로세스가 수행될 때의 탄소 농도 프로파일을 예시하는 개략도이다.
도 4b에 도시된 바와 같이, 에피택셜 층 형성 단계(S6) 후의 탄소 농도는 실리콘 웨이퍼의 표면층에서의 탄소 농도가 저감되는 농도 프로파일을 보여준다. 여기서, 영역이, 탄소 외부 확산이 발생하지 않는 실리콘 웨이퍼(11)의 중심(C)보다 0.9배 이하의 탄소 농도를 갖는 영역인, 저탄소 농도층(12)으로서 정의될 경우, 에피택셜 성장 프로세스 후에, 실리콘 에피택셜 층(13)과 접촉하는 실리콘 웨이퍼(11)의 표면 상에 형성된 저탄소 농도층(12)의 깊이(D)는 5㎛ 이상 15㎛ 이하일 수 있다. 즉, 탄소 농도는, 실리콘 웨이퍼의, 깊이 방향으로, 대략 중심에서의 탄소 농도에 비해, 경계로부터 약 5㎛의 실리콘 기판의 깊이로부터 시작하여 10% 이상 감소된다. 다른 실시예에서, 탄소 농도는, 실리콘 웨이퍼의, 깊이 방향으로, 대략 중심에서의 탄소 농도에 비해, 경계로부터 5㎛ 내지 15㎛의 어느 곳의 실리콘 기판의 깊이로부터 시작하여 10% 이상 감소된다. 저탄소 농도층(12)의 형성에 의해, 에피택셜 층 형성 단계(S6) 동안에 발생되는 실리콘 웨이퍼(11)로부터 실리콘 에피택셜 층(13)으로의 탄소 확산이 더욱 저감될 수 있다. 저탄소 농도층(12)의 두께는 아르곤 어닐링의 열처리 온도 및 시간을 조정함으로써 원하는 대로 조정될 수 있다.
[0053] 수소 및 염화수소를 포함하는 가스의 분위기에서의 프리베이킹 단계(S5)에서는, 바람직하게는 내부 에피택셜 디바이스(Applied Materials, Inc.에 의해 제조된 CENTURA®)에서 다음의 조건 범위들에서 실리콘 웨이퍼에 대해 열처리가 수행된다.
분위기: 수소 가스, 염화수소 가스
수소 가스 유량: 40L/min
염화수소 가스 유량: 1L/min
열처리 온도: 1150℃내지 1250℃
열처리 시간: 30 내지 300초
[0054] 프리베이킹 단계(S5)의 결과로 얻어진 실리콘 웨이퍼의 표면층의 마진은 바람직하게는 100 nm 내지 300 nm, 보다 바람직하게는 150 nm±10 nm이다.
[0055] 에피택셜 층 형성 단계(S6)에서는, 바람직하게는 다음의 조건 범위들에서 프리베이킹 단계(S5)를 겪은 실리콘 웨이퍼 상에 에피택셜 층이 성장된다.
도펀트 가스: 포스핀(PH3) 가스
원료 가스: 트리클로로실란(SiHCl3) 가스
캐리어 가스: 수소 가스
성장 온도: 1050℃내지 1150℃
에피택셜 층의 두께: 1㎛ 내지 10㎛
에피택셜 층 비저항: 0.01 mΩ·cm 내지 10 mΩ·cm
인 농도: 4.44×1014 atoms/cm3 내지 4.53×1018 atoms/cm3
에피택셜 층 형성 단계(S6)를 수행함으로써, 실리콘 웨이퍼의 표면 상에 실리콘 에피택셜 층이 형성되는 에피택셜 실리콘 웨이퍼가 제조된다.
[0056] 위에 언급된 프로세스 흐름을 수행함으로써, 에피택셜 층에서의 SF의 발생을 저감시킬 수 있는 실리콘 웨이퍼를 제공하고, 에피택셜 층에서의 SF 밀도가 저감되는 에피택셜 실리콘 웨이퍼를 제공하는 것이 가능하다. 구체적으로, 이전에는 존재하지 않은 새로운 실리콘 웨이퍼가 제공되는데, 이 실리콘 웨이퍼는 직경이 300 mm이고, 비저항이 0.6 mΩ·cm 내지 1.2 mΩ·cm가 되도록 인이 첨가되고, 이 실리콘 웨이퍼는 탄소 농도가 3.5×1015 atoms/cm3 내지 5×1017 atoms/cm3이 되도록 탄소가 고밀도로 도핑된다.
[0057] 고농도 탄소 도핑을 통해, 실리콘 웨이퍼에서의 큰 전위 루프 결함들의 밀도가 저감된다. 이 실리콘 웨이퍼는 에피택셜 결함들(에피택셜 층의 표면 상에서 관찰되는 LPD 또는 SF)의 발생을 저감시킬 수 있는 에피택셜 성장을 위한 벌크 웨이퍼로서 효과적으로 기능한다.
[0058] 더욱이, 실리콘 웨이퍼의 산소 농도를 4.0×1017 atoms/cm3 내지 10×1017 atoms/cm3의 범위에 있도록 구성함으로써, 탄소가 도핑될 때, 불량한 디바이스 내압이 방지될 수 있다.
[0059] 또한, 실리콘 에피택셜 층을 형성하기 전에 실리콘 웨이퍼에 대해 아르곤 어닐링을 수행함으로써, 실리콘 웨이퍼의 표면층의 탄소 농도가 저감되고 실리콘 에피택셜 층 형성 동안 발생되는 실리콘 에피택셜 층으로의 탄소 확산의 양이 저감될 수 있다. 실리콘 에피택셜 층으로의 탄소 확산의 양을 저감시킴으로써, 에피택셜 실리콘 웨이퍼 상에 디바이스가 제조되는 디바이스 프로세스에서의 열처리 시에, 실리콘 에피택셜 층에 혼입된 탄소에 의해 야기되는 결함의 발생으로 인한 전기적 특성의 열화가 억제될 수 있다.
[0060] 위에 언급된 실시예에서, 실리콘 웨이퍼의 비저항은 0.6 mΩ·cm 내지 1.2 mΩ·cm이다. 그러나, 더 나은 비저항을 갖는 실리콘 웨이퍼로서, 바람직하게는 비저항은 1.0 mΩ·cm 이하이다. 비저항이 낮을수록, 에피택셜 층에서의 SF의 발생이 더욱 현저해지므로, 본 발명에 따른 탄소 도핑의 효과는 더욱 뚜렷하다.
[0061] 또한, 본 실시예에 따른 실리콘 웨이퍼는 비저항이 1.2 mΩ·cm 이하가 되도록 인이 도핑된 실리콘 용융물로부터 성장된 단결정 잉곳으로부터 제조된다. 인이 고밀도로 첨가되기 때문에, 단결정 잉곳을 제조하는 프로세스에서 산화 유도 적층 결함(oxidation-induced stacking fault, OSF)이 발생되는 OSF 링 영역이, 잉곳을 중심으로 제거되어, COP들이 없는 결정 영역이 된다. 다시 말해서, 본 실시예에 따른 실리콘 웨이퍼는 인을 고밀도로 첨가함으로써 COP들이 없는 실리콘 웨이퍼로서 구성될 수 있어 에피택셜 층에서의 COP들에 의해 야기되는 결함들의 발생이 방지될 수 있다.
예들
[0062] 이하, 본 발명의 예들 및 비교예들의 실험 조건들 및 평가 결과들이 설명된다.
<전위 루프 평가>
다음의 예 1 및 비교예 1에 대해 전위 루프들이 평가된다.
<예 1>
예 1에서는, 도 3을 참조하여 설명된 에피택셜 실리콘 웨이퍼의 제조 흐름의 조건 범위들에서 에피택셜 실리콘 웨이퍼가 제조된다. 단결정 잉곳의 성장 조건들은 단결정 잉곳의 직선체의 상단부의 비저항이 1.0 mΩ·cm가 되도록 실리콘 원료를 용융시키기 전에 탄소 분말을 첨가하는 것에 의해 그리고 실리콘 원료를 용융시킨 후 실리콘 용융물에 인을 첨가하는 것에 의해 단결정 잉곳을 제조하는 것이다. 탄소가 첨가된 단결정 잉곳의 직선체의 상부측의 잉곳의 위치로부터 샘플 웨이퍼가 절단되고, 미리 정해진 처리를 수행함으로써 경면 실리콘 웨이퍼가 제조된다. 4점 프로브법에 의해 측정될 때 실리콘 웨이퍼의 비저항은 0.9 mΩ·cm이고 실리콘 웨이퍼의 탄소 농도는 1.0×1016 atoms/cm3이다.
[0063] <비교예 1>
상기 예 1에 비해, 단결정 잉곳을 성장시키는 단계에서 탄소 도핑이 수행되지 않는 것을 제외하고는, 예 1과 동일한 제조 조건들에서 실리콘 웨이퍼가 제조된다. 예 1과 유사하게, 0.9 mΩ·cm의 비저항을 갖는 샘플 웨이퍼가 절단되고, 미리 정해진 처리를 수행함으로써 경면 실리콘 웨이퍼가 생성된다.
[0064] 예 1 및 비교예 1의 실리콘 웨이퍼들은 깊이 방향으로 벽개되고 벽개 단면은 투과 전자 현미경(TEM)에 의해 관찰된다. 도 5a 및 도 5b는 예 1 및 비교예 1의 실리콘 웨이퍼들에서의 전위 루프들에 대한 평가 결과들을 예시하는 그래프들이다. 도 5a 및 도 5b에서, 수평축은 전위 루프 사이즈를 나타내고 수직축은 전위 루프 밀도를 나타낸다. 도 5a는 탄소가 도핑되지 않은 비교예 1의 실리콘 웨이퍼에 대한 결과들을 나타내며, SF 핵생성 온도대에서 긴 체류 시간을 갖는 결정의 상부측으로부터 절단되는 샘플 웨이퍼가 사용되기 때문에, 사이즈가 60 nm를 초과하는 많은 수의 큰 전위 루프들이 관찰되었다. 한편, 도 5b는 탄소가 고밀도로 도핑된 예 1의 실리콘 웨이퍼에 대한 결과들을 나타내며, SF 핵생성 온도대에서 긴 체류 시간을 갖는 결정의 상부측으로부터 절단되는 샘플 웨이퍼가 사용되기 때문에, 많은 수의 작은 전위 루프들이 관찰되기는 하지만, 60 nm를 초과하는 큰 전위 루프들의 밀도는 크게 낮아진 것으로 확인된다. 다시 말해서, 실리콘 웨이퍼에 형성되는 큰 전위 루프들의 밀도는 탄소 도핑에 의해 저감된 것으로 확인된다.
[0065] [LPD 밀도 평가]
SF 핵이 형성되는 온도대에서 긴 체류 시간을 갖는 잉곳의 직선체의 상부측으로부터 절단된 샘플 실리콘 웨이퍼를 이용하여 실리콘 에피택셜 층이 형성될 때, 에피택셜 층에 SF가 자주 발생되고 LPD 밀도가 증가되므로, 본 예에서는, 직선체의 상부측으로부터 절단되는 아래 예 2 및 3 및 비교예 2와 비교예 3에 대한 샘플 실리콘 웨이퍼가 생성되고, 에피택셜 층 형성 후에 에피택셜 층의 표면 상에서 관찰되는 LPD 밀도가 측정한다.
[0066] 예들 및 비교예들 모두에서 공통 처리로서 수행되는 이면 산화막 형성 단계 및 에피택셜 층 형성 단계에 대한 구체적인 조건들은 다음과 같다.
[이면 산화막 형성 조건들]
다음의 조건들에서 각 실리콘 웨이퍼의 이면(에피택셜 층이 형성되는 표면과 반대 표면) 상에 이면 산화막이 형성된다.
원료 가스: 모노실란(SiH4)과 산소(O2)의 혼합 가스
성막법: CVD법
성막 온도: 400℃
이면 산화막의 두께: 550 nm
각 실리콘 웨이퍼 이면의 외주 및 모따기된 부분 상에 존재하는 산화막은 에칭 프로세스에 의해 제거된다.
[수소 베이킹 처리 조건들]
분위기: 수소 가스
열처리 온도: 1200℃
열처리 시간: 30초
[에피택셜 막 성장 조건들]
도펀트 가스: 포스핀(PH3) 가스
원료 가스: 트리클로로실란(SiHCl3) 가스
캐리어 가스: 수소 가스
성장 온도: 1080℃
에피택셜 층의 두께: 4㎛
비저항(에피택셜 막 비저항): 0.3Ω·cm
[0067] <비교예 2>
많은 수의 전위 루프들이 관찰되는 비교예 1의 실리콘 웨이퍼의 표면 상에 4㎛ 두께를 갖는 실리콘 에피택셜 층을 형성함으로써, 탄소 도핑을 수행하지 않고 에피택셜 실리콘 웨이퍼가 제조된다.
[0068] <비교예 3>
비교예 1의 실리콘 웨이퍼에 대해 아르곤 어닐링(아르곤 가스 분위기에서 30분간 1200℃에서의 열처리)을 수행한 후, 실리콘 웨이퍼의 표면 상에 4㎛ 두께를 갖는 실리콘 에피택셜 층을 형성함으로써 에피택셜 실리콘 웨이퍼가 제조된다.
[0069] <예 2>
실리콘 웨이퍼 표면 상에 4㎛ 두께를 갖는 실리콘 에피택셜 층을 형성함으로써, 탄소 도핑이 수행된 예 1의 실리콘 웨이퍼에 대해 아르곤 어닐링을 수행하지 않고 에피택셜 실리콘 웨이퍼가 제조된다.
[0070] <예 3>
탄소 도핑이 수행된 비교예 1의 실리콘 웨이퍼에 대해 아르곤 어닐링(아르곤 가스 분위기에서 30분간 1200℃에서의 열처리)을 수행한 후, 실리콘 웨이퍼의 표면 상에 4㎛ 두께를 갖는 실리콘 에피택셜 층을 형성함으로써 에피택셜 실리콘 웨이퍼가 제조된다. 에피택셜 성장 프로세스의 조건들은 예 2와 예 3 및 비교예 2와 비교예 3에 대해 동일하다.
[0071] 비교예 2의 에피택셜 실리콘 웨이퍼의 실리콘 에피택셜 층의 표면 상의 LPD 밀도는 표면 결함 검사 디바이스(KLA-텐코 코포레이션에 의해 제조된 SURFSCAN SP-1)를 사용하여 측정된다. 구체적으로, 노멀 모드(DCN 모드)에서 측정이 수행되고 에피택셜 층의 표면 상에서 관찰된 사이즈가 90 nm 이상인 LPD의 밀도가 측정된다. 측정 영역은 에피택셜 실리콘 웨이퍼의 원주 가장자리로부터 반경 방향으로 3 mm까지의 원주 가장자리로부터의 고리 모양의 영역을 제외한 에피택셜 층의 표면이다. 카운팅된 LPD의 수가 SF의 수로 간주될 수 있다. 그 결과, 검출된 수가 너무 많음으로 인한 오버플로우(웨이퍼당 결함수가 100,000개 이상) 때문에 LPD 자체의 측정이 수행될 수 없다. 실리콘 웨이퍼에 대해 아르곤 어닐링이 수행되는 비교예 3에서는, 비교예 2에 비해 LPD 밀도가 저감될 수 있기는 하지만, 웨이퍼당 1,055개의 LPD가 관찰된다. 각 예 및 각 비교예에 대한 다음의 LPD 밀도 측정은 비교예 2에서와 동일한 조건들에서 수행된다.
[0072] 실시예 2에서의 에피택셜 실리콘 웨이퍼의 실리콘 에피택셜 층의 표면 상의 LPD 밀도가 측정될 때, 너무 많이 검출된 결함들에 의해 야기되는 오버플로우(웨이퍼당 결함수가 100,000개보다 많음)로 인해 LPD 측정 자체가 수행될 수 없었다. 이는 탄소 도핑에 의해 실리콘 웨이퍼에서의 큰 복합 전위 루프들의 밀도가 저감되기는 하지만, 사이즈가 60 nm 미만인 많은 수의 작은 전위 루프들이 제시되기 때문인 것으로 추정된다.
[0073] 에피택셜 성장 프로세스 전에 실리콘 웨이퍼에 대해 아르곤 어닐링이 수행되는 예 3에서는, 에피택셜 층의 표면 상의 LPD 밀도가 크게 저감되고 웨이퍼당 결함수가 108개인 LPD 밀도가 관찰된다. 이는 실리콘 웨이퍼의 표면층에 존재하는 사이즈가 60 nm 미만인 작은 전위 루프들이 아르곤 어닐링에 의해 제거되기 때문인 것으로 생각된다.
[0074] 상기를 감안할 때, 실리콘 웨이퍼에 탄소가 도핑되고 아르곤 어닐링이 수행될 때, 실리콘 에피택셜 층에서의 SF의 발생을 저감시키는 효과는 향상되고 에피택셜 층 형성 후의 LPD 밀도는 비교예 3에 비해 약 10분의 1로 저감될 수 있음이 명백하다.
[0075] [탄소 농도 프로파일 평가]
탄소가 고밀도로 도핑된 경우, 실리콘 에피택셜 층의 형성 동안 열처리로 인해, 실리콘 에피택셜 층으로의 탄소 확산이 발생할 수 있으므로, 실리콘 에피택셜 웨이퍼로의 탄소 확산의 거동이 평가된다.
<예 4>
높은 탄소 농도를 갖는 실리콘 웨이퍼(깊이 방향으로 웨이퍼 중심 부근의 탄소 농도: 3.8×1016 atoms/cm3)가 준비되고, 아르곤 어닐링을 수행하지 않고 예 2와 유사한 실리콘 에피택셜 층이 형성된 에피택셜 실리콘 웨이퍼가 제조된다.
<예 5>
예 4와 유사한 실리콘 웨이퍼에 대해 예 3에서와 동일한 아르곤 어닐링을 수행한 후, 실리콘 에피택셜 층이 형성된 에피택셜 실리콘 웨이퍼가 제조된다.
[0076] 도 6은 예 4와 예 5의 에피택셜 실리콘 웨이퍼들에 대한 이차 이온 질량 분석기에 의해 측정된 탄소 농도 프로파일에 대한 연구 결과를 예시하는 그래프이다. 도 6의 수평축은 에피택셜 실리콘 웨이퍼의 표면으로부터의 깊이를 나타내고 수직축은 탄소 농도를 나타낸다. 에피택셜 실리콘 웨이퍼의 표면으로부터 4㎛의 깊이에 실리콘 에피택셜 층과 실리콘 웨이퍼 사이에 계면이 있다.
[0077] 실리콘 웨이퍼에 대해 아르곤 어닐링이 수행되지 않는 예 4에서는, 저탄소 농도층의 폭은 1㎛ 미만이다. 즉, 실리콘 웨이퍼의 중심 깊이 부근의 탄소 농도에 비해, 실리콘 웨이퍼의 표면으로부터 1㎛ 이내의 깊이에서 탄소 농도가 감소된다. 한편, 실리콘 에피택셜 층을 형성하기 전에 아르곤 어닐링이 수행되는 예 5에서는, 실리콘 에피택셜 층과 실리콘 웨이퍼 사이의 계면으로부터 웨이퍼의 깊이 방향으로 7.6㎛ 두께를 갖는 저탄소 농도층이 형성되고, 실리콘 에피택셜 층의 탄소 농도는 실리콘 웨이퍼와의 계면 부근을 제외하고 거의 전체 에피택셜 층을 커버하는 것이 밝혀졌고, 탄소 농도는 검출 한계 이하(2.0×1015 atoms/cm3 이하)이다. 즉, 실리콘 웨이퍼의 중심 깊이 부근의 탄소 농도에 비해, 실리콘 웨이퍼의 표면으로부터 7.6㎛ 이내의 깊이에서 탄소 농도가 감소된다. 저탄소 농도층의 두께는 아르곤 어닐링 조건들에 따라 달라진다. 예를 들어, 다른 모든 조건들은 예 5의 것들과 유사하게 설정되고, 열처리 조건들이 10분간 1150℃로 변경될 때, 두께는 5.6㎛이고, 열처리 조건들이 10분간 1200℃로 변경될 때 7.3㎛이고, 열처리 조건들이 60분간 1150℃로 변경될 때 7.3㎛이고, 열처리 조건들이 60분간 1200℃로 변경될 때 9.4㎛이다. 다시 말해서, 저탄소 농도층의 두께는 아르곤 어닐링을 위한 열처리 온도 및 시간을 조정함으로써 원하는 대로 조정될 수 있다. 실리콘 웨이퍼의 표면층 상에 미리 정해진 두께의 저탄소 농도층을 형성함으로써, 실리콘 웨이퍼로부터 에피택셜 층으로의 탄소 확산의 양이 저감될 수 있다.
[0078] [슬립 전위 평가]
다음의 비교예 4와 비교예 5 및 예 6과 예 7에 대해서는, 탄소 도핑 또는 아르곤 어닐링이 수행되었는지 여부에 기초하여 슬립 전위(실리콘 결정 표면을 따른 결함)가 발생하는지 여부에 대한 연구들이 수행된다. 비교예 4와 비교예 5 및 예 6과 예 7이 공유하는 사양들 및 조건들을 아래 열거한다.
비저항: 0.91 mΩ·cm
탄소 농도: 3.87×1016 atoms/cm3
또한, 아르곤 어닐링이 수행되는 비교예 5 및 예 7의 아르곤 어닐링은 아르곤 가스 분위기에서 30분간 1200℃에서의 열처리이다. 또한, 다음의 설명들에서, "에피택셜 층 성장 조건들에 대응하는 열처리"는 에피택셜 디바이스(Applied Materials, Inc.에 의해 제조된 CENTURA®) 내부에 원료 가스가 도입되지 않고 수행되는 열처리이며 수소 가스 분위기에서 10분간 1150℃에서의 열처리를 의미한다.
<비교예 4>
탄소가 도핑되지 않은 실리콘 웨이퍼에 대해 아르곤 어닐링을 수행하지 않고 에피택셜 층 성장 조건들에 대응하는 열처리가 수행된다(열처리만으로는 실리콘 에피택셜 층이 성장하지 않는다).
<비교예 5>
탄소가 도핑되지 않은 실리콘 웨이퍼에 대해 아르곤 어닐링이 수행되고, 에피택셜 층 성장 조건들에 대응하는 열처리가 수행된다.
<예 6>
탄소가 도핑된 실리콘 웨이퍼에 대해 아르곤 어닐링을 수행하지 않고 에피택셜 층 성장 조건들에 대응하는 열처리가 수행된다.
<예 7>
탄소가 도핑된 실리콘 웨이퍼에 대해 아르곤 어닐링이 수행되고, 에피택셜 층 성장 조건들에 대응하는 열처리가 수행된다.
[0079] 각 실리콘 웨이퍼에 대해, 웨이퍼 표면 상에서 관찰된 슬립 전위의 존재가 X선 토포그래피에 의해 확인된다. 그 결과, 도 7에 도시된 바와 같이, 실리콘 웨이퍼들 어느 것에서도 슬립 전위가 발견되지 않았고 실리콘 웨이퍼에 탄소가 고밀도로 도핑된 경우에도 슬립 전위가 발생하지 않는 것도 밝혀졌다.
[0080] [비저항, 탄소 농도, 및 LPD 밀도의 검증]
다음의 비교예 6과 비교예 7 및 예 8과 예 9에 대해서는, 비저항, 탄소 농도, LPD 밀도 간의 상관 관계들을 검증하기 위해, 다양한 조건들에서 실리콘 웨이퍼들이 제조되고, 각 실리콘 웨이퍼의 표면 상에 에피택셜 층이 형성되고, 에피택셜 층의 표면 상에서 관찰된 LPD 밀도가 측정된다. 더욱이, 아래 비교예 7 및 예 9의 아르곤 어닐링은 아르곤 가스 분위기에서 30분간 1200℃에서의 열처리이다.
<비교예 6>
탄소 도핑을 수행하지 않고, 단결정 잉곳의 직선체의 상단부의 비저항이 1.0 mΩ·cm가 되도록 인이 도핑되고 단결정 잉곳은 0.6 mΩ·cm 내지 1.0 mΩ·cm의 비저항 범위를 갖도록 성장되고, 단결정 잉곳으로부터 상이한 비저항을 갖는 복수의 실리콘 웨이퍼가 제조된다. 실리콘 웨이퍼들 중 어느 것에 대해서도 아르곤 어닐링을 수행하지 않고 4㎛ 두께를 갖는 실리콘 에피택셜 층이 형성된다.
<비교예 7>
비교예 6과 유사하게, 탄소 도핑이 수행되지 않고 단결정 잉곳은 0.6 mΩ·cm 내지 1.0 mΩ·cm의 비저항 범위를 갖도록 성장되고, 단결정 잉곳으로부터 상이한 비저항을 갖는 복수의 실리콘 웨이퍼가 제조된다. 탄소 도핑을 수행하지 않고, 실리콘 웨이퍼들 각각에 대해 아르곤 어닐링이 수행된 후 4㎛ 두께를 갖는 에피택셜 층이 형성된다.
[0081] <예 8>
비교예 6과 유사하게, 0.6 mΩ·cm 내지 1.0 mΩ·cm의 비저항 범위를 갖는 단결정 잉곳이 성장되고, 단결정 잉곳으로부터 상이한 비저항을 갖는 복수의 실리콘 웨이퍼가 제조되었다. 단결정 잉곳의 직선체의 상단부의 탄소 농도가 3.0×1016 atoms/cm3이 되도록 탄소 도핑이 수행되지만, 실리콘 웨이퍼들 중 어느 것에 대해서도 아르곤 어닐링을 수행하지 않고 4㎛ 두께를 갖는 에피택셜 층이 형성된다.
<예 9>
비교예 6과 유사하게, 0.6 mΩ·cm 내지 1.0 mΩ·cm의 비저항 범위를 갖는 단결정 잉곳이 성장되고, 단결정 잉곳으로부터 상이한 비저항을 갖는 복수의 실리콘 웨이퍼가 제조되었다. 단결정 잉곳의 직선체의 상단부의 탄소 농도가 3.0×1016 atoms/cm3이 되도록 탄소 도핑이 수행되고, 실리콘 웨이퍼들 각각에 대해 아르곤 어닐링을 수행한 후 4㎛ 두께를 갖는 에피택셜 층이 형성된다.
[0082] 도 8은 실리콘 웨이퍼의 비저항과 에피택셜 층의 표면 상에서 관찰된 LPD 밀도 간의 관계를 예시하는 예 8과 예 9 및 비교예 6과 비교예 7에서의 에피택셜 층에 대한 그래프이다. 도 8의 수평축은, 잉곳의 직선체의 응고율을 이용하여, 성장된 잉곳의 직선체의 전체 길이의 응고량이 1로 설정될 때 실리콘 웨이퍼가 절단되는 위치를 보여준다.
[0083] 도 8에 도시된 바와 같이, 에피택셜 성장 프로세스 전에 탄소 도핑이 수행되고 아르곤 어닐링이 수행되지 않는 예 8에서는, 상부측의 결정 영역인, 0.1의 응고율 부근에서 잉곳의 직선체 상의 위치로부터 절단되는 실리콘 웨이퍼에서 웨이퍼당 결함수가 대략 20,000인 LPD 밀도가 관찰되어, LPD 밀도를 저감시키는 효과를 확인해 준다. 그러나, 0.3의 응고율 부근에서 잉곳의 직선체 상의 위치로부터 절단되는 실리콘 웨이퍼에서는 LPD 밀도가 오버플로우되었다. 또한, 하부측의 결정 영역으로부터 절단되는 실리콘 웨이퍼가 사용되는 경우, 0.6 mΩ·cm의 극한 비저항을 갖는 실리콘 웨이퍼의 경우에도 LPD 밀도가 웨이퍼당 결함수가 130개 이하로 저감될 수 있다.
[0084] 에피택셜 성장 프로세스 전에 탄소 도핑이 수행되고 아르곤 어닐링이 수행되는 예 9에서는, 상부측의 결정 영역으로부터 절단되는 실리콘 웨이퍼가 사용되는 경우에도 LPD 밀도가 웨이퍼당 결함수가 100개 이하로 저감될 수 있다. 이는 고농도 탄소 도핑으로 달성된 전위 루프 결함들의 미세화 그리고 실리콘 웨이퍼에 대해 아르곤 어닐링을 수행함으로써 미세화된 전위 루프 결함들을 제거하기 때문이며, 고농도 탄소 도핑과 아르곤 어닐링의 시너지 효과를 통해 SF를 저감시키는 효과는 매우 큰 것으로 밝혀졌다. 한편, SF 핵생성 온도대에서 짧은 체류 시간을 갖는 (응고율이 0.55 이상인) 하부측의 결정 영역으로부터 절단되는 실리콘 웨이퍼가 사용되는 경우, LPD 밀도는 웨이퍼당 결함수가총 10개 이하로 저감될 수 있다.
[0085] 한편, 실리콘 웨이퍼에 대해 탄소 도핑이 수행되지 않고 아르곤 어닐링이 수행되지 않는 비교예 6에서는, 상부측의 결정 영역으로부터 절단되는 실리콘 웨이퍼가 사용되는 경우, LPD 밀도가 오버플로우하고, 하부측의 결정 영역으로부터 절단되는 실리콘 웨이퍼가 사용되는 경우 LPD 밀도가 크게 저감되기는 하지만, 0.6 mΩ·cm의 비저항을 갖는 실리콘 웨이퍼의 경우 LPD 밀도가 웨이퍼당 결함수가 250개 이상이다. 또한, 에피택셜 성장 프로세스 전에 실리콘 웨이퍼에 대해 탄소 도핑이 수행되지 않고 아르곤 어닐링이 수행되는 비교예 7에서는, LPD 밀도가 비교예 6에 비해 저감될 수 있다. 그러나, 상부측의 결정 영역으로부터 절단되는 실리콘 웨이퍼가 사용되는 경우, LPD 밀도는 웨이퍼당 결함수가 500개 내지 웨이퍼당 결함수가 1,100개이다.
[0086] 위에 언급된 결과들에 기초하여, 3.0×1016 atoms/cm3 이상의 탄소 도핑을 수행함으로써 그리고 에피택셜 성장 프로세스 전에 실리콘 웨이퍼에 대해 아르곤 어닐링을 수행함으로써, 단결정 잉곳의 모든 결정 영역들에서 에피택셜 층의 표면 상에서 관찰된 LPD 밀도는 웨이퍼당 결함수가 적어도 100개까지 저감될 수 있다. 또한, 실리콘 웨이퍼에 대해 아르곤 어닐링이 수행되지 않는 경우에도, 탄소 도핑을 수행함으로써, 하부측의 결정 영역에서 LPD 밀도는 웨이퍼당 결함수가 130개 이하로 저감될 수 있다. 본 예들은 개발된 모든 실험 예들을 개시하고 있지는 않지만, 본 발명의 발명자들은 적어도 3.5×1015 atoms/cm3 이상의 고농도 탄소가 첨가되는 경우, 에피택셜 성장 프로세스 후 LPD 밀도는 탄소가 첨가되지 않은 경우에 비해 0.6 mΩ·cm 내지 1.2 mΩ·cm의 비저항을 갖는 실리콘 웨이퍼에 대해 저감될 수 있다.
[0087] [디바이스 내압 특성의 평가]
디바이스 내압 특성들이 평가된다. 이 예에서, 디바이스 내압은 반도체 디바이스의 품질 특성들 중 하나이며 반도체 디바이스를 구성하는 게이트와 소스 사이의 경로가 단락된 상태에서 드레인과 소스 사이의 전압을 점진적으로 증가시킴으로써 항복이 발생할 때의 전압을 의미한다.
[0088] 실리콘 웨이퍼 내의 산소가 반도체 디바이스가 제조되는 에피택셜 층 안으로 확산될 경우, 디바이스 내압 특성들이 영향을 받을 수 있을 우려가 있다. 이 때문에, 본 발명의 발명자들은 6개의 상이한 레벨의 산소 농도를 갖는 실리콘 웨이퍼들을 준비하고, 각 실리콘 웨이퍼 상에 실리콘 에피택셜 층을 형성하여, 산소 농도의 차이에 기초하여 디바이스 내압 특성들의 차이가 있는지를 연구하였다. 또한, 실리콘 웨이퍼에 탄소가 도핑었는지 여부에 기초하여 디바이스 내압 특성들에 차이가 있는지에 대한 연구들도 이루어졌다.
[0089] 구체적으로, 표 1에서 샘플 1 내지 샘플 12에서의 에피택셜 실리콘 웨이퍼들 각각에 반도체 디바이스가 제조되고, 반도체 디바이스를 구성하는 게이트와 소스 사이의 경로가 단락된 상태에서 드레인과 소스 사이에 미리 정해진 전압이 인가되고, 항복이 발생했을 때 내압 특성들이 "불량"한 것으로 결정된 반면 항복이 발생하지 않았을 때 내압 특성들이 "양호"한 것으로 결정되었다.
[0090] 샘플 1 내지 샘플 6에서의 에피택셜 실리콘 웨이퍼는 직경이 300 mm이고, 인이 첨가되어 있고, 0.9 mΩ·cm의 비저항을 갖는 실리콘 웨이퍼 상에 형성된 4㎛ 두께를 갖는 실리콘 에피택셜 층을 갖고, 이 에피택셜 층은 6개의 상이한 레벨의 산소 농도를 갖고 탄소가 첨가되지 않은 실리콘 웨이퍼들 각각에 형성되는 샘플 웨이퍼이다. 샘플 7 내지 샘플 12에서의 에피택셜 실리콘 웨이퍼는, 샘플 1 내지 샘플 6과 유사하게 직경이 300 mm이고, 인이 첨가되어 있고, 0.9 mΩ·cm의 비저항을 갖는 실리콘 웨이퍼 상에 형성된 4㎛ 두께를 갖는 실리콘 에피택셜 층을 갖고, 탄소 농도가 3.8×1016 atoms/cm3이고 상기 에피택셜 층은 6개의 상이한 산소 농도 레벨을 갖는 실리콘 웨이퍼들 각각에 형성되는 샘플 웨이퍼이다. 탄소 농도 및 산소 농도는 각각 연마에 의해 실리콘 웨이퍼를 시닝하고, 그 후 SIMS를 사용하여 깊이 방향으로 실리콘 웨이퍼의 중심 부근의 농도를 측정하여 얻어진 값이다.
[0091]
Figure pat00001
[0092] 표 1에 나타내어진 바와 같이, 샘플 7 내지 샘플 9에서의 디바이스 내압은 탄소 도핑이 수행될 때 불량할 가능성이 있는 것으로 확인된다. 그러나, 탄소 도핑이 수행되는 경우에도, 산소 농도를 10×1017 atoms/cm3 이하로 구성함으로써 불량한 디바이스 내압이 방지될 수 있는 것으로 확인된다.
[0093] 전술한 예들은 단지 설명 목적으로 제공된 것이며 결코 본 발명을 제한하는 것으로 해석되어서는 안 된다는 점에 유의한다. 본 발명은 예시적인 실시예들을 참조하여 설명되었지만, 본 명세서에서 사용된 단어들은, 제한의 단어들이 아니라, 설명과 예시의 단어들인 것으로 이해된다. 첨부된 청구항들의 범위 내에서, 현재 기술된 바와 같이 그리고 수정된 바와 같이, 본 발명의 측면들에서 본 발명의 범위 및 정신을 벗어나지 않고, 변경들이 이루어질 수 있다. 본 발명은 본 명세서에서 특정 구조들, 재료들 및 실시예들을 참조하여 설명되었기는 하지만, 본 발명은 본 명세서에 개시된 상세한 사항으로 제한되도록 의도되어 있지 않으며; 오히려, 본 발명은 첨부된 청구항들의 범위 내에 있는, 기능적으로 동등한 모든 구조들, 방법들 및 용도들로 확장된다.
[0094] 본 발명은 위에 기술된 실시예들에 제한되지 않고, 본 발명의 범위를 벗어나지 않고 다양한 변형들 및 수정들이 가능할 수 있다.

Claims (44)

  1. 직경이 300 mm인 에피택셜 웨이퍼로서,
    1.2 mΩ-cm 이하의 비저항을 갖는 실리콘 기판;
    상기 실리콘 기판 상의 에피택셜 층; 및
    상기 에피택셜 층과 상기 실리콘 기판 사이의 경계를 포함하고;
    상기 실리콘 기판은 깊이 방향으로 상기 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 이상의 탄소 농도를 갖는, 에피택셜 웨이퍼.
  2. 제1항에 있어서, 상기 탄소 농도는 상기 깊이 방향으로 상기 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 내지 5.0×1017 atoms/cm3의 범위에 있는, 에피택셜 웨이퍼.
  3. 제1항에 있어서, 상기 탄소 농도는 상기 경계로부터 약 5㎛의 상기 실리콘 기판의 깊이로부터 시작하여 10% 이상 감소되는, 에피택셜 웨이퍼.
  4. 제1항에 있어서, 상기 탄소 농도는 상기 경계로부터 약 8㎛의 상기 실리콘 기판의 깊이로부터 시작하여 10% 이상 감소되는, 에피택셜 웨이퍼.
  5. 제1항에 있어서, 상기 탄소 농도는 상기 경계로부터 약 15㎛의 상기 실리콘 기판의 깊이로부터 시작하여 10% 이상 감소되는, 에피택셜 웨이퍼.
  6. 제1항에 있어서, 상기 에피택셜 층의 상부 표면은 사이즈가 0.09㎛ 이상인 130개 이하의 광점 결함(LPD)을 포함하는, 에피택셜 웨이퍼.
  7. 제1항에 있어서, 상기 에피택셜 층의 상부 표면은 사이즈가 0.09㎛ 이상인 100개 이하의 LPD를 포함하는, 에피택셜 웨이퍼.
  8. 제1항에 있어서, 상기 실리콘 기판 내에 4.0×1017 atoms/cm3 내지 10×1017 atoms/cm3의 범위에 있는 산소 농도를 추가로 포함하는 에피택셜 웨이퍼.
  9. 제1항에 있어서, 상기 실리콘 기판의 비저항은 0.6 mΩ-cm 내지 1.2 mΩ-cm의 범위에 있는, 에피택셜 웨이퍼.
  10. 제1항에 있어서, 상기 실리콘 기판은 실질적으로 결정 유래 입자들(crystal-originated particles)이 없는, 에피택셜 웨이퍼.
  11. 직경이 300 mm인 에피택셜 웨이퍼로서,
    1.2 mΩ-cm 이하의 비저항, 및 깊이 방향으로 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 이상의 탄소 농도를 갖는 상기 실리콘 기판;
    상기 실리콘 기판 상의 에피택셜 층; 및
    상기 에피택셜 층과 상기 실리콘 기판 사이의 경계를 포함하고;
    상기 실리콘 기판은 상기 경계 부근에서 저탄소 농도층을 추가로 갖는, 에피택셜 웨이퍼.
  12. 제11항에 있어서, 상기 탄소 농도는 3.5×1015 atoms/cm3 내지 5.0×1017 atoms/cm3의 범위에 있는, 에피택셜 웨이퍼.
  13. 제11항에 있어서, 상기 실리콘 기판 내의 상기 저탄소 농도층은 상기 경계의 약 5㎛ 이내에 있고 상기 탄소 농도는 상기 저탄소 농도층에서 10% 이상 감소되는, 에피택셜 웨이퍼.
  14. 제11항에 있어서, 상기 실리콘 기판 내의 상기 저탄소 농도층은 상기 경계의 약 8㎛ 이내에 있고 상기 탄소 농도는 상기 저탄소 농도층에서 10% 이상 감소되는, 에피택셜 웨이퍼.
  15. 제11항에 있어서, 상기 실리콘 기판 내의 상기 저탄소 농도층은 상기 경계의 약 15㎛ 이내에 있고 상기 탄소 농도는 상기 저탄소 농도층에서 10% 이상 감소되는, 에피택셜 웨이퍼.
  16. 제11항에 있어서, 상기 에피택셜 층의 상부 표면은 사이즈가 0.09㎛ 이상인 130개 이하의 광점 결함(LPD)을 포함하는, 에피택셜 웨이퍼.
  17. 제11항에 있어서, 상기 에피택셜 층의 상부 표면은 사이즈가 0.09㎛ 이상인 100개 이하의 LPD를 포함하는, 에피택셜 웨이퍼.
  18. 제11항에 있어서, 상기 실리콘 기판 내에 4.0×1017 atoms/cm3 내지 10×1017 atoms/cm3의 범위에 있는 산소 농도를 추가로 포함하는 에피택셜 웨이퍼.
  19. 제11항에 있어서, 상기 실리콘 기판의 비저항은 0.6 mΩ-cm 내지 1.2 mΩ-cm의 범위에 있는, 에피택셜 웨이퍼.
  20. 제11항에 있어서, 상기 실리콘 기판은 실질적으로 결정 유래 입자들이 없는, 에피택셜 웨이퍼.
  21. 300 mm의 직경, 1.2 mΩ-cm 이하의 비저항, 및 깊이 방향으로 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 이상의 탄소 농도를 갖는 실리콘 웨이퍼.
  22. 제21항에 있어서, 상기 탄소 농도는 상기 깊이 방향으로 상기 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 내지 5.0×1017 atoms/cm3의 범위에 있는, 실리콘 웨이퍼.
  23. 제21항에 있어서,
    상기 실리콘 웨이퍼는 상부 표면을 갖고,
    상기 탄소 농도는 상기 상부 표면로부터 5㎛ 이내의 깊이로부터 시작하여 10% 이상 감소되는, 실리콘 웨이퍼.
  24. 제21항에 있어서,
    상기 실리콘 웨이퍼는 상부 표면을 갖고,
    상기 탄소 농도는 상기 상부 표면로부터 약 8㎛ 이내의 깊이로부터 시작하여 10% 이상 감소되는, 실리콘 웨이퍼.
  25. 제21항에 있어서,
    상기 실리콘 웨이퍼는 상부 표면을 갖고,
    상기 탄소 농도는 상기 상부 표면로부터 약 15㎛ 이내의 깊이로부터 시작하여 10% 이상 감소되는, 실리콘 웨이퍼.
  26. 제21항에 있어서, 4.0×1017 atoms/cm3 내지 10×1017 atoms/cm3의 범위에 있는 산소 농도를 추가로 포함하는 실리콘 웨이퍼.
  27. 제21항에 있어서, 상기 실리콘 웨이퍼의 비저항은 0.6 mΩ-cm 내지 1.2 mΩ-cm의 범위에 있는, 실리콘 웨이퍼.
  28. 제21항에 있어서, 상기 실리콘 웨이퍼는 실질적으로 결정 유래 입자들이 없는, 실리콘 웨이퍼.
  29. 직경이 300 mm인 에피택셜 웨이퍼로서,
    1.2 mΩ-cm 이하의 비저항을 갖는 실리콘 기판;
    상기 실리콘 기판의 위에 있는 에피택셜 층; 및
    상기 에피택셜 층과 상기 실리콘 기판 사이의 경계를 포함하고;
    상기 실리콘 기판 내의 탄소 농도는 깊이 방향으로 상기 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 이상이고,
    상기 탄소 농도는 상기 경계로부터 5㎛ 내지 15㎛의 깊이로부터 시작하여 10% 이상 감소되는, 에피택셜 웨이퍼.
  30. 제29항에 있어서, 상기 탄소 농도는 상기 깊이 방향으로 상기 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 내지 5.0×1017 atoms/cm3의 범위에 있는, 에피택셜 웨이퍼.
  31. 제29항에 있어서, 상기 에피택셜 층의 상부 표면은 사이즈가 0.09㎛ 이상인 100개 이하의 LPD를 갖는, 에피택셜 웨이퍼.
  32. 제29항에 있어서, 상기 실리콘 기판 내에 4.0×1017 atoms/cm3 내지 10×1017 atoms/cm3의 범위에 있는 산소 농도를 추가로 포함하는 에피택셜 웨이퍼.
  33. 제29항에 있어서, 상기 실리콘 기판은 상부 표면 및 하부 표면을 갖고 상기 1.2 mΩ-cm 이하의 비저항은 상기 상부 표면 또는 상기 하부 표면 중 어느 하나로부터 측정되는, 에피택셜 웨이퍼.
  34. 인이 도핑되어 있고 1.2 mΩ-cm 이하의 비저항을 갖는 직경이 300 mm인 실리콘 웨이퍼로서,
    상기 실리콘 웨이퍼는 상부 표면 및 하부 표면을 포함하고,
    상기 실리콘 웨이퍼 내의 탄소 농도는 깊이 방향으로 상기 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 이상이고,
    상기 탄소 농도는 상기 상부 표면로부터 5㎛ 내지 15㎛의 깊이로부터 시작하여 10% 이상 감소되는, 실리콘 웨이퍼.
  35. 제34항에 있어서, 상기 탄소 농도는 상기 깊이 방향으로 상기 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 내지 5.0×1017 atoms/cm3의 범위에 있는, 실리콘 웨이퍼.
  36. 제34항에 있어서, 4.0×1017 atoms/cm3 내지 10×1017 atoms/cm3의 범위에 있는 산소 농도를 추가로 포함하는 실리콘 웨이퍼.
  37. 제34항에 있어서, 상기 1.2 mΩ-cm 이하의 비저항은 상기 상부 표면 또는 상기 하부 표면 중 어느 하나로부터 측정되는, 실리콘 웨이퍼.
  38. 직경이 300 mm인 에피택셜 웨이퍼를 제조하는 방법으로서,
    도가니 내의 실리콘 용융물에 인 및 탄소를 첨가하는 단계;
    상기 도가니를 노(furnace) 내에 배치하는 단계;
    풀러(puller)로 상기 실리콘 용융물로부터 단결정을 회전식으로 풀링하는 단계;
    상기 단결정을 적어도 하나의 실리콘 웨이퍼로 절단하는 단계; 및
    상기 실리콘 웨이퍼의 표면 상에 에피택셜 층을 형성하는 단계 - 상기 실리콘 기판은 깊이 방향으로 실리콘 기판의 대략 중심에서 3.5×1015 atoms/cm3 이상의 탄소 농도를 가짐 - 를 포함하는, 방법.
  39. 제38항에 있어서, 아르곤 가스가 충전된 분위기에서 1150℃내지 1250℃의 온도에서 상기 실리콘 웨이퍼를 가열하는 것을 추가로 포함하는 방법.
  40. 제39항에 있어서, 상기 실리콘 웨이퍼를 가열하는 단계는 30분 내지 120분 동안 수행되는, 방법.
  41. 제38항에 있어서, 상기 실리콘 웨이퍼가 4.0×1017 atoms/cm3 내지 10×1017 atoms/cm3의 산소 농도를 갖도록 상기 실리콘 용융물에 자기장을 인가하고 상기 노 내의 압력을 제어하는 단계를 추가로 포함하는 방법.
  42. 제41항에 있어서, 상기 산소 농도는 상기 실리콘 웨이퍼의 깊이 방향으로 약 중간으로부터 측정되는, 방법.
  43. 제38항에 있어서, 상기 실리콘 웨이퍼는 1.2 mΩ·cm 이하의 비저항을 갖는, 방법.
  44. 제38항에 있어서, 상기 실리콘 웨이퍼는 약 300 mm의 직경을 갖는, 방법.
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