JP4442955B2 - エピタキシャルウェーハの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、チョクラルスキー法（以下、ＣＺ法という。）により作られた、薄膜のエピタキシャル層が積層されたエピタキシャルウェーハの製造方法に関するものである。
【０００２】
【従来の技術】
これまでエピタキシャルウェーハはまず高性能バイポーラトランジスタに応用され、次いでバイポーラＩＣに応用されてきた。エピタキシャルウェーハでは、基板となるシリコンウェーハ上に任意の膜厚及び抵抗率の単結晶シリコンのエピタキシャル層を形成できるため、例えば低抵抗基板上に高抵抗エピタキシャル層を形成することにより、高速度トランジスタを実現することができる。またバイポーラＩＣで必須であるｐｎ接合素子間の効果的な分離が、エピタキシャル層の形成により有効に行われる。
近年、トランジスタの動作速度をより向上して高性能化するために、薄膜のエピタキシャル層の厚さを極力薄くすることが求められている。
【０００３】
しかし、この要求に応えるためにエピタキシャル層を極力薄く（例えば３μｍ以下）にすると、基板となるシリコンウェーハの表面に、結晶に起因したパーティクル（Crystal Originated Particle、以下、ＣＯＰという。）や、侵入型転位（Interstitial-type Large Dislocation Loop、以下、Ｌ／Ｄという。）が存在する場合には、問題を生じる。ここでＣＯＰは鏡面研磨後のシリコンウェーハをアンモニアと過酸化水素の混合液で洗浄すると、ウェーハ表面にピットが形成され、このウェーハをパーティクルカウンタで測定すると、ピットも本来のパーティクルとともにパーティクルとして検出される結晶に起因した欠陥である。またＬ／Ｄは、結晶の格子欠陥の１つであって、転位クラスタとも呼ばれたり、或いはこの欠陥を生じたシリコンウェーハをフッ酸を主成分とする選択エッチング液に浸漬するとピットを生じることから転位ピットとも呼ばれる。
【０００４】
即ち、基板となるシリコンウェーハ表面にＣＯＰが存在すると、このウェーハの表面の形状を倣って、エピタキシャル層表面にもＣＯＰの痕跡が現れる。また基板となるシリコンウェーハ表面にＬ／Ｄが存在すると、このウェーハ上にエピタキシャル層を形成するときにエピ炉の加熱により、エピタキシャル層の下のウェーハ（基板）において、Ｌ／Ｄとなって顕在化し、このＬ／Ｄがエピタキシャル層表面の欠陥密度を増大させてしまう。
【０００５】
エピタキシャル層表面にＣＯＰの痕跡や、Ｌ／Ｄが顕在化する場合には、これらの痕跡等は電気的特性、例えば酸化膜の経時絶縁破壊特性（Time Dependent dielectric Breakdown、ＴＤＤＢ）、酸化膜耐圧特性（Time Zero Dielectric Breakdown、ＴＺＤＢ）等を劣化させる原因となる。またＣＯＰの痕跡及びＬ／Ｄがエピタキシャル層表面に存在するとデバイスの配線工程において段差を生じ、この段差は断線の原因となって、製品の歩留りを低くする。
本出願人らは、この点を解決するために「薄膜エピタキシャルウェーハおよびその製造方法」に関する特許出願を行った（特開平１０−２０９０５６、同１０−２０９０５７）。即ち、本出願人らは、特開平１０−２０９０５６号公報により、ＣＯＰ密度が１×１０5個／ｃｍ3以下であって、しかもその表面にＣＯＰが存在しないか、又は少ない個数で存在する単結晶シリコン基板をＣＺ法で作製し、この基板上に減圧下で厚さ４．０μｍ未満のエピタキシャル層を形成する方法及びその薄膜エピタキシャルウェーハを提案した。
また特開平１０−２０９０５７号公報により、ｐ型不純物が高濃度にドープされ、しかもその表面にＣＯＰが存在しないか、又は少ない個数で存在する単結晶シリコン基板をＣＺ法で作製し、この基板上に減圧下で厚さ４．０μｍ未満のエピタキシャル層を形成する方法及びその薄膜エピタキシャルウェーハを提案した。
これらの方法によれば、例えば厚さ１μｍのエピタキシャル層の形成で、６インチウェーハで０．１３μｍ以上のＣＯＰの数を５０個以下にすることができる。
【０００６】
【発明が解決しようとする課題】
しかし、上記２つの方法とも、基板となるシリコンウェーハをＣＺ法で０．４ｍｍ／分程度の比較的低い速度で引上げたシリコン単結晶から作製しているため、このシリコンウェーハではＣＯＰの発生を抑制できるものの、Ｌ／Ｄが発生してしまい、エピタキシャル層表面にＬ／Ｄが顕在化するという上記問題が未解決であった。
本発明の目的は、エピタキシャル層表面にＣＯＰもＬ／Ｄも殆ど生じることのない、電気的特性がより向上し、かつ製造時の歩留りも大きい薄膜のエピタキシャル層が形成されたエピタキシャルウェーハの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に係る発明は、シリコン単結晶インゴットの引上げ速度をＶ（ｍｍ／分）、ホットゾーン構造でインゴット−シリコン融液の接触面の温度勾配をＧ（℃／ｍｍ）とするときに、前記温度勾配に対する引上げ速度の比（Ｖ／Ｇ (ｍｍ2／分・℃)）を格子間シリコン型点欠陥の凝集体の発生を防止する第１臨界比（(Ｖ／Ｇ)1）以上であって、空孔型点欠陥の凝集体をインゴットの中央にある空孔型点欠陥が支配的に存在する領域内に制限する第２臨界比（(Ｖ／Ｇ)2）以下に維持し、かつインゴットをスライスしたシリコンウェーハを酸素雰囲気下、１０００℃±３０℃の温度で２〜５時間熱処理、引き続き１１３０℃±３０℃の温度で１〜１６時間熱処理を行うとリング状でなくウェーハ中心部にのみＯＳＦが顕在化するように前記Ｖ／Ｇ (ｍｍ2／分・℃)を制御するとともに、引上げに際しドーパントとしてＢ（ボロン）を３×１０ 18 ａｔｏｍｓ／ｃｍ 3 以上の濃度でドープしてホットゾーン炉内のシリコン融液からインゴットを引上げる工程と、前記インゴットをスライスして、結晶に起因したパーティクル及び侵入型転位がそれぞれウェーハ当り０〜１０個であって抵抗率が０．０２Ωｃｍ以下である、シリコンウェーハを作製する工程と、このシリコンウェーハ上に減圧化学的気相堆積（以下、ＣＶＤという。）法で原料ガス及びＨ2ガスとともにＢ2Ｈ6、ＰＨ3又はＡｓＨ3のガスを導入して０．５〜５μｍ厚の薄膜のエピタキシャル層を形成する工程とを有することを特徴とする。
この方法で作製されたシリコンウェーハは、ＣＯＰもＬ／Ｄもそれぞれウェーハ当り０〜１０個であるため、薄膜のエピタキシャル層の厚さを極薄にしても、このエピタキシャル層の表面にはＣＯＰの痕跡は全く生じず、かつＬ／Ｄも全く顕在化しない。ＣＯＰ及びＬ／Ｄのウェーハ当りの個数は直径１２インチ以下のウェーハでの個数をいう。
【０００８】
減圧ＣＶＤ法でエピタキシャル成長することにより、エピタキシャル成長温度を低く抑えて均一の厚さを有するエピタキシャル層を形成でき、かつ高濃度基板（ウェーハ）から薄膜のエピタキシャル層へのオートドーピングを抑制できる。同時に低抵抗のシリコンウェーハに高抵抗のエピタキシャル層を形成して作製されたエピタキシャルウェーハは、高速度トランジスタを実現することができ、しかもエピタキシャル層の表面にＣＯＰの痕跡やＬ／Ｄが殆どないため、このエピタキシャルウェーハは電気的特性がより向上し、かつ製造時の歩留りも大きい。
【０００９】
更に請求項１に係るエピタキシャルウェーハは、基板となるシリコンウェーハ表面のＣＯＰやＬ／Ｄによる電気的特性の低下を生じることなく、薄膜のエピタキシャル層を上記範囲の極薄にすることにより、このエピタキシャルウェーハからトランジスタを作製した場合に、トランジスタの動作速度をより向上して高性能化することができる。
【００１０】
【発明の実施の形態】
本発明の薄膜のエピタキシャル層を積層するためのシリコンウェーハは、ＣＺ法によりホットゾーン炉内のシリコン融液からインゴットをボロンコフ（Voronkov）の理論に基づいた所定の引上げ速度プロファイルで引上げた後、このインゴットをスライスして作製される。
一般的に、ＣＺ法によりホットゾーン炉内のシリコン融液からシリコン単結晶のインゴットを引上げたときには、シリコン単結晶における欠陥として、点欠陥（point defect）と点欠陥の凝集体（agglomerates：三次元欠陥）が発生する。点欠陥は空孔型点欠陥と格子間Ｓｉ型点欠陥という二つの一般的な形態がある。空孔型点欠陥は一つのシリコン原子がシリコン結晶格子で正常的な位置の一つから離脱したものである。このような空孔が空孔型点欠陥になる。一方、原子がシリコン結晶の格子点以外の位置（インタースチシャルサイト）で発見されるとこれが格子間Ｓｉ点欠陥になる。
【００１１】
点欠陥は一般的にシリコン融液（溶融シリコン）とインゴット（固状シリコン）の間の接触面で形成される。しかし、インゴットを継続的に引上げることによって接触面であった部分は引上げとともに冷却し始める。冷却の間、空孔型点欠陥又は格子間Ｓｉ型点欠陥は拡散により互いに合併して、空孔型点欠陥の凝集体（vacancy agglomerates）又は格子間Ｓｉ型点欠陥の凝集体（interstitial agglomerates）が形成される。言い換えれば、凝集体は点欠陥の合併に起因して発生する三次元構造である。
空孔型点欠陥の凝集体は前述したＣＯＰの他に、ＬＳＴＤ（Laser Scattering Tomograph Defects）又はＦＰＤ（Flow Pattern Defects）と呼ばれる欠陥を含み、格子間Ｓｉ型点欠陥の凝集体は前述したＬ／Ｄなどの欠陥を含む。ＦＰＤとは、インゴットをスライスして作製されたシリコンウェーハを３０分間セコ（Secco）エッチング液で化学エッチングしたときに現れる特異なフローパターンを呈する痕跡の源であり、ＬＳＴＤとは、シリコン単結晶内に赤外線を照射したときにシリコンとは異なる屈折率を有し散乱光を発生する源である。
【００１２】
ボロンコフの理論は、欠陥の数が少ない高純度インゴットを成長させるために、インゴットの引上げ速度をＶ（ｍｍ／分）、ホットゾーン構造でインゴット−シリコン融液の接触面の温度勾配をＧ（℃／ｍｍ）とするときに、Ｖ／Ｇ（ｍｍ2／分・℃）を制御することである。この理論では、図１に示すように、Ｖ／Ｇは関数として空孔濃度及び格子間Ｓｉ濃度を図式的に表現し、ウェーハで空孔／格子間Ｓｉ領域の境界がＶ／Ｇによって決定されることを説明している。より詳しくは、Ｖ／Ｇ比が臨界点以上では空孔型点欠陥が支配的に存在するインゴットが形成される反面、Ｖ／Ｇ比が臨界点以下では格子間Ｓｉ型点欠陥が支配的に存在するインゴットが形成される。
【００１３】
本発明の所定の引上げ速度プロファイルは、インゴットがホットゾーン炉内のシリコン融液から引上げられる時、温度勾配に対する引上げ速度の比（Ｖ／Ｇ）が格子間Ｓｉ型点欠陥の凝集体の発生を防止する第１臨界比（(Ｖ／Ｇ)1）以上であって、空孔型点欠陥の凝集体をインゴットの中央にある空孔型点欠陥が支配的に存在する領域内に制限する第２臨界比（(Ｖ／Ｇ)2）以下に維持され、かつインゴットをスライスしたシリコンウェーハを酸素雰囲気下、１０００℃±３０℃の温度で２〜５時間熱処理、引き続き１１３０℃±３０℃の温度で１〜１６時間熱処理を行うとリング状でなくウェーハ中心部にのみＯＳＦが顕在化するように決められる。
【００１４】
この引上げ速度のプロファイルは、実験的に基準インゴットを軸方向にスライスすることで、又はこれらの技術を組合わせることで、シミュレーションによって上記ボロンコフの理論に基づき決定される。即ち、この決定は、シミュレーションの後、インゴットの軸方向スライス及びスライスされたウェーハの確認を行い、更にシミュレーションを繰り返すことによりなされる。シミュレーションのために複数種類の引上げ速度が所定の範囲で決められ、複数個の基準インゴットが成長される。図２に示すように、シミュレーションのための引上げ速度プロファイルは１．２ｍｍ／分のような高い引上げ速度（a）から０．５ｍｍ／分の低い引上げ速度（c）及び再び高い引上げ速度（d）に調整される。上記低い引上げ速度は０．４ｍｍ／分又はそれ以下であることもあってもよく、引上げ速度（b）及び（d）での変化は線形的なものが望ましい。
【００１５】
異なった速度で引上げられ複数個の基準インゴットは各別に軸方向にスライスされる。最適のＶ／Ｇが軸方向のスライス、ウェーハの確認及びシミュレーションの結果の相関関係から決定され、続いて最適な引上げ速度プロファイルが決定され、そのプロファイルでインゴットが製造される。実際の引上げ速度プロファイルは所望のインゴットの直径、使用される特定のホットゾーン炉及びシリコン融液の品質等を含めてこれに限定されない多くの変数に依存する。
【００１６】
引上げ速度を徐々に低下させてＶ／Ｇを連続的に低下させたときのインゴットの断面図を描いてみると、図３に示される事実が分かる。図３には、インゴット内での空孔型点欠陥が支配的に存在する豊富領域が［Ｖ］、格子間Ｓｉ型点欠陥が支配的に存在する領域が［Ｉ］、及び空孔型点欠陥の凝集体及び格子間Ｓｉ型点欠陥の凝集体が存在しないパーフェクト領域が［Ｐ］としてそれぞれ示される。図３に示すように、インゴットの軸方向位置Ｐ1は、中央に空孔型点欠陥が支配的に存在する領域を含む。位置Ｐ2は位置Ｐ1に比べて中央に小さい空孔型点欠陥が支配的に存在する領域を含む。位置Ｐ4は格子間Ｓｉ型点欠陥が支配的に存在するリング領域及び中央のパーフェクト領域を含む。また位置Ｐ3は中央に空孔型点欠陥もなく、縁部分に格子間Ｓｉ型点欠陥もないので全てパーフェクト領域である。
【００１７】
図３から明らかなように、位置Ｐ1に対応したウェーハＷ1は、中央に空孔型点欠陥が支配的に存在する領域を含む。位置Ｐ2に対応したウェーハＷ2は、ウェーハＷ1に比べて中央に小さい面積で空孔型点欠陥が支配的に存在する領域を含む。位置Ｐ4に対応したウェーハＷ4は、格子間Ｓｉ型点欠陥が支配的に存在するリング及び中央のパーフェクト領域を含む。また位置Ｐ3に対応したウェーハＷ3は中央に空孔型点欠陥もないし、縁部分に格子間Ｓｉ型点欠陥もないので全てパーフェクト領域である。
【００１８】
この空孔型点欠陥が支配的に存在する領域のパーフェクト領域に接する僅かな領域、及び全てがパーフェクト領域では、ウェーハ面内でＣＯＰもＬ／Ｄも発生していない。図４に示すように、ウェーハＷ1ではウェーハの半径の１／２付近にＯＳＦリングが発生する。ここでＯＳＦとは、酸化誘起積層欠陥（Oxidation Induced Stacking Fault）の略語であり、結晶成長時にその核となる酸素析出物の微小欠陥が導入され、半導体デバイスを製造する際の酸化工程等の熱処理でウェーハの状態で顕在化する欠陥である。この熱処理条件としては、例えば酸素雰囲気下、１０００℃±３０℃の温度で２〜５時間熱処理し、引続き１１３０℃±３０℃の温度で１〜１６時間熱処理することが挙げられる。このＯＳＦリングで囲まれた空孔型点欠陥が支配的に存在する領域はＣＯＰが出現する傾向がある。これに対して、ウェーハＷ2ではＯＳＦはリング状にならずに、ウェーハの中心部にのみ発生する。
【００１９】
本発明で用いられるシリコンウェーハは、このウェーハＷ 2 である。このシリコンウェーハＷ2は、図５に示すようにＯＳＦがリング状でなく、中心部にのみ顕在化するように選定して決められた引上げ速度プロファイルで成長したインゴットをスライスして作製される。図６はその平面図である。このシリコンウェーハＷ2ではＯＳＦがリング状を形成しないため、ＣＯＰフリーである。またＬ／Ｄの発生もない。参考のため、シリコンウェーハＷ3は、図７に示すように全てパーフェクト領域を作るように選定して決められた引上げ速度プロファイルで成長したインゴットをスライスして作製される。図８はその平面図である。このシリコンウェーハＷ3についても、ＣＯＰフリーであり、Ｌ／Ｄの発生もない。
【００２０】
ここで、ＣＯＰフリーとは０．１２μｍ以上のＣＯＰの数を実質的に０個であることをいう。なお、ＣＯＰのサイズは、パーティクルカウンタの製造メーカー、型式によって異なる値を示すことがあるため、本明細書において「０．１２μｍのＣＯＰ」とは、垂直入射型のＫＬＡ−Ｔｅｎｃｏｒ社製のＳＦＳ６２００シリーズ、ＡＤＥ社製のＣＲ８０シリーズ又は日立電子エンジニアリング社製のＬＳ６０００シリーズの各パーティクルカウンタで０．１２μｍの値を示すＣＯＰをいう。また上記パーティクルカウンタで計測される値はポリスチレンラテックス粒子の換算値であり、原子間力顕微鏡（ＡＦＭ）による実測値ではない。
【００２１】
上記条件で引上げられたインゴットをスライスして作製されたシリコンウェーハＷ 2 の表面には、シリコンのエピタキシャル成長によるエピタキシャル層が形成される。このエピタキシャル成長には、エピタキシャル層の結晶性、量産性、装置の簡便さ、種々のデバイス構造形成の容易さなどの観点から、ＣＶＤ法が採用される。ＣＶＤ法によるシリコンのエピタキシャル成長は、例えばＳｉＣｌ4、ＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＨ4などのシリコンを含む原料ガスをＨ2ガスとともに反応炉内に導入して、上記シリコンウェーハＷ 2 の表面に、原料ガスの熱分解又は還元により生成されたシリコンを析出させることで行われる。特に薄膜のエピタキシャル層を形成する場合、エピタキシャル成長温度を低く抑えて均一の厚さを有するエピタキシャル層を形成でき、かつ高濃度基板（ウェーハ）から薄膜のエピタキシャル層へのオートドーピングを抑制できることから、減圧ＣＶＤ（１０〜１５Ｔｏｒｒ）が好ましい。
【００２２】
エピタキシャルウェーハが、高性能バイポーラトランジスタやバイポーラＩＣ用のエピタキシャルウェーハである場合には、基板となるシリコンウェーハは低抵抗に、エピタキシャル層は高抵抗に作製する。このようなシリコンウェーハＷ2としては、抵抗率が０．０２Ωｃｍ以下、好ましくは０．０１〜０．０２Ωｃｍ、更に好ましくは０．０１５Ωｃｍ以下の低抵抗のものが用いられ、またこのようなエピタキシャル層としては、抵抗率が５Ωｃｍ以上、好ましくは１０Ωｃｍ以上のものが用いられる。この低抵抗のシリコンウェーハは、ＣＺ法によるシリコン単結晶の引上げ時に、ｐ型の場合、ドーパントとしてＢ（ボロン）が３×１０18ａｔｏｍｓ／ｃｍ3以上の濃度で用いられる。また高抵抗のエピタキシャル層の形成時には、原料ガスとともにＢ2Ｈ6、ＰＨ3、ＡｓＨ3などのガスが使用される。
【００２３】
本発明のエピタキシャル層の厚さを０．５〜５μｍの極薄にすることにより、このエピタキシャルウェーハからトランジスタを作製した場合に、トランジスタの動作速度をより向上して高性能化することができる。この厚さが０．５μｍ未満ではエピタキシャル層の厚さの均一化が難しく、また５μｍを超えると高性能とならない。好ましい厚さは１〜４μｍである。
【００２４】
【実施例】
次に本発明の実施例を比較例とともに説明する。
＜実施例１＞
図３に示した位置Ｐ2に対応する領域をインゴット全長にわたって育成するようにインゴットを引上げた。このときドーパントとしてＢ（ボロン）を１×１０19ａｔｏｍｓ／ｃｍ3の濃度でドープした。このシリコン単結晶インゴットからスライスされたシリコンウェーハ（図３のウェーハＷ2）をラッピングし、面取り加工を施した後、鏡面研磨することにより、抵抗率が０．０２Ωｃｍで直径が８インチのシリコンウェーハを用意した。
【００２５】
このシリコンウェーハの表面における０．０９μｍ以上のサイズの欠陥（ＣＯＰを含む。）をレーザパーティクルカウンタ（ＫＬＡ-Ｔｅｎｃｏｒ社製、ＳＦＳ６２００）を用いてを調べた。その結果、ウェーハ当り１０個観察された。
このシリコンウェーハの表面に減圧ＣＶＤ法（８０Ｔｏｒｒ）により、原料ガスとしてＳｉＨ2Ｃｌ2を、またエピタキシャル層の抵抗調整用にＢ2Ｈ6ガスをそれぞれ用い、成長温度１０８０℃、成長速度１μｍ／分の条件で、厚さ３μｍで抵抗率５Ωｃｍのエピタキシャル層を形成した。これにより低抵抗基板で高抵抗エピタキシャル層のエピタキシャルウェーハを得た。
このエピタキシャルウェーハの表面における０．０９μｍ以上のサイズの欠陥（ＣＯＰ及びＬ／Ｄを含む。）を上記と同じレーザパーティクルカウンタを用いてを調べた。その結果、０．０９μｍ以上０．１３μｍ未満では検出不能であり、０．１３μｍ以上ではウェーハ当り３個観察された。
【００２６】
＜比較例１＞
図３に示した位置Ｐ4に対応する領域をインゴット全長にわたって育成するようにインゴットを引上げ、実施例と同様にして直径が８インチのシリコンウェーハ（図３のウェーハＷ4）を得た。引上げ時に実施例と同様にＢ（ボロン）をドープした。これ以外は、実施例と同様にしてエピタキシャルウェーハを作製した。
基板となるシリコンウェーハの表面、及びエピタキシャルウェーハの表面における０．０９μｍ以上のサイズの欠陥（ＣＯＰ及びＬ／Ｄを含む。）を実施例と同じレーザパーティクルカウンタを用いてを調べた。その結果、基板となるシリコンウェーハ表面及びエピタキシャルウェーハ表面に、それぞれリング状にウェーハ当り１００個観察された。
【００２７】
【発明の効果】
以上述べたように、本発明のエピタキシャルウェーハの製造方法によれば、ウェーハ面内でＣＯＰもＬ／Ｄも殆ど発生しないシリコンウェーハを得て、このシリコンウェーハをエピタキシャル層積層用の基板とすることにより、薄膜のエピタキシャル層を形成したときにこのエピタキシャル層表面にＣＯＰもＬ／Ｄも殆ど生じない。これにより、電気的特性がより向上し、かつ製造時の歩留りも大きい薄膜のエピタキシャル層が形成されたエピタキシャルウェーハが得られる。
【図面の簡単な説明】
【図１】 ボロンコフの理論を基づいた、Ｖ／Ｇ比が臨界点以上ではべーカンシー豊富インゴットが形成され、Ｖ／Ｇ比が臨界点以下ではインタースチシャル豊富インゴットが形成されることを示す図。
【図２】 所望の引上げ速度プロファイルを決定するための引上げ速度の変化を示す特性図。
【図３】 基準インゴットのベーカンシー豊富領域、インタースチシャル豊富領域及びパーフェクト領域を示すＸ線トポグラフィの概略図。
【図４】 図３の位置Ｐ1に対応するシリコンウェーハＷ1にＯＳＦリングが出現する状況を示す図。
【図５】 本発明の中央にＯＳＦがリング状でなく、中心部にのみ顕在化するように選定して引上げられた図３の位置Ｐ2に対応するインゴットの断面図及びシリコンウェーハＷ2の説明図。
【図６】 図３のシリコンウェーハＷ2の中心部にＯＳＦが出現する状況を示す図。
【図７】 ベーカンシー固まり及びインタースチシャル固まりが存在しない図３の位置Ｐ3に対応するインゴットの断面図及びシリコンウェーハＷ3の説明図。
【図８】 そのウェーハの平面図。
【発明の属する技術分野】
本発明は、チョクラルスキー法（以下、ＣＺ法という。）により作られた、薄膜のエピタキシャル層が積層されたエピタキシャルウェーハの製造方法に関するものである。
【０００２】
【従来の技術】
これまでエピタキシャルウェーハはまず高性能バイポーラトランジスタに応用され、次いでバイポーラＩＣに応用されてきた。エピタキシャルウェーハでは、基板となるシリコンウェーハ上に任意の膜厚及び抵抗率の単結晶シリコンのエピタキシャル層を形成できるため、例えば低抵抗基板上に高抵抗エピタキシャル層を形成することにより、高速度トランジスタを実現することができる。またバイポーラＩＣで必須であるｐｎ接合素子間の効果的な分離が、エピタキシャル層の形成により有効に行われる。
近年、トランジスタの動作速度をより向上して高性能化するために、薄膜のエピタキシャル層の厚さを極力薄くすることが求められている。
【０００３】
しかし、この要求に応えるためにエピタキシャル層を極力薄く（例えば３μｍ以下）にすると、基板となるシリコンウェーハの表面に、結晶に起因したパーティクル（Crystal Originated Particle、以下、ＣＯＰという。）や、侵入型転位（Interstitial-type Large Dislocation Loop、以下、Ｌ／Ｄという。）が存在する場合には、問題を生じる。ここでＣＯＰは鏡面研磨後のシリコンウェーハをアンモニアと過酸化水素の混合液で洗浄すると、ウェーハ表面にピットが形成され、このウェーハをパーティクルカウンタで測定すると、ピットも本来のパーティクルとともにパーティクルとして検出される結晶に起因した欠陥である。またＬ／Ｄは、結晶の格子欠陥の１つであって、転位クラスタとも呼ばれたり、或いはこの欠陥を生じたシリコンウェーハをフッ酸を主成分とする選択エッチング液に浸漬するとピットを生じることから転位ピットとも呼ばれる。
【０００４】
即ち、基板となるシリコンウェーハ表面にＣＯＰが存在すると、このウェーハの表面の形状を倣って、エピタキシャル層表面にもＣＯＰの痕跡が現れる。また基板となるシリコンウェーハ表面にＬ／Ｄが存在すると、このウェーハ上にエピタキシャル層を形成するときにエピ炉の加熱により、エピタキシャル層の下のウェーハ（基板）において、Ｌ／Ｄとなって顕在化し、このＬ／Ｄがエピタキシャル層表面の欠陥密度を増大させてしまう。
【０００５】
エピタキシャル層表面にＣＯＰの痕跡や、Ｌ／Ｄが顕在化する場合には、これらの痕跡等は電気的特性、例えば酸化膜の経時絶縁破壊特性（Time Dependent dielectric Breakdown、ＴＤＤＢ）、酸化膜耐圧特性（Time Zero Dielectric Breakdown、ＴＺＤＢ）等を劣化させる原因となる。またＣＯＰの痕跡及びＬ／Ｄがエピタキシャル層表面に存在するとデバイスの配線工程において段差を生じ、この段差は断線の原因となって、製品の歩留りを低くする。
本出願人らは、この点を解決するために「薄膜エピタキシャルウェーハおよびその製造方法」に関する特許出願を行った（特開平１０−２０９０５６、同１０−２０９０５７）。即ち、本出願人らは、特開平１０−２０９０５６号公報により、ＣＯＰ密度が１×１０5個／ｃｍ3以下であって、しかもその表面にＣＯＰが存在しないか、又は少ない個数で存在する単結晶シリコン基板をＣＺ法で作製し、この基板上に減圧下で厚さ４．０μｍ未満のエピタキシャル層を形成する方法及びその薄膜エピタキシャルウェーハを提案した。
また特開平１０−２０９０５７号公報により、ｐ型不純物が高濃度にドープされ、しかもその表面にＣＯＰが存在しないか、又は少ない個数で存在する単結晶シリコン基板をＣＺ法で作製し、この基板上に減圧下で厚さ４．０μｍ未満のエピタキシャル層を形成する方法及びその薄膜エピタキシャルウェーハを提案した。
これらの方法によれば、例えば厚さ１μｍのエピタキシャル層の形成で、６インチウェーハで０．１３μｍ以上のＣＯＰの数を５０個以下にすることができる。
【０００６】
【発明が解決しようとする課題】
しかし、上記２つの方法とも、基板となるシリコンウェーハをＣＺ法で０．４ｍｍ／分程度の比較的低い速度で引上げたシリコン単結晶から作製しているため、このシリコンウェーハではＣＯＰの発生を抑制できるものの、Ｌ／Ｄが発生してしまい、エピタキシャル層表面にＬ／Ｄが顕在化するという上記問題が未解決であった。
本発明の目的は、エピタキシャル層表面にＣＯＰもＬ／Ｄも殆ど生じることのない、電気的特性がより向上し、かつ製造時の歩留りも大きい薄膜のエピタキシャル層が形成されたエピタキシャルウェーハの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に係る発明は、シリコン単結晶インゴットの引上げ速度をＶ（ｍｍ／分）、ホットゾーン構造でインゴット−シリコン融液の接触面の温度勾配をＧ（℃／ｍｍ）とするときに、前記温度勾配に対する引上げ速度の比（Ｖ／Ｇ (ｍｍ2／分・℃)）を格子間シリコン型点欠陥の凝集体の発生を防止する第１臨界比（(Ｖ／Ｇ)1）以上であって、空孔型点欠陥の凝集体をインゴットの中央にある空孔型点欠陥が支配的に存在する領域内に制限する第２臨界比（(Ｖ／Ｇ)2）以下に維持し、かつインゴットをスライスしたシリコンウェーハを酸素雰囲気下、１０００℃±３０℃の温度で２〜５時間熱処理、引き続き１１３０℃±３０℃の温度で１〜１６時間熱処理を行うとリング状でなくウェーハ中心部にのみＯＳＦが顕在化するように前記Ｖ／Ｇ (ｍｍ2／分・℃)を制御するとともに、引上げに際しドーパントとしてＢ（ボロン）を３×１０ 18 ａｔｏｍｓ／ｃｍ 3 以上の濃度でドープしてホットゾーン炉内のシリコン融液からインゴットを引上げる工程と、前記インゴットをスライスして、結晶に起因したパーティクル及び侵入型転位がそれぞれウェーハ当り０〜１０個であって抵抗率が０．０２Ωｃｍ以下である、シリコンウェーハを作製する工程と、このシリコンウェーハ上に減圧化学的気相堆積（以下、ＣＶＤという。）法で原料ガス及びＨ2ガスとともにＢ2Ｈ6、ＰＨ3又はＡｓＨ3のガスを導入して０．５〜５μｍ厚の薄膜のエピタキシャル層を形成する工程とを有することを特徴とする。
この方法で作製されたシリコンウェーハは、ＣＯＰもＬ／Ｄもそれぞれウェーハ当り０〜１０個であるため、薄膜のエピタキシャル層の厚さを極薄にしても、このエピタキシャル層の表面にはＣＯＰの痕跡は全く生じず、かつＬ／Ｄも全く顕在化しない。ＣＯＰ及びＬ／Ｄのウェーハ当りの個数は直径１２インチ以下のウェーハでの個数をいう。
【０００８】
減圧ＣＶＤ法でエピタキシャル成長することにより、エピタキシャル成長温度を低く抑えて均一の厚さを有するエピタキシャル層を形成でき、かつ高濃度基板（ウェーハ）から薄膜のエピタキシャル層へのオートドーピングを抑制できる。同時に低抵抗のシリコンウェーハに高抵抗のエピタキシャル層を形成して作製されたエピタキシャルウェーハは、高速度トランジスタを実現することができ、しかもエピタキシャル層の表面にＣＯＰの痕跡やＬ／Ｄが殆どないため、このエピタキシャルウェーハは電気的特性がより向上し、かつ製造時の歩留りも大きい。
【０００９】
更に請求項１に係るエピタキシャルウェーハは、基板となるシリコンウェーハ表面のＣＯＰやＬ／Ｄによる電気的特性の低下を生じることなく、薄膜のエピタキシャル層を上記範囲の極薄にすることにより、このエピタキシャルウェーハからトランジスタを作製した場合に、トランジスタの動作速度をより向上して高性能化することができる。
【００１０】
【発明の実施の形態】
本発明の薄膜のエピタキシャル層を積層するためのシリコンウェーハは、ＣＺ法によりホットゾーン炉内のシリコン融液からインゴットをボロンコフ（Voronkov）の理論に基づいた所定の引上げ速度プロファイルで引上げた後、このインゴットをスライスして作製される。
一般的に、ＣＺ法によりホットゾーン炉内のシリコン融液からシリコン単結晶のインゴットを引上げたときには、シリコン単結晶における欠陥として、点欠陥（point defect）と点欠陥の凝集体（agglomerates：三次元欠陥）が発生する。点欠陥は空孔型点欠陥と格子間Ｓｉ型点欠陥という二つの一般的な形態がある。空孔型点欠陥は一つのシリコン原子がシリコン結晶格子で正常的な位置の一つから離脱したものである。このような空孔が空孔型点欠陥になる。一方、原子がシリコン結晶の格子点以外の位置（インタースチシャルサイト）で発見されるとこれが格子間Ｓｉ点欠陥になる。
【００１１】
点欠陥は一般的にシリコン融液（溶融シリコン）とインゴット（固状シリコン）の間の接触面で形成される。しかし、インゴットを継続的に引上げることによって接触面であった部分は引上げとともに冷却し始める。冷却の間、空孔型点欠陥又は格子間Ｓｉ型点欠陥は拡散により互いに合併して、空孔型点欠陥の凝集体（vacancy agglomerates）又は格子間Ｓｉ型点欠陥の凝集体（interstitial agglomerates）が形成される。言い換えれば、凝集体は点欠陥の合併に起因して発生する三次元構造である。
空孔型点欠陥の凝集体は前述したＣＯＰの他に、ＬＳＴＤ（Laser Scattering Tomograph Defects）又はＦＰＤ（Flow Pattern Defects）と呼ばれる欠陥を含み、格子間Ｓｉ型点欠陥の凝集体は前述したＬ／Ｄなどの欠陥を含む。ＦＰＤとは、インゴットをスライスして作製されたシリコンウェーハを３０分間セコ（Secco）エッチング液で化学エッチングしたときに現れる特異なフローパターンを呈する痕跡の源であり、ＬＳＴＤとは、シリコン単結晶内に赤外線を照射したときにシリコンとは異なる屈折率を有し散乱光を発生する源である。
【００１２】
ボロンコフの理論は、欠陥の数が少ない高純度インゴットを成長させるために、インゴットの引上げ速度をＶ（ｍｍ／分）、ホットゾーン構造でインゴット−シリコン融液の接触面の温度勾配をＧ（℃／ｍｍ）とするときに、Ｖ／Ｇ（ｍｍ2／分・℃）を制御することである。この理論では、図１に示すように、Ｖ／Ｇは関数として空孔濃度及び格子間Ｓｉ濃度を図式的に表現し、ウェーハで空孔／格子間Ｓｉ領域の境界がＶ／Ｇによって決定されることを説明している。より詳しくは、Ｖ／Ｇ比が臨界点以上では空孔型点欠陥が支配的に存在するインゴットが形成される反面、Ｖ／Ｇ比が臨界点以下では格子間Ｓｉ型点欠陥が支配的に存在するインゴットが形成される。
【００１３】
本発明の所定の引上げ速度プロファイルは、インゴットがホットゾーン炉内のシリコン融液から引上げられる時、温度勾配に対する引上げ速度の比（Ｖ／Ｇ）が格子間Ｓｉ型点欠陥の凝集体の発生を防止する第１臨界比（(Ｖ／Ｇ)1）以上であって、空孔型点欠陥の凝集体をインゴットの中央にある空孔型点欠陥が支配的に存在する領域内に制限する第２臨界比（(Ｖ／Ｇ)2）以下に維持され、かつインゴットをスライスしたシリコンウェーハを酸素雰囲気下、１０００℃±３０℃の温度で２〜５時間熱処理、引き続き１１３０℃±３０℃の温度で１〜１６時間熱処理を行うとリング状でなくウェーハ中心部にのみＯＳＦが顕在化するように決められる。
【００１４】
この引上げ速度のプロファイルは、実験的に基準インゴットを軸方向にスライスすることで、又はこれらの技術を組合わせることで、シミュレーションによって上記ボロンコフの理論に基づき決定される。即ち、この決定は、シミュレーションの後、インゴットの軸方向スライス及びスライスされたウェーハの確認を行い、更にシミュレーションを繰り返すことによりなされる。シミュレーションのために複数種類の引上げ速度が所定の範囲で決められ、複数個の基準インゴットが成長される。図２に示すように、シミュレーションのための引上げ速度プロファイルは１．２ｍｍ／分のような高い引上げ速度（a）から０．５ｍｍ／分の低い引上げ速度（c）及び再び高い引上げ速度（d）に調整される。上記低い引上げ速度は０．４ｍｍ／分又はそれ以下であることもあってもよく、引上げ速度（b）及び（d）での変化は線形的なものが望ましい。
【００１５】
異なった速度で引上げられ複数個の基準インゴットは各別に軸方向にスライスされる。最適のＶ／Ｇが軸方向のスライス、ウェーハの確認及びシミュレーションの結果の相関関係から決定され、続いて最適な引上げ速度プロファイルが決定され、そのプロファイルでインゴットが製造される。実際の引上げ速度プロファイルは所望のインゴットの直径、使用される特定のホットゾーン炉及びシリコン融液の品質等を含めてこれに限定されない多くの変数に依存する。
【００１６】
引上げ速度を徐々に低下させてＶ／Ｇを連続的に低下させたときのインゴットの断面図を描いてみると、図３に示される事実が分かる。図３には、インゴット内での空孔型点欠陥が支配的に存在する豊富領域が［Ｖ］、格子間Ｓｉ型点欠陥が支配的に存在する領域が［Ｉ］、及び空孔型点欠陥の凝集体及び格子間Ｓｉ型点欠陥の凝集体が存在しないパーフェクト領域が［Ｐ］としてそれぞれ示される。図３に示すように、インゴットの軸方向位置Ｐ1は、中央に空孔型点欠陥が支配的に存在する領域を含む。位置Ｐ2は位置Ｐ1に比べて中央に小さい空孔型点欠陥が支配的に存在する領域を含む。位置Ｐ4は格子間Ｓｉ型点欠陥が支配的に存在するリング領域及び中央のパーフェクト領域を含む。また位置Ｐ3は中央に空孔型点欠陥もなく、縁部分に格子間Ｓｉ型点欠陥もないので全てパーフェクト領域である。
【００１７】
図３から明らかなように、位置Ｐ1に対応したウェーハＷ1は、中央に空孔型点欠陥が支配的に存在する領域を含む。位置Ｐ2に対応したウェーハＷ2は、ウェーハＷ1に比べて中央に小さい面積で空孔型点欠陥が支配的に存在する領域を含む。位置Ｐ4に対応したウェーハＷ4は、格子間Ｓｉ型点欠陥が支配的に存在するリング及び中央のパーフェクト領域を含む。また位置Ｐ3に対応したウェーハＷ3は中央に空孔型点欠陥もないし、縁部分に格子間Ｓｉ型点欠陥もないので全てパーフェクト領域である。
【００１８】
この空孔型点欠陥が支配的に存在する領域のパーフェクト領域に接する僅かな領域、及び全てがパーフェクト領域では、ウェーハ面内でＣＯＰもＬ／Ｄも発生していない。図４に示すように、ウェーハＷ1ではウェーハの半径の１／２付近にＯＳＦリングが発生する。ここでＯＳＦとは、酸化誘起積層欠陥（Oxidation Induced Stacking Fault）の略語であり、結晶成長時にその核となる酸素析出物の微小欠陥が導入され、半導体デバイスを製造する際の酸化工程等の熱処理でウェーハの状態で顕在化する欠陥である。この熱処理条件としては、例えば酸素雰囲気下、１０００℃±３０℃の温度で２〜５時間熱処理し、引続き１１３０℃±３０℃の温度で１〜１６時間熱処理することが挙げられる。このＯＳＦリングで囲まれた空孔型点欠陥が支配的に存在する領域はＣＯＰが出現する傾向がある。これに対して、ウェーハＷ2ではＯＳＦはリング状にならずに、ウェーハの中心部にのみ発生する。
【００１９】
本発明で用いられるシリコンウェーハは、このウェーハＷ 2 である。このシリコンウェーハＷ2は、図５に示すようにＯＳＦがリング状でなく、中心部にのみ顕在化するように選定して決められた引上げ速度プロファイルで成長したインゴットをスライスして作製される。図６はその平面図である。このシリコンウェーハＷ2ではＯＳＦがリング状を形成しないため、ＣＯＰフリーである。またＬ／Ｄの発生もない。参考のため、シリコンウェーハＷ3は、図７に示すように全てパーフェクト領域を作るように選定して決められた引上げ速度プロファイルで成長したインゴットをスライスして作製される。図８はその平面図である。このシリコンウェーハＷ3についても、ＣＯＰフリーであり、Ｌ／Ｄの発生もない。
【００２０】
ここで、ＣＯＰフリーとは０．１２μｍ以上のＣＯＰの数を実質的に０個であることをいう。なお、ＣＯＰのサイズは、パーティクルカウンタの製造メーカー、型式によって異なる値を示すことがあるため、本明細書において「０．１２μｍのＣＯＰ」とは、垂直入射型のＫＬＡ−Ｔｅｎｃｏｒ社製のＳＦＳ６２００シリーズ、ＡＤＥ社製のＣＲ８０シリーズ又は日立電子エンジニアリング社製のＬＳ６０００シリーズの各パーティクルカウンタで０．１２μｍの値を示すＣＯＰをいう。また上記パーティクルカウンタで計測される値はポリスチレンラテックス粒子の換算値であり、原子間力顕微鏡（ＡＦＭ）による実測値ではない。
【００２１】
上記条件で引上げられたインゴットをスライスして作製されたシリコンウェーハＷ 2 の表面には、シリコンのエピタキシャル成長によるエピタキシャル層が形成される。このエピタキシャル成長には、エピタキシャル層の結晶性、量産性、装置の簡便さ、種々のデバイス構造形成の容易さなどの観点から、ＣＶＤ法が採用される。ＣＶＤ法によるシリコンのエピタキシャル成長は、例えばＳｉＣｌ4、ＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＨ4などのシリコンを含む原料ガスをＨ2ガスとともに反応炉内に導入して、上記シリコンウェーハＷ 2 の表面に、原料ガスの熱分解又は還元により生成されたシリコンを析出させることで行われる。特に薄膜のエピタキシャル層を形成する場合、エピタキシャル成長温度を低く抑えて均一の厚さを有するエピタキシャル層を形成でき、かつ高濃度基板（ウェーハ）から薄膜のエピタキシャル層へのオートドーピングを抑制できることから、減圧ＣＶＤ（１０〜１５Ｔｏｒｒ）が好ましい。
【００２２】
エピタキシャルウェーハが、高性能バイポーラトランジスタやバイポーラＩＣ用のエピタキシャルウェーハである場合には、基板となるシリコンウェーハは低抵抗に、エピタキシャル層は高抵抗に作製する。このようなシリコンウェーハＷ2としては、抵抗率が０．０２Ωｃｍ以下、好ましくは０．０１〜０．０２Ωｃｍ、更に好ましくは０．０１５Ωｃｍ以下の低抵抗のものが用いられ、またこのようなエピタキシャル層としては、抵抗率が５Ωｃｍ以上、好ましくは１０Ωｃｍ以上のものが用いられる。この低抵抗のシリコンウェーハは、ＣＺ法によるシリコン単結晶の引上げ時に、ｐ型の場合、ドーパントとしてＢ（ボロン）が３×１０18ａｔｏｍｓ／ｃｍ3以上の濃度で用いられる。また高抵抗のエピタキシャル層の形成時には、原料ガスとともにＢ2Ｈ6、ＰＨ3、ＡｓＨ3などのガスが使用される。
【００２３】
本発明のエピタキシャル層の厚さを０．５〜５μｍの極薄にすることにより、このエピタキシャルウェーハからトランジスタを作製した場合に、トランジスタの動作速度をより向上して高性能化することができる。この厚さが０．５μｍ未満ではエピタキシャル層の厚さの均一化が難しく、また５μｍを超えると高性能とならない。好ましい厚さは１〜４μｍである。
【００２４】
【実施例】
次に本発明の実施例を比較例とともに説明する。
＜実施例１＞
図３に示した位置Ｐ2に対応する領域をインゴット全長にわたって育成するようにインゴットを引上げた。このときドーパントとしてＢ（ボロン）を１×１０19ａｔｏｍｓ／ｃｍ3の濃度でドープした。このシリコン単結晶インゴットからスライスされたシリコンウェーハ（図３のウェーハＷ2）をラッピングし、面取り加工を施した後、鏡面研磨することにより、抵抗率が０．０２Ωｃｍで直径が８インチのシリコンウェーハを用意した。
【００２５】
このシリコンウェーハの表面における０．０９μｍ以上のサイズの欠陥（ＣＯＰを含む。）をレーザパーティクルカウンタ（ＫＬＡ-Ｔｅｎｃｏｒ社製、ＳＦＳ６２００）を用いてを調べた。その結果、ウェーハ当り１０個観察された。
このシリコンウェーハの表面に減圧ＣＶＤ法（８０Ｔｏｒｒ）により、原料ガスとしてＳｉＨ2Ｃｌ2を、またエピタキシャル層の抵抗調整用にＢ2Ｈ6ガスをそれぞれ用い、成長温度１０８０℃、成長速度１μｍ／分の条件で、厚さ３μｍで抵抗率５Ωｃｍのエピタキシャル層を形成した。これにより低抵抗基板で高抵抗エピタキシャル層のエピタキシャルウェーハを得た。
このエピタキシャルウェーハの表面における０．０９μｍ以上のサイズの欠陥（ＣＯＰ及びＬ／Ｄを含む。）を上記と同じレーザパーティクルカウンタを用いてを調べた。その結果、０．０９μｍ以上０．１３μｍ未満では検出不能であり、０．１３μｍ以上ではウェーハ当り３個観察された。
【００２６】
＜比較例１＞
図３に示した位置Ｐ4に対応する領域をインゴット全長にわたって育成するようにインゴットを引上げ、実施例と同様にして直径が８インチのシリコンウェーハ（図３のウェーハＷ4）を得た。引上げ時に実施例と同様にＢ（ボロン）をドープした。これ以外は、実施例と同様にしてエピタキシャルウェーハを作製した。
基板となるシリコンウェーハの表面、及びエピタキシャルウェーハの表面における０．０９μｍ以上のサイズの欠陥（ＣＯＰ及びＬ／Ｄを含む。）を実施例と同じレーザパーティクルカウンタを用いてを調べた。その結果、基板となるシリコンウェーハ表面及びエピタキシャルウェーハ表面に、それぞれリング状にウェーハ当り１００個観察された。
【００２７】
【発明の効果】
以上述べたように、本発明のエピタキシャルウェーハの製造方法によれば、ウェーハ面内でＣＯＰもＬ／Ｄも殆ど発生しないシリコンウェーハを得て、このシリコンウェーハをエピタキシャル層積層用の基板とすることにより、薄膜のエピタキシャル層を形成したときにこのエピタキシャル層表面にＣＯＰもＬ／Ｄも殆ど生じない。これにより、電気的特性がより向上し、かつ製造時の歩留りも大きい薄膜のエピタキシャル層が形成されたエピタキシャルウェーハが得られる。
【図面の簡単な説明】
【図１】 ボロンコフの理論を基づいた、Ｖ／Ｇ比が臨界点以上ではべーカンシー豊富インゴットが形成され、Ｖ／Ｇ比が臨界点以下ではインタースチシャル豊富インゴットが形成されることを示す図。
【図２】 所望の引上げ速度プロファイルを決定するための引上げ速度の変化を示す特性図。
【図３】 基準インゴットのベーカンシー豊富領域、インタースチシャル豊富領域及びパーフェクト領域を示すＸ線トポグラフィの概略図。
【図４】 図３の位置Ｐ1に対応するシリコンウェーハＷ1にＯＳＦリングが出現する状況を示す図。
【図５】 本発明の中央にＯＳＦがリング状でなく、中心部にのみ顕在化するように選定して引上げられた図３の位置Ｐ2に対応するインゴットの断面図及びシリコンウェーハＷ2の説明図。
【図６】 図３のシリコンウェーハＷ2の中心部にＯＳＦが出現する状況を示す図。
【図７】 ベーカンシー固まり及びインタースチシャル固まりが存在しない図３の位置Ｐ3に対応するインゴットの断面図及びシリコンウェーハＷ3の説明図。
【図８】 そのウェーハの平面図。
Claims (1)
- シリコン単結晶インゴットの引上げ速度をＶ（ｍｍ／分）、ホットゾーン構造でインゴット−シリコン融液の接触面の温度勾配をＧ（℃／ｍｍ）とするときに、前記温度勾配に対する引上げ速度の比（Ｖ／Ｇ (ｍｍ2／分・℃)）を格子間シリコン型点欠陥の凝集体の発生を防止する第１臨界比（(Ｖ／Ｇ)1）以上であって、空孔型点欠陥の凝集体をインゴットの中央にある空孔型点欠陥が支配的に存在する領域内に制限する第２臨界比（(Ｖ／Ｇ)2）以下に維持し、かつインゴットをスライスしたシリコンウェーハを酸素雰囲気下、１０００℃±３０℃の温度で２〜５時間熱処理、引き続き１１３０℃±３０℃の温度で１〜１６時間熱処理を行うとリング状でなくウェーハ中心部にのみＯＳＦが顕在化するように前記Ｖ／Ｇ (ｍｍ2／分・℃)を制御するとともに、引上げに際しドーパントとしてＢ（ボロン）を３×１０ 18 ａｔｏｍｓ／ｃｍ 3 以上の濃度でドープしてホットゾーン炉内のシリコン融液からインゴットを引上げる工程と、
前記インゴットをスライスして、結晶に起因したパーティクル及び侵入型転位がそれぞれウェーハ当り０〜１０個であって抵抗率が０．０２Ωｃｍ以下である、シリコンウェーハを作製する工程と、
前記シリコンウェーハ上に減圧化学的気相堆積法で原料ガス及びＨ2ガスとともにＢ2Ｈ6、ＰＨ3又はＡｓＨ3のガスを導入して０．５〜５μｍ厚の薄膜のエピタキシャル層を形成する工程と
を有することを特徴とするエピタキシャルウェーハの製造方法。
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