JP4107628B2 - シリコンウェーハにig効果を付与するための前熱処理方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、チョクラルスキー法(以下、CZ法という。)により作られた点欠陥の凝集体が存在しないシリコンウェーハにイントリンシックゲッタリング(以下、IG)効果を付与するための前熱処理方法に関する。更に詳しくは、酸素析出核を十分に発現し、デバイス製造工程の熱処理でIG効果を発揮するシリコンウェーハにIG効果を付与するための前熱処理方法に関するものである。
【0002】
【従来の技術】
近年、半導体集積回路を製造する工程において、歩留りを低下させる原因として酸化誘起積層欠陥(Oxidation Induced Stacking Fault、以下、OSFという。)の核となる酸素析出物の微小欠陥や、結晶に起因したパーティクル(Crystal Originated Particle、以下、COPという。)や、或いは侵入型転位(Interstitial-type Large Dislocation、以下、LDという。)の存在が挙げられている。OSFは、結晶成長時にその核となる微小欠陥が導入され、半導体デバイスを製造する際の熱酸化工程等で顕在化し、作製したデバイスのリーク電流の増加等の不良原因になる。またCOPは、鏡面研磨後のシリコンウェーハをアンモニアと過酸化水素の混合液で洗浄したときにウェーハ表面に出現する結晶に起因したピットである。このウェーハをパーティクルカウンタで測定すると、このピットも本来のパーティクルとともに光散乱欠陥として検出される。このCOPは電気的特性、例えば酸化膜の経時絶縁破壊特性(Time Dependent dielectric Breakdown、TDDB)、酸化膜耐圧特性(Time Zero Dielectric Breakdown、TZDB)等を劣化させる原因となる。またCOPがウェーハ表面に存在するとデバイスの配線工程において段差を生じ、断線の原因となり得る。そして素子分離部分においてもリーク等の原因となり、製品の歩留りを低くする。更にLDは、転位クラスタとも呼ばれたり、或いはこの欠陥を生じたシリコンウェーハをフッ酸を主成分とする選択エッチング液に浸漬するとピットを生じることから転位ピットとも呼ばれる。このLDも、電気的特性、例えばリーク特性、アイソレーション特性等を劣化させる原因となる。
【0003】
以上のことから、半導体集積回路を製造するために用いられるシリコンウェーハからOSF、COP及びLDを減少させることが必要となっている。
このOSF、COP及びLDを有しない無欠陥のシリコンウェーハが特開平11−1393号公報に開示されている。この無欠陥のシリコンウェーハは、シリコン単結晶インゴット内での空孔型点欠陥の凝集体及び格子間シリコン型点欠陥の凝集体がそれぞれ存在しないパーフェクト領域を[P]とするとき、パーフェクト領域[P]からなるインゴットから切出されたシリコンウェーハである。パーフェクト領域[P]は、格子間シリコン型点欠陥が支配的に存在する領域[I]と、シリコン単結晶インゴット内で空孔型点欠陥が支配的に存在する領域[V]との間に介在する。このパーフェクト領域[P]からなるシリコンウェーハは、インゴットの引上げ速度をV(mm/分)とし、シリコン融液とインゴットとの界面近傍におけるインゴット鉛直方向の温度勾配をG(℃/mm)とするとき、熱酸化処理をした際にリング状に発生するOSFがウェーハ中心部で消滅するように、V/G(mm2/分・℃)の値を決めて作られる。
一方、半導体デバイスメーカーの中には、OSF、COP及びLDを有しない上に、デバイス工程で生じる金属汚染をゲッタリングする能力を有するシリコンウェーハを求めるメーカーがある。ゲッタリング能力が十分に備わっていないウェーハでは、デバイス工程で金属により汚染されると、接合リークや、金属不純物によるトラップ準位によるデバイスの動作不良等を生じ、これにより製品の歩留りが低下する。
【0004】
【発明が解決しようとする課題】
しかし、上記パーフェクト領域[P]からなるインゴットから切出されたシリコンウェーハは、OSF、COP及びLDを有しないけれども、デバイス製造工程の熱処理において、必ずしもウェーハ内部で酸素析出が起らず、これによりIG効果が十分に得られないおそれがある。
本発明の目的は、領域[PV]と領域[PI]の混合領域からなる酸素濃度が0.8×1018〜1.4×1018atoms/cm3(旧ASTM)のインゴットから切出されたシリコンウェーハであっても、点欠陥の凝集体の存在しないことに加えて、酸素析出核を十分に発現し、デバイス製造工程の熱処理によってIG効果を発揮するシリコンウェーハにIG効果を付与するための前熱処理方法を提供することにある。
本発明の別の目的は、酸素ドナーキラー処理工程を不要とするシリコンウェーハにIG効果を付与するための前熱処理方法を提供することにある。
【0005】
【課題を解決するための手段】
請求項1に係る発明は、酸素濃度0.8×1018〜1.4×1018atoms/cm3(旧ASTM)を有しかつ[PV]と[PI]の混合領域を有するようにV/Gを制御してチョクラルスキー法により引上げられたシリコン単結晶インゴットから切出されたシリコンウェーハに対して、900℃で2時間第1熱処理した後、1000℃で0.5時間第2熱処理し、更に800℃で1.5時間第3熱処理する際の前熱処理方法において、第1熱処理の前に、窒素ガス雰囲気下、600〜850℃で30〜90分間保持することを特徴とするシリコンウェーハにIG効果を付与するための前熱処理方法である。
但し、[PV]は空孔型点欠陥が支配的に存在する領域[V]に隣接しかつ格子間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在しないパーフェクト領域[P]に属しCOP又はFPDを形成し得る空孔濃度以下の領域であり、[PI]は格子間シリコン型点欠陥が支配的に存在する領域[I]に隣接しかつ前記領域[P]に属し侵入型転位を形成し得る最低の格子間シリコン濃度未満の領域であり、Vはインゴットの引上げ速度であり、Gはシリコン融液とインゴットとの界面近傍におけるインゴット鉛直方向の温度勾配である。
【0006】
請求項1に係る発明では、インゴットの酸素濃度が0.8×1018〜1.4×1018atoms/cm3(旧ASTM)である場合であって、シリコンウェーハが領域[PV]と領域[PI]の混合領域からなるときには、このインゴットから切出されたシリコンウェーハを上記条件で前熱処理すると、結晶成長時に酸素析出核が導入されない領域[PI]にも酸素析出核が発現し、同時に結晶成長時に酸素析出核が導入されている領域[PV]ではその酸素析出核の密度が高まる。従って、上記前熱処理を行ったウェーハを半導体デバイスメーカーのデバイス製造工程で熱処理、具体的には、900℃で2時間第1熱処理した後、1000℃で0.5時間第2熱処理し、更に800℃で1.5時間第3熱処理すると、上記酸素析出核が酸素析出物(Bulk Micro Defect、以下、BMDDという。)に成長し、領域[PV]と領域[PI]の混合領域からなるウェーハであっても、ウェーハ全面にわたってIG効果を有するようになる。
【0007】
【発明の実施の形態】
本発明のシリコンウェーハは、CZ法によりホットゾーン炉内のシリコン融液からインゴットをボロンコフ(Voronkov)の理論に基づいた所定の引上げ速度プロファイルで引上げた後、このインゴットをスライスして作製される。
一般的に、CZ法によりホットゾーン炉内のシリコン融液からシリコン単結晶のインゴットを引上げたときには、シリコン単結晶における欠陥として、点欠陥(point defect)と点欠陥の凝集体(agglomerates:三次元欠陥)が発生する。点欠陥は空孔型点欠陥と格子間シリコン型点欠陥という二つの一般的な形態がある。空孔型点欠陥は一つのシリコン原子がシリコン結晶格子で正常的な位置の一つから離脱したものである。このような空孔が空孔型点欠陥になる。一方、原子がシリコン結晶の格子点以外の位置(インタースチシャルサイト)で発見されるとこれが格子間シリコン点欠陥になる。
【0008】
点欠陥は一般的にシリコン融液(溶融シリコン)とインゴット(固状シリコン)の間の接触面で形成される。しかし、インゴットを継続的に引上げることによって接触面であった部分は引上げとともに冷却し始める。冷却の間、空孔型点欠陥又は格子間シリコン型点欠陥は拡散により互いに合併して、空孔型点欠陥の凝集体(vacancy agglomerates)又は格子間シリコン型点欠陥の凝集体(interstitial agglomerates)が形成される。言い換えれば、凝集体は点欠陥の合併に起因して発生する三次元構造である。
空孔型点欠陥の凝集体は前述したCOPの他に、LSTD(Laser Scattering Tomograph Defects)又はFPD(Flow Pattern Defects)と呼ばれる欠陥を含み、格子間シリコン型点欠陥の凝集体は前述したLDと呼ばれる欠陥を含む。FPDとは、インゴットをスライスして作製されたシリコンウェーハを30分間セコエッチング(Secco etching、HF:K2Cr2O7(0.15mol/l)=2:1の混合液によるエッチング)したときに現れる特異なフローパターンを呈する痕跡の源であり、LSTDとは、シリコン単結晶内に赤外線を照射したときにシリコンとは異なる屈折率を有し散乱光を発生する源である。
【0009】
ボロンコフの理論は、欠陥の数が少ない高純度インゴットを成長させるために、インゴットの引上げ速度をV(mm/分)、インゴットとシリコン融液の界面近傍のインゴット中の温度勾配をG(℃/mm)とするときに、V/G(mm2/分・℃)を制御することである。この理論では、図1に示すように、V/Gをよこ軸にとり、空孔型点欠陥濃度と格子間シリコン型点欠陥濃度を同一のたて軸にとって、V/Gと点欠陥濃度との関係を図式的に表現し、空孔領域と格子間シリコン領域の境界がV/Gによって決定されることを説明している。より詳しくは、V/G比が臨界点以上では空孔型点欠陥濃度が優勢なインゴットが形成される反面、V/G比が臨界点以下では格子間シリコン型点欠陥濃度が優勢なインゴットが形成される。図1において、[I]は格子間シリコン型点欠陥が支配的であって、格子間シリコン型点欠陥が存在する領域((V/G)1以下)を示し、[V]はインゴット内での空孔型点欠陥が支配的であって、空孔型点欠陥の凝集体が存在する領域((V/G)2以上)を示し、[P]は空孔型点欠陥の凝集体及び格子間シリコン型点欠陥の凝集体が存在しないパーフェクト領域((V/G)1〜(V/G)2)を示す。領域[P]に隣接する領域[V]にはOSF核を形成する領域[OSF]((V/G)2〜(V/G)3)が存在する。
【0010】
このパーフェクト領域[P]は更に領域[PI]と領域[PV]に分類される。[PI]はV/G比が上記(V/G)1から臨界点までの領域であり、[PV]はV/G比が臨界点から上記(V/G)2までの領域である。即ち、[PI]は領域[I]に隣接し、かつ侵入型転位を形成し得る最低の格子間シリコン型点欠陥濃度未満の格子間シリコン型点欠陥濃度を有する領域であり、[PV]は領域[V]に隣接し、かつOSFを形成し得る最低の空孔型点欠陥濃度未満の空孔型点欠陥濃度を有する領域である。
本発明の所定の引上げ速度プロファイルは、インゴットがホットゾーン炉内のシリコン溶融物から引上げられる時、温度勾配に対する引上げ速度の比(V/G)が格子間シリコン型点欠陥の凝集体の発生を防止する第1臨界比((V/G)1)以上であって、空孔型点欠陥の凝集体をインゴットの中央にある空孔型点欠陥が支配的に存在する領域内に制限する第2臨界比((V/G)2)以下に維持されるように決められる。
【0011】
この引上げ速度のプロファイルは、実験的に基準インゴットを軸方向にスライスすることで、又はこれらの技術を組合わせることで、シミュレーションによって上記ボロンコフの理論に基づき決定される。即ち、この決定は、シミュレーションの後、軸方向にスライスしたインゴットを横断方向にスライスしてウェーハ状態で確認し、更にシミュレーションを繰り返すことによりなされる。シミュレーションのために複数種類の引上げ速度が所定の範囲で決められ、複数個の基準インゴットが成長される。図2に示すように、シミュレーションのための引上げ速度プロファイルは1.2mm/分のような高い引上げ速度(a)から0.5mm/分の低い引上げ速度(c)及び再び高い引上げ速度(d)に調整される。上記低い引上げ速度は0.4mm/分又はそれ以下であることもあってもよく、引上げ速度(b)及び(d)での変化は線形的なものが望ましい。
異なった速度で引上げられた複数個の基準インゴットは各別に軸方向にスライスされる。最適のV/Gが軸方向のスライス、ウェーハの確認及びシミュレーションの結果の相関関係から決定され、続いて最適な引上げ速度プロファイルが決定され、そのプロファイルでインゴットが製造される。実際の引上げ速度プロファイルは所望のインゴットの直径、使用される特定のホットゾーン炉及びシリコン融液の品質等を含めてこれに限定されない多くの変数に依存する。
【0012】
引上げ速度を徐々に低下させてV/Gを連続的に低下させたときのインゴットの断面図を描いてみると、図3に示される事実が分かる。図3には、インゴット内での空孔型点欠陥が支配的に存在する領域が[V]、格子間シリコン型点欠陥が支配的に存在する領域が[I]、及び空孔型点欠陥の凝集体及び格子間シリコン型点欠陥の凝集体が存在しないパーフェクト領域が[P]としてそれぞれ示される。前述したようにパーフェクト領域[P]は更に領域[PI]と領域[PV]に分類される。領域[PV]はパーフェクト領域[P]の中でも凝集体にならない空孔型点欠陥が存在する領域であり、領域[PI]はパーフェクト領域[P]の中でも凝集体にならない格子間シリコン型点欠陥が存在する領域である。
図3に示すように、インゴットの軸方向位置P1は、中央に空孔型点欠陥が支配的に存在する領域を含む。位置P3は格子間シリコン型点欠陥が支配的に存在するリング領域及び中央のパーフェクト領域を含む。また位置P2は、本発明に関連する中央に空孔型点欠陥の凝集体もなく、縁部分に格子間シリコン型点欠陥の凝集体もないので全てパーフェクト領域である。
【0013】
図3から明らかなように、位置P1に対応したウェーハW1は、中央に空孔型点欠陥が支配的に存在する領域を含む。位置P3に対応したウェーハW3は、格子間シリコン型点欠陥が支配的に存在するリング及び中央のパーフェクト領域を含む。また位置P2に対応したウェーハW2は、本発明に係るウェーハであって、中央に空孔型点欠陥の凝集体もないし、縁部分に格子間シリコン型点欠陥の凝集体もないので全てパーフェクト領域であって、領域[PV]と領域[PI]とが混在する領域である。この空孔型点欠陥が支配的に存在する領域のパーフェクト領域に接する僅かな領域(図1の(V/G)2〜(V/G)3)は、ウェーハ面内でCOPもLDも発生していない領域である。しかしこのシリコンウェーハW1に対して、従来のOSF顕在化熱処理に従った、酸素雰囲気下、1000℃±30℃の温度で2〜5時間熱処理し、引続き1130℃±30℃の温度で1〜16時間熱処理すると、OSFを生じる。図4Aに示すように、ウェーハW1ではウェーハの半径の1/2付近にOSFリングが発生する。このOSFリングで囲まれた空孔型点欠陥が支配的に存在する領域はCOPが出現する傾向がある。
【0014】
なお、COPやLDなどの点欠陥の凝集体は検出方法によって検出感度、検出下限値が異なる値を示すことがある。そのため、本明細書において、「点欠陥の凝集体が存在しない」の意味は、鏡面加工されたシリコン単結晶を無攪拌セコエッチングを施した後に光学顕微鏡により、観察面積とエッチング取り代との積を検査体積として観察した際に、フローパターン(空孔型欠陥)及び転位クラスタ(格子間シリコン型点欠陥)の各凝集体が1×10-3cm3の検査体積に対して1個欠陥が検出された場合を検出下限値(1×103個/cm3)とするとき、点欠陥の凝集体の数が上記検出下限値以下であることをいう。
【0015】
本発明のシリコンウェーハは上述したウェーハW2であって、その平面図は図4Bに示される。ウェーハW2は本発明の前熱処理によりこのウェーハW2に所望の密度以上の酸素析出核を発生させるために、その酸素濃度が0.8×1018〜1.4×1018atoms/cm3(旧ASTM)であることが必要である。
【0016】
次に上記シリコンウェーハW2の前熱処理について説明する。
この前熱処理はウェーハW2を窒素ガス雰囲気下、600〜850℃で30〜90分間保持することにより行われる。加熱は600〜850℃に維持された熱処理炉にウェーハを導入してウェーハを50〜100℃/分の速度で昇温するようにすることが好ましい。保持温度が600℃未満又は保持時間が30分未満の場合には、酸素析出核が十分に増加せず、半導体デバイスメーカーのデバイス製造工程で熱処理、具体的には、900℃で2時間第1熱処理した後、1000℃で0.5時間第2熱処理し、更に800℃で1.5時間第3熱処理を行ったときに、IG効果を奏するのに必要なBMD密度が得られない。保持温度が850℃を越える場合には、領域[PI]の酸素析出核密度が低いため、デバイス製造工程で熱処理を行ったときにIG効果を奏するに必要なBMD密度が得られない。保持温度が600〜850℃で保持温度が90分を越える場合には、酸素析出核形成に伴う格子間型点欠陥の過多によって、酸素析出核の析出量の抑制を生じる。保持時間が250分以上では生産性が低下する。
【0017】
この前熱処理の条件は、ウェーハの裏面に化学気相堆積法(CVD法、Chemical Vapor Deposition法)でポリシリコン層を形成するときの熱処理条件(保持温度650℃±30℃、保持時間5〜300分)に含まれるため、このCVD法によるウェーハ裏面へのポリシリコン層の形成を請求項1に係る前熱処理条件に従って行えば、ポリシリコン層の形成によって、本発明の目的を達成することができる。このときのポリシリコン層の厚さは0.1〜2.0μmである。ポリシリコン層をウェーハ裏面に形成することにより、ポリシリコン層に接するウェーハ裏面近傍に酸素析出核がより一層増大するようになる。なお、このウェーハの形態は、ポリシリコン層をそのまま残存させてもよいし、或いはフッ酸及び硝酸の混酸を水又は酢酸で希釈した酸エッチング液、又はKOH若しくはNaOHを水に希釈したアルカリエッチング液によりポリシリコン層を除去してもよい。
更に上記前熱処理を行うことにより、ウェーハプロセスのうちの酸素ドナーキラー処理が不要となる。
【0018】
【実施例】
次に本発明の実施例を比較例とともに説明する。
<実施例1>
シリコン単結晶引上げ装置を用いて直径8インチのボロン(B)がドープされたp型のシリコンインゴットを引上げた。このインゴットは直胴部の長さが1200mm、結晶方位が(100)、抵抗率が約10Ωcm、酸素濃度が1.0×1018atoms/cm3(旧ASTM)であった。インゴットは、引上げ時のV/Gを0.24mm2/分℃から0.18mm2/分℃まで連続的に減少させながら、同一条件で2本育成した。そのうちの1本のインゴットは図3に示すように引上げ方向にインゴット中心を切断し、各領域の位置を調べ、別の1本から図3のP2に対応する位置のシリコンウェーハW2を切出し、試料とした。この例では試料となるウェーハは、中心部に領域[PV]を有し、その周囲に領域[PI]を有し、更にその周囲に領域[PV]を有する図4Bに示すウェーハW2である。
インゴットから切出し鏡面研磨したこのウェーハW2を窒素雰囲気下、650℃で30分間保持する前熱処理を行った。
【0019】
<実施例2>
実施例1と同じインゴットから切出し鏡面研磨したウェーハW2の前熱処理温度を650℃、保持時間を90分とした以外は、実施例1と同様に前熱処理した。
<実施例3>
実施例1と同じインゴットから切出し鏡面研磨したウェーハW2の前熱処理温度を750℃、保持時間を60分とした以外は、実施例1と同様に前熱処理した。
【0020】
<実施例4>
実施例1と同じインゴットから切出し鏡面研磨したウェーハW2の前熱処理温度を750℃、保持時間を90分とした以外は、実施例1と同様に前熱処理した。
<実施例5>
実施例1と同じインゴットから切出し鏡面研磨したウェーハW2の前熱処理温度を850℃、保持時間を30分とした以外は、実施例1と同様に前熱処理した。
【0021】
<比較例1>
実施例1と同じインゴットから切出し鏡面研磨したウェーハW2の前熱処理を行わなかった。
<比較例2>
実施例1と同じインゴットから切出し鏡面研磨したウェーハW2の前熱処理温度を650℃、保持時間を100分とした以外は、実施例1と同様に前熱処理した。
<比較例3>
実施例1と同じインゴットから切出し鏡面研磨したウェーハW2の前熱処理温度を750℃、保持時間を20分とした以外は、実施例1と同様に前熱処理した。
<比較例4>
実施例1と同じインゴットから切出し鏡面研磨したウェーハW2の前熱処理温度を800℃、保持時間を100分とした以外は、実施例1と同様に前熱処理した。
【0022】
<比較評価>
実施例1〜5及び比較例1〜4のウェーハW2を各4枚用意し、これら4枚のウェーハW2の表面にFe、Cr、Ni、Cuの金属元素をそれぞれ含む4種類の溶液を各別に滴下し、スピンコートすることにより、4枚のウェーハ全面をそれぞれFe、Cr、Ni、Cuで強制的に汚染した。汚染した全てのウェーハW2を900℃で2時間熱処理した後、1000℃で0.5時間、更に800℃で1.5時間熱処理して、それぞれの金属元素をウェーハのバルク中に拡散させた。この汚染後の熱処理は、半導体デバイスメーカーのデバイス製造工程の熱処理に相応する。
汚染した金属のIG効果を確かめるため、これらのウェーハをセコエッチング溶液で厚さ約2μmだけエッチングし、集光燈下でヘイズの有無を観察した。実施例1〜5及び比較例1〜4のヘイズの有無の状況を表1に示す。また実施例1の光学顕微鏡写真を図5に、比較例1の光学顕微鏡写真を図6にそれぞれ示す。図5A及び図6AはFe汚染した実施例1及び比較例1のウェーハの4分の1をそれぞれ示す。以下同様に、図5B及び図6BはCr汚染、図5C及び図6CはNi汚染、図5D及び図6DはCu汚染した実施例1及び比較例1のウェーハの4分の1をそれぞれ示す。
【0023】
【表1】
【0024】
表1、図5及び図6から明らかなように、比較例1〜4のウェーハの領域[PI]にのみヘイズが現れた。これは比較例1〜4の熱処理条件ではウェーハの酸素析出核密度が低いため、汚染後の熱処理によってIG効果を発現していないためと考えられる。これに対して実施例1〜5のウェーハではヘイズが現れず、領域[PV]及び領域[PI]の全面にわたって酸素析出核密度が高く、IG効果を有していることが判った。
【0025】
【発明の効果】
以上述べたように、本発明の前熱処理方法によれば、領域[PV]と領域[PI]の混合領域からなりかつ酸素濃度が0.8×1018〜1.4×1018atoms/cm3(旧ASTM)であるシリコンウェーハに対して、900℃で2時間第1熱処理した後、1000℃で0.5時間第2熱処理し、更に800℃で1.5時間第3熱処理する際の前熱処理方法の改良であり、第1熱処理の前に、窒素ガス雰囲気下、600〜850℃で30〜90分間保持することにより、点欠陥の凝集体が存在しないことに加えて、領域[PI]にも所望の密度以上の酸素析出核が形成される。この前熱処理を終了したウェーハは半導体デバイスメーカーのデバイス製造工程の熱処理を行うことによってIG効果を発揮することができる。
更に本発明の前熱処理を行うことにより、従来行われていた酸素ドナーキラー処理が不要となる利点もある。
【図面の簡単な説明】
【図1】 ボロンコフの理論を基づいた、V/G比が臨界点以上では空孔豊富インゴットが形成され、V/G比が臨界点以下では格子間シリコン豊富インゴットが形成されることを示す図。
【図2】 所望の引上げ速度プロファイルを決定するための引上げ速度の変化を示す特性図。
【図3】 本発明による基準インゴットの空孔が支配的に存在する領域、格子間シリコンが支配的に存在する領域及びパーフェクト領域を示すX線トポグラフィの概略図。
【図4】 A 図3の位置P1に対応するシリコンウェーハW1にOSFリングが出現する状況を示すウェーハW1の平面図。
B 図3の位置P2に対応するシリコンウェーハW2の平面図。
【図5】 実施例1のウェーハW2を金属汚染させ、金属をバルク中に拡散させた後のヘイズの有無を示す光学顕微鏡写真図。
【図6】 比較例1のウェーハW2を金属汚染させ、金属をバルク中に拡散させた後のヘイズの有無を示す光学顕微鏡写真図。
Claims (2)
- 酸素濃度0.8×1018〜1.4×1018atoms/cm3(旧ASTM)を有しかつ[PV]と[PI]の混合領域を有するようにV/Gを制御してチョクラルスキー法により引上げられたシリコン単結晶インゴットから切出されたシリコンウェーハに対して、900℃で2時間第1熱処理した後、1000℃で0.5時間第2熱処理し、更に800℃で1.5時間第3熱処理する際の前熱処理方法において、
前記第1熱処理の前に、窒素ガス雰囲気下、600〜850℃で30〜90分間保持することを特徴とするシリコンウェーハにIG効果を付与するための前熱処理方法。
但し、[PV]は空孔型点欠陥が支配的に存在する領域[V]に隣接しかつ格子間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在しないパーフェクト領域[P]に属しCOP又はFPDを形成し得る空孔濃度以下の領域であり、[PI]は格子間シリコン型点欠陥が支配的に存在する領域[I]に隣接しかつ前記領域[P]に属し侵入型転位を形成し得る最低の格子間シリコン濃度未満の領域であり、Vはインゴットの引上げ速度であり、Gはシリコン融液とインゴットとの界面近傍におけるインゴット鉛直方向の温度勾配である。 - 前熱処理が化学気相堆積法によりシリコンウェーハの裏面にポリシリコン層を形成する工程中に行われる請求項1記載の前熱処理方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33532899A JP4107628B2 (ja) | 1999-11-26 | 1999-11-26 | シリコンウェーハにig効果を付与するための前熱処理方法 |
TW89122008A TW528816B (en) | 1999-04-23 | 2000-10-20 | Method for heat treating silicon wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33532899A JP4107628B2 (ja) | 1999-11-26 | 1999-11-26 | シリコンウェーハにig効果を付与するための前熱処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001156074A JP2001156074A (ja) | 2001-06-08 |
JP4107628B2 true JP4107628B2 (ja) | 2008-06-25 |
Family
ID=18287300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33532899A Expired - Lifetime JP4107628B2 (ja) | 1999-04-23 | 1999-11-26 | シリコンウェーハにig効果を付与するための前熱処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4107628B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3760889B2 (ja) * | 2001-06-19 | 2006-03-29 | 株式会社Sumco | エピタキシャルウェーハの製造方法 |
JP4675542B2 (ja) * | 2002-06-28 | 2011-04-27 | 信越半導体株式会社 | ゲッタリング能力の評価方法 |
JP2004172391A (ja) | 2002-11-20 | 2004-06-17 | Sumitomo Mitsubishi Silicon Corp | シリコンウェーハおよびその製造方法 |
JP2006073580A (ja) * | 2004-08-31 | 2006-03-16 | Sumco Corp | シリコンエピタキシャルウェーハ及びその製造方法 |
JP4853237B2 (ja) | 2006-11-06 | 2012-01-11 | 株式会社Sumco | エピタキシャルウェーハの製造方法 |
JP6354643B2 (ja) * | 2015-04-06 | 2018-07-11 | 信越半導体株式会社 | シリコン単結晶の製造方法 |
JP7279682B2 (ja) * | 2020-04-17 | 2023-05-23 | 信越半導体株式会社 | シリコンウェーハの評価方法 |
-
1999
- 1999-11-26 JP JP33532899A patent/JP4107628B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001156074A (ja) | 2001-06-08 |
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A61 | First payment of annual fees (during grant procedure) |
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