JPWO2009075257A1 - シリコン基板とその製造方法 - Google Patents

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Abstract

この固体撮像素子用のシリコン基板では、ゲッタリング能力の確実性とその向上を図るために、Ｂがドープされたｐ型シリコン基板上に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜した固体撮像素子用シリコン基板であって、前記ｐ型シリコン基板のＢ濃度が抵抗率１〜３０ｍΩｃｍに相当する濃度、Ｃ濃度が０．１×１０１６〜１５×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が６．０×１０１７〜１８．０×１０１７ａｔｏｍｓ／ｃｍ３とされた。

Description

本発明は、ゲッタリング能を向上する固体撮像素子用シリコン基板に関し、特に、ゲッタリング能を向上するとともに、デバイスの加工精度を向上し、固体撮像素子の製造に供される固体撮像素子用シリコン基板に用いて好適な技術に関する。
本願は、２００７年１２月１１日に、日本に出願された特願２００７−３２００９４号に基づき優先権を主張し、その内容をここに援用する。
固体撮像素子は、ＣＺ（チョクラルスキー）法等により引き上げられたシリコン単結晶からスライスしたシリコン基板に回路を形成することにより製造されるものである。シリコン基板に重金属などの不純物が混入した場合、白傷欠陥の発生等、固体撮像素子の電気特性が著しく劣化することになる。
シリコン基板に重金属が不純物混入する要因としては、第一に、単結晶引き上げ、スライス、面取り、および、研磨・研削・エッチング等の表面処理からなるシリコン基板の製造工程における金属汚染、第二にシリコン基板に回路を形成する等のデバイス工程である固体撮像素子の製造工程における重金属汚染があげられる。
前者であるシリコン基板の製造工程における金属汚染は、シリコン単結晶基板にエピタキシャル層を成長する際にエピ炉（エピタキシャル成長炉）部材からの重金属パーティクルあるいは塩素系ガスを用いることから配管材料の金属腐食による重金属パーティクル汚染が考えられる。エピタキシャル工程における金属汚染は近年、エピ炉部材を腐食性のない材料に交換するなどの努力により改善されてきているが完全にエピタキシャル工程における金属汚染を回避することは困難である。
そのため、従来からシリコン基板の内部にゲッタリング層を形成あるいは高濃度ボロン基板などの重金属のゲッタリング能力が高い基板を用い、エピタキシャル工程での金属汚染を回避している。
また、後者である固体撮像素子の製造工程における重金属汚染においては、デバイス製造工程におけるイオン注入工程、拡散、酸化熱処理工程においてシリコン基板への重金属汚染が懸念される。デバイス活性層近傍における重金属汚染を回避するために、従来からシリコン基板に酸素析出物（ＢＭＤ）を形成するＩＧ（イントリンシックゲッタリング）法、シリコン基板の裏面にバックサイドダメージなどのゲッタリングサイトを形成するＥＧ（エキシントリックゲッタリング）法が利用されている。
特許文献１には、固体撮像素子の電気特性に影響を与える、暗電流により発生する白傷欠陥の低減を目指して、シリコン基板の一表面に例えば炭素を所定のドーズ量でイオン注入し、その表面にシリコンのエピタキシャル層を形成する技術が提案されている。
特許文献２には、炭素イオン注入された基板を固体撮像素子基板に用いた場合、白傷欠陥はＣＣＤ製造プロセスの最高到達温度に顕著に依存することが記載されている。
また特許文献３には、０００５段にＥＧ法の例が、また、炭素イオン注入に関する技術も記載されている。
特開平６−３３８５０７号公報 特開２００２−３５３４３４号公報 特開２００６−３１３９２２号公報
このように、固体撮像素子に用いられるシリコン基板として、エピタキシャル成長前に酸素析出熱処理を実施し酸素析出物を形成するイントリンシックゲッタリング法あるいはシリコン基板に炭素イオンなどのイオンをイオン注入するイオン注入法が用いられている。
しかしながら、上記従来の方法で形成したゲッタリング法、例えば、イントリンシックゲッタリング法の場合はシリコン基板にあらかじめ酸素析出物を形成する必要があるため多段階の熱処理工程が必要であることから製造コストの増加が懸念される。さらに高温長時間の熱処理が必要であることから、この熱処理工程中や工程間におけるシリコン基板への金属汚染の増加も懸念される。また、エキシントリックゲッタリング法の場合は、裏面にバックサイドダメージなどを形成することからこのような加工工程中に金属汚染が発生しデバイスの不良要因を形成するなどの短所がある。
また、特許文献２のように高温の熱処理が炭素注入基板に施された場合、炭素注入で形成された結晶欠陥（結晶格子歪みなど）が緩和されゲッタリングシンクとしての機能が低下することが懸念される。そのため、ゲッタリングシンクの形成はＣＣＤプロセス工程でナチュラルに進行することが期待される。
固体撮像素子に用いられるシリコン基板として、エピタキシャル成長前に酸素析出熱処理を実施し酸素析出物を形成するイントリンシックゲッタリング法、あるいは、シリコン基板に炭素イオンなどのイオンをイオン注入するイオン注入法では、両者ともにシリコン基板の作製工程中に重金属汚染が懸念されることからシリコン基板作製工程での金属汚染を抑制する必要があった。
本発明は、上記の事情に鑑みてなされたもので、以下の目的を達成しようとするものである。
１．製造コストの削減を図ること。
２．デバイス工程におけるゲッタリング能の低下を防止すること。
３．ゲッタリング能力の確実性とその向上を図ること。
４．金属汚染の低減を図ること。
５．デバイス工程における加工精度の向上を図ること。
６．エピタキシャル層における２次転位の発生を防止すること。
本発明の第1の様態である固体撮像素子用のシリコン基板は、砒素（Ｂ）がドープされたｐ型シリコン基板上に該ｐ型シリコン基板よりも低濃度の砒素を有するシリコンエピタキシャル層を成膜した固体撮像素子用のシリコン基板であって、
前記ｐ型シリコン基板の砒素濃度が抵抗率１〜３０ｍΩｃｍに相当する濃度、炭素（Ｃ）濃度が０．１×１０１６〜１５×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が６．０×１０１７〜１８．０×１０１７ａｔｏｍｓ／ｃｍ３とされたことにより上記課題を解決した。
また、他の本発明は、固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ０．５〜１００ｎｍのＢＭＤが密度１．０×１０１０〜６．０×１０1４個／ｃｍ３で存在することができる。
本発明の固体撮像素子用のシリコン基板の製造方法は、ＣＺ法によりＢ濃度が抵抗率１〜３０ｍΩｃｍに相当する濃度、Ｃ濃度が０．１×１０１６〜１５×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が６．０×１０１７〜１８．０×１０１７ａｔｏｍｓ／ｃｍ３を有するシリコン単結晶を引き上げる工程と、
前記シリコン単結晶からスライスしたｐ型シリコン基板表面に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜する工程を有することにより上記課題を解決した。
さらに、本発明の固体撮像素子用のシリコン基板は、Ｂがドープされたｐ型シリコン基板上に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜した固体撮像素子用シリコン基板であって、
前記ｐ型シリコン基板のＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１３．５×１０１７〜１６．０×１０１７ａｔｏｍｓ／ｃｍ３とされたことにより上記課題を解決した。
また、他の本発明は、固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ０．５〜１００ｎｍのＢＭＤが密度１．０×１０１１〜１．０×１０1３個／ｃｍ３で存在することができる。
本発明の固体撮像素子用シリコン基板の製造方法は、ＣＺ法によりＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１３．５×１０１７〜１６．０×１０１７ａｔｏｍｓ／ｃｍ３を有するシリコン単結晶を引き上げる工程と、
前記シリコン単結晶からスライスしたｐ型シリコン基板表面に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜する工程を有することにより上記課題を解決した。
本発明は、前記シリコン単結晶を育成する際の不活性雰囲気ガス中に水素を添加することが可能である。
また、本発明の固体撮像素子用のシリコン基板は、Ｂがドープされたｐ型シリコン基板上に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜した固体撮像素子用のシリコン基板であって、
前記ｐ型シリコン基板のＢ濃度が抵抗率８〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．１×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が８．０×１０１７〜１７．０×１０１７ａｔｏｍｓ／ｃｍ３とされたことが可能である。
本発明の固体撮像素子用のシリコン基板の製造方法は、ＣＺ法によりＢ濃度が抵抗率８〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．１×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が８．０×１０１７〜１７．０×１０１７ａｔｏｍｓ／ｃｍ３を有するシリコン単結晶を引き上げる工程と、
前記シリコン単結晶からスライスしたｐ型シリコン基板表面に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜する工程を有することができる。
また、本発明の固体撮像素子用のシリコン基板は、Ｂがドープされたｐ型シリコン基板上に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜した固体撮像素子用のシリコン基板であって、
前記ｐ型シリコン基板のＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１２．０×１０１６〜１０．０×１０１７ａｔｏｍｓ／ｃｍ３とされたことが可能である。
本発明の固体撮像素子用シリコン基板の製造方法は、ＣＺ法によりＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１２．０×１０１６〜１０．０×１０１７ａｔｏｍｓ／ｃｍ３を有するシリコン単結晶を引き上げる工程と、
前記シリコン単結晶からスライスしたｐ型シリコン基板表面に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜する工程を有することができる。
本発明に係わる固体撮像素子の製造に適したシリコン基板は、炭素添加による析出物の核（重金属のゲッタリングシンク）を成長し直上にシリコンエピタキシャル層を形成した状態で、ゲッタリングシンクとなる析出を促進させる熱処理をおこなうことなく埋め込みフォトダイオードへの重金属拡散を抑制することができるものである。
このようなシリコン基板を固体撮像素子の製造に用いることにより、ＰＢＳ（ポリバックシール）等のＥＧ処理をおこなうことなく基板のゲッタリング能を向上して、固体撮像素子を構成するトランジスターおよび埋め込み型フォトダイオードに重金属汚染起因の欠陥が生じることを防止でき固体撮像素子の白傷欠陥（ホワイトスポット）の発生を未然に防ぐことができ、固体撮像素子の歩留まりを向上させることができるものである。
したがって、本発明によれば、炭素、ホウ素により酸素析出物の生成を促進することにより、高いゲッタリング能を有し、金属汚染の影響を低減可能なシリコン基板を提供でき、これにより、歩留まりの向上、製造工程数の削減、製造コストの削減、デバイス工程におけるパーティクル増加、デフォーカスなどの問題点を解決できるという効果を奏することができる。
本発明に係わる固体撮像素子の製造に適したシリコン基板は、炭素添加による析出物の核（重金属のゲッタリングシンク）を成長させ、その直上にシリコンエピタキシャル層を形成したものである。したがって、析出物の核がシリコン基板中に形成されているので、固体撮像素子を構成するトランジスタおよび埋め込み型フォトダイオードに拡散しようとする重金属を捕捉できるので、これら金属汚染による欠陥が生じることを防止でき固体撮像素子の白傷欠陥（ホワイトスポット）の発生を未然に防ぐことができ、固体撮像素子の歩留まりを向上させることができるものである。
本発明に係る固体撮像素子用シリコン基板の製造方法の一実施形態を示す正断面図である。 本発明に係る固体撮像素子用シリコン基板の製造方法の一実施形態を示す正断面図である。 本発明に係る固体撮像素子用シリコン基板の製造方法の一実施形態を示す正断面図である。 固体撮像素子の製造手順を示す図である。 固体撮像素子の製造手順を示す図である。 固体撮像素子の製造手順を示す図である。 固体撮像素子の製造手順を示す図である。 固体撮像素子の製造手順を示す図である。 固体撮像素子の製造手順を示す図である。 本発明の実施例における熱処理を説明する図である。 ＣＺ引上げ炉の縦断面図である。 水素添加による引き上げ速度領域の変化を示す模式図である。 本発明の実施例に係るシリコン基板の光学顕微鏡観察結果を示す画像である。 本発明の実施例に係るゲッタリング能力評価結果を示す図である。 本発明の実施例に係るゲッタリング能力評価結果を示す図である。 本発明の実施例に係るゲッタリング能力評価方法を示すフローである。 本発明の実施例に係るシリコン基板のＴＥＭ観察結果を示す画像である。 本発明の実施例におけるＰＮ接合リーク電流測定の結果を示すグラフである。 本発明の実施例に係るシリコン基板の炭素濃度とリーク電流との関係を示すグラフである。 本発明の実施例に係るシリコン基板のＴＥＭ観察結果を示す画像である。 本発明に係る析出核を説明するための概念を示す図である。 本発明に係る析出核を説明するための概念を示す図である。
符号の説明
Ｗ０，Ｗ１…シリコン基板
Ｗ０ａ…エピタキシャル層
また、本発明における製造方法は、ＣＺ法によりＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１３．５×１０１７〜１６．０×１０１７ａｔｏｍｓ／ｃｍ３、の炭素添加高濃度ボロンＣＺシリコン単結晶を引き上げる工程と、
引き上げた炭素添加高濃度ボロンＣＺシリコン単結晶からスライスしたシリコン基板に酸素析出物の生成を促進する熱処理をおこなう熱処理工程とを有することができる。
本発明において、前記スライスしたシリコン基板表面にＢ濃度が抵抗率０．１〜１００Ωｃｍとされたエピタキシャル層を成膜する工程を有することがより好ましい。
本発明は、前記シリコン単結晶を育成する際の不活性雰囲気ガス中に水素を添加することが可能である。
また、本発明のシリコン基板において、上記のいずれか記載の製造方法により製造されたシリコン基板であって、
イントリンシックゲッタリングシンクとなるＢＭＤのうち、大きさ０．５〜１００ｎｍのものが密度１．０×１０１０〜１．０×１０１３／ｃｍ３で存在する手段を採用することもできる。
本発明の固体撮像素子のシリコン基板は、固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ１０〜１００ｎｍのＢＭＤが密度１．０×１０１０〜１．０×１０１３個／ｃｍ３で存在するゲッタリング層が形成されたシリコン基板であって、
上記の製造方法により製造されたシリコン基板の直上にボロン濃度が抵抗率０．１〜１００Ωｃｍとされたシリコンエピタキシャル層が形成され、
前記エピタキシャル層の直下には、炭素、酸素およびボロンにより形成された複合体により重金属の捕獲効率の高いゲッタリングシンクを形成可能とされたな前記ゲッタリング層が設けられてなることが可能となる。
ここで、上記の酸素濃度はＡＳＴＭ Ｆ１２１−１９７９によるものである。
なお、この場合のＢＭＤサイズとは、シリコン基板の厚み方向断面のＴＥＭ観察像における析出物の対角線長を意味し、該観察視野内の析出物の平均値で示すこととする。
発明者らは、シリコン基板への重金属汚染を、製造コストの上昇なしに回避する手段について、鋭意検討を行った。まず、炭素イオン注入によるゲッタリング法について検討したところ、炭素イオン注入によるゲッタリング作用は、主に高エネルギーを介したイオン注入によるシリコン格子の乱れ（歪み）を起点として析出する酸化物に負うものであり、かような格子の乱れはイオン注入した狭い領域に集中している上、例えばデバイス工程の高温熱処理において酸化物回りの歪みが開放され易いことから、特にデバイス熱処理工程におけるゲッタリング効果に乏しいことが判明した。
そこで、シリコン基板中においてゲッタリングシンクの形成に携わる炭素の作用を詳細に検討した結果、イオン注入によって炭素を強制的に導入するのでなく、シリコン格子中に炭素をシリコンと置換する形で固溶させることによって、この置換位置炭素を起点に、例えばデバイス工程において、転位を伴う炭素・酸素系析出物（炭素・酸素複合体）が高密度で発現し、この炭素・酸素系析出物が高いゲッタリング効果をもたらすことを知見した。さらに、かような置換炭素は、シリコン単結晶中に固溶状態で含有させることで初めて導入されることを見出した。
さらに、高濃度Ｂ（ボロン）ドープしたシリコン単結晶では、他のドーパントに比べて熱処理による酸素析出物の凝集が起こりやすい。これは、高濃度ボロンおよび酸素などの不純物がクラスタリングし酸素析出物の核として作用する複合欠陥を形成しやすいためと考えられる。
さらに、このようなボロン起因の熱処理による酸素析出物の凝集は、高酸素濃度のシリコン結晶中において顕著であることがわかった。
発明者らは、炭素、酸素およびボロンにより形成された複合体（酸素系析出物）の状態・振る舞いを分析・検討した結果、上記のＢ濃度、Ｃ濃度、酸素濃度という条件で引き上げたシリコン単結晶において、ウェーハに加工してエピタキシャル層を成膜し、６００〜８００℃とする炭素、酸素およびボロンにより形成された複合体の析出を促進する低温前熱処理という熱処理工程を経れば、ＢＭＤの大きさ・密度として、重金属のゲッタリングに必要なゲッタリングシンクを形成可能で、充分なゲッタリング能を有するためのシリコン基板を製造可能であることを見出した。
なお、本発明のようなｐ＋基板とされるさらなる高濃度ボロンを含有する基板の場合は前記低温前熱処理を実施することなく析出を促進できる。
以下、本発明において、高いゲッタリング能を呈すると考えられるモデルについて説明する。
ドーパント（Ｂ）濃度が、１×１０１５ａｔｏｍｓ／ｃｍ３程度（０．５〜５×１０１５ａｔｏｍｓ／ｃｍ３）とされて、抵抗率が１０Ωｃｍ程度となっているｐ−基板においては、Ｃ濃度を１×１０１７ａｔｏｍｓ／ｃｍ３程度（０．５〜５×１０１７ａｔｏｍｓ／ｃｍ３）として、Ｂ濃度よりも多く存在するようにＣをドープした場合において、酸素濃度［Ｏｉ］を１〜１０×１０１８ａｔｏｍｓ／ｃｍ３程度とする。すると、Ｂ濃度に比べて、ＣとＯの濃度が高く、また同程度であるため、このような基板で、ペアリングしやすいのはＣ−Ｏであると考えられる。したがって、Ｓｉ結晶中においてゲッタリングシンクに関係する結合状態としては、Ｃ−Ｏペアが形成されることになると考えられる。
ここで、ＣはＳｉよりも原子半径は小さいので、図１４Ａに示すように、Ｓｉの格子点に入ると、その付近がひずみ、歪み場が形成されることになる。この状態の基板にＤＫ（ドナーキラー）あるいはデバイス製造工程での熱処理等をおこなうことで、Ｃ−Ｏペア付近の歪み場に格子間の酸素が集まり、ＢＭＤが形成されることになる。このように、デバイス領域あるいは重金属汚染が起こりやすいウェーハ表面に近い位置で、Ｃがシリコン基板中にドープされており、その付近がひずんでいるため、重金属が拡散してゲッタリングされることで、その結果、ゲッタリング効果が得られる。つまり、Ｃ−Ｏペアがあることによって、酸素析出物の核生成中心（ニュークリエーションセンター）になる。
これに対し、ドーパント（Ｂ）濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３程度（０．５〜５×１０１８ａｔｏｍｓ／ｃｍ３）のハイドープのｐ＋基板あるいはｐ＋＋基板とされた場合、上記のｐ−基板よりも、Ｂ濃度が３桁程度以上多くなる。このため、上記のｐ−基板に比べて、Ｃ濃度とＯ濃度と同程度に高くなったＢ濃度の影響により、Ｃ−Ｏに対して、Ｂ−Ｏ、Ｃ−Ｂがペアリングしやすくなると考えられる。さらに、これらＣ−Ｏ、Ｂ−Ｏ、Ｃ−Ｂの複合体や、これ以外にも、Ｃ−Ｂ−Ｏや、これらがＳｉと関連した多くの複合体が形成され、これらもＣ−Ｏペア同様に歪み場を持っているのでこれらすべてのペアおよび複合体が析出核となる。つまり、ハイドープの基板中では、図１４Ｂに示すように多くの歪み場を形成することができるため、ｐ−程度のＢ濃度を有する基板に比べて、圧倒的に多くの析出核が存在し、ゲッタリングシンクとなり得る析出密度も圧倒的に高くなる。
なお、上記の複合体形成には、シリコン結晶中の空孔（Ｖａｃａｎｃｙ）と格子間型シリコン（Ｉｎｔｅｒｓｔｉｔｉａｌ−Ｓｉ）も関与していることが予想される。
また、本発明では、これらの析出核をボロン・炭素・酸素による複合欠陥とする。
また、固体撮像素子の製造においては、重金属汚染を防止することが非常に重要であるため、上記のＢ、ＯによるＩＧに、さらに、ＥＧとしてのＰＢＳ（ポリバックシール）を基板裏面に形成する場合が考えられるが、このように、ポリシリコン膜を基板裏面に形成した場合には、固体撮像素子までの製造工程における両面研磨工程において、平坦度が要求されるレベルまで到達することが困難となるため好ましくない。このため、固体撮像素子の製造においては、ＰＢＳを形成することができない場合があり、結果的に充分なゲッタリング能を得ることができていなかった。
さらに、ｐ／ｐ＋タイプのＰＢＳ付与基板はその強力なゲッタリング特性のため、重金属汚染に敏感な撮像素子用のシリコン基板として有効である。また、電子デバイス製造工程においては配線ルールの微細化が進展するほどシリコン基板の平坦度がデバイス歩留に影響するため、高平坦度が求められる。シリコン基板にＰＢＳを付与することによりゲッタリング特性は向上するが、シリコン基板製造時の平坦度悪化、歩留低下、コスト上昇が問題となる。
これに対して、本発明のように、Ｃドープした高Ｂ濃度のｐ＋基板であれば、ＰＢＳを形成することなしに、充分なゲッタリング能を有することが可能となる。
つまり、本発明のシリコン基板のようにＰＢＳを付与しないことで、シリコンウェーハ製造時の平坦度悪化、歩留低下、コスト上昇防ぐことができ、同時に、炭素を添加することによってＰＢＳ付与基板と同等のゲッタリング能力を付与したシリコン基板を製造することが可能となる。
さらに、固体撮像素子製造では、このデバイス工程開始前までに充分なゲッタリング効果を発現し、デバイス工程中にこれを維持することが必要であるため、ｐ型シリコン基板の製造工程においては、Ｃをドープしない場合に、析出エンハンスを上げるために酸素濃度［Ｏｉ］を１０〜２０×１０１８ａｔｏｍｓ／ｃｍ３程度と高くすることが好ましい。しかし、このように基板中の酸素濃度を高くすると、エピタキシャル層にまで転位が伸展したエピ欠陥の発生が懸念される。これに対し、本発明のように、上記の濃度としてＣをドープすることで、０．５μｍ程度以上の大きなスタッキングフォールト（ＳＦ）の発生を抑制する効果がある。
さらに、本発明のように、上記の濃度としてＣをドープすることで、析出核からの２次欠陥の伸展を抑制することもできる。これは、大きさ０．５〜５μｍの析出物では発生した歪みを解放するために、この歪み場の付近に２次転位が発生するが、上記のようにＣをドープすることで、大きさ０．５〜１００ｎｍの析出物を多数形成することができるため、歪みを解放したとしても、小さな２次転位しか発生せず、結果的に、エピタキシャル層まで転位が伸展することがないためである。しかも、このように小さな析出核を密度１．０×１０１０〜１．０×１０1３／ｃｍ３程度に多数存在させることができるので、充分なゲッタリング能を発現することが可能となる。
また、Ｂ濃度が抵抗率１０ｍ〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１．０×１０１８〜１０．０×１０１８ａｔｏｍｓ／ｃｍ３、とすることができる。
さらに、本発明は、酸素、炭素、ボロン、熱処理条件というすべての要件を上記のように満たして初めて達成されるものである。これは、高濃度ボロン添加シリコン結晶に炭素を０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３の範囲で添加した場合、結晶成長過程において炭素・ボロン・酸素複合体が形成され、これらの複合体は高温熱処理でも安定に存在しエピタキシャル成長後においても存在しうる。したがって、エピタキシャル成長直後から酸素析出の核として作用しデバイス熱処理工程で成長しデバイス熱処理工程での重金属汚染に対してゲッタリングシンクとして有効に働く。
さらに、本願発明者らは、前記ｐ型シリコン基板のＢ濃度が抵抗率１〜３０ｍΩｃｍに相当する濃度、Ｃ濃度が０．１×１０１６〜１５×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が６．０×１０１７〜１８．０×１０１７ａｔｏｍｓ／ｃｍ３とすること、または、前記ｐ型シリコン基板のＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１３．５×１０１７〜１６．０×１０１７ａｔｏｍｓ／ｃｍ３とされたこと、または、前記ｐ型シリコン基板のＢ濃度が抵抗率８〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．１×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が８．０×１０１７〜１７．０×１０１７ａｔｏｍｓ／ｃｍ３とされたことまたは、前記ｐ型シリコン基板のＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１２．０×１０１６〜１０．０×１０１７ａｔｏｍｓ／ｃｍ３とされたことにより、固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ０．５〜１００ｎｍのＢＭＤを密度１．０×１０１０〜１．０×１０１1〜６．０×１０1４個／ｃｍ３で存在させることが可能なことを検証した。
なお、本発明のシリコン基板は固体撮像素子用のシリコン基板に用いて好適であるが、これ以外の高ゲッタリング能を必要とするｐ型シリコン基板としても適用可能である。
さらに、本発明は、固体撮像素子の埋め込み型フォトダイオードの直下にゲッタリング層が形成され重金属の捕獲効率の高い固体撮像素子のシリコン基板であって、炭素を添加した高濃度ボロンＣＺ結晶およびその直上に形成したシリコンエピタキシャル層を形成し、エピタキシャル層の直下に炭素、酸素およびボロンによる複合体を形成し、ゲッタリングシンクを形成することを特徴とする固体撮像素子シリコン基板の製造方法とすることができる。
この本発明では、高濃度ボロンＣＺ結晶に炭素を添加することによって固体撮像素子の製造プロセス（熱処理プロセス）を利用してエピタキシャル層の直下に酸素析出物、すなわちゲッタリングシンクを形成しデバイス工程での重金属汚染を除去できるため電気特性などの品質を向上させることができる。
本発明は、固体撮像素子の埋め込み型フォトダイオードの直下にゲッタリング層が形成され重金属の捕獲効率の高い固体撮像素子のシリコン基板であって、炭素が０．５×１０１６〜１０．０×１０１６ａｔｏｍｓ／ｃｍ３添加された高濃度ボロン（抵抗率＜０．０１Ωcm）ＣＺ結晶を基板とした炭素、酸素およびボロンからなる複合体、酸素析出物によるゲッタリングシンクを形成することを特徴とする固体撮像素子シリコン基板の製造方法とすることができる。
また、この本発明では、撮像素子デバイス工程においてエピタキシャル層の直下に高密度かつ２次転位をともなう微小な酸素析出物を形成し低温化した熱処理工程においても十分なゲッタリング能力を保持できる。
固体撮像素子の埋め込み型フォトダイオードの直下にゲッタリング層が形成され重金属の捕獲効率の高い固体撮像素子のシリコン基板であって、炭素を添加した高濃度ボロンＣＺ結晶である。ここで炭素濃度が０．５×１０１６〜１０．０×１０１６ａｔｏｍｓ／ｃｍ３および酸素濃度が１. ０×１０１８〜１０．０×１０１８ａｔｏｍｓ／ｃｍ３からなる複合体、酸素析出物によるゲッタリングシンクを形成することを特徴とする固体撮像素子シリコン基板の製造方法とすることができる。
この本発明においても特に熱処理工程の温度帯域が６００℃〜７００℃である場合、エピタキシャル層直下に高密度な酸素析出物の形成を実現でき高ゲッタリング能力を期待できるため、これらの基板を用いて固体撮像素子を作製した場合は、電気特性を向上させることができる。これにより固体撮像素子の歩留まりを向上させることができる。
（１）シリコン基板中に、濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３の固溶炭素および濃度が１３．５×１０１７〜１６．０×１０１７ａｔｏｍｓ／ｃｍ３の固溶酸素を有することができる。
（２）前記シリコン基板上に、シリコンのエピタキシャル層を有することができる。
（３）前記エピタキシャル層の上に、酸化膜を有することができる。
（４）前記酸化膜の上に、窒化膜を有することができる。
（５）単結晶シリコン基板を製造するに際し、シリコン結晶中に、予め炭素を固溶濃度で０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３及び酸素を固溶濃度で１３．５×１０１７〜１６．０×１０１７ａｔｏｍｓ／ｃｍ３含有させることができる。
（６）前記単結晶シリコン基板は、ＣＺ（チョクラルスキー）法またはＭＣＺ（磁場印加）法を用いて製造することができる。
（７）シリコン基板上に埋め込み型フォトダイオードを形成した固体撮像素子であって、前記シリコン基板中に、サイズが１０ｎｍ以上の炭素・酸素系析出物が１×１０１０〜１×１０１３個／ｃｍ３の密度で存在することができる。
（８）前記熱処理が、デバイスの製造プロセス（デバイス工程）における熱処理であることができる。
本発明の固体撮像素子用シリコン基板は、所定のボロン濃度・酸素濃度としたＣＺ結晶、ＭＣＺ結晶中に固溶炭素を含有させ、このシリコン基板上にデバイスを載せる製造工程の熱処理工程を利用可能な熱処理条件を設定することによって、ゲッタリング能力の高いボロン・炭素・酸素の複合体としての酸素析出物を形成することができる。
従って、埋め込みフォトダイオードの直下からシリコン基板の全厚にわたって拡がるゲッタリングシンクを形成できるから、特にデバイス工程における重金属拡散が抑制されてデバイスでの欠陥が回避される結果、電気特性の良好な高品質の固体撮像素子を低コストで提供することが可能になる。
さらに、本発明の実施の形態として、Ｂがドープされたｐ型シリコン基板上に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜した固体撮像素子用シリコン基板であって、
前記ｐ型シリコン基板のＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１３．５×１０１８〜１６．０×１０１８ａｔｏｍｓ／ｃｍ３とされたこと固体撮像素子用シリコン基板である。
一般に固体撮像素子製造では、デバイス工程開始前までに充分なゲッタリング効果を発現し、デバイス工程中にこれを維持することが必要であるため、ｐ型シリコン基板の製造工程においては、Ｃをドープしない場合に、析出エンハンスを上げるために酸素濃度［Ｏｉ］を１０〜２０×１０１８ａｔｏｍｓ／ｃｍ３程度と高くすることが好ましい。しかし、このように基板中の酸素濃度を高くすると、エピタキシャル層にまで転位が伸展したエピ欠陥の発生が懸念される。これに対し、本発明のように、上記の濃度としてＣをドープすることで、０．５μｍ程度以上の大きなスタッキングフォールト（ＳＦ）の発生を抑制する効果がある。
さらに、本発明は、上記の濃度としてＣをドープすることで、析出核からの２次欠陥の伸展を抑制することもできる。これは、大きさ０．５〜５μｍの析出物では発生した歪みを解放するために、この歪み場の付近に２次転位が発生するが、上記のようにＣをドープすることで、大きさ０．５〜１００ｎｍの析出物を多数形成することができるため、歪みを解放したとしても、小さな２次転位しか発生せず、結果的に、エピタキシャル層まで転位が伸展することがないためである。しかも、このように小さな析出核を密度１．０×１０１０〜１．０×１０1３／ｃｍ３程度に多数存在させることができるので、充分なゲッタリング能を発現することが可能となる。
なお、本発明のシリコン基板は固体撮像素子用のシリコン基板に用いて好適であるが、これ以外の高ゲッタリング能を必要とするｐ型シリコン基板としても適用可能である。
さらに、本発明は、 固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ０．５〜１００ｎｍのＢＭＤが密度１．０×１０１０〜１．０×１０1３個／ｃｍ３で存在することによりいっそうのゲッタリング能力をえるものである。
本発明の固体撮像素子用シリコン基板は、所定のボロン濃度・酸素濃度としたＣＺ結晶、ＭＣＺ結晶中に炭素を含有させ、ゲッタリング能力の高いボロン・炭素・酸素の複合体としての析出物を形成することができる。
以下、本発明に係るシリコン基板（固体撮像素子用シリコン基板）の一実施形態を、図面に基づいて説明する。
図１Ａから図１Ｃは、本実施形態におけるシリコン基板の製造方法を示す正断面図であり、図において、符号Ｗ０はシリコン基板（ｐ型シリコン基板）である。
図に示す例では、まず、例えば石英ルツボ内にシリコン結晶の原料であるポリシリコンを積層配置し、さらにこのポリシリコン表面上にグラファイト粉を適量塗布し、同時にドーパントとしてＢ（ボロン）を投入して、例えばチョクラルスキー法（ＣＺ法）に従って、炭素を添加したＣＺ結晶を後述するように水素雰囲気として引き上げる。また、水素とＡｒの混合雰囲気、または、水素雰囲気でないＡｒ雰囲気とすることも可能である。
なお、ＣＺ結晶とは、磁場印加ＣＺ結晶も含めたチョクラルスキー法で製造された結晶の呼称である。
ここで、ボロンを含むＰ型のシリコン単結晶としては、原料段階で炭素を添加し、炭素添加原料からシリコン単結晶を作製するとともに、その酸素濃度Ｏｉを制御して引き上げられる。この炭素添加高濃度ボロンＣＺシリコン単結晶から、図１Ａに示すように、固溶状態で炭素を含むシリコン基板Ｗ０が得られる。
シリコン基板（ウェーハ）Ｗ０の加工方法は通常に従い、ＩＤソーまたはワイヤソー等の切断装置によってスライスし、得られたシリコンウェーハ表面を研磨・洗浄等の表面処理工程をおこなう。なお、これらの工程の他にもラッピング、洗浄、研削等種々の工程があり、工程順の変更、省略等目的に応じ適宜工程は変更使用される。
かようにして得られたシリコン基板１は、ボロン（Ｂ）濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度であり、濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３の固溶炭素および濃度が１３．５×１０１７〜１６．０×１０１７ａｔｏｍｓ／ｃｍ３の固溶酸素を含有する。
炭素を固溶形態で含有させるのは、上述したように、シリコン格子中に炭素をシリコンと置換する形で導入するためである。すなわち、炭素の原子半径はシリコン原子と比較して小さいため置換位置に炭素が配位した場合、結晶の応力場は圧縮応力場となり格子間の酸素および不純物が圧縮応力場に捕獲されやすくなる。この置換位置炭素を起点に、例えばデバイス工程において、転位を伴う酸素との析出物が高密度で発現しやすくなり、シリコン基板Ｗ０に高いゲッタリング効果を付与することができる。
このような固溶炭素の添加濃度は、上述の範囲に規制する必要がある。なぜなら、固溶炭素濃度が上記の範囲未満では、析出物の形成促進が活発にならないためである。
一方、上記の範囲を超えると、炭素・酸素系析出物の形成が促進され高密度な炭素・酸素系析出物を得られるが、析出物のサイズが抑制される結果、析出物周りの歪みが弱くなる傾向が強くなる。従って、歪みの効果が弱いことから不純物を捕獲するための効果が減少する。
さらに、高ボロン濃度とすることで、この炭素による析出物への影響として、炭素、酸素、ボロンの複合欠陥形成が促進される。
さらに、シリコン基板Ｗ０中の固溶酸素濃度を、上記の範囲に規制する必要がある。なぜなら、固溶酸素濃度が上記の範囲未満では、酸素系析出物の形成が促進されないために、上記した高密度な析出物が得られない。
一方、上記の範囲を超えると、酸素析出物のサイズが減少し母体シリコン原子と析出物界面における歪みの効果が緩和され歪みによるゲッタリング効果が低下することが懸念されるからである。
さらに、高ボロン濃度とすることで、この酸素析出物への影響として、ボロン、炭素、酸素による複合欠陥形成が促進される。
次に、炭素添加ＣＺ結晶である上記シリコン基板Ｗ０の表面を鏡面加工してから、エピタキシャル層を成長するために、例えばＳＣ１およびＳＣ２を組み合わせたＲＣＡ洗浄を行う。その後、エピタキシャル成長炉に装入し、各種ＣＶＤ法（化学気相成長法）を用いて、図１Ｂに示すように、ｐ−であるＢ濃度が抵抗率０．１〜１００Ωｃｍのエピタキシャル層Ｗ０ａを成長させる。
ここで、エピタキシャル層Ｗ０ａの厚さは、固体撮像素子の分光感度特性を向上させる理由から、２〜１０μｍの範囲とすることが好ましい。
エピタキシャル層Ｗ０ａを形成したＰ／Ｐ＋ タイプのシリコン基板Ｗ１は、図１Ｃに示すように、該エピタキシャル層Ｗ０ａ上に、必要に応じて酸化膜Ｗ０ｂ、さらに窒化膜Ｗ０ｃを形成してから、後述するデバイス工程に供され、この工程においてエピタキシャル層Ｗ０ａに埋め込み型フォトダイオードを形成することによって、固体撮像素子Ｗ２となる。
なお、酸化膜Ｗ０ｂおよび窒化膜Ｗ０ｃの厚みは、転送トランジスタの駆動電圧を設計する際の制約から、それぞれ酸化膜Ｗ０ｂを５０〜１００ｎｍ、および、窒化膜Ｗ０ｃ、具体的には固体撮像素子におけるポリシリコンゲート膜Ｗ０ｃを１．０〜２．０μｍとすることが好ましい。
ここで、デバイス工程に供されるシリコン基板Ｗ１のシリコン基板Ｗ０は、ボロン並びに固溶炭素を含むＣＺ結晶であるが、該結晶成長中に形成された酸素析出核、あるいは酸素析出物がエピタキシャル成長時の熱処理によりシュリンクするため、シリコン基板Ｗ１段階のシリコン基板Ｗ０には、顕在化された酸素析出物は光学的顕微鏡では観察できない。
なお、エピタキシャル後サンプルのライトエッチング後の顕微鏡評価では、光学顕微鏡では観察できないか低密度のＢＭＤしか観察できなかったが、ＴＥＭ観察すると微小サイズ（３０ｎｍ前後）の析出物が観察できた。
シリコン基板Ｗ１は固溶炭素を含有するため、このシリコン基板Ｗ１を出発材とすれば、デバイス工程の初期段階における熱処理を経る過程でシリコン基板Ｗ０の全体にわたって酸素析出物Ｗ７が自然発生的に析出するため、デバイス工程での金属汚染に対するゲッタリング能力の高いゲッタリングシンクを、エピタキシャル層の直下からシリコン基板Ｗ０の全厚にわたって形成することができる。従って、エピタキシャル層の近接領域におけるゲッタリングが実現される。デバイス工程の熱処理としては、析出促進が期待できる温度条件として、好ましくは６００〜８００℃程度で０．２５〜３時間の低温熱処理を含むことが好ましい。
なお、本発明においてボロン、炭素、酸素系析出物とは、ボロン、炭素、または酸素を含有した複合体（クラスター）である析出物を意味する。
このゲッタリングを実現するには、ボロン、炭素、酸素系の複合体である析出物Ｗ７は、サイズが０．５〜１００ｎｍあり、かつシリコン基板Ｗ０中に１．０×１０１０〜１．０×１０１３個／ｃｍ３で存在することが好ましい。
析出物Ｗ７のサイズを上記の範囲のうち下限以上にするのは、母体シリコン原子と析出物の界面に生じる歪みの効果を用いて格子間不純物（例えば重金属など）を捕獲（ゲッタリング）する確率を増加するためである。また、析出物Ｗ７のサイズが上記の範囲以上であると、基板強度が低下する、あるいは、エピタキシャル層での転位発生等の影響が出るため、好ましくない。
また、析出物Ｗ７のシリコン基板中における密度は、シリコン結晶中における重金属の捕獲（ゲッタリング）は、母体シリコン原子と析出物との界面に生じる歪みおよび界面準位密度（体積密度）に依存するために、上記の範囲とすることが好ましい。
なお、上記したデバイス工程としては、固体撮像素子の一般的な製造工程を採用することができる。その一例としてＣＣＤデバイスについて図２Ａから図２Ｆに示すが、特にこれらの図の工程に限定する必要はない。
すなわち、デバイス工程は、まず、図２Ａに示すように、図１Ｂに示したｐ＋型シリコン基板１の上にｐ型のエピタキシャル層２を形成したシリコン基板３を用意し、図２Ｂに示すように、このエピタキシャル層２の所定位置に第１のｎ型ウエル領域１１を形成する。その後、図２Ｃに示すように、表面にゲート絶縁膜１２を形成するとともに、第１のｎ型ウエル領域１１の内部にイオン注入によってｐ型及びｎ型の不純物を選択的に注入して、垂直転送レジスタを構成するｐ型の転送チャネル領域１３、ｎ型のチャネルストップ領域１４および第２のｎ型ウエル領域１５をそれぞれ形成する。
次に、図２Ｄに示すように、ゲート絶縁膜１２の表面の所定位置に転送電極１６を形成する。その後、図２Ｅに示すように、ｐ型の転送チャネル領域１３と第２のｎ型ウエル領域１５との間にｐ型及びｎ型の不純物を選択的に注入することによって、ｎ型の正電荷蓄積領域１７とｐ型の不純物拡散領域１８とを積層させたフォトダイオード１９を形成する。
さらに、図２Ｆに示すように、表面に層間絶縁膜２０を形成した後、フォトダイオード１９の直上方を除いた層間絶縁膜２０の表面に遮光膜２１を形成することによって、固体撮像素子１０を製造することができる。
上記のデバイス工程においては、例えば、ゲート酸化膜形成工程、素子分離工程およびポリシリコンゲート電極形成において、６００℃〜１０００℃程度の熱処理が行われるのが通例であり、この熱処理において、上述した析出物（酸素析出物）Ｗ７の析出を図ることができ、以降の工程においてゲッタリングシンクとして作用させることができる。
なお、これらのデバイス工程における熱処理条件は、図３に示す各条件に対応するものである。
具体的には、エピタキシャル層Ｗ０ａを成膜したシリコン基板Ｗ１に対して、図３に示すinitialから、step1、step2、step3、step4、step5のそれぞれが、フォトダイオードおよび転送用のトランジスタ形成工程の各工程が終了した時点に対応するといえる。
なお上記の熱処理は、６００〜８００℃で０．２５〜３時間、酸素と、アルゴン、窒素等の不活性ガスとの混合雰囲気中とすることができる。これにより、シリコン基板にＩＧ（ゲッタリング）効果を持たせることができる。
なお、ＩＧ効果発現化可能な熱処理としての条件が上記の温度範囲より低いとボロン・炭素・酸素の複合体形成が不足し、基板の金属汚染が生じた場合に充分なゲッタリング能を発現できないため好ましくなく、また上記の温度範囲より高いと、酸素析出物の凝集が過剰におこり、結果的に、ゲッタリングシンクの密度が足りなくなるため、好ましくない。
また、この熱処理においては、６００℃、３０分の条件と同等な析出の発現が可能な熱処理温度・時間以上であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能であり、また、８００℃、４時間の条件と同等な析出の発現が可能な熱処理温度・時間以下であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能である。
本発明においては、このようなＩＧ効果を発現化させるための熱処理をシリコンウェーハの製造工程としておこなうことが必要ない。
次に、炭素添加高濃度ボロンＣＺシリコン単結晶の引き上げについて説明する。
図４は、本実施形態におけるシリコン単結晶の製造を説明するのに適したＣＺ炉の縦断面図である。ＣＺ炉は、チャンバー内の中心部に配置されたルツボ１と、ルツボ１の外側に配置されたヒータ２とを備えている。ルツボ１は、内側に原料融液３を収容する石英ルツボ１ａを外側の黒鉛ルツボ１ｂで保持する二重構造であり、ペディスタルと呼ばれる支持軸により回転および昇降駆動される。ルツボ１の上方には、円筒形状の熱遮蔽体７が設けられている。熱遮蔽体７は、黒鉛で外殻を作り、内部に黒鉛フェルトを充填した構造である。熱遮蔽体７の内面は、上端部から下端部にかけて内径が漸減するテーパー面になっている。熱遮蔽体７の上部外面は内面に対応するテーパー面であり、下部外面は、熱遮蔽体７の厚みを下方に向かって漸増させるようにほぼストレート面に形成されている。
このＣＺ炉は、例えば、目標直径が３１０ｍｍ、ボディ長が例えば１２００ｍｍの３００ｍｍの単結晶育成が可能なものとされる。
熱遮蔽体７の仕様例を挙げると次のとおりである。ルツボに入る部分の外径は例えば５７０ｍｍ、最下端における最小内径Ｓは例えば３７０ｍｍ、半径方向の幅Ｗは例えば１００ｍｍ、逆円錐台面である内面の垂直方向に対する傾きは例えば２１°とする。また、ルツボ１の内径は例えば６５０ｍｍであり、熱遮蔽体７の下端の融液面からの高さＨは例えば６０ｍｍである。
次に、炭素添加高濃度ボロンＣＺシリコン単結晶を育成するための操業条件の設定方法について説明する。
まず、ルツボ内に高純度シリコンの多結晶を例えば２５０ｋｇ装入し、結晶中の抵抗率が８ｍΩｃｍ〜１０ｍΩｃｍとなるようにｐ型のドーパント（Ｂ）を添加する。
シリコン基板として、ｐ＋型が望ましい理由は、デバイス設計上の理由として、デバイスが動作する場合に生じる浮遊電荷が意図しなかった寄生トランジスタを動作させてしまう、いわゆるラッチアップ現象をｐ＋ウェーハ（シリコン基板）を用いることで防止でき、デバイスの設計が容易になることがある。また、トレンチ構造のキャパシタを用いる場合にトレンチ周辺の電圧印加時の空乏層広がりがｐ＋の場合は防止できる利点がある。
本実施形態においては、炭素濃度が上述した範囲となるようにシリコン溶融液にドーパンドを添加する。
また、上述した酸素濃度となるように、結晶回転速度、ルツボ回転速度、加熱条件、印加磁場条件等を制御する。
そして、装置内を不活性ガス雰囲気で、減圧の１．３３〜２６．７ｋＰａ（１０〜２００ｔｏｒｒ）とし、不活性ガス（Ａｒガス等）中に水素ガスを３〜２０体積％となるように混合して炉内に流入させる。圧力は、１．３３ｋＰａ（１０ｔｏｒｒ）以上、好ましくは４〜２６．７ｋＰａ（３０〜２００ｔｏｒｒ）、さらに、好ましくは、４〜９．３ｋＰａ（３０〜７０ｔｏｒｒ）が望ましい。圧力の下限は、水素の分圧が低くなると、融液および結晶中の水素濃度が低くなるため、これを防止するために上記の下限の圧力を規定した。圧力の上限は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、カーボンヒーターやカーボン部材から脱ガスした炭素や、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の炭素濃度が所望値より高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。
次いで、ヒータ２により加熱してシリコンを溶融させ融液３とする。次に、シードチャック５に取り付けた種結晶を融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。結晶方位は｛１００｝、｛１１１｝または｛１１０｝のいずれかとし、結晶無転位化のためのシード絞りを行った後、ショルダー部を形成させ、肩変えして例えば３１０ｍｍの目標ボディ径とする。
その後は一定の引き上げ速度で例えば１２００ｍｍまでボディ部を育成し、通常条件で縮径しテイル絞りを行った後、結晶成長を終了する。ここで、引き上げ速度は、抵抗率、シリコン単結晶径サイズ、使用する単結晶引き上げ装置のホットゾーン構造（熱環境）などに応じて適宜選定されるが、例えば、定性的には単結晶面内でＯＳＦリングが発生する領域が含まれる引き上げ速度を採用することができ、その下限は単結晶面内にＯＳＦリング領域が発生しかつ転位クラスタが発生しない引き上げ速度以上とすることができる。
また、前記不活性雰囲気中における水素濃度を、炉内圧は、４．０〜９．３３ｋＰａ（３０〜７０ｔｏｒｒ）に対して３％以上２０％以下の範囲に設定することができる。炉内圧は、１．３３ｋＰａ（１０ｔｏｒｒ）以上、好ましくは４．０〜２６．７ｋＰａ（３０ｔｏｒｒ〜２００ｔｏｒｒ）、さらに、好ましくは、４．０〜９．３ｋＰａ（３０ｔｏｒｒ〜７０ｔｏｒｒ）が望ましい。この下限値は、水素の分圧が低くなると、融液および結晶中の水素濃度が低くなるため、これを防止するために上記の下限の圧力を規定した。上限値は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、カーボンヒーターやカーボン部材から脱ガスした炭素や、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の炭素濃度が所望値より高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。水素分圧として、４０ｐａ以上、４００Ｐａ以下となることが好ましい。
水素を含む不活性雰囲気中で育成時のシリコン単結晶中の水素濃度は、雰囲気中の水素分圧によって制御できる。水素の結晶への導入は、雰囲気中の水素がシリコン融液に溶解して定常（平衡）状態となり、さらに、結晶へは凝固時に濃度偏析によって液相と固相中の濃度が分配される。
融液中の水素濃度は、ヘンリーの法則から気相中の水素分圧に依存して決まり、凝固直後の結晶中水素濃度は雰囲気中の水素分圧を制御することで結晶の軸方向に一定に所望する濃度で制御できる。
このようなシリコン単結晶育成方法によれば、水素を含む不活性雰囲気中でシリコン単結晶を引き上げることにより、結晶径方向全域にＣＯＰおよび転位クラスタを含まず、かつ、格子間シリコン優勢領域（ＰＩ領域）の単結晶を引き上げ可能なＰＩ領域引き上げ速度の範囲を拡大して引き上げて、単結晶直胴部を転位クラスタを含まない格子間シリコン優勢領域（ＰＩ領域）とすることができ、同時にＯＳＦリングの幅が縮小していることにより、従来、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げる際には、非常に狭い範囲に設定しなくてはならなかったＰＩ領域引き上げ速度を広げて、極めて容易に、かつ従来よりもはやい引き上げ速度でＧｒｏｗｎ−ｉｎ欠陥フリー単結晶を育成することが可能となるとともに、結晶面内にＯＳＦリング領域が発生する条件でシリコン単結晶を引き上げた場合には、ＯＳＦリングの幅を縮小してその影響を低減することが可能となる。
なお、ここで、ＰＩ領域引き上げ速度範囲は水素雰囲気中と水素のない不活性雰囲気中とで比較する際に、上述した凝固直後の結晶内の軸方向温度勾配Ｇの値が一定で変化しない状態で比較するものとする。
具体的には、格子間シリコン型のＧｒｏｗｎ−ｉｎ欠陥フリー領域（ＰＩ領域）からなるＧｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ可能なＰＩ領域引き上げ速度範囲を、水素雰囲気とすることによって、水素のない時に比べて４倍以上、さらには、図５に示すように、４．５倍のマージンに拡大して引き上げをおこなうことができ、このような範囲の引き上げ速度によって所望の単結晶を引き上げることが可能となる。
このとき、ＯＳＦリングの発生領域を小さくすることができる。なお、ＰＶ領域（空孔型のＧｒｏｗｎ−ｉｎ欠陥フリー領域）の大きさは水素添加によって変化しない。
本実施形態においては、上述したように水素添加をおこなうことで、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ容易とするとともに、炭素を添加することによって、ＯＳＦリングの影響も低減することができるため、これら相乗効果により、このウェーハ上にエピタキシャル層を成長させた際にＯＳＦリングに起因する欠陥を低減することができ、前述した所望の品質を有する単結晶の引き上げをおこなうことができ、作業効率を向上して、シリコン単結晶、あるいはこのシリコン単結晶から製造するシリコン基板の製造コストを大幅に削減することが可能となる。
以下、本発明に係る実施例について説明する。
＜実施例１＞
図７，８は、本発明における炭素添加高濃度ボロンＣＺシリコン単結晶からスライスされたシリコン基板を用いてのゲッタリング能力評価結果を示すグラフである。
ゲッタリング能力評価実験のフローは、図９に示すように、エピタキシャルウェーハ準備工程Ｓ１、強制金属汚染工程Ｓ２、強制金属汚染測定工程Ｓ３、金属汚染拡散熱処理工程Ｓ４、ゲッタリング能測定工程Ｓ５によるものとした。
エピタキシャルウェーハ準備工程Ｓ１においては、石英ルツボ内にシリコン結晶の原料であるポリシリコンを積層配置し、このポリシリコンの表面上にグラファイト粉を適量塗布してボロンを添加し、チョクラルスキー法（ＣＺ法）に従って、炭素を添加し酸素濃度を制御した炭素添加高濃度ボロンＣＺ結晶を作製した。この際、上述したＢ濃度が抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３ 、酸素濃度が１．０×１０１８〜１０．０×１０１８ａｔｏｍｓ／ｃｍ３とした。
次いで、図１（ｂ）に示したように、上記の炭素添加高濃度ボロンＣＺ結晶をシリコン基板Ｗ０とした。
その表面を鏡面加工してから、ＳＣ１およびＳＣ２を組み合わせたＲＣＡ洗浄を行い、
その後、エピタキシャル成長炉に装入し、これにＢ濃度が抵抗率０．１〜１００Ωｃｍとされたシリコンエピタキシャル層を膜厚２．５μｍとしてＣＶＤ法にて形成した。なお、ＣＶＤ法は、ＳｉＨＣｌ３（トリクロロシラン）およびＳｉＨ４（モノシラン）を原料ガスとして行った。
次いで、本発明における炭素、酸素およびボロンにより形成された複合体の析出を促進する熱処理としてＤＫ処理（熱処理）をおこなった。
また、比較のために、この条件とは、ボロン濃度、炭素濃度、ＤＫ処理条件、ＥＧ処理の有無等において、条件の異なるシリコンエピタキシャルウェーハを用意した。
強制金属汚染工程Ｓ２においては、Ｎｉ、または、Ｃｕを汚染源として、ウェーハ表面に強制的に金属汚染させた。汚染レベルは、Ｎｉ、Ｃｕのいずれにおいても、７．５×１０１１ａｔｏｍｓ／ｃｍ２程度と、１．５×１０１３ａｔｏｍｓ／ｃｍ２程度の２種類のものを用意した。
強制金属汚染測定工程Ｓ３では、原子吸光分析法で汚染を測定した。
金属汚染拡散熱処理工程Ｓ４においては、図３に示すように、５段階のステップで熱処理を行った。
図３に示す熱処理は、それぞれ以下のとおりである。
図中のinitialから、図中のstep1までのステップ１の熱処理
昇温速度１０℃/min、
保持温度９００℃で４５分、
降温速度５℃/min、
図中のstep2までのステップ２の熱処理
昇温速度１０℃/min 、
保持温度８００℃で９０分、
降温速度3℃/min、
図中のstep3までのステップ３の熱処理
昇温速度５℃/min、
保持温度９００℃で３０分、
降温速度１０℃/min、
図中のstep4までのステップ４の熱処理
昇温速度５℃/min、
保持温度９５０℃で５０分、
降温速度３℃/min、
図中のstep5までのステップ５の熱処理
昇温速度１０℃/min、
保持温度１０５０℃で３０分、
降温速度 ３℃/min、
である。
ゲッタリング能測定工程Ｓ５においては、図３に示すstep1およびstep5の時点におけるウェーハを抜き出し、これらの時点での表面汚染レベルを強制金属汚染測定工程Ｓ３と同様に、原子吸光分析法で表面から深さ２μｍの汚染を測定し、表面汚染レベルが検出限界（Ｎｉでは１×１０１０ａｔｏｍｓ／ｃｍ２ または５×１０９ａｔｏｍｓ／ｃｍ２、Ｃｕでは１×１０９ ａｔｏｍｓ／ｃｍ２ ）にまで低減しているかでゲッタリング能を判定した。
ここで、実験例１〜２４は、Ｎｉによる金属汚染とし、また、実験例２５〜４９は、Ｃｕによる金属汚染を強制的に行ったものである。
また、これらの実験例における、シリコン基板のボロン濃度、炭素濃度、酸素濃度、および、エピタキシャル層ボロン濃度、ＥＧ処理方法、金属汚染拡散熱処理工程Ｓ４の処理条件、および、図７，８に示した検出汚染レベル数値を、表１、表２に示す。
表１，２において、基板種類（Ｂ濃度）におけるｐ／ｐ＋とは、ｐ＋タイプのシリコン基板表面にｐタイプのエピタキシャル層を積層したシリコンウェーハを用意したとの意味である。同様にｐ／ｐ―とは、ｐ−タイプのシリコン基板表面にｐタイプのエピタキシャル層を積層したシリコンウェーハ、ｐ／ｐ＋＋とは、ｐ＋＋タイプのシリコン基板表面に抵抗率が１０Ωｃｍ程度のｐタイプのエピタキシャル層を成長させたシリコンウェーハを意味するものとする。
ここで、ボロン（Ｂ）濃度がｐ＋タイプとは、抵抗率０．０１Ωｃｍ程度、つまり、抵抗率１０ｍΩｃｍ〜１００ｍΩｃｍ程度に相当する濃度であり、ｐタイプとは、抵抗率が１０Ωｃｍ程度、つまり、抵抗率０．１〜１００Ωｃｍ程度に相当する濃度であり、ｐ＋＋タイプとは、抵抗率０．００１Ωｃｍ程度、つまり、抵抗率０．５ｍΩｃｍ〜１０ｍΩｃｍ程度に相当する濃度であり、ｐ−タイプとは、抵抗率１００Ωｃｍ程度、つまり、抵抗率＞１００ｃｍ程度に相当する濃度である。
また、エピタキシャル層の膜厚はいずれも、２．５μｍとした。
シリコン基板の酸素濃度Ｏｉとしては、低は低Ｏｉであり、２５ｐｐｍａ（１２．５×１０１7ａｔｏｍｓ／ｃｍ３、中は中Ｏｉであり、２７．５ｐｐｍａ（１３．７５×１０１７ａｔｏｍｓ／ｃｍ３、高は高Ｏｉであり、３０ｐｐｍａ（１５×１０１７ａｔｏｍｓ／ｃｍ３）を示している。
シリコン基板の炭素濃度としては、無は検出限界（５×１０１５ ａｔｏｍｓ／ｃｍ３）以下を意味し、有りは、１.５×１０１６ ａｔｏｍｓ／ｃｍ３ を意味する。
熱処理とは、本発明における炭素、酸素およびボロンにより形成された複合体の析出を促進する熱処理となるＤＫ処理の条件を示すものであり、無は、エピタキシャル層成膜以外の熱処理をおこなわなかったものであり、また、おこなった場合にはそれぞれの熱処理温度、時間を記載した。なお、実験例７他で、９００℃３０ｍｉｎ、または、８７５℃４５ｍｉｎの熱処理をＩＧ強化熱処理として施した。
ＥＧ等表面処理とは、ウェーハ裏面におけるエキシントリックゲッタリングの方法を示し、無は、鏡面研磨後ウェーハ裏面にＥＧ処理をおこなわなかったことを意味し、ＰＢＳはポリバックシールとしてウェーハ裏面に厚さ０．８μｍのポリシリコン層を形成したものを意味している。この際、ＰＢＳ形成条件としては、６５０℃とした。
また、ＢＳＤは、バックサイドダメージとして、ウェーハ裏面の面粗さをＲａ０．５μｍ程度に処理したものである。
また、ステップとは、図３に示すinitial、step1およびstep5のうち、どの段階のウェーハにおいて測定をおこなったかを示すものである。
また、実験例３７に示す例では、比較のため、低酸素、無炭素ドープとしたウェーハとし、エピタキシャル層を成膜しなかった。
これらの結果から、本発明の範囲で炭素を添加した実験例では、step1程度の熱処理でも汚染金属が検出限界以下となり、充分なゲッタリング能力を発揮することがわかり、さらに、step５まで熱処理をおこなっても充分なゲッタリング能力を発揮できることがわかる。つまり、本発明の範囲で炭素を添加した実験例では、６００℃、０．５時間程度の熱処理を経れば、充分なゲッタリング能力を有し、ＮｉおよびＣｕといった、固体撮像素子等のデバイス製造中に問題となる金属汚染を効果的にゲッタリングできることがわかる。
また、従来技術であるポリバックシール処理された試料のゲッタリング能力と比較して炭素添加された試料はゲッタリング能力が高いことが示された。
＜実施例２＞
上記の実施例１において、図３に示すinitialの前に、ＤＫ（ドナーキラー）として熱処理をおこない、その後、実施例１と同様の熱処理を行った。
図６に、図３に示すinitial、step1およびstep5において抜き出したウェーハの１００ｎｍ以上の複合体や、２次転位を伴う欠陥をライトエッチ処理後に観察したものである。それぞれの実験例の番号は、表１，２および図７，８に示したものに対応している。
また、図６で、Ｒａｍｐとは、Ｃドープ有りと無しのウェーハで、Ｐ／Ｐ＋のシリコンウェーハとしてもので、それぞれ熱処理条件として、７００℃から５℃／秒で昇温し、９００℃で３０ｍｉｎ保持した後、３℃／秒で７００℃まで降温したものであることを意味する。
ライトエッチの条件は、１８０秒間、ＳＣ１等の通常使用されるクロム酸を含むエッチング液に浸漬し表面から２μｍエッチングして光学顕微鏡観察を実施した。
また、表面観察は、光学顕微鏡観察により実施した。
＜実施例３＞
上記の実験例１において、実験例２と同様に、抜き出したウェーハの断面を観察したＴＥＭ写真を示す。
これらにおいて、写真内で、ＩＧシンクとなる複合体である析出物を囲って示すとともに、それぞれの画像内における析出物の個数をその写真の下部に記載する。
この囲った部分の個数・分布から、Ｃ−dopeしたウェーハは３０ｎｍ程度の微小析出物が多いことがわかる。
これらの結果から、従来技術であるポリバックシール処理された試料のゲッタリング能力と比較して炭素添加された試料はゲッタリング能力が高いことが示された。
固体撮像素子の製造工程において上述のエピ基板を用いることによりデバイス製造工程を利用してナチュラルに酸素析出物の成長、形成が可能である。デバイス工程でナチュラルに析出するためデバイス工程での金属汚染に対するゲッタリング能力が高く、エピ層直下に酸素析出物が形成されることから近接ゲッタリングを実現可能である。
以上のようにしてエピ基板を作製することにより重金属に耐性のある固体撮像素子を形成することができる。
＜実施例４＞
本発明のエピタキシャル層を形成したシリコン基板に対して、図２Ｆに示したＣＭＯＳデバイスを作製し、固体撮像素子を製造した。このデバイス工程のゲート酸化膜形成の工程（図２Ｃ）において、７００℃の熱処理を経たことによって、シリコン基板1中には、径が１００ｎｍ程度のボロン・炭素・酸素系析出物が１×１０６個／ｃｍ２の密度で存在していた。
得られた固体撮像素子について、ＰＮ接合ダイオードの暗時、逆方向リーク電流を調査したところ、図１１に示すように、本発明のシリコン基板を用いた固体撮像素子は、従来の高Ｏｉの基板、或いは、高ＯｉにＰＢＳのみ施した基板に比べて、３桁のオーダーでリーク電流の抑制が可能であることがわかった。この結果、プロセス工程での重金属汚染に対して十分な耐性があることが示された。
＜実施例４＞
本発明のシリコン基板におけるＣ濃度の変化に対するホワイトスポット発生の関係を調べた。
図１２は、本実施例を示すグラフで、縦軸がホワイトスポット発生を示すリーク電流、横軸がカーボン濃度を示すものである。
図において、破線および三角で示すデータは、酸素濃度が１３．５×１０１６ａｔｏｍｓ／ｃｍ３のｐ＋型基板にｐ型のエピタキシャルシリコン層を積層したもの、二点鎖線および丸で示すデータは、酸素濃度が１６．０×１０１７ａｔｏｍｓ／ｃｍ３のｐ＋型基板にｐ型のエピタキシャルシリコン層を積層したもの、実線および四角で示すデータは、酸素濃度が１４〜１６×１０１７ａｔｏｍｓ／ｃｍ３のｎ−型基板にｎ型のエピタキシャルシリコン層を積層したものである。
この結果から、本発明のように、ｐ型基板にＣドープをおこなうと、炭素濃度３〜５〜７×１０１６ａｔｏｍｓ／ｃｍ３程度でリーク電流が減少するｎ型基板とは異なり、炭素濃度０．５〜１〜５〜７〜１０×１０１６ａｔｏｍｓ／ｃｍ３程度と広い範囲で重金属汚染に起因するリーク電流が減少する、すなわち、充分なゲッタリング能を有する基板であることがわかる。
さらに、このｐ型基板断面を実施例３と同様に、ＴＥＭ観察したものが、図１３である。図１３に示すように、ここで、炭素濃度Ｃｓが１．５×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度Ｏｉが１３．５〜１５．５×１０１８ａｔｏｍｓ／ｃｍ３とした。ＴＥＭ映像において、円で囲った部分にある黒い点は、大きさ５０ｎｍ以下の析出物であり、また、映像中、四角で囲った部分にある大きな黒い部分は、大きさ０．２５μｍの積層欠陥である。
この結果から、本発明のように、ボロンをハイドープしたｐ型基板にＣドープをおこなうとともに、酸素濃度を上述した範囲としてエピタキシャル層を成膜すると、析出のための熱処理をおこなうことなく、大きさ１〜５０ｎｍ程度の析出核が１．０×１０１０〜６．０×１０1４個／ｃｍ３と多数発生していることがわかる。
Ｂがドープされたｐ型シリコン基板上に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜した固体撮像素子用シリコン基板であって、
前記ｐ型シリコン基板のＢ濃度が抵抗率１０〜２０ｍΩｃｍに相当する濃度、Ｃ濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が１３．５×１０１７〜１６．０×１０１７ａｔｏｍｓ／ｃｍ３とされたシリコン基板を固体撮像素子の製造に用いることにより、ＰＢＳ（ポリバックシール）等のＥＧ処理をおこなうことなく基板のゲッタリング能を向上して、固体撮像素子を構成するトランジスターおよび埋め込み型フォトダイオードに重金属汚染起因の欠陥が生じることを防止でき固体撮像素子の白傷欠陥（ホワイトスポット）の発生を未然に防ぐことができ、固体撮像素子の歩留まりを向上させることができるものである。

Claims (4)

  1. Ｂがドープされたｐ型シリコン基板上に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜した固体撮像素子用のシリコン基板であって、
    前記ｐ型シリコン基板のＢ濃度が抵抗率１〜３０ｍΩｃｍに相当する濃度、Ｃ濃度が０．１×１０１６〜１５×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が６．０×１０１７〜１８．０×１０１７ａｔｏｍｓ／ｃｍ３とされたことを特徴とするシリコン基板。
  2. 固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ０．５〜１００ｎｍのＢＭＤが密度１．０×１０１０〜６．０×１０1４個／ｃｍ３で存在することを特徴とする請求項１記載のシリコン基板。
  3. ＣＺ法によりＢ濃度が抵抗率１〜３０ｍΩｃｍに相当する濃度、Ｃ濃度が０．１×１０１６〜１５×１０１６ａｔｏｍｓ／ｃｍ３、酸素濃度が６．０×１０１７〜１８．０×１０１７ａｔｏｍｓ／ｃｍ３を有するシリコン単結晶を引き上げる工程と、
    前記シリコン単結晶からスライスしたｐ型シリコン基板表面に該ｐ型シリコン基板よりも低濃度のＢを有するシリコンエピタキシャル層を成膜する工程を有することを特徴とするシリコン基板の製造方法。
  4. 前記シリコン単結晶を育成する際の不活性雰囲気ガス中に水素を添加することを特徴とする請求項３記載のシリコン基板の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016001646A (ja) * 2014-06-11 2016-01-07 ソニー株式会社 固体撮像素子、及びその製造方法
EP3113224B1 (en) 2015-06-12 2020-07-08 Canon Kabushiki Kaisha Imaging apparatus, method of manufacturing the same, and camera
JP2019192808A (ja) * 2018-04-26 2019-10-31 学校法人東北学院 半導体装置
US11164746B2 (en) 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device
JP7306536B1 (ja) 2022-06-14 2023-07-11 信越半導体株式会社 エピタキシャルウェーハの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050715A (ja) * 1996-07-29 1998-02-20 Sumitomo Sitix Corp シリコンウェーハとその製造方法
JP2003151984A (ja) * 2001-11-19 2003-05-23 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びその製造方法
JP2006073580A (ja) * 2004-08-31 2006-03-16 Sumco Corp シリコンエピタキシャルウェーハ及びその製造方法
JP2007001847A (ja) * 2005-05-25 2007-01-11 Sumco Corp シリコンウェーハ及びその製造方法、並びにシリコン単結晶育成方法
JP2007273959A (ja) * 2006-03-06 2007-10-18 Matsushita Electric Ind Co Ltd 光検出素子及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4270713B2 (ja) * 2000-05-09 2009-06-03 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP2002353146A (ja) * 2001-05-23 2002-12-06 Sony Corp 半導体基板の製造装置およびそれによる半導体基板を使用する半導体装置の製造方法
JP2007149799A (ja) * 2005-11-25 2007-06-14 Shin Etsu Handotai Co Ltd アニールウェーハの製造方法およびアニールウェーハ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050715A (ja) * 1996-07-29 1998-02-20 Sumitomo Sitix Corp シリコンウェーハとその製造方法
JP2003151984A (ja) * 2001-11-19 2003-05-23 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びその製造方法
JP2006073580A (ja) * 2004-08-31 2006-03-16 Sumco Corp シリコンエピタキシャルウェーハ及びその製造方法
JP2007001847A (ja) * 2005-05-25 2007-01-11 Sumco Corp シリコンウェーハ及びその製造方法、並びにシリコン単結晶育成方法
JP2007273959A (ja) * 2006-03-06 2007-10-18 Matsushita Electric Ind Co Ltd 光検出素子及びその製造方法

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