JP5401808B2 - シリコン基板とその製造方法 - Google Patents
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シリコン基板に重金属が不純物混入する要因としては、第一に、単結晶引き上げ、スライス、面取り、および、研磨、研削、エッチング等の表面処理からなるシリコン基板の製造工程における金属汚染、第二にシリコン基板に回路を形成する等のデバイス工程である固体撮像素子の製造工程における重金属汚染があげられる。
そこで、従来からシリコン基板に酸素析出物を形成するIG(イントリンシックゲッタリング)法、シリコン基板の裏面にバックサイドダメージなどのゲッタリングサイトを形成するEG(エキシントリックゲッタリング)法が利用されている。
ここで、nタイプとはリン(P)濃度1.0×1016〜1.0×1018atoms/cm3、n+タイプとはリン(P)濃度1.0×1018〜1.0×1020atoms/cm3、n−タイプとはリン(P)濃度1.0×1014〜1.0×1016atoms/cm3程度で、n+タイプとは抵抗率抵抗率8mΩcm〜10mΩcm、n-タイプとは抵抗率0.1〜100Ωcm、n++タイプとは抵抗率0.1mΩcm〜0.01mΩcm程度に相当するものである。
また、特許文献2のように高温の熱処理が炭素注入基板に施された場合、炭素注入で形成された結晶欠陥(結晶格子歪みなど)が緩和されゲッタリングシンクとしての機能が低下することが懸念される。
炭素濃度が1.0×10 16 〜1.0×10 17 atoms/cm 3 、初期酸素濃度が1.4×10 18 〜1.6×10 18 atoms/cm 3 として水素を含む不活性雰囲気中で炭化添加CZシリコン単結晶を引き上げるとともに、
前記エピタキシャル層成長後に前記酸素析出物を形成する熱処理を温度600℃〜800℃、処理時間0.25時間〜3時間としておこなうことにより上記課題を解決した。
本発明は、前記n+エピタキシャル層が0.2〜0.6μmの膜厚とされることができる。
本発明は、前記nエピタキシャル層が2〜10μmの膜厚とされることができる。
本発明は、前記シリコン単結晶を引き上げる工程における不活性ガスに水素を添加した雰囲気の気圧を、減圧の1.33kPa〜26.7kPaとし、前記雰囲気中の水素ガス濃度を3体積%〜20体積%とするとともに、
COPおよび転位クラスタを含まずかつ格子間シリコン優勢領域(PI領域)の単結晶を引き上げ可能な引き上げ速度の範囲として炭化添加CZシリコン単結晶を引き上げることができる。
本発明は、前記酸素析出物を形成する熱処理を、酸素と、アルゴンまたは窒素とされた不活性ガスとの混合雰囲気中でおこなうことができる。
本発明の固体撮像素子のシリコン基板は、上記のいずれか記載の製造方法により製造され、固体撮像素子の埋め込み型フォトダイオードの直下にゲッタリングシンクを形成してなることができる。
ここで、上記の酸素濃度はASTM F121−1979によるものである。
このようなシリコン基板を固体撮像素子の製造に用いることにより、炭素をドープした基板部分で重金属をゲッタリングして、リンゲッターとなるn+エピタキシャル層に汚染された重金属が偏斥することを防止することができる。これにより、固体撮像素子を構成するトランジスタおよび埋め込み型フォトダイオードに重金属汚染起因の欠陥が生じることがなくなり固体撮像素子の白傷欠陥等の発生を未然に防ぐことができ、固体撮像素子の歩留まりを向上させることができるものである。
図1は、本実施形態におけるシリコン基板の製造方法の各工程におけるシリコン基板を示す正断面図であり、図において、符号1はシリコン基板である。
なお、CZ結晶とは、磁場印加CZ結晶も含めたチョクラルスキー法で製造された結晶の呼称である。
一方、上記の範囲を超えると、炭素・酸素系析出物の形成が促進され高密度な炭素・酸素系析出物を得られるが、析出物のサイズが抑制される結果、析出物周りの歪みが弱くなる傾向が強くなる。従って、歪みの効果が弱いことから不純物を捕獲するための効果が減少する。
一方、上記の範囲を超えると、酸素析出物のサイズが減少し母体シリコン原子と析出物界面における歪みの効果が緩和され歪みによるゲッタリング効果が低下することが懸念されるからである。
ここで、n+エピタキシャル層2Aの厚さは、固体撮像素子の分光感度特性に関する設定から、2〜10μmの範囲とすることが好ましい。
ここで、nエピタキシャル層2Bの厚さは、固体撮像素子の分光感度特性に関する設定から、0.2〜0.6μmの範囲とすることが好ましい。
なお、酸化膜4および窒化膜5の厚みは、転送トランジスタの駆動電圧を設計する際の制約から、それぞれ酸化膜4を50〜100nm、および、窒化膜5、具体的には固体撮像素子におけるポリシリコンゲート膜5を1.0〜2.0μmとすることが好ましい。
なお、本発明において炭素・酸素系析出物とは、少なくとも炭素を含有した複合体(クラスター)である析出物を意味する。
なお、この場合のBMDサイズとは、シリコン基板の厚み方向断面のTEM観察像における析出物の対角線長を意味し、該観察視野内の析出物の平均値で示すこととする。
また、酸素析出物7のシリコン基板中における密度は、シリコン結晶中における重金属の捕獲(ゲッタリング)は、母体シリコン原子と酸素析出物との界面に生じる歪みおよび界面準位密度(体積密度)に依存するために、上記の範囲とすることが好ましい。
すなわち、デバイス工程は、まず、図2(a)に示すように、図1(c)に示したシリコン基板1の上にn+タイプおよびnタイプのエピタキシャル層2A,2Bを形成した半導体基板3を用意し、図2(b)に示すように、このエピタキシャル層2Bの所定位置に第1のp型ウエル領域11を形成する。その後、図2(c)に示すように、表面にゲート絶縁膜12を形成するとともに、第1のp型ウエル領域11の内部にイオン注入によってn型及びp型の不純物を選択的に注入して、垂直転送レジスタを構成するn型の転送チャネル領域13、p型のチャネルストップ領域14および第2のp型ウエル領域15をそれぞれ形成する。
次に、図2(d)に示すように、ゲート絶縁膜12の表面の所定位置に転送電極16を形成する。その後、図2(e)に示すように、n型の転送チャネル領域13と第2のp型ウエル領域15との間にn型及びp型の不純物を選択的に注入することによって、p型の正電荷蓄積領域17とn型の不純物拡散領域18とを積層させたフォトダイオード19を形成する。
さらに、図2(f)に示すように、表面に層間絶縁膜20を形成した後、フォトダイオード19の直上方を除いた層間絶縁膜20の表面に遮光膜21を形成することによって、固体撮像素子10を製造することができる。
具体的には、エピタキシャル層2A,2Bを成膜したシリコン基板3に対して、図3に示すinitialから、step1、step2、step3、step4、step5のそれぞれが、フォトダイオードおよび転送用のトランジスタ形成工程の各工程が終了した時点に対応するといえる。
なお、IG効果を持たせる熱処理が、デバイス工程かそれより前かに関わらず、この熱処理が上記の温度範囲より低いとボロン・炭素・酸素の複合体形成が不足し、基板の金属汚染が生じた場合に充分なゲッタリング能を発現できないため好ましくなく、また上記の温度範囲より高いと、酸素析出物の凝集が過剰におこり、結果的に、ゲッタリングシンクの密度が足りなくなるため、好ましくない。
また、この熱処理においては、600℃、30分の条件と同等な析出の発現が可能な熱処理温度・時間以上であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能であり、また、800℃、4時間の条件と同等な析出の発現が可能な熱処理温度・時間以下であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能である。
熱遮蔽体107の仕様例を挙げると次のとおりである。ルツボに入る部分の外径は例えば570mm、最下端における最小内径Sは例えば370mm、半径方向の幅Wは例えば100mm、逆円錐台面である内面の垂直方向に対する傾きは例えば21°とする。また、ルツボ1の内径は例えば650mmであり、熱遮蔽体7の下端の融液面からの高さHは例えば60mmである。
まず、ルツボ内に高純度シリコンの多結晶を例えば250kg装入し、結晶中の抵抗率がnタイプに対応する濃度となるようにn型のドーパント リン(P)を添加する。
また、上述した酸素濃度となるように、結晶回転速度、ルツボ回転速度、加熱条件、印加磁場条件等を制御する。
融液中の水素濃度は、ヘンリーの法則から気相中の水素分圧に依存して決まり、凝固直後の結晶中水素濃度は雰囲気中の水素分圧を制御することで結晶の軸方向に一定に所望する濃度で制御できる。
なお、ここで、PI領域引き上げ速度範囲は水素雰囲気中と水素のない不活性雰囲気中とで比較する際に、上述した凝固直後の結晶内の軸方向温度勾配Gの値が一定で変化しない状態で比較するものとする。
このとき、OSFリングの発生領域を小さくすることができる。なお、PV領域(空孔型のGrown−in欠陥フリー領域)の大きさは水素添加によって変化しない。
引き上げたシリコン単結晶からスライスしたシリコン基板に、酸素析出物を形成する熱処理をおこなう熱処理工程とを有することにより上記課題を解決した。
本発明は、前記酸素析出物を形成する熱処理を温度600℃〜800℃、処理時間0.25時間〜3時間、酸素と、アルゴンまたは窒素等の不活性ガスとの混合雰囲気中でおこなうことができる。
また、他の本発明において、前記スライスしたシリコン基板表面にn型ドーパント濃度が抵抗率0.1〜100Ωcmとされたシリコンエピタキシャル層を酸素析出物を形成する熱処理を行う前に成膜する工程を有することがより好ましい。
さらに、他の本発明は、前記シリコン単結晶を育成する際の不活性雰囲気ガス中に水素を添加することが可能であり、この際、前記シリコン単結晶を引き上げる工程における不活性ガスに水素を添加した雰囲気の気圧を、減圧の1.33kPa〜26.7kPaとし、前記雰囲気中の水素ガス濃度を3体積%〜20体積%とすることができる。
また、本発明のシリコン基板は、上記のいずれか記載の製造方法により製造されたものであって、
イントリンシックゲッタリングシンクとなるBMDのうち、大きさ10〜100nmのものが密度1.0×106〜1.0×1011個/cm3存在する手段を採用することもできる。
本発明の固体撮像素子のシリコン基板は、固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ10〜100nmのBMDが密度1.0×106〜1.0×1011個/cm3で存在するゲッタリング層が形成されたシリコン基板であって、
上記の製造方法により製造されたシリコン基板の直上にn型ドーパント濃度が抵抗率0.1〜100Ωcmとされたシリコンエピタキシャル層が形成され、
前記エピタキシャル層の直下には、前記ゲッタリング層が設けられてなることができる。
例えば、NAND-FLASHあるいはNOR-FLASHなどのMulti Chip Package(MCP)用のウェーハとしての利用等が可能である。この場合もデバイス構造はCMOSであることからn型ドーパント濃度が抵抗率8mΩcm〜10mΩcmに相当する濃度、炭素濃度が1.0×1016〜1.0×1017atoms/cm3、酸素濃度が1.4×1018〜1.6×1018atoms/cm3の範囲にて高ゲッタリング能力の維持が可能である。
この本発明では、CZ結晶に炭素を添加することによって固体撮像素子の製造プロセス(熱処理プロセス)を利用してエピタキシャル層の直下にゲッタリングシンクを形成しデバイス工程での重金属汚染を除去できるため電気特性などの品質を向上させることができる。
また、この本発明では、撮像素子デバイス工程においてエピタキシャル層の直下に高密度かつ2次転位をともなう微小な酸素析出物を形成し低温化した熱処理工程においても十分なゲッタリング能力を保持できる。
この本発明においても特に熱処理工程の温度帯域が600℃〜700℃である場合、エピタキシャル層直下に高密度な酸素析出物の形成を実現でき高ゲッタリング能力を期待できるため、これらの基板を用いて固体撮像素子を作製した場合は、電気特性を向上させることができる。これにより固体撮像素子の歩留まりを向上させることができる。
従って、埋め込みフォトダイオードの直下からシリコン基板の全厚にわたって拡がるゲッタリングシンクを形成できるから、特にデバイス工程におけるn+エピタキシャル層より表面デバイス側への重金属拡散が抑制されてデバイスでの欠陥が回避される結果、電気特性の良好な高品質の固体撮像素子を低コストで提供することが可能になる。
2A,2B…エピタキシャル層
Claims (6)
- CZ法によりリン(P)が濃度1.0×10 16 〜1.0×10 18 atoms/cm 3 としてドープされたnシリコン単結晶を育成し、該シリコン単結晶をスライスして、その表面に濃度1.0×1019atoms/cm3以上のリン(P)がドープされたn+エピタキシャル層と、該n+エピタキシャル層上に1.0×1016〜1.0×1018atoms/cm3のリン(P)がドープされたnエピタキシャル層とを形成したn/n+/n タイプのシリコン基板の製造方法であって、
炭素濃度が1.0×10 16 〜1.0×10 17 atoms/cm 3 、初期酸素濃度が1.4×10 18 〜1.6×10 18 atoms/cm 3 として水素を含む不活性雰囲気中で炭化添加CZシリコン単結晶を引き上げるとともに、
前記エピタキシャル層成長後に前記酸素析出物を形成する熱処理を温度600℃〜800℃、処理時間0.25時間〜3時間としておこなうことを特徴とするシリコン基板の製造方法。 - 前記n+エピタキシャル層が0.2〜0.6μmの膜厚とされることを特徴とする請求項1記載のシリコン基板の製造方法。
- 前記nエピタキシャル層が2〜10μmの膜厚とされることを特徴とする請求項1記載のシリコン基板の製造方法。
- 前記シリコン単結晶を引き上げる工程における不活性ガスに水素を添加した雰囲気の気圧を、減圧の1.33kPa〜26.7kPaとし、前記雰囲気中の水素ガス濃度を3体積%〜20体積%とするとともに、
COPおよび転位クラスタを含まずかつ格子間シリコン優勢領域(PI領域)の単結晶を引き上げ可能な引き上げ速度の範囲として炭化添加CZシリコン単結晶を引き上げることを特徴とする請求項1から3のいずれか記載のシリコン基板の製造方法。 - 前記酸素析出物を形成する熱処理を、酸素と、アルゴンまたは窒素とされた不活性ガスとの混合雰囲気中でおこなうことを特徴とする請求項1から3のいずれか記載のシリコン基板の製造方法。
- 請求項1から5のいずれか記載の製造方法により製造され、固体撮像素子の埋め込み型フォトダイオードの直下にゲッタリングシンクを形成してなることを特徴とする固体撮像素子のシリコン基板。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008054840A JP5401808B2 (ja) | 2008-03-05 | 2008-03-05 | シリコン基板とその製造方法 |
EP09003023A EP2112254A3 (en) | 2008-03-05 | 2009-03-03 | Silicon substrate and manufacturing method thereof |
US12/396,656 US8101508B2 (en) | 2008-03-05 | 2009-03-03 | Silicon substrate and manufacturing method thereof |
TW098106830A TWI442478B (zh) | 2008-03-05 | 2009-03-03 | 矽基板及其製造方法 |
KR1020090018562A KR101028683B1 (ko) | 2008-03-05 | 2009-03-04 | 실리콘 기판과 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008054840A JP5401808B2 (ja) | 2008-03-05 | 2008-03-05 | シリコン基板とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009212351A JP2009212351A (ja) | 2009-09-17 |
JP5401808B2 true JP5401808B2 (ja) | 2014-01-29 |
Family
ID=41185203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008054840A Active JP5401808B2 (ja) | 2008-03-05 | 2008-03-05 | シリコン基板とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5401808B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5772491B2 (ja) | 2011-10-20 | 2015-09-02 | 信越半導体株式会社 | エピタキシャルウエーハ及びその製造方法 |
JP2014078667A (ja) * | 2012-10-12 | 2014-05-01 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3353277B2 (ja) * | 1992-09-25 | 2002-12-03 | ソニー株式会社 | エピタキシャルウェハの製造方法 |
JP4013276B2 (ja) * | 1997-02-17 | 2007-11-28 | 株式会社Sumco | シリコンエピタキシャルウェーハの製造方法 |
JPH1050715A (ja) * | 1996-07-29 | 1998-02-20 | Sumitomo Sitix Corp | シリコンウェーハとその製造方法 |
JP2003100760A (ja) * | 2001-09-19 | 2003-04-04 | Wacker Nsce Corp | エピタキシャルシリコンウェハおよびその製造方法 |
JP2006073580A (ja) * | 2004-08-31 | 2006-03-16 | Sumco Corp | シリコンエピタキシャルウェーハ及びその製造方法 |
KR100654354B1 (ko) * | 2005-07-25 | 2006-12-08 | 삼성전자주식회사 | 게더링 기능을 가지는 저결함 에피택셜 반도체 기판, 이를이용한 이미지 센서 및 이의 제조 방법 |
JP2007273959A (ja) * | 2006-03-06 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 光検出素子及びその製造方法 |
-
2008
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Publication number | Publication date |
---|---|
JP2009212351A (ja) | 2009-09-17 |
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