JP2023070019A - シリコンウェーハおよびエピタキシャルシリコンウェーハ - Google Patents

シリコンウェーハおよびエピタキシャルシリコンウェーハ Download PDF

Info

Publication number
JP2023070019A
JP2023070019A JP2022093899A JP2022093899A JP2023070019A JP 2023070019 A JP2023070019 A JP 2023070019A JP 2022093899 A JP2022093899 A JP 2022093899A JP 2022093899 A JP2022093899 A JP 2022093899A JP 2023070019 A JP2023070019 A JP 2023070019A
Authority
JP
Japan
Prior art keywords
silicon wafer
epitaxial
silicon
less
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022093899A
Other languages
English (en)
Inventor
孝太郎 古賀
Kotaro Koga
康人 鳴嶋
Yasuto Narushima
直哉 野中
Naoya Nonaka
敏昭 小野
Toshiaki Ono
正隆 宝来
Masataka Horai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to KR1020220144498A priority Critical patent/KR20230065174A/ko
Priority to TW111141770A priority patent/TW202328511A/zh
Priority to DE102022211608.9A priority patent/DE102022211608A1/de
Priority to CN202211368047.4A priority patent/CN116072515A/zh
Publication of JP2023070019A publication Critical patent/JP2023070019A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/02—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt
    • C30B15/04—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt adding doping materials, e.g. for n-p-junction
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers

Abstract

【課題】シリコンウェーハにおいて、積層欠陥の原因となる転位ループ欠陥密度を少なくする。【解決手段】直径が２００ｍｍであり、ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハを提供する。【選択図】図５

Description

本発明は、シリコンウェーハおよびエピタキシャルシリコンウェーハに関する。
例えば、パワーＭＯＳトランジスタ用のエピタキシャルシリコンウェーハには、シリコンエピタキシャル層を形成する前のシリコンウェーハの抵抗率が非常に低いことが要求される。このため、抵抗率が１．２ｍΩ・ｃｍ以下となるように高濃度にリン（Ｐ）がドープされたシリコンウェーハの表面上にシリコンエピタキシャル層を形成したエピタキシャルシリコンウェーハを提供している。
近年、０．９ｍΩ・ｃｍ以下という抵抗率が非常に低いｎ型のシリコンウェーハの提供が要求されている。しかしながら、シリコンウェーハの抵抗率が非常に低い場合には、エピタキシャル成長処理を行うと、シリコンエピタキシャル層に積層欠陥（ＳＦ：Stacking Fault）が発生するという問題があり、シリコンエピタキシャル層に発生するＳＦ密度の低減が希求される状況下にある。
本出願人は、特許文献１に記載されているように、単結晶育成時における単結晶インゴットの５７０℃±７０℃での滞在時間（熱履歴）を調整（ＳＦ核が形成される温度帯域に滞在する時間を短縮）する手法を用いることでシリコンエピタキシャル層におけるＳＦの発生を抑制する技術を見出した。また、特許文献２に記載されているように、シリコンエピタキシャル層の成長前に高温熱処理（アルゴンアニール）を施す手法を用いることにより、シリコンエピタキシャル層におけるＳＦの発生を抑制することできることを見出した。
国際公開第２０１４／１７５１２０号 特開２０１４－０１１２９３号公報
特許文献１に記載されているように、ＳＦ核が形成される温度帯域に滞在する時間を短縮した結晶領域から切り出したシリコンウェーハ（ＳＦ核が少ないシリコンウェーハ）であれば、シリコンエピタキシャル層成長後のエピタキシャル層におけるＳＦ密度を低減することができる。しかしながら、ＳＦ核が形成される温度帯域に滞在する時間を短縮したシリコンウェーハであっても、シリコンウェーハの抵抗率が０．７ｍΩ・ｃｍを下回ると、シリコンエピタキシャル層成長後のエピタキシャル層に発生するＳＦ密度が増加する問題がある。
また、特許文献２に記載されているように、ＳＦ核が形成される温度帯域の滞在時間が長い結晶領域から切り出したシリコンウェーハ（ＳＦ核が多いシリコンウェーハ）に対してアルゴンアニールを施すことでシリコンエピタキシャル層成長後のエピタキシャル層におけるＳＦ密度を低減することができる。しかしながら、ＳＦ密度を１００個／ウェーハ以下にまで低下させることはできない。
特許文献１，２で記載される技術はシリコンエピタキシャル層へのＳＦ発生を抑制する技術として有効ではあるものの、ユーザーからは更なるＳＦ密度の低減が求められる。
本発明は、ＳＦの原因となる転位ループ欠陥の密度が少ないシリコンウェーハ、およびシリコンエピタキシャル層におけるＳＦの発生が少ないエピタキシャルシリコンウェーハを提供することを目的とする。
本発明者は、シリコンエピタキシャル層に発生するＳＦの原因について鋭意研究を重ねた結果、高濃度にリンがドープされたシリコンウェーハには、単結晶インゴットの育成過程で結晶が受ける熱履歴によって、大別して２種類の転位ループ状の欠陥（結晶配列の乱れた部分がループ状に連なった欠陥）が存在することを見出した。
以下、転位ループ状の欠陥の知見に至る経緯について説明する。
まず、ドーパントとしてリンを高濃度に添加した直径２００ｍｍのシリコン単結晶インゴットを育成し、ＳＦ核が形成される温度帯域に滞在する時間（以下、ＳＦ核発生温度帯域滞在時間と呼ぶ。）が長い結晶領域から切り出したシリコンウェーハと、ＳＦ核発生温度帯域滞在時間が短い結晶領域から切り出したシリコンウェーハを製造した。
具体的には、ＳＦ核発生温度帯域滞在時間が長いシリコンウェーハとして、５７０℃±７０℃の滞在時間が３５０分以上である単結晶インゴット直胴部のトップ側から切り出した抵抗率０．７５ｍΩ・ｃｍのシリコンウェーハと、ＳＦ核発生温度帯域滞在時間が短いシリコンウェーハとして、５７０℃±７０℃の滞在時間が５０分以下である単結晶インゴット直胴部のボトム側から切り出した抵抗率０．７ｍΩ・ｃｍのシリコンウェーハを製造した。
各シリコンウェーハを厚み方向に劈開し、劈開断面を透過電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）で観察した。その結果を図１に示す。
その結果、ＳＦ核発生温度帯域滞在時間が長い結晶領域（トップ側の結晶領域）から切り出したシリコンウェーハには、図１（ａ）に示すような転位ループ同士が重なり合ったようなサイズの大きな複合転位ループの欠陥２が観察され、６０ｎｍサイズを超えるサイズの大きな欠陥密度が多いことを確認した。図１（ｂ）は、図１（ａ）で示す複合転位ループ欠陥２を別角度から撮影した写真であり、この複合転位ループ欠陥２は平面形状であることがわかる。
一方、ＳＦ核発生温度帯域滞在時間が短い結晶領域（ボトム側の結晶領域）から切り出したシリコンウェーハには、図２に示すようなサイズの小さな転位ループの欠陥４が観察され、６０ｎｍサイズを超えるようなサイズの大きな複合転位ループ欠陥の密度が少ないことを確認した。
そして、サイズの大きな複合転位ループ欠陥を起点にシリコンエピタキシャル層にＳＦが発生することが確認された。これは、複合転位ループ欠陥の有無によって、シリコンエピタキシャル層へのＳＦの発生状況が異なるものと考えられるため、本発明者らは、転位ループの発生メカニズムについて考察し、以下の結論に至った。
本発明者らは、転位ループ欠陥の発生について以下のように仮定した。
まず、シリコン単結晶インゴットが冷却される過程で、結晶内の格子間に存在する格子間リンが格子位置に存在する格子シリコンをキックアウトさせ（格子シリコンを弾き飛ばす）、格子間シリコンが発生する。この発生した余剰の格子間シリコンが凝集して転位ループを形成し、この転位ループに格子間リンが偏析し、転位ループ欠陥を発生させる。
そして、転位ループ欠陥の発生を抑制するためには、格子間シリコンの凝集を抑制することが有効であり、格子間シリコンとペアリング可能な不純物元素を意図的に添加すれば格子間シリコンの凝集を抑制することができるのではないかと考え、単結晶の育成段階で結晶内に炭素を取り込ませることを想起した。
シリコン融液に炭素をドープ（添加）してシリコン単結晶インゴットを育成し、炭素ドープされたシリコンウェーハ内に形成される欠陥を評価したところ、シリコンウェーハ内に形成されるサイズの大きな転位ループの欠陥密度を低減できるという知見を得て、本発明を完成させたものである。
一方、特許文献３には、シリコンウェーハに炭素を添加することにより、ウェーハ内に形成される酸素析出物（ＢＭＤ：Bulk Micro Defect）密度を増大させ、エピタキシャルシリコンウェーハのゲッタリング能力を向上させる方法が記載されている。
具体的には、特許文献３に記載の発明は、単結晶インゴット育成後半において酸素濃度が低下してしまうことによるゲッタリング能力の低下を、炭素添加で解消させようとする技術である。特許文献３に限らず、ゲッタリング能力に優れるエピタキシャルウェーハの提供を目的に、シリコン結晶中に炭素を添加することでＢＭＤ密度を増大させることは周知の事項である。
特表２００３－５０５３２４号公報
一般的に、リンの熱拡散処理、リンのイオン注入処理、リン含有エピタキシャル層の形成などにより、シリコンウェーハ内に高濃度にリンを存在させた領域は、ゲッタリング層として機能することが知られている（リンゲッタング法とも言われる。）。すなわち、本発明が対象とする、抵抗率が１．２ｍΩ・ｃｍ以下となるように高濃度にリンがドープされたシリコンウェーハは、高濃度にリンが存在することのみで十分なゲッタリング特性を有している。このため、本発明が対象とするエピタキシャルウェーハにあっては、ＢＭＤ密度を増大させるというような要求はない。したがって、本発明が対象とするような高濃度にリンがドープされたシリコンウェーハに対して、炭素を添加してＢＭＤ密度を増加させてゲッタリング能力を増大させようといった動機付けそのものが存在しない。
また、特許文献３では、基板抵抗率が１．２ｍΩ・ｃｍ以下となるように高濃度にリンがドープされたシリコンウェーハにおいて特有の課題となるＳＦが多発する点について何も考察されていない。
本発明のシリコンウェーハは、直径が２００ｍｍであり、ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上である。
本発明で規定するシリコンウェーハの抵抗率は、シリコンウェーハ表面を四探針法で測定した値である。
本発明で規定するシリコンウェーハの炭素濃度は、シリコンウェーハを研磨加工により薄膜化し、シリコンウェーハ厚み中心部における炭素濃度を二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）を用いて測定した値である。
シリコンウェーハの最表面はノイズ成分が多いため正確な炭素濃度の測定が困難なため、最表面を除くようにウェーハ表面から深さ１μｍ以上の深さ位置で測定すれば正確な炭素濃度の測定が可能となる。本発明ではより正確な値とするため、シリコンウェーハ厚み中心部の濃度で規定したものである。
上記シリコンウェーハにおいて、前記シリコンウェーハの酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３以上１０×１０１７ａｔｏｍｓ／ｃｍ３以下であってよい。
本発明で規定するシリコンウェーハの酸素濃度は、シリコンウェーハを研磨加工により薄膜化し、シリコンウェーハ厚み中心部における酸素濃度をＳＩＭＳにより測定した値である。
シリコンウェーハの最表面はノイズ成分が多いため正確な酸素濃度の測定が困難なため、最表面を除くようにウェーハ表面から深さ１μｍ以上の深さ位置で測定すれば正確な酸素濃度の測定が可能となる。本発明ではより正確な値とするため、シリコンウェーハ厚み中心部の濃度で規定したものである。
上記シリコンウェーハにおいて、前記シリコンウェーハにＣＯＰが存在しないことが好ましい。
本発明における「ＣＯＰが存在しない」とは、以下に説明する観察評価により、ＣＯＰが検出されないシリコンウェーハを意味するものとする。すなわち、まず、ＣＺ法により育成された単結晶シリコンインゴットから切り出し加工されたシリコンウェーハに対して、ＳＣ－１洗浄（即ち、アンモニア水と過酸化水素水と超純水とを１：１：１５で混合した混合液による洗浄）を行い、洗浄後のシリコンウェーハ表面を、表面欠陥検査装置としてＫＬＡ－Ｔｅｎｃｏｒ社製、Ｓｕｒｆｓｃａｎ ＳＰ－１を用いて観察評価し、表面ピットと推定される輝点欠陥（ＬＰＤ：Light Point Defect）を特定する。その際、観察モードはObliqueモード（斜め入射モード）とし、表面ピットの推定は、Wide/Narrowチャンネルの検出サイズ比に基づいて行うものとする。こうして特定されたＬＰＤに対し、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）を用いてＣＯＰか否かを評価する。この観察評価により、ＣＯＰが観察されないシリコンウェーハを「ＣＯＰが存在しないシリコンウェーハ」とする。
本発明のエピタキシャルシリコンウェーハは、直径が２００ｍｍであり、ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハと、前記シリコンウェーハ表面上にシリコンエピタキシャル層と、を備える。
本発明で規定するエピタキシャルシリコンウェーハのシリコンウェーハの抵抗率は、シリコンウェーハ裏面を四探針法で測定した値である。なお、エピタキシャルシリコンウェーハの裏面に酸化膜が設けられている場合は、裏面酸化膜を除去したシリコンウェーハ裏面を四探針法で測定した値である。
本発明で規定するエピタキシャルシリコンウェーハのシリコンウェーハの炭素濃度は、シリコンウェーハを研磨加工により薄膜化し、シリコンウェーハ厚み中心部における炭素濃度をＳＩＭＳで測定した値である。
エピタキシャルシリコンウェーハの製造にあたり、シリコンウェーハはエピタキシャル成長時の高温熱処理やエピタキシャル成長処理前の高温熱処理などを受けるため、炭素が外方拡散しシリコンウェーハ表層部の炭素濃度が低下する。
このため、エピタキシャルシリコンウェーハのシリコンウェーハの炭素濃度を測定するには炭素の外方拡散が起きていない深さ位置で測定する必要があり、ほぼウェーハ表面からウェーハ厚み深さ方向に４０μｍ以上の深い位置で測定すれば、正確な炭素濃度の測定が可能となる。本発明ではより正確な値とするため、シリコンウェーハ厚み中心部の濃度で規定したものである。
本発明のエピタキシャルシリコンウェーハは、直径が２００ｍｍであり、ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハと、前記シリコンウェーハ表面上にシリコンエピタキシャル層と、を備え、前記シリコンウェーハは、前記シリコンエピタキシャル層と接する表面側に低炭素濃度層を有し、前記低炭素濃度層の炭素濃度は前記シリコンウェーハの厚み中心部の炭素濃度の０．９倍以下であり、かつ、前記低炭素濃度層の深さは前記シリコンウェーハと前記シリコンエピタキシャル層の境界から前記シリコンウェーハの厚み方向に５μｍ以上１５μｍ以下である。
低炭素濃度層の深さはＳＩＭＳ測定により得られた深さ方向の炭素濃度プロファイルに基づく値であり、シリコンエピタキシャル層とシリコンウェーハとの境界からシリコンウェーハの厚み方向の深さ位置（幅）を意味するものである。
上記エピタキシャルシリコンウェーハにおいて、前記シリコンウェーハの抵抗率が０．９ｍΩｃｍ以下とすることが望ましい。
上記エピタキシャルシリコンウェーハにおいて、前記エピタキシャル層と接する前記シリコンウェーハ表面における炭素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
上記エピタキシャルシリコンウェーハにおいて、前記シリコンウェーハの酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３以上１０×１０１７ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
本発明で規定するエピタキシャルシリコンウェーハのシリコンウェーハの酸素濃度は、シリコンウェーハを研磨加工により薄膜化し、シリコンウェーハ厚み中心部における酸素濃度をＳＩＭＳにより測定した値である。
エピタキシャルシリコンウェーハのシリコンウェーハの酸素濃度を測定するには酸素の外方拡散が起きていない深さ位置で測定する必要があり、ほぼウェーハ表面からウェーハ厚み深さ方向に１５０μｍ以上の深い位置で測定すれば、正確な酸素濃度の測定が可能となる。本発明ではより正確な値とするため、シリコンウェーハ厚み中心部の濃度で規定したものである。
上記エピタキシャルシリコンウェーハにおいて、前記シリコンウェーハにＣＯＰが存在しないことが好ましい。
上記エピタキシャルシリコンウェーハにおいて、前記シリコンウェーハ裏面上に酸化膜を備えていることが望ましい。
上記エピタキシャルシリコンウェーハにおいて、前記シリコンウェーハの端部および裏面外周部に酸化膜がないことが望ましい。
上記エピタキシャルシリコンウェーハにおいて、前記エピタキシャル層の表面上で観察される０．０９μｍサイズ以上のＬＰＤ密度が１００個／ウェーハ以下であることが望ましい。
上記エピタキシャルシリコンウェーハにおいて、前記エピタキシャル層の表面上で観察される０．０９μｍサイズ以上のＬＰＤ密度が６０個／ウェーハ以下であることが望ましい。
上記エピタキシャルシリコンウェーハにおいて、前記エピタキシャル層の表面上で観察される０．０９μｍサイズ以上のＬＰＤ密度が１０個／ウェーハ以下であることが望ましい。
本発明のシリコンウェーハは、直径が２００ｍｍであり、ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハであって、前記シリコンウェーハは表面に低炭素濃度層を有し、前記低炭素濃度層の炭素濃度は前記シリコンウェーハの厚み中心部の炭素濃度の０．９倍以下であり、かつ、前記低炭素濃度層の深さは前記シリコンウェーハの表面から前記シリコンウェーハの厚み方向に５μｍ以上１５μｍ以下である。
上記シリコンウェーハにおいて、前記シリコンウェーハの酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３以上１０×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
上記シリコンウェーハにおいて、前記シリコンウェーハにＣＯＰが存在しないことが好ましい。
ＳＦ核発生温度帯域滞在時間が長い結晶領域から切り出したシリコンウェーハに観察される複合転位ループの写真である。 ＳＦ核発生温度帯域滞在時間が短い結晶領域から切り出したシリコンウェーハに観察される転位ループの写真である。 本発明にかかるエピタキシャルシリコンウェーハの製造方法の一実施形態を示すフローチャートである。 本発明にかかるエピタキシャルシリコンウェーハの一実施形態の断面図である。 実施例１および比較例１のエピタキシャルシリコンウェーハの転位ループの評価結果を示すグラフである。 実施例４および５のエピタキシャルシリコンウェーハの炭素濃度プロファイルの調査結果を示すグラフである。 実施例６および７と比較例４および５のシリコンウェーハの表面でＸ線トポグラフィー写真である。 実施例８，９および比較例６，７の各シリコンウェーハ表面にエピタキシャル層を形成したときのＬＰＤ密度、抵抗率の関係を示すグラフである。
以下、本発明の実施形態について図面を参照して説明する。
本発明にかかるシリコンウェーハは、直径２００ｍｍのシリコンウェーハであり、抵抗率調整用のドーパントであるリン（Ｐ）がドープされ抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下とされ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハである。
本発明で規定する直径２００ｍｍのシリコンウェーハとは、加工誤差などもあるため、直径２００±０．５ｍｍのシリコンウェーハを意味するものである。
また、本発明にかかるエピタキシャルシリコンウェーハは、上記シリコンウェーハ上にシリコンエピタキシャル層を備えたものである。
本発明にかかるエピタキシャルシリコンウェーハを得るための、好適な製造フローを図３に示す。製造フローは、単結晶インゴット製造工程Ｓ１と、裏面酸化膜形成工程Ｓ２と、外周部酸化膜除去工程Ｓ３と、アルゴンアニール工程Ｓ４と、プリベーク工程Ｓ５と、エピタキシャル層形成工程Ｓ６を有することが望ましい。
単結晶インゴット製造工程Ｓ１では、図示しない単結晶インゴット引き上げ装置を用いたＣＺ法（チョクラルスキー法）にて、ｎ型ドーパントとしてリンをドープした、直径２００ｍｍの単結晶シリコンインゴットを以下の条件を満たすように製造する。
（リン濃度）
単結晶インゴット中のリン濃度が６×１０１９ａｔｏｍｓ／ｃｍ３以上１．６４×１０２０ａｔｏｍｓ／ｃｍ３以下となるように赤燐（リン）をドープすることで、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下の単結晶インゴットを得ることができる。また、リン濃度を８．３×１０１９ａｔｏｍｓ／ｃｍ３以上とすることで抵抗率が０．９ｍΩ・ｃｍ以下の単結晶インゴットを得ることができる。シリコンウェーハのリン濃度は、シリコンウェーハ厚み中心部におけるリン濃度をＳＩＭＳを用いて測定した値である。リン濃度は四探針法により測定した抵抗率からＳＥＭＩ ＭＦ７２３－０３０７に規定される計算式またはグラフを用いて求めることもできる。
なお、シリコン原料を溶解する前にリンをドープすると、シリコン原料溶解時にリンが蒸発してしまい、所望とする抵抗率が得られなくなってしまうため、シリコン原料溶解後のシリコン融液に赤燐（リン）をドープすることが望ましい。
（炭素濃度）
単結晶インゴット中の炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下となるように、シリコン原料ともに炭素粉末をルツボ内に添加し溶解することで、所定濃度の炭素濃度を有する単結晶インゴットを育成することができる。
炭素濃度を３×１０１６ａｔｏｍｓ／ｃｍ３以上とすることで、シリコンウェーハ内に形成される転位ループ欠陥のサイズ・密度を減少させることができ、エピタキシャル成長処理後にエピタキシャル層で発生するＳＦ密度を大幅に低減することできる。具体的には、ＳＦ核発生温度帯域滞在時間が長くなる結晶トップ側で切り出したシリコンウェーハであっても、エピタキシャル成長処理後のシリコンエピタキシャル層表面のＬＰＤ密度を確実に１００個／ウェーハ以下にすることができるシリコンウェーハとして機能を発揮する。
なお、炭素濃度を高めるほどエピタキシャル層に発生するＬＰＤ密度（ＳＦ密度）の低減効果がより高められるものの、炭素濃度が５×１０１７ａｔｏｍｓ／ｃｍ３を超えてしまうと、単結晶インゴットの育成過程で単結晶に有転位化が発生し易くなり、無転位で単結晶インゴットを育成することが困難となる。単結晶インゴット製造の安定化の観点からは、炭素濃度を３×１０１７ａｔｏｍｓ／ｃｍ３以下とすることがより望ましい。
（酸素濃度）
シリコンウェーハの酸素濃度が高い場合には、後述するように、デバイス耐圧特性を悪化させる傾向があることから、単結晶インゴット中の酸素濃度を低くすることが望ましく、酸素濃度を４×１０１７ａｔｏｍｓ／ｃｍ３以上１０×１０１７ａｔｏｍｓ／ｃｍ３以下の範囲にすることが望ましい。
低酸素濃度の単結晶インゴットを育成するには、シリコン融液に磁場を印加することが望ましく、周知の水平磁場あるいはカスプ磁場を印加すればよく、シリコン融液を収容するルツボの回転数を遅くする、引上げ装置炉内の圧力を低くすることなどにより、単結晶内に取り込まれる酸素濃度を所望とする濃度にまで低下させることができる。
なお、酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３未満では、シリコンウェーハの強度が低く、高温の熱処理を受けた際にスリップ転位が発生するおそれがあるため、酸素濃度を４×１０１７ａｔｏｍｓ／ｃｍ３以上とすることが望ましい。
この後、単結晶インゴット製造工程Ｓ１で製造した単結晶インゴットからシリコンウェーハを切り出し、所定の加工処理（研削処理、エッチング処理、研磨処理など）を施して表面粗さ・平坦度に優れる鏡面シリコンウェーハとする。
裏面酸化膜形成工程Ｓ２では、ＣＶＤ装置を用いて以下の条件範囲で、シリコンウェーハの裏面に酸化膜（以下、裏面酸化膜という）を形成することが望ましい。
原料ガス：モノシラン（ＳｉＨ４）と酸素（Ｏ２）の混合ガス
裏面酸化膜の厚さ：１００ｎｍ以上１５００ｎｍ以下
成膜温度：４００℃以上４５０℃以下
このような裏面酸化膜を設けることによって、オートドープ現象が抑制されエピタキシャル層の抵抗変動を抑制することができる。
裏面酸化膜形成工程Ｓ２において、シリコンウェーハの裏面のみに酸化膜を形成することは困難であり、裏面酸化膜形成工程Ｓ２後のシリコンウェーハの端部（面取り部）には不可避的に酸化膜が形成されてしまうことになる。酸化膜表面上にエピタキシャル層を形成してしまうと、当該部位においてノジュール（粒状シリコン）が発生するおそれがあるため、シリコンウェーハの端部およびウェーハ裏面外周部に形成された酸化膜を除去しておくことが望ましい。
このため、外周部酸化膜除去工程Ｓ３では、研磨やエッチングなどの各種手法を用いて、シリコンウェーハの端部（面取り部）およびウェーハ裏面外周部に存在する酸化膜を除去すればよく、ウェーハ裏面外周部に存在する酸化膜の除去幅は、シリコンウェーハの外縁から５ｍｍ未満であることが好ましい。
このようにシリコンウェーハの端部および裏面酸化膜の外周部を除去することによって、シリコンエピタキシャル層の成長時におけるノジュールの発生を防止することができ、ウェーハエッジ部からのパーティクル発生を防止することができる。
アルゴンアニール工程Ｓ４では、以下の条件範囲で熱処理を行うことが望ましい。
ガス雰囲気：アルゴンガス
熱処理温度：１１５０℃以上１２５０℃以下
熱処理時間：３０分以上１２０分以下
熱処理装置としては、複数のシリコンウェーハを一度に熱処理が行えるバッチ炉（縦型熱処理装置）を用いて熱処理することが望ましい。
高濃度の炭素ドープにより、シリコンウェーハへのサイズの大きな転位ループ欠陥の発生を抑制され、シリコンウェーハに存在するサイズの小さな転位ループ欠陥はシリコンウェーハにアルゴンアニールを施すことによって消滅させることができ、エピタキシャル層へのＳＦの発生を可及的に低減することができる。
また、エピタキシャル成長処理前に、シリコンウェーハに対してアルゴンアニールを実施することにより、エピタキシャル層形成工程Ｓ６時に生じるシリコンウェーハからシリコンエピタキシャル層への炭素の拡散を低減することができる。この点について以下に説明する。
図４（ａ）はアルゴンアニールによってシリコンウェーハ表層部に形成される低炭素濃度層を示す模式図である。
図４（ａ）に示すように、シリコンウェーハ１１に高温のアルゴンアニールを施すことによって、シリコンウェーハ１１の表層部の炭素は外方拡散し、表層部の炭素濃度は低下する。これにより、炭素の外方拡散が起きていないシリコンウェーハ１１の厚み中心部Ｃの炭素濃度よりも炭素濃度が低い低炭素濃度層１２がシリコンウェーハ１１の表裏面側に形成される。
図４（ｂ）はアルゴンアニールしたシリコンウェーハにエピタキシャル成長処理したときの炭素濃度プロファイルを示す模式図である。
図４（ｂ）に示すように、エピタキシャル層形成工程Ｓ６後の炭素濃度は、シリコンウェーハ表層部の炭素濃度が低下した濃度プロファイルを示すことになる。ここで、炭素の外方拡散が起きていないシリコンウェーハ１１の厚み中心部Ｃの炭素濃度の０．９倍以下となる領域を低炭素濃度層１２と定義した場合、エピタキシャル成長処理後において、シリコンエピタキシャル層１３と接するシリコンウェーハ１１の表面１１ａ側に形成される低炭素濃度層１２の深さＤを、シリコンウェーハ１１とシリコンエピタキシャル層１３の境界からシリコンウェーハ１１の厚み方向に５μｍ以上１５μｍ以下とすることができる。
この低炭素濃度層１２の形成により、エピタキシャル層形成工程Ｓ６時に生じるシリコンウェーハ１１からシリコンエピタキシャル層１３への炭素の拡散をより低減することができる。低炭素濃度層１２の厚みはアルゴンアニールの熱処理温度、時間を調整することにより、任意に厚みを調整することができる。
水素および塩化水素を含むガス雰囲気下でのプリベーク工程Ｓ５では、エピタキシャル装置内（アプライドマテリアル社製：Ｃｅｎｔｕｒａ（登録商標））において、シリコンウェーハに対して以下の条件範囲で熱処理を行うことが望ましい。
雰囲気：水素ガス、塩化水素ガス
水素ガスの流量：４０Ｌ／分
塩化水素ガスの流量：１Ｌ／分
熱処理温度：１０５０℃以上１２５０℃以下
熱処理時間：３０秒以上３００秒以下
プリベーク工程Ｓ５によるシリコンウェーハ表層部の取代は、１００ｎｍ以上３００ｎｍであることが好ましく、１５０ｎｍ±１０ｎｍであることがさらに好ましい。
エピタキシャル層形成工程Ｓ６では、プリベーク工程Ｓ５を行ったシリコンウェーハに対して以下の条件範囲でエピタキシャル層を成長させることが望ましい。
ドーパントガス：フォスフィン（ＰＨ３）ガス
原料ソースガス：トリクロロシラン（ＳｉＨＣｌ３）ガス
キャリアガス：水素ガス
成長温度：１０５０℃以上１１５０℃以下
エピタキシャル層の厚さ：１μｍ以上１０μｍ以下
エピタキシャル層の抵抗率：０．０１Ω・ｃｍ以上１０Ω・ｃｍ以下
リン濃度：４．４４×１０１４ａｔｏｍｓ／ｃｍ３以上４．５３×１０１８ａｔｏｍｓ／ｃｍ３以下
エピタキシャル層形成工程Ｓ６を行うことによって、シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハが製造される。
上記プロセスフローを実施することにより、エピタキシャル層へのＳＦの発生を低減可能なシリコンウェーハの提供および、エピタキシャル層のＳＦ密度が低減されたエピタキシャルシリコンウェーハの提供を行うことができる。
具体的には、直径が２００ｍｍで、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下となるようにリンが添加され、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上となるように炭素が高濃度にドープされたシリコンウェーハを提供するもので、従来存在しない新規なシリコンウェーハである。
高濃度の炭素ドープによって、サイズの大きな転位ループの欠陥密度が低減されたシリコンウェーハとなる。このシリコンウェーハは、エピタキシャル欠陥（エピタキシャル層表面で観察されるＬＰＤ／ＳＦ）の発生を低減することができる、エピタキシャル成長用バルクウェーハとして有効に機能する。
また、シリコンウェーハの酸素濃度を４×１０１７ａｔｏｍｓ／ｃｍ３以上１０×１０１７ａｔｏｍｓ／ｃｍ３以下とすることによって、炭素をドープした場合においても、デバイス耐圧の不良を防止することができる。
また、シリコンエピタキシャル層を形成する前のシリコンウェーハにアルゴンアニールを施すことによって、シリコンウェーハの表層部の炭素濃度が低下し、シリコンエピタキシャル層形成時に生じるシリコンエピタキシャル層への炭素拡散量を低減することができる。
シリコンエピタキシャル層への炭素拡散量を低減させたことにより、エピタキシャルシリコンウェーハにデバイスを作製するデバイス工程における熱処理時に、シリコンエピタキシャル層中の取り込まれた炭素を起因とした欠陥発生による電気特性の劣化を抑制することができる。
なお、上記実施形態ではシリコンウェーハの抵抗率を０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下としたが、より低抵抗化されたシリコンウェーハとして、抵抗率は０．５ｍΩ・ｃｍ以上０．９ｍΩ・ｃｍ以下とすることが好ましい。抵抗率が低くなるほどエピタキシャル層へのＳＦ発生が顕著となるため、本発明の炭素ドープの効果がより発揮される。
さらに、本実施形態のシリコンウェーハは、抵抗率が１．２ｍΩ・ｃｍ以下となるようにリンをドープしたシリコン融液から単結晶インゴットから製造される。リンが高濃度に添加されていることにより、単結晶インゴットの製造過程で酸化誘起積層欠陥（ＯＳＦ：Oxidation induced Stacking Fault）が発生するＯＳＦリング領域がインゴット中心で消滅した、ＣＯＰが存在しない結晶領域となる。すなわち、本実施形態のシリコンウェーハは、リンの高濃度添加によりＣＯＰが存在しないウェーハとすることができ、エピタキシャル層にＣＯＰを起因とした欠陥の発生を防止することができる。
以下、本発明の実施例および比較例の実験条件および評価結果について説明する。
＜転位ループ評価＞
以下の実施例１および比較例１について、転位ループに関する評価を行った。
＜実施例１＞
実施例１では、図３を参照して説明したエピタキシャルシリコンウェーハの製造フローの条件範囲にてエピタキシャルシリコンウェーハを製造した。単結晶インゴットの育成条件は、シリコン原料を溶解する前に炭素粉末を添加すると共に、単結晶インゴット直胴部の上端で抵抗率が０．９ｍΩ・ｃｍとなるように原料溶解後のシリコン融液にリンを添加して単結晶インゴットを製造した。
炭素を添加した単結晶インゴット直胴部のトップ側のインゴット位置からサンプルウェーハを切り出し、所定の加工処理を施して鏡面シリコンウェーハを製作した。このシリコンウェーハの抵抗率を四探針法で測定したところ０．７５ｍΩ・ｃｍであり、シリコンウェーハの炭素濃度は５×１０１６ａｔｏｍｓ／ｃｍ３であった。
＜比較例１＞
上記実施例１と比較して、単結晶インゴットの育成段階で炭素ドープを行わないこと以外は、実施例１と同一の製造条件でシリコンウェーハを製造した。実施例１と同様に、抵抗率が０．７５ｍΩ・ｃｍのサンプルウェーハを切り出し、所定の加工処理を施して鏡面シリコンウェーハを製作した。
実施例１および比較例１のシリコンウェーハを厚み方向に劈開し、劈開断面を透過電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）で観察した。図５は、実施例１および比較例１のエピタキシャルシリコンウェーハの転位ループの評価結果を示すグラフである。図５の横軸は転位ループサイズであり、縦軸は転位ループ密度である。
図５（ａ）は炭素をドープしなかった比較例１のシリコンウェーハの結果を示すもので、ＳＦ核発生温度帯域滞在時間が長くなる結晶トップ側で切り出したサンプルウェーハであるため、６０ｎｍを超える大きな転位ループ欠陥が多数観察された。
一方、図５（ｂ）は炭素を高濃度にドープした実施例１のシリコンウェーハの結果を示すもので、ＳＦ核発生温度帯域滞在時間が長くなる結晶トップ側で切り出したサンプルウェーハであるため、サイズの小さな転位ループが多数観察されたものの、６０ｎｍを超える大きな転位ループの密度が大きく低下することが確認できた。
すなわち、炭素ドープによりシリコンウェーハに形成されるサイズの大きな転位ループの密度が低下することが確認された。
〔ＬＰＤ密度評価〕
ＳＦ核が形成される温度帯域の滞在時間が長くなるインゴット直胴部のトップ側から切り出したサンプルシリコンウェーハを用いてシリコンエピタキシャル層を形成した場合、エピタキシャル層でＳＦが多発しＬＰＤ密度が増加するため、本実験では直胴部のトップ側から切り出した以下の実施例２、３および比較例２、３のサンプルシリコンウェーハを作成し、エピタキシャル層形成後のエピタキシャル層表面で観察されるＬＰＤ密度を測定した。
以下、各実施例および各比較例における共通処理工程として実施した、裏面酸化膜形成工程およびエピタキシャル層形成工程の具体的条件は以下の通りである。
［裏面酸化膜形成条件］
各シリコンウェーハの裏面（エピタキシャル膜の形成面と反対の面）に、以下の条件にて裏面酸化膜を形成した。
原料ガス：モノシラン（ＳｉＨ４）と酸素（Ｏ２）の混合ガス
成膜方法：ＣＶＤ法
成膜温度：４００℃
裏面酸化膜の厚さ：５５０ｎｍ
各シリコンウェーハの面取り部および裏面外周部に存在する酸化膜をエッチング処理により除去した。
［水素ベーク処理条件］
雰囲気：水素ガス
熱処理温度：１２００℃
熱処理時間：３０秒
［エピタキシャル膜成長条件］
ドーパントガス：フォスフィン（ＰＨ３）ガス
原料ソースガス：トリクロロシラン（ＳｉＨＣｌ３）ガス
キャリアガス：水素ガス
成長温度：１０８０℃
エピタキシャル膜の厚さ：４μｍ
抵抗率（ エピタキシャル膜抵抗率）：０．３Ω・ｃｍ
＜比較例２＞
炭素ドープを行わず、転位ループが多数観察された比較例１のシリコンウェーハ表面上に厚さ４μｍのシリコンエピタキシャル層を形成してエピタキシャルシリコンウェーハを製造した。
＜比較例３＞
比較例１のシリコンウェーハにアルゴンアニール（アルゴンガス雰囲気中で１２００℃×３０分の熱処理）を施した後、シリコンウェーハ表面上に厚さ４μｍのシリコンエピタキシャル層を形成してエピタキシャルシリコンウェーハを製造した。
＜実施例２＞
炭素ドープを行った実施例１のシリコンウェーハに対してアルゴンアニールを施さずに、シリコンウェーハ表面上に厚さ４μｍのシリコンエピタキシャル層を形成してエピタキシャルシリコンウェーハを製造した。
＜実施例３＞
炭素ドープを行った実施例１のシリコンウェーハにアルゴンアニール（アルゴンガス雰囲気中で１２００℃×３０分の熱処理）を施した後、シリコンウェーハ表面上に厚さ４μｍのシリコンエピタキシャル層を形成してエピタキシャルシリコンウェーハを製造した。実施例２，３、比較例２，３ともエピタキシャル成長処理条件は同一条件である。
比較例２のエピタキシャルシリコンウェーハのシリコンエピタキシャル層表面のＬＰＤ密度を表面欠陥検査装置（ＫＬＡ－Ｔｅｎｃｏｒ社製、Ｓｕｒｆｓｃａｎ ＳＰ－１）を用いて測定した。具体的には、Ｎｏｒｍａｌモード（ＤＣＮモード）で測定し、エピタキシャル膜表面で観察される９０ｎｍサイズ以上のＬＰＤ密度を測定した。測定エリアは、エピタキシャルシリコンウェーハの最外周から径方向内側に３ｍｍまでの環状領域を除くエピタキシャル層表面とした。カウントされたＬＰＤ個数はＳＦ個数と見做すことができる。その結果、検出個数が多すぎてオーバーフロー（１０万個／ウェーハ以上）してしまい、ＬＰＤ測定そのものが行えなかった。
シリコンウェーハにアルゴンアニールを施した比較例３では、比較例２に比べてＬＰＤ密度を低減できたものの、２３５個／ウェーハのＬＰＤが観察された。以下、各実施例および各比較例のＬＰＤ密度を比較例２の測定条件と同条件で測定した。
実施例２のエピタキシャルシリコンウェーハのシリコンエピタキシャル層表面のＬＰＤ密度を測定したところ、９万個／ウェーハ以上のＬＰＤが観察された。これは、炭素ドープによりシリコンウェーハには大きなサイズの複合転位ループの密度は少なくなったものの、６０ｎｍ未満のサイズの小さな転位ループが多数存在することによるものと推測される。
エピタキシャル成長処理前に、シリコンウェーハにアルゴンアニールを施した実施例３では、エピタキシャル層表面のＬＰＤ密度は大きく低下し、５６個／ウェーハのＬＰＤ密度となった。これは、アルゴンアニールにより、シリコンウェーハ表層部に存在する６０ｎｍ未満のサイズの小さな転位ループが消失したことによるものと考えられる。
以上より、炭素をドープするとともに、シリコンウェーハにアルゴンアニールを施した場合には、シリコンエピタキシャル層へのＳＦ発生の低減効果が高まり、エピタキシャル層形成後のＬＰＤ密度を比較例３と比べて１／４程度にまで低下できることが明らかとなった。
〔炭素濃度プロファイル評価〕
高濃度に炭素ドープを行うと、シリコンエピタキシャル層形成時などの熱処理により、シリコンエピタキシャル層への炭素拡散を生じてしまうため、シリコンエピタキシャル層への炭素拡散の挙動に関する評価を行った。
＜実施例４＞
炭素濃度が高いシリコンウェーハ（ウェーハ厚み中心部の炭素濃度：６．５×１０１６ａｔｏｍｓ／ｃｍ３）を準備し、アルゴンアニールを施すことなく実施例２と同様のシリコンエピタキシャル層を形成したエピタキシャルシリコンウェーハを製造した。
＜実施例５＞
実施例４と同様のシリコンウェーハに実施例３と同様のアルゴンアニールを施した後、シリコンエピタキシャル層を形成したエピタキシャルシリコンウェーハを製造した。
図６は、実施例４および実施例５のエピタキシャルシリコンウェーハについて二次イオン質量分析法を用いて測定した炭素濃度プロファイルの調査結果を示すグラフである。図６の横軸はエピタキシャルシリコンウェーハ表面からの深さであり、縦軸は炭素濃度である。エピタキシャルシリコンウェーハ表面から深さ４μｍに、シリコンエピタキシャル層とシリコンウェーハの界面があることがわかる。
シリコンウェーハにアルゴンアニールを施さなかった実施例４は、低炭素濃度層の幅は１μｍ未満であった。一方、シリコンエピタキシャル層の形成前にアルゴンアニールを施した実施例５は、シリコンエピタキシャル層とシリコンウェーハの界面からウェーハの深さ方向に、厚さ８．２μｍの低炭素濃度層が形成され、シリコンエピタキシャル層の炭素濃度はシリコンウェーハとの界面部近傍を除き、ほぼエピタキシャル層全域に亘り、炭素濃度が検出限界以下（２×１０１５ａｔｏｍｓ／ｃｍ３以下）であることが確認された。なお、低炭素濃度層の厚みはアルゴンアニール条件に依存し、例えば、その他の条件は全て実施例５と同条件とし、１１５０℃×１０ｍｉｎの熱処理条件に変更した場合は５．６μｍ、１２００℃×１０ｍｉｎの場合は７．３μｍ、１１５０℃×６０ｍｉｎの場合は７．３μｍ、１２００℃×６０ｍｉｎの場合は９．４μｍ、１３００℃×６０ｍｉｎの場合は１５μｍであった。すなわち、アルゴンアニールにおける熱処理温度、時間を調整することにより任意に低炭素濃度層の厚みを調整することができる。シリコンウェーハ表層部に所定厚みの低炭素濃度層を形成しておくことにより、シリコンウェーハからエピタキシャル層への炭素の拡散量を低減することができる。
〔スリップ転位評価〕
以下の比較例４，５、実施例６，７について、炭素ドープ、アルゴンアニールの有無によるスリップ転位（シリコンの結晶面に添った欠陥）発生の有無について調査した。
なお、比較例４，５、実施例６，７のシリコンウェーハに共通する仕様・条件を以下に列挙する。
抵抗率：０．８２ｍΩ・ｃｍ
炭素濃度：４×１０１６ａｔｏｍｓ／ｃｍ３
また、アルゴンアニールを施す比較例５、実施例７におけるアルゴンアニールは、アルゴンガス雰囲気中で１２００℃×３０分の熱処理である。
また、以下の説明における「エピタキシャル層成長条件に対応した熱処理」とは、エピタキシャル装置（アプライドマテリアル社製：Ｃｅｎｔｕｒａ（登録商標））内に原料ソースガスは導入せずに行う熱処理であり、水素ガス雰囲気内で１１５０℃で１分の熱処理を意味する。
＜比較例４＞
炭素ドープを行わなかったシリコンウェーハに対してアルゴンアニールを施すことなく、エピタキシャル層成長条件に対応した熱処理を行った（熱処理のみでシリコンエピタキシャル層は成長させなかった。）。
＜比較例５＞
炭素ドープを行わなかったシリコンウェーハに対してアルゴンアニールを施し、エピタキシャル層成長条件に対応した熱処理を行った。
＜実施例６＞
炭素ドープを行ったシリコンウェーハに対してアルゴンアニールを施すことなく、エピタキシャル層成長条件に対応した熱処理を行った。
＜実施例７＞
炭素ドープを行ったシリコンウェーハに対してアルゴンアニールを施し、エピタキシャル層成長条件に対応した熱処理を行った。
それぞれのシリコンウェーハに対して、Ｘ線トポグラフィーにてウェーハ表面で観察されるスリップ転位の有無を確認した。その結果、図７に示すように、何れのシリコンウェーハにもスリップ転位は確認されず、高濃度に炭素ドープを行った場合においても、スリップ転位が発生しないことを確認できた。
〔抵抗率と炭素濃度とＬＰＤ密度に関する検証〕
以下の比較例６，７、実施例８，９について、抵抗率と炭素濃度とＬＰＤ密度との相関関係を検証するため、複数の条件でシリコンウェーハを製造し、各シリコンウェーハの表面上にエピタキシャル層を形成し、エピタキシャル層表面で観察されるＬＰＤ密度の測定を行った。
なお、以下の比較例７、実施例９におけるアルゴンアニールは、アルゴンガス雰囲気中で１２００℃×３０分の熱処理である。
＜比較例６＞
炭素ドープは行わず、単結晶インゴット直胴部の上端の抵抗率が１．２ｍΩ・ｃｍとなるようにリンをドープして抵抗率範囲が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下の単結晶インゴットを育成し、単結晶インゴットから抵抗率が異なる複数のシリコンウェーハを製造した。各シリコンウェーハにアルゴンアニールを施さずに、厚さ４μｍのエピタキシャル層を形成した。
＜比較例７＞
比較例６と同様に、炭素ドープは行わず、抵抗率範囲が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下の単結晶インゴットを育成し、単結晶インゴットから抵抗率が異なる複数のシリコンウェーハを製造した。炭素ドープは行わず、各シリコンウェーハにアルゴンアニールを施した後、厚さ４μｍのエピタキシャル層を形成した。
＜実施例８＞
比較例６と同様に、抵抗率範囲が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下の単結晶インゴットを育成し、単結晶インゴットから抵抗率が異なる複数のシリコンウェーハを製造した。単結晶インゴット直胴部の上端の炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３となるように炭素ドープを行ったが、各シリコンウェーハにアルゴンアニールを施さずに、厚さ４μｍのエピタキシャル層を形成した。
＜実施例９＞
比較例６と同様に、抵抗率範囲が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下の単結晶インゴットを育成し、単結晶インゴットから抵抗率が異なる複数のシリコンウェーハを製造した。単結晶インゴット直胴部の上端の炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３となるように炭素ドープを行い、各シリコンウェーハにアルゴンアニールを施した後、厚さ４μｍのエピタキシャル層を形成した。
図８は、実施例８、実施例９および比較例６、比較例７の各エピタキシャルシリコンウェーハそれぞれについて、シリコンウェーハの抵抗率とエピタキシャル層表面で観察されたＬＰＤ密度の関係を示すグラフである。図８の横軸は、育成したインゴット直胴部の全体長さの固化量を１としたときの、シリコンウェーハが切り出された位置をインゴット直胴部の固化率で示したものである。
図８に示されるように、炭素ドープを行い、かつ、エピタキシャル成長処理前にアルゴンアニールを施さなかった実施例８では、トップ側の結晶領域である固化率０．１近傍のインゴット直胴部位置から切り出されたシリコンウェーハでは約５０００個／ウェーハ程度のＬＰＤ密度が観察され、ＬＰＤ密度の低減効果が確認されたものの、固化率０．３近傍のインゴット直胴部位置から切り出されたシリコンウェーハではＬＰＤ密度はオーバーフローした。また、ボトム側の結晶領域から切り出したシリコンウェーハを用いた場合は、抵抗率０．５ｍΩ・ｃｍという極めて抵抗率のシリコンウェーハであっても、ＬＰＤ密度を１５０個／ウェーハ以下にすることができた。
炭素ドープを行い、かつ、エピタキシャル成長処理前にシリコンウェーハにアルゴンアニールを施した実施例９では、トップ側の結晶領域から切り出したシリコンウェーハを用いた場合であっても、ＬＰＤ密度を６０個／ウェーハ以下とすることができた。これは、高濃度の炭素ドープにより転位ループ欠陥の微細化を図るとともに、シリコンウェーハにアルゴンアニールを施すことによって微細化した転位ループ欠陥を消滅させたことによるもので、高濃度の炭素ドープとアルゴンアニールの相乗効果によるＳＦの低減効果は極めて大きいことが明らかとなった。一方、ＳＦ核発生温度帯域滞在時間が短くなるボトム側の結晶領域（固化率０．６以上の結晶領域）から切り出したシリコンウェーハを用いた場合には、ＬＰＤ密度をすべて１０個／ウェーハ以下とすることができた。
一方、炭素ドープを行わず、シリコンウェーハにアルゴンアニールを施さなかった比較例６では、トップ側の結晶領域から切り出したシリコンウェーハを用いた場合は、ＬＰＤ密度はオーバーフローし、ボトム側の結晶領域から切り出したシリコンウェーハを用いた場合はＬＰＤ密度が大きく低下するものの、抵抗率０．５ｍΩ・ｃｍのシリコンウェーハではＬＰＤ密度が１００個／ウェーハ以上となった。
また、炭素ドープを行わず、エピタキシャル成長処理前にシリコンウェーハにアルゴンアニールを施した比較例７では、比較例６と比較するとＬＰＤ密度を減少させることができたが、トップ側の結晶領域から切り出したシリコンウェーハを用いた場合は、ＬＰＤ密度が１００個／ウェーハから３００個／ウェーハとなった。
以上の結果より、３×１０１６ａｔｏｍｓ／ｃｍ３以上の炭素ドープを行い、かつ、エピタキシャル成長処理前にシリコンウェーハにアルゴンアニールを施すことで、単結晶インゴットの全ての結晶領域でエピタキシャル層表面で観察されるＬＰＤ密度を少なくとも１００個／ウェーハとすることができることがわかった。また、シリコンウェーハにアルゴンアニールを施さなくても、炭素ドープを行うことで、ボトム側の結晶領域ではＬＰＤ密度を１００個／ウェーハ以下とすることができた。なお、本実施例は開発を行った全ての実験例を開示するものではないが、本発明者は、少なくとも３×１０１６ａｔｏｍｓ／ｃｍ３以上の高濃度の炭素添加であれば、炭素添加をしなかった場合に比べて、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下のシリコンウェーハに対して、エピタキシャル成長処理後のＬＰＤ密度を低減できることを確認した。
〔デバイス耐圧特性の評価〕
デバイス耐圧特性の評価を行った。
ここで、デバイス耐圧とは、半導体デバイスの品質特性のひとつで、半導体デバイスを構成するゲートとソース間を短絡させた状態で、ドレインとソース間の電圧を徐々に増加させていき、ブレークダウンしたときの電圧を意味する。
半導体デバイスが作製されるエピタキシャル層にシリコンウェーハ中の酸素が拡散してしまうと、デバイス耐圧特性に影響を与えることが懸念される。このため、本発明者らは、酸素濃度が異なる６水準の酸素濃度のシリコンウェーハを準備し、各シリコンウェーハにシリコンエピタキシャル層を形成し、酸素濃度の違いによってデバイス耐圧特性に差異があるかどうかを調べた。さらに、シリコンウェーハへの炭素ドープの有無によってデバイス耐圧特性に差異があるかどうかを調べた。
具体的には、表１に示すサンプル１～１２の各エピタキシャルシリコンウェーハに対して半導体デバイスを作製し、半導体デバイスを構成するゲートとソース間を短絡させた状態で、ドレインとソース間に所定の電圧を印加し、ブレークダウンした場合を耐圧特性「不良」と判定し、ブレークダウンしなかった場合を耐圧特性「良」と判定した。
サンプル１～６のエピタキシャルシリコンウェーハは、直径２００ｍｍで、リンが添加され抵抗率が０．７５ｍΩｃｍのシリコンウェーハ上に厚さ４μｍのシリコンエピタキシャル層を形成したものであって、炭素を添加せずに、酸素濃度が異なる６水準のシリコンウェーハそれぞれにエピタキシャル層を形成したサンプルウェーハである。
サンプル７～１２のエピタキシャルシリコンウェーハは、サンプル１～６と同様に、直径２００ｍｍで、リンが添加され抵抗率が０．７５ｍΩｃｍのシリコンウェーハ上に厚さ４μｍのシリコンエピタキシャル層を形成したものであって、炭素濃度が６×１０１６ａｔｏｍｓ／ｃｍ３とし、酸素濃度が異なる６水準のシリコンウェーハそれぞれにエピタキシャル層を形成したサンプルウェーハである。
なお、炭素濃度および酸素濃度はシリコンウェーハを研磨加工により薄膜化し、シリコンウェーハ厚み中心部における濃度をＳＩＭＳにより測定した値である。
Figure 2023070019000002
表１に示されるように、サンプル７～９では、炭素ドープした場合は、デバイス耐圧の不良が生じ易いことが確認された。しかしながら、炭素ドープした場合においても、酸素濃度を１０×１０１７ａｔｏｍｓ／ｃｍ３以下とすることにより、デバイス耐圧の不良を防止できることが確認された。
１０…エピタキシャルシリコンウェーハ、１１…シリコンウェーハ、１１ａ…表面、１２…低炭素濃度層、１３…エピタキシャル層、Ｃ…中心部、Ｄ…深さ。

Claims (17)

  1. 直径が２００ｍｍであり、
    ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハ。
  2. 請求項１に記載のシリコンウェーハにおいて、
    前記シリコンウェーハの酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３以上１０×１０１７ａｔｏｍｓ／ｃｍ３以下であるシリコンウェーハ。
  3. 請求項１または請求項２に記載のシリコンウェーハにおいて、
    前記シリコンウェーハにＣＯＰが存在しないシリコンウェーハ。
  4. 直径が２００ｍｍであり、ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハと、
    前記シリコンウェーハ表面上にシリコンエピタキシャル層と、を備えるエピタキシャルシリコンウェーハ。
  5. 直径が２００ｍｍであり、ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハと、
    前記シリコンウェーハ表面上にシリコンエピタキシャル層と、を備え、
    前記シリコンウェーハは、前記シリコンエピタキシャル層と接する表面側に低炭素濃度層を有し、
    前記低炭素濃度層の炭素濃度は前記シリコンウェーハの厚み中心部の炭素濃度の０．９倍以下であり、かつ、
    前記低炭素濃度層の深さは前記シリコンウェーハと前記シリコンエピタキシャル層の境界から前記シリコンウェーハの厚み方向に５μｍ以上１５μｍ以下であるエピタキシャルシリコンウェーハ。
  6. 請求項４または請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    前記シリコンウェーハの抵抗率が０．９ｍΩｃｍ以下であるエピタキシャルシリコンウェーハ。
  7. 請求項４または請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    前記エピタキシャル層と接する前記シリコンウェーハ表面における炭素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以下であるエピタキシャルシリコンウェーハ。
  8. 請求項４または請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    前記シリコンウェーハの酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３以上１０×１０１７ａｔｏｍｓ／ｃｍ３以下であるエピタキシャルシリコンウェーハ。
  9. 請求項４または請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    前記シリコンウェーハにＣＯＰが存在しないエピタキシャルシリコンウェーハ。
  10. 請求項４または請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    前記シリコンウェーハ裏面上に酸化膜を備えるエピタキシャルシリコンウェーハ。
  11. 請求項１０記載のエピタキシャルシリコンウェーハにおいて、
    前記シリコンウェーハの端部および裏面外周部に酸化膜がない、エピタキシャルシリコンウェーハ。
  12. 請求項４または請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    前記エピタキシャル層の表面上で観察される０．０９μｍサイズ以上のＬＰＤ密度が１００個／ウェーハ以下であるエピタキシャルシリコンウェーハ。
  13. 請求項４または請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    前記エピタキシャル層の表面上で観察される０．０９μｍサイズ以上のＬＰＤ密度が６０個／ウェーハ以下であるエピタキシャルシリコンウェーハ。
  14. 請求項４または請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    前記エピタキシャル層の表面上で観察される０．０９μｍサイズ以上のＬＰＤ密度が１０個／ウェーハ以下であるエピタキシャルシリコンウェーハ。
  15. 直径が２００ｍｍであり、ドーパントがリンであり、抵抗率が０．５ｍΩ・ｃｍ以上１．２ｍΩ・ｃｍ以下、かつ、炭素濃度が３×１０１６ａｔｏｍｓ／ｃｍ３以上であるシリコンウェーハであって、
    前記シリコンウェーハは表面に低炭素濃度層を有し、
    前記低炭素濃度層の炭素濃度は前記シリコンウェーハの厚み中心部の炭素濃度の０．９倍以下であり、かつ、
    前記低炭素濃度層の深さは前記シリコンウェーハの表面から前記シリコンウェーハの厚み方向に５μｍ以上１５μｍ以下であるシリコンウェーハ。
  16. 請求項１５記載のシリコンウェーハにおいて、
    前記シリコンウェーハの酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３以上１０×１０１７ａｔｏｍｓ／ｃｍ３以下であるシリコンウェーハ。
  17. 請求項１５または請求項１６に記載のシリコンウェーハにおいて、
    前記シリコンウェーハにＣＯＰが存在しないシリコンウェーハ。
JP2022093899A 2021-11-04 2022-06-09 シリコンウェーハおよびエピタキシャルシリコンウェーハ Pending JP2023070019A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220144498A KR20230065174A (ko) 2021-11-04 2022-11-02 실리콘 웨이퍼 및 에피택셜 실리콘 웨이퍼
TW111141770A TW202328511A (zh) 2021-11-04 2022-11-02 矽晶圓及磊晶矽晶圓
DE102022211608.9A DE102022211608A1 (de) 2021-11-04 2022-11-03 Siliciumwafer und epitaktischer siliciumwafer
CN202211368047.4A CN116072515A (zh) 2021-11-04 2022-11-03 硅晶片和外延硅晶片

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021180296 2021-11-04
JP2021180296 2021-11-04

Publications (1)

Publication Number Publication Date
JP2023070019A true JP2023070019A (ja) 2023-05-18

Family

ID=86146320

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022093899A Pending JP2023070019A (ja) 2021-11-04 2022-06-09 シリコンウェーハおよびエピタキシャルシリコンウェーハ

Country Status (2)

Country Link
US (1) US20230133472A1 (ja)
JP (1) JP2023070019A (ja)

Also Published As

Publication number Publication date
US20230133472A1 (en) 2023-05-04

Similar Documents

Publication Publication Date Title
US7563319B2 (en) Manufacturing method of silicon wafer
KR100573473B1 (ko) 실리콘 웨이퍼 및 그 제조방법
KR100871626B1 (ko) 에피택시얼 웨이퍼 및 에피택시얼 웨이퍼의 제조 방법
JP3988307B2 (ja) シリコン単結晶、シリコンウェーハ及びエピタキシャルウェーハ
JP5845143B2 (ja) エピタキシャルシリコンウェーハの製造方法、および、エピタキシャルシリコンウェーハ
US20090081856A1 (en) Single crystal silicon wafer for insulated gate bipolar transistors and process for producing the same
JP2006344823A (ja) Ｉｇｂｔ用のシリコンウェーハ及びその製造方法
JP5217245B2 (ja) シリコン単結晶ウェーハ及びその製造方法
JP5938969B2 (ja) エピタキシャルウエーハの製造方法および固体撮像素子の製造方法
JP5609025B2 (ja) エピタキシャルシリコンウェーハの製造方法
JP2010287885A (ja) シリコンウェーハおよびその製造方法
JP5533869B2 (ja) エピタキシャルシリコンウェーハとその製造方法
JPWO2009075257A1 (ja) シリコン基板とその製造方法
JP4510997B2 (ja) シリコン半導体基板およびその製造方法
WO2014057741A1 (ja) シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法
JPH11204534A (ja) シリコンエピタキシャルウェーハの製造方法
JP2023070019A (ja) シリコンウェーハおよびエピタキシャルシリコンウェーハ
JP2023070067A (ja) シリコンウェーハおよびエピタキシャルシリコンウェーハ
JP2023070066A (ja) シリコンウェーハおよびエピタキシャルシリコンウェーハ
JP7188299B2 (ja) 炭素ドープシリコン単結晶ウェーハ及びその製造方法
US20230132859A1 (en) Silicon wafer and epitaxial silicon wafer
JP2024038818A (ja) シリコンウェーハおよびエピタキシャルシリコンウェーハ
US8460463B2 (en) Silicon wafer and method for producing the same
CN116072515A (zh) 硅晶片和外延硅晶片
WO2021166895A1 (ja) 半導体シリコンウェーハの製造方法