JP7519784B2 - シリコンウェーハの製造方法 - Google Patents

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Description

本発明は、シリコンウェーハの製造方法に関し、特に、ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整された基板上に、Ｓｉ単結晶エピタキシャル膜を成膜するシリコンウェーハの製造方法に関する。
パワーＭＯＳ用エピウェーハの基板抵抗率は、最も進んだウェーハでは１ｍΩｃｍ以下である。この基板抵抗率を低下させるためには、ドーパント濃度を増加させる必要がある。そのため、ｎタイプドーパント種は砒素やアンチモンから比較的揮発性の低い燐（Ｐ）へと移行しており、その濃度は約１×１０２０ａｔｏｍｓ／ｃｃ程度となっている。
このように、ドーパント濃度を増加してエピタキシャル膜を成長させると、特許文献１、２に記載されているように、積層欠陥（スタッキングフォルト、以下、ＳＦともいう）がエピタキシャル膜に発生する。特に、抵抗率１．１ｍΩｃｍ以下の基板において、ＳＦが発生しやすかった。
このＳＦ原因となる結晶欠陥は、特許文献１～３において、Ｐと酸素（Ｏ）のクラスター欠陥と推察されると報告されており、熱処理やエピタキシャル成長での抑制技術が報告されている。
具体的には、リンがドープされたシリコンウェーハを加熱すると、リンと酸素のクラスター（微小析出物）が形成される。この後、シリコンウェーハ表面に存在する自然酸化膜除去を目的に、水素ガス雰囲気下で熱処理（以下、「水素ベーク処理」という）が施されると、水素ガスによるエッチング作用と、シリコンウェーハの最表層とクラスターとのエッチング速度の違いとから、クラスターが選択的にエッチングされ微小ピットとなる。
この微小ピットが形成されたシリコンウェーハに対してエピタキシャル成長を行うと、微小ピットが起源となってエピタキシャル膜内にＳＦとなって発生すると推察されることが報告されている。
そして、特許文献１には、ＣＺ法により製造された単結晶インゴットから切り出されたシリコンウェーハの裏面に酸化膜を形成する裏面酸化膜形成工程と、前記シリコンウェーハの外周部に存在する前記酸化膜を除去する裏面酸化膜除去工程と、前記裏面酸化膜除去工程後の前記シリコンウェーハに対し、アルゴンガス雰囲気下において１２００℃以上１２２０℃以下の温度で熱処理を行うアルゴンアニール工程と、前記アルゴンアニール工程後の前記シリコンウェーハに対し、水素ガス雰囲気下において１０５０℃以上１２００℃以下の温度で３０秒以上３００秒以下の熱処理を行う水素ベーク工程と、前記水素ベーク工程後の前記シリコンウェーハの表面にエピタキシャル膜を成長させるエピタキシャル膜成長工程とを有するエピタキシャルシリコンウェーハの製造方法が示され、エピタキシャル膜のＳＦを抑制できることが示されている。
また、特許文献２においても、特許文献１と同様に、エピタキシャルシリコンウェーハの製造方法が示され、エピタキシャル膜のＳＦを抑制できることが示されている。
そして、前記特許文献１、２に示された熱処理は、生産性を考慮し、一般的には複数の基板を基板保持部材に搭載して、一度に処理が行われる（バッチ処理）で行われる。
特許第５８４５１４３号公報 特許第６４７７２１０号公報
ところで、特許文献１、２に示された対策では、充分なＳＦ低減が困難であることが、本発明者らの実験を通じて明確となった。実験では、リンがドープされ、抵抗率が０．８ｍΩｃｍで、酸素濃度が０．８×１０１８／ｃｍ３のチョクラルスキー法で育成した単結晶シリコンウェーハにおいて、アルゴンガス雰囲気下、１２００℃で１時間の熱処理を行った。続いて、水素ガス雰囲気下、１１８０℃で６０秒の水素ベーク処理を行った後、ウェーハ表面に３μｍ厚のエピタキシャル膜を成長させた。その後、KLA-Tencor社製SP-1のDCNモードで測定される９０ｎｍサイズ以上のＬＰＤ数を評価したところ、ＳＦに起因するＬＰＤ密度は少なくとも１０ケ／ｃｍ２以上（ウェーハ１枚あたり３１４０ケ以上）観察された。
このようにアルゴンガス雰囲気下の熱処理で表層の固溶酸素濃度を充分低減しても、ＳＦの抑制が困難であった。
本発明者らは、上記課題を解決するために、エピタキシャル膜におけるＳＦの抑制を鋭意、研究した。その結果、本発明者らは、エピタキシャル膜におけるＳＦの原因がＰおよびＳｉから形成される、Ｓｉ－Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）であることを見出した。
また、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）は、その内部に内在的な余剰Ｓｉ面（ＳＦ）を有し（参考文献４および参考文献５）、これがエピタキシャル膜の成膜前の基板表面での結晶歪みとなり、その後のエピタキシャル膜の成膜で、エピタキシャル膜（エピ層）を伝播するＳＦになることが判明した。
このＳｉ－Ｐ欠陥とは、参考文献４および５に示す通り、Ｓｉと数ａｔｏｍｉｃ％のＰを含有する板状欠陥である。Ｐは原子位置ではなく格子間に存在し、また余剰Ｓｉ（外部ＳＦ）も含まれる。欠陥周囲の抵抗率から推定されるＰ濃度は０．２ａｔｏｍｉｃ％程度であり、局所的にＰが凝集し、かつ結晶歪みを有する。
そしてまた、本発明者らは、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）起因のＳＦを抑制するためには、特許文献１、２に記載された技術では困難であり、熱処理、エピタキシャル膜の成長等、全てのプロセスを適正化する必要があることを知見し、本発明を完成するに至った。
上記参考文献４、５、は下記の通りである。
参考文献４：29th International Conference on Defectsin Semiconductors, Atomic structures of grown-in Si-P precipitates inred-phosphorus heavily doped CZ-Si crystals (TuP-16)
参考文献５：第７８回 応用物理学会秋季学術講演会 赤燐高ドープＣＺ－Ｓｉ結晶における Ｓｉ－Ｐ析出物の構造解析 (7p-PB6-6)
更に、本発明者らは、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）起因のＳＦを抑制する、熱処理、エピタキシャル膜の成長等プロセスにおいて、リン（Ｐ）がドープされた基板からドープ剤であるリン（Ｐ）が外方拡散し、エピタキシャル膜（層）及びここに形成されるデバイス活性層の抵抗率の変動を引き起こす技術的課題を鋭意、研究した。
一般的に、パワーＭＯＳＦＥＴでは、ウェーハ裏面にＳｉ酸化膜が形成される。このウェーハ裏面に形成されるＳｉ酸化膜は、エピタキシャル膜の成膜時におけるオートドープを抑制するためのものである。
一方、熱処理中、このＳｉ酸化膜には、炉内ガスによるエッチングが発生する。特に、基板保持部材によって保持される基板の被保持位置におけるＳｉ酸化膜は、基板保持部材に直接的に還元され、Ｓｉ酸化膜の膜厚がより減少し、Ｓｉ酸化膜の膜厚が極薄膜化、あるいは基板面が露出する虞があった。
その結果、高濃度のリン（Ｐ）がドープされた基板からドープ剤であるリン（Ｐ）が外方拡散し、エピタキシャル膜（層）及びここに形成されるデバイス活性層の抵抗率の変動を引き起こす虞があった。
本発明者らの鋭意研究の結果、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）起因のＳＦを抑制する、熱処理、エピタキシャル膜の成長等プロセスにおいて、ウェーハ裏面に形成されるＳｉ酸化膜の膜厚と、基板保持部材に形成されるＳｉ酸化膜の膜厚が特定の寸法関係にある場合には、リン（Ｐ）がドープされた基板からドープ剤であるリン（Ｐ）の外方拡散が抑制され、エピタキシャル膜（層）及びここに形成されるデバイス活性層の抵抗率の変動が抑制されることを知見し、本発明を完成するに至った。
本発明は、上記情況のもとなされたものであり、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制し、エピタキシャル膜におけるＳＦを抑制すると共に、抵抗率の変動を抑制できる、シリコンウェーハの製造方法を提供することを目的とする。
上記目的を達成するためになされた、本発明にかかるシリコンウェーハの製造方法は、チョクラルスキー法により育成されたＳｉ単結晶インゴットから製造された基板が、ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整され、結晶中にＰが凝集して形成される欠陥の実体がＳｉ－Ｐ結晶欠陥である欠陥を含み、前記Ｓｉ－Ｐ結晶欠陥は、最大辺長さが１００ｎｍ未満、かつ密度が１×１０ １２ ／ｃｍ ３ 未満であり、前記基板の裏面に、厚さ３００ｎｍ以上７００ｎｍ以下のＳｉ酸化膜を形成する工程と、前記基板のおもて面を鏡面加工する鏡面加工工程と、前記鏡面加工工程後、表面にＳｉ酸化膜が形成された、ＳｉもしくはＳｉＣからなる基板保持部材であって、前記基板保持部材のおもて面のＳｉ酸化膜の膜厚が２００ｎｍ以上５００ｎｍ以下、かつ前記基板保持部材のおもて面のＳｉ酸化膜の膜厚Ｘと、前記基板裏面のＳｉ酸化膜の膜厚Ｙが、Ｙ＝Ｃ－Ｘ，尚、Ｃは８００～１０００の定数の関係式の範囲にある基板保持部材に、前記基板を搭載し、前記基板から距離５ｍｍ以内のＨ ２ およびＡｒからなるプロセスガスの流速を、０．１ｍ／秒以上、１ｍ／秒以下として、前記基板を、７００℃以上８５０℃以下の一定温度で、３０分以上１２０分以下保持し、その後、前記プロセスガスの流速を維持しつつ、昇温した後に、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持する熱処理工程と、前記熱処理工程の後、前記基板の裏面Ｓｉ酸化膜を、前記基板外周からの距離０．１～１．０ｍｍを外周加工で除去する工程と、前記熱処理工程の後、Ｓｉ単結晶エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜するエピタキシャル膜成膜工程と、を備えることを特徴としている。
このように、本発明にかかるシリコンウェーハの製造方法は、熱処理のプロセスにおいて、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制できるため、エピタキシャル膜におけるＳＦを抑制できる。具体的には、本発明に用いられる基板は、ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整された基板であり、結晶中にＰが凝集して形成される欠陥の実体はＳｉ－Ｐ結晶欠陥である。
尚、Ｓｉ－Ｐ結晶欠陥の最大辺長さは１００ｎｍ未満、かつその密度は１×１０１２／ｃｍ３未満である。
Ｓｉ－Ｐ欠陥の最大辺長さが１００ｎｍ以上の場合に、Ｓｉ－Ｐ欠陥がエピタキシャル膜成膜工程の後、ＳＦ（ＬＰＤ：Light Point Defect（ライト・ポイント・デフェクト））として顕在化する。しかもＳｉ－Ｐ欠陥の密度が１×１０１２／ｃｍ３以上の場合には、ＳＦ個数が著しく増加するため、好ましくない。
また、基板の裏面に厚さ３００ｎｍ以上７００ｎｍ以下のＳｉ酸化膜が形成され、かつ特定の厚さ寸法を有するＳｉ酸化膜が形成された基板保持部材に、前記基板を搭載して熱処理が施されるため、基板からドープ剤であるリン（Ｐ）の外方への拡散が抑制され、エピタキシャル膜（層）及びここに形成されるデバイス活性層の抵抗率の変動を抑制できる。
そして、前記基板から距離５ｍｍ以内のプロセスガス流速を、０．１ｍ／秒以上、１ｍ／秒以下として、前記基板を、７００℃以上８５０℃以下の一定温度で、３０分以上１２０分以下保持する。
７００℃以上で熱処理を行うと、ウェーハ裏面に形成されるＳｉ酸化膜から不純物、水分や酸素が離脱する。一方、Ｓｉ基板表面は８５０℃以上の温度で反応する。そのため、８５０℃以上の温度で熱処理すると、Ｓｉ酸化膜から離脱した不純物等により、ウェーハ表面粗さが悪化する。
本発明では、７００℃以上８５０℃以下の温度範囲で一定時間保持することで、Ｓｉ酸化膜からの不純物等の離脱による、ウェーハ表面粗さの悪化を抑制する。また、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）の成長温度は７００℃未満、これを消滅させる温度領域は７００℃以上であるため、７００℃以上８５０℃以下の温度範囲で一定時間保持することで、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を減少させることができる。
また、前記温度範囲での基板の保持時間は、３０分以上１２０分以下である。
尚、この保持時間が３０分未満の場合には、酸化膜の密度が不十分となり、またＰ凝集欠陥（Ｓｉ－Ｐ欠陥）を消滅させることができず、好ましくなく、また保持時間が１２０分を越える場合には、生産性低下となり、好ましくない。
また、前記基板から距離５ｍｍ以内のプロセスガス流速を、０．１ｍ／秒以上、１ｍ／秒以下としたのは、裏面酸化膜のエッチングを考慮した理由による。
プロセスガス流速を、０．１ｍ／秒未満の場合には、炉内のガス流れが整流とならず汚染の原因となるため好ましくなく、１ｍ／秒を超える場合には、裏面酸化膜のエッチングが促進されるため好ましくない。
尚、基板から距離５ｍｍ以内とは、基板裏面からの距離が５ｍｍ以内であることを意味し、５ｍｍ以内としたのは、前記裏面酸化膜エッチングの量を決めるのがこの距離である理由による。
本発明では、前記基板を７００℃以上８５０℃以下の一定温度で、３０分以上１２０分以下保持した後、更に、プロセスガス流速を維持しつつ、昇温し、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持する。
このように、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持するのはＳｉ－Ｐ欠陥の歪みを修正するためであり、Ｓｉ－Ｐ欠陥の歪みの修正により、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制できる。
尚、その後、前記基板を降温し、７００℃以下４５０℃以上のウェーハの体験時間を１０分未満するのが好ましい。このように、７００℃以下４５０℃以上の温度範囲の通過時間を短くすることにより、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができる。
また、上記した熱処理におけるプロセスガスを、Ｈ２およびＡｒからなる混合ガスとしている。
このように、Ｈ２およびＡｒからなる混合ガスを用いて、シリコンウェーハの熱処理が行われるため、Ｈ２分圧８０－５０％で８５０℃未満では、酸化膜内水分などの不純物が還元される。そのためこの緻密化が促進される。また、Ｈ２分圧０．０１－２０％で８５０℃以上では、Ｈ２による酸化膜（ＳｉＯ２）の還元が抑制され減少を抑えることができ、好ましい。
また、前記熱処理工程の後、基板の裏面Ｓｉ酸化膜における、基板外周から距離０．１～１．０ｍｍを加工で除去する。ここで、基板外周から距離０．１～１．０ｍｍとは、基板外周縁から、内方に距離０．１ｍｍ以上１．０ｍｍ以下の範囲を意味している。
このように、基板の裏面Ｓｉ酸化膜を、基板外周縁から距離０．１ｍｍ～１．０ｍｍ範囲内の特定寸法の距離まで、加工で除去するのは、その後の長時間熱処理でＰが外方拡散する位置となり、この結果、同位置からのエピタキシャル膜成膜工程でのＰ外方拡散が抑制され、オートドープの対策となるためである。（なお除去面積は僅かであり、長時間熱処理でのウェーハへの内方拡散量は無視できる程度のものである。）
そして、基板外周から距離０．１ｍｍ未満のＳｉ酸化膜の除去では、上記効果が得られず、基板外周からの距離１．０ｍｍを越えるＳｉ酸化膜の除去では、酸化膜が存在しない面積が増加することで、長時間熱処理やエピタキシャル膜成膜工程での保持部材からの機械的ダメージが増加するため好ましくない。
更に、前記熱処理工程の後、Ｓｉ単結晶エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜される。
Ｓｉ単結晶エピタキシャル膜を１．３μｍ未満では、デバイスでの電気制御が困難であり、また１０．０μｍを越える場合には、生産性やコストの観点から、好ましくない。
以上のように、本発明にあっては、熱処理のプロセスにおいて、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することによって、最終的にエピタキシャル膜におけるＳＦを抑制することができる。また、基板からドープ剤であるリン（Ｐ）の外方への拡散が抑制され、エピタキシャル膜（層）及びここに形成されるデバイス活性層の抵抗率の変動を抑制できる。
ここで、前記基板保持部材が、基板を保持する保持面を有し、前記保持面の垂線と、保持される基板表面の垂線とのなす角度を０．５°以上５°以下とすることが望ましい。
保持面の垂線と、保持される基板表面の垂線とのなす角度が０．５°未満の場合には、ウェーハ裏面と基板保持部材との接触面積増加による両者の酸化膜厚の減少が顕著となり、好ましくない。
一方、保持面の垂線と、保持される基板表面の垂線とのなす角度が５°を越える場合には、保持位置がウェーハベベル部分となり、ベベル部分にダメージが受けるため、好ましくない。
前記基板保持部材が、複数の基板を保持し、かつ保持される基板の間隔を１０ｍｍ以上、１５ｍｍ以下とすることが好ましい。
基板の間隔が１０ｍｍ未満の場合には、気相で分解した酸化膜が対抗するウェーハ表面を連続的に酸化かつ気相エッチングされるので、表面粗さ増加の原因となり、好ましくない。基板の間隔が１５ｍｍを超える場合には、処理枚数減少により生産性低下となり、好ましくない。
また、前記基板保持部材の表面のＳｉ酸化膜は、１０００℃以上の温度で、酸素と窒素の２種のソースガスを用いて形成することが望ましい。
酸素と窒素の２種のソースガスを使用するのは、形成する膜を酸窒化とすることで反応による分解を抑制するためである。
また、熱処理工程におけるプロセスガスを、７００℃以上８５０℃未満はＨ２分圧８０～５０％のＡｒ希釈ガスとし、７００℃未満および８５０℃以上はＨ２分圧０．０１～２０％のＡｒ希釈ガスとすることが望ましい。
７００℃以上８５０℃未満は、Ｈ２分圧８０～５０％のＡｒ希釈ガスとしたのは、Ｈ２分圧８０－５０％の８５０℃未満では酸化膜内水分などの不純物が還元されるため、酸化膜の緻密化を促進させるためであり、また７００℃未満および８５０℃以上はＨ２分圧０．０１～２０％のＡｒ希釈ガスとしたのは、Ｈ２による酸化膜（ＳｉＯ２）の還元を抑制するためである。
また、エピタキシャル膜成膜工程前の基板に対して、表面清浄化処理を行う工程を含み、
前記表面清浄化処理工程では、Ｈ２（水素）およびＨＣｌ（塩化水素）の混合ガスで、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下エッチングで除去することが望ましい。
このように、基板の表面清浄化処理を行うことにより、エピタキシャル膜成膜工程後のＳＦをより低減することができる。
このとき、ＨＣｌ（塩化水素）ガスでの欠陥除去が有効であり、Ｈ２（水素）およびＨＣｌ（塩化水素）の混合ガスによる、欠陥除去が好ましい。
ただし、欠陥残存深さは概ね１００ｎｍ以下であり、その生産性などを考慮すると、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下のエッチングが適切である。
また、Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上６．０μｍ／分以下の成膜速度で成膜することが望ましい。
Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上、６．０μｍ／分以下とすることによって、ＬＰＤを抑制することができることが判明した。
尚、エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜するのは、Ｓｉ単結晶エピタキシャル膜を１．３μｍ未満では、デバイスプロセスでの電気耐圧を維持できず、また１０．０μｍを越える場合には、エピウェーハのコスト増加となるため好ましくないためである。
本発明によれば、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制し、エピタキシャル膜におけるＳＦを抑制できると共に、抵抗率の変動を抑制できる、シリコンウェーハの製造方法を得ることができる。
図１は、本発明にかかるシリコンウェーハの製造方法の実施形態のフローチャートを示す図である。 図２は、図１に続く、本発明にかかるシリコンウェーハの製造方法の実施形態のフローチャートを示す図である。 図３は、図２に続く、本発明にかかるシリコンウェーハの製造方法の実施形態のフローチャートを示す図である。 図４は、基板裏面に形成されるＳｉ酸化膜と、基板保持部材のＳｉ酸化膜の化学反応を模式的に示した図である。 図５は、基板裏面に形成されるＳｉ酸化膜の膜厚と、基板保持部材のＳｉ酸化膜の膜厚の関係を示した図である。 図６は、縦型の基板保持部材を示す図である。 図７は、図６に示した基板保持部材の一部拡大図である。 図８は、ＬＰＤのＳｉ成膜温度および成長速度依存性を示す図である。 図９は、水冷体を備える引上げ装置の概略構成図である。 図１０は実験１の結果を示す図である。 図１１は実験２の結果を示す図である。 図１２は実験３の結果を示す図である。 図１３は実験５の結果を示す図である。 図１４は実験６の結果を示す図である。 図１５は実験７の結果を示す図である。 図１６は実験８の結果を示す図である。
本発明にかかるシリコンウェーハの製造方法の実施形態について、図１～図３に基づいて説明する。尚、以下に示す実施形態は一例を示すものであって、本発明はこの実施形態に制限されるものではない。
図１に示すように、チョクラルスキー法によりＳｉ単結晶を成長させ、Ｓｉ単結晶インゴットを製作する（ステップＳ１）。このＳｉ単結晶成長において、ドーパントはリン（Ｐ）であり、引上速度を０．５以上１．０ｍｍ／ｍｉｎ以下とし、さらに２０００以上４０００Ｇａｕｓｓ以下の磁場を印加して、Ｓｉ単結晶の引上げが行われる。
引上速度を０．５以上１．０ｍｍ／ｍｉｎ以下としたのは以下の理由による。
低抵抗領域での結晶が、セル成長する組成的過冷却現象を抑制するためには、Ｇ（融液温度勾配）／Ｖ（引上速度）を大きくする必要がある。
即ち、Ｖ（引上速度）を小さくすることにより、組成的過冷却現象を抑制することができるが、引上速度を減少させた場合、７００℃以下（６００℃～７００℃以下の温度範囲）の通過時間が長くなり、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができない。
このため、引き上げ炉内に水冷体を設置して結晶を強制的に冷却し、かつ引上速度を０．５以上１．０ｍｍ／ｍｉｎ以下とし、さらに磁場印加を２０００以上４０００Ｇａｕｓｓ以下で行うことで、温度勾配Ｇを大きくし、組成的過冷却現象を抑制すると共に、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制する。この製造条件は、結晶成長においては、６００℃以上７００℃以下の通過時間がＳｉ－Ｐ欠陥の成長を促進する温度領域となるため、この通過時間を短縮するための条件となる。
具体的には、引上速度を０．５ｍｍ／ｍｉｎ未満の場合には、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができず、引上速度が１．０ｍｍ／ｍｉｎを越える場合には、組成的過冷却現象を抑制することができないため、好ましくない。
そして、引上げ炉内に水冷体を設置して、成長したＳｉ単結晶を強制的に冷却して形成する。例えば、図９に示すように、引上げ装置１１の引上げ炉１２の上部と遮蔽板１４との間に円筒状の水冷体１３を設置することにより、引上げ中のシリコン単結晶１５を強制的に冷却することで、７００℃以下６００℃以上の滞在時間を短縮することができる。 尚、図中、符号１６は石英ガラスルツボ、符号１７はヒータ、符号１８は磁場印加部、符号１９はシリコン単結晶１５を引上げるワイヤーである。
このように、水冷体によって、成長したＳｉ単結晶を強制的に冷却して、６００℃未満の温度に冷却する。即ち、７００℃以下６００℃以上のウェーハの体験時間を短くすることにより、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができる。
そして、Ｓｉ単結晶インゴットを、スライス角度が主表面方位に対して０．１°以上０．４°以下の範囲となるようにスライスし、基板を製作する（ステップＳ２）。
前記基板のスライス角度は、エピタキシャル膜の成膜時のＳＦの成長と消滅に影響を与える。主表面方位はＳｉ（１００）であり、スライス角度は前記主表面方位に対して０．１°以上０．４°以下の範囲である。
即ち、スライス角度は前記主表面方位に対して０．１°以上０．４°以下の範囲とすることにより、ＳＦの欠陥消滅にはエピタキシャル膜の成膜中にＳｉ原子が移動をおこなうパスとなるＳｉステップ幅が形成される。このＳｉステップ幅が形成されることにより、Ｓｉ原子が移動することができ、Ｓｉ原子歪みが除去され、ＳＦを消滅させることができる。
そして、このようにして製作された基板は、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、結晶中にＰが凝集して形成される欠陥の実体がＳｉ－Ｐ結晶欠陥である欠陥を含んでいる（ステップＳ３）。
抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下の基板は、社会的に求められている基板である。しかも、上記した基板の製作方法（ステップＳ１、Ｓ２）によっても、Ｓｉ－Ｐ結晶欠陥は抑制されるものの、残存し、Ｓｉ－Ｐ結晶欠陥を含んでいる。
尚、前記抵抗率、前記固溶酸素濃度は、ドーパント濃度、引上速度、磁場強度を調整することによって得ることができる。また、所定の抵抗率、所定の固溶酸素濃度を得るために、変更しても良い。
このようにして製作された基板のＳｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満であることが望ましい。
Ｓｉ－Ｐ欠陥の最大辺長さが１００ｎｍ以上の場合に、Ｓｉ－Ｐ欠陥がエピタキシャル膜成膜工程の後、ＳＦ（ＬＰＤ）として顕在化する。またＳｉ－Ｐ欠陥の密度が１×１０１２／ｃｍ３以上の場合においてもＳＦ（ＬＰＤ）が残存することとなる。
よって、Ｓｉ－Ｐ欠陥の最大辺長さが１００ｎｍ未満であることが好ましく、またＳｉ－Ｐ欠陥の密度が１×１０１２／ｃｍ３未満であることが望ましく、このように調整された結晶成長をおこなうことが好ましい。
次に、基板の裏面にＳｉ酸化膜を形成する（ステップＳ４）。
パワーＭＯＳＦＥＴでは、一般的にウェーハ裏面にＳｉ酸化膜が形成される。このＳｉ酸化膜は、例えば５００℃未満の低温ＣＶＤにより形成される。
この基板の裏面Ｓｉ酸化膜は、エピタキシャル膜の成膜時におけるオートドープを抑制するためのものであり、一般的には、減圧下、および４００～５００℃の範囲で、３００～７００ｎｍの厚さで成膜される。
そしてまた、この基板の裏面に形成されるＳｉ酸化膜の膜厚Ｙと、後述する基板保持部材に形成されるＳｉ酸化膜の膜厚Ｘとは、Ｙ＝Ｃ－Ｘの関係式の範囲内にある。尚、Ｃは８００～１０００の定数である。
この基板の裏面に形成されるＳｉ酸化膜の膜厚Ｙと、後述する基板保持部材に形成されるＳｉ酸化膜の膜厚Ｘとが、上記した特定の範囲内にあるため、基板保持部材に、前記基板を搭載して熱処理が施した際、基板からドープ剤であるリン（Ｐ）の外方への拡散が抑制され、エピタキシャル膜（層）及びここに形成されるデバイス活性層の抵抗率の変動を抑制できる。
具体的に説明すると、図４に示すように、基板裏面に形成されたＳｉ酸化膜（ＬＴＯ）よりＳｉＯ２が脱離する。
Ｓｉ＋ＳｉＯ２⇒ ２ＳｉＯ（ｇａｓ）
そして、この脱離２ＳｉＯ（ｇａｓ）が、表面にＳｉ酸化膜が形成されたＳｉもしくはＳｉＣからなる基板保持部材（Ｓｉボート）のＳｉ酸化膜（熱酸化膜）を酸化し、Ｓｉを放出する。
２ＳｉＯ（ｇａｓ）＋ＳｉＯ２ ⇒ ２ＳｉＯ２＋Ｓｉ
尚、基板保持部材（Ｓｉボート）のＳｉ酸化膜（熱酸化膜）からもＳｉＯ（ｇａｓ）が脱離するが、基板裏面に形成されたＳｉ酸化膜（ＬＴＯ）の１／１００なので無視できる。
このように、基板保持部材のＳｉ酸化膜（熱酸化膜）が酸化されると常に同じ状態で、基板を保持（載置）することが困難になる。
そのため、基板裏面に形成されるＳｉ酸化膜と、基板保持部材のＳｉ酸化膜（熱酸化膜）の両方の酸化膜の厚さを規定する必要がある。
まず、Ｓｉの膜中拡散を抑制するために、そしてその後のドーパント外方拡散を抑制するために、基板裏面に形成されるＳｉ酸化膜（ＬＴＯ）の膜厚は、３００ｎｍ以上、７００ｎｍ以下、基板保持部材（Ｓｉボート）のＳｉ酸化膜（熱酸化膜）の膜厚は、２００ｎｍ以上、５００ｎｍ以下が必要である。
基板裏面に形成されるＳｉ酸化膜の膜厚が、３００ｎｍ未満の場合には、酸化膜を通過するＰが原因で基板からのオートドープが顕著となり、７００ｎｍを超える場合には、生産性低下およびコスト増加となるので好ましくない。
また、基板保持部材のＳｉ酸化膜（熱酸化膜）の膜厚が、２００ｎｍ未満の場合には、裏面酸化膜の減少が顕著であり、５００ｎｍ以下を越える場合には、生産性低下およびコスト増加となるので好ましくない。
そして、基板裏面に形成されたＳｉ酸化膜からの供給されるＳｉＯ（ｇａｓ）による、基板保持部材のＳｉ酸化膜（熱酸化膜）の膜厚の増加量と、基板保持部材のＳｉ酸化膜（熱酸化膜）の酸化による膜厚の減少量が等しくなれば、基板保持部材のＳｉ酸化膜（熱酸化膜）の膜厚変化が少なくなる。ただしむやみに厚くすると、コスト高となる。
図４に示すように、基板裏面に形成されたＳｉ酸化膜（ＬＴＯ）よりＳｉＯ２が脱離し、この脱離ＳｉＯ２が熱酸化膜を拡散し、酸化ＳｉおよびＳｉ原子を放出する。基板保持部材の熱酸化膜が酸化されると常に同じ状態でウェーハを保持することが困難になるため、ＬＴＯと基板保持部材の熱酸化膜の厚さを考慮する必要がある。ＬＴＯと基板保持部材の酸化膜中拡散速度はその厚さに依存するので、一方が厚い場合は一方が薄いことで、両者の膜厚変化のバランスがたもたれる。これを図に示すと図５にようになり、斜線部分が適正な範囲となる。
続いて、前記基板裏面のＳｉ酸化膜の形成工程の後、前記基板のおもて面に、鏡面加工が施される（ステップＳ５）。
この鏡面研磨は、研磨布等による機械的な効果、そしてスラリー等での化学的な効果でなされるのが一般的である。尚、この鏡面研磨で、直接的にＳｉ－Ｐ欠陥が減少することはない。しかしながら、鏡面研磨でより表面粗さを低減することで、その後の熱処理でＳｉ－Ｐ欠陥を消滅しやすい状態にすることができる。
次に、図２に示すように、前記おもて面が鏡面加工された基板に対し、酸溶液もしくは酸雰囲気でそのおもて面酸化膜を除去する（ステップＳ６）。
Ｓｉ表面の清浄化はもちろん、Ｓｉ－Ｐの欠陥消滅にもおもて面の自然酸化膜を除去する必要があるため、酸化膜除去工程を含むことが望ましい。薬液でこれをおこなう場合の一例を挙げれば、使用薬液ＨＦ、純水で希釈されたＨＦ濃度は０．１～５％、処理時間は３０～１２０秒が好ましい。
次に、表面にＳｉ酸化膜が形成された、ＳｉもしくはＳｉＣからなる基板保持部材に、基板を搭載する（ステップＳ７）。
基板保持部材としては、例えば、図６に示すような縦型ウエハボート１を用いることができる。この縦型ウエハボート１は、底板２と、天板３と、４つの支柱４とから概略構成されて、シリコン（Ｓｉ）または炭化珪素（ＳｉＣ）から構成され、その表面にはＳｉ酸化膜４ａ１が形成されている。
この４つの支柱４の下端部には底板２が取り付けられ、また支柱４の上端部には天板３が、上記底板２１と平行をなすように固定されている。また前記支柱４の縦方向に、複数の棚部４ａが形成され、前記棚部４ａに基板が搭載されるように構成されている。
また、図７に示すように、前記縦型ウエハボート１が、複数の基板Ｗを保持し、かつ保持される基板Ｗの間隔ｔを１０ｍｍ以上、１５ｍｍ以下とする。基板Ｗの間隔ｔが１０ｍｍ未満の場合には、酸化膜からの脱離ガスのウェーハ表面への影響を抑制するためである。
基板Ｗの間隔ｔが１５ｍｍを越えると、生産性が落ち好ましくない。
また、図７に示すように、基板を保持する棚部４ａの保持面の垂線Ｌ１と、保持される基板表面の垂線Ｌ２とのなす角度θを０．５°以上５°以下に形成されている。
この保持面の垂線Ｌ１と、保持される基板表面の垂線Ｌ２とのなす角度を０．５°以上５°以下とするのは、基板の裏面に形成されたＳｉ酸化膜と基板保持部材（縦型ウエハボート１の棚部４ａ）との接触面積をより減少、かつ最小とできる範囲である。
尚、最大値５°は一般的な半導体Ｓｉ基板のベベル部テーパ角度を考慮したものである。
この基板保持部材は、例えば、図７に示すような縦型のウエハボート１であって、その表面にＳｉ酸化膜４ａ１の膜厚Ｘが２００ｎｍ以上５００ｎｍ以下形成されている。
また、この基板保持部材のＳｉ酸化膜の膜厚Ｘと、前記基板裏面のＳｉ酸化膜の膜厚Ｙが、Ｙ＝Ｃ－Ｘ，尚、Ｃは８００～１０００の定数の関係式の範囲になるように、予め基板保持部材にＳｉ酸化膜に形成する。
前記基板保持部材の表面のＳｉ酸化膜は１０００℃以上の温度で、酸素と窒素の２種のソースガスを使用することによって、形成される。１０００℃以上が必要なのは、これ以上の温度であればＳｉ酸化膜の密度がほぼ一定値になるためである。また部材の強度を保持するため、その上限は１２００℃が好ましい。
ソースガスとして窒素ガスを使用することによって、Ｓｉ酸化膜中に、Ｓｉ３Ｎ４が含まれ、Ｓｉ酸化膜の強度が強化される。これは、形成する膜を酸窒化とすることで反応による分解を抑制するためである。
続いて、図２に示すように、前記基板を７００℃以上８５０℃以下の一定温度で、３０分以上１２０分以下保持する、熱処理を行う（ステップＳ８）。
前記したＳｉ酸化膜は、約７００℃以上で緻密化がなされる。その際、Ｓｉ酸化膜から脱離する不純物、水分や酸素が存在する。一方、Ｓｉ基板表面は８５０℃以上で反応し、
この８５０℃以上で前記脱離があると、ウェーハ表面粗さが増加する。尚、７００℃以上８５０℃未満の温度において、Ｓｉ－Ｐ欠陥内のＰの分解および拡散促進もなされるが、温度帯が低いため、Ｓｉ－Ｐ欠陥の増大や密度増加は起きない。
そのため、前記脱離反応を前記温度範囲、即ち、７００℃以上８５０℃未満の一定温度とすることにより、Ｓｉ酸化膜から不純物、水分や酸素を外方拡散できると共に、ウェーハ表面粗さの増大を抑制できる。
また、前記温度範囲での基板の保持時間は、３０分以上１２０分以下である。
尚、この保持時間が３０分未満の場合には、外方拡散が促進できず好ましくなく、また保持時間が１２０分を越える場合には、生産性低下となり、好ましくない。
また、この熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（プロセスガス）で行う。Ｈ２分圧８０～５０％のＡｒ希釈ガスとしたのは、Ｓｉ－Ｐ欠陥消滅を促進しつつ、同様にＨ２による物理的なＳｉ酸化膜エッチングを抑制するためである。
更に、前記基板から距離５ｍｍ以内のＨ２およびＡｒからなる混合ガス（プロセスガス）流速を、０．１ｍ／秒以上、１ｍ／秒以下とする。
基板からの距離５ｍｍ以内のプロセスガス流速が１ｍ／秒以下とされるのは、基板裏面の酸化膜から離脱するガスの抑制するためである。また、ＳｉＯガスなどが高密度となることで、繰り返しの反応を抑制するためである。
したがって、プロセスガス流速を、０．１ｍ／秒未満の場合には、炉内のガス流れが整流とならず汚染の原因となるので好ましくなく、１ｍ／秒を超える場合には、裏面酸化膜のエッチングが促進されるため好ましくない。
尚、基板から距離５ｍｍ以内とは、基板裏面からの距離５ｍｍ以内であり、５ｍｍ以内としたのは、酸化膜のエッチングを決める流速の影響範囲を考慮したものである。
続いて、昇温した後に、基板を１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持する（ステップＳ９）。尚、この熱処理の炉内雰囲気も、ステップＳ８と同様に、Ｈ２およびＡｒからなる混合ガスであり、流速も維持される。
このように、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持することにより、Ｓｉ－Ｐ欠陥の歪みを修正することができる。その結果、エピタキシャル膜のＳＦ欠陥が抑制される。
尚、１１００℃未満、また３０分未満では、Ｓｉ－Ｐ欠陥の歪みを修正することができず、１２５０℃を越える温度、また１２０分を超える時間では、基板が変形するため、好ましくない。
更に、この後、７００℃未満、４５０℃以上のウェーハの体験時間を１０分未満とするように、降温する（ステップＳ１０）。
尚、この熱処理の炉内雰囲気も、ステップＳ８と同様に、Ｈ２およびＡｒからなる混合ガスであり、流速も維持される。
このように、４５０℃以上７００℃未満の通過時間を短くすることにより、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができる。
また、上記熱処理工程における炉内雰囲気（Ｈ２およびＡｒからなる混合ガス（プロセスガス））を、７００℃以上８５０℃未満の場合には、Ｈ２分圧８０～５０％のＡｒ希釈ガスとし、７００℃未満および８５０℃以上の場合には、Ｈ２分圧０．０１～２０％のＡｒ希釈ガスとすることが望ましい。
７００℃以上８５０℃未満において、Ｈ２分圧８０～５０％のＡｒ希釈ガスとしたのは、Ｈ２分圧８０－５０％の８５０℃未満では酸化膜内水分などの不純物が還元されるため、酸化膜の緻密化を促進させるためである。
また７００℃未満および８５０℃以上において、Ｈ２分圧０．０１～２０％のＡｒ希釈ガスとしたのは、Ｈ２による酸化膜（ＳｉＯ２）の還元を抑制するためである。
図３に示すように、前記熱処理工程の後、基板の裏面Ｓｉ酸化膜を、基板外周縁からの距離０．１～１．０ｍｍを外周加工で除去する（ステップＳ１１）。
熱処理により部分的エッチングされた酸化膜外周部を除去することで、その後にプロセスでの基板裏面Ｓｉ酸化膜の剥離を抑制するためである。ただし、オートドープに影響ない程度であるウェーハ外周からの距離０．１ｍｍ～１．０ｍｍとする。
このように、基板の裏面Ｓｉ酸化膜を、基板外周縁から距離０．１ｍｍ～１．０ｍｍ範囲内の特定寸法の距離まで、加工で除去するのは、その後の長時間熱処理でＰが外方拡散する位置となり、この結果、同位置からのエピタキシャル膜成膜工程でのＰ外方拡散が抑制され、オートドープの対策となるためである。（なお除去面積は僅かであり、長時間熱処理でのウェーハへの内方拡散量は無視できる程度のものである。）
そして、基板外周から距離０．１ｍｍ未満のＳｉ酸化膜の除去では、上記効果が得られず、基板外周からの距離１．０ｍｍを越えるＳｉ酸化膜の除去では、酸化膜が存在しない面積が増加することで、長時間熱処理やエピタキシャル膜成膜工程での保持部材からの機械的ダメージが増加するため好ましくない。
次に、図３に示すように、エピタキシャル膜成膜工程前の基板に対して、表面清浄化処理を行う（ステップＳ１２）。
この表面清浄化処理工程では、Ｈ２（水素）およびＨＣｌ（塩化水素）の混合ガスで、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下エッチングで除去する。
このように、基板の表面清浄化処理を行うことにより、エピタキシャル膜成膜工程後のＳＦをより低減することができる。このとき、ＨＣｌ（塩化水素）ガスでの欠陥除去が有効であり、Ｈ２（水素）およびＨＣｌ（塩化水素）の混合ガスによる、欠陥除去がより好ましい。
ただし、欠陥残存深さは概ね１００ｎｍ以下であり、その生産性などを考慮すると、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下のエッチングが適切である。
続いて、Ｓｉ単結晶エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜する。Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上６．０μｍ／分以下の成膜速度で成膜する（ステップＳ１３）。
研究の結果、ＳＦ低減に適切な、Ｓｉ単結晶エピタキシャル膜の成長速度および温度の組み合わせがあることが判明した。
図８に示すように、Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上、６．０μｍ／分以下とすることによって、ＬＰＤを抑制することができることが判明した。
尚、Ｓｉ単結晶エピタキシャル膜を１．３μｍ未満では、デバイスでの電気制御が困難であり、また１０．０μｍを越える場合には、生産性やコストの観点から、好ましくない。
Ｓｉ成膜は、表面の原子ステップ上をＳｉ原子が移動することにより、Ｓｉ成膜なされる。この過程で、Ｓｉ－Ｐ欠陥起因のＳｉ原子の配列の乱れを、このＳｉ原子移動で修正することにより、ＳＦを抑制することができる。
したがって、Ｓｉ成膜とこの修正とを両立するためには、Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上、６．０μｍ／分以下の条件が必要である。
以下、本発明を実施例及び比較例に基づいてさらに具体的に説明するが、本発明はこれら実施例等により制限されるものではない。
（実験１）
Ｓｉ単結晶の引上げ速度の変化、磁場強度の変化、水冷体の強制冷却の有無によって、基板に生じるＳｉ－Ｐ欠陥のサイズ、密度を検証した。
まず、ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整され、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下になるようにＳｉ単結晶を引き上げた。
この単結晶成長において、引上速度を０．３ｍｍ／ｍｉｎ～１．４ｍｍ／ｍｉｎと変えた。また磁場印加を３０００Ｇａｕｓｓとした。また、引き上げ炉内に水冷体を設置した場合と、設置しない場合で、Ｓｉ－Ｐ欠陥の最大辺長さを調べるとともに、Ｓｉ－Ｐ欠陥密度を調べた。この結果を図１０に示す。
尚、Ｓｉ－Ｐ欠陥サイズは透過電子顕微鏡により測定し、また密度は、透過電子顕微鏡での欠陥観察とし、その観察領域からＳｉ－Ｐ欠陥密度を算出した。
その結果、水冷体を設置した場合と、設置しない場合のいずれの場合についても、Ｓｉ－Ｐ欠陥の最大辺長さは１００ｎｍ未満であった。
また、水冷体を設置しない場合、引上げ速度を増大させることで、密度は減少する傾向で、約０．７ｍｍ／ｍｉｎ以上で、１×１０１２／ｃｍ３以下となる。ただし、そこからの減少率は非常に小さい。
一方、水冷体を設置した場合、引上げ速度を０．５ｍｍ／ｍｉｎ以上とすることで、密度は１×１０１２／ｃｍ ３ 以下となった。引上げ速度を１ｍｍ／ｍｉｎより大きくしても、その速度の増大につれて、密度は減少傾向だが、効果が小さく、また生産性の低下になるため、１ｍｍ／ｍｉｎ以下の引き上げ速度が好ましい。
（実験２）
この実験２は、図２のステップＳ７に示される、Ｙ＝Ｃ－Ｘ，尚、Ｃは８００～１０００の定数の関係式の範囲にある場合には、スリップ累積長が１０ｍｍ未満となることを検証した。
ドーパントは赤燐、引上げ速度は、０．７ｍｍ／ｍｉｎ、磁場強度を３０００Ｇａｕｓｓとした。そして、抵抗率は０．８０Ωｃｍ、酸素濃度は０．８×１０１８ａｔｏｍｓ／ｃｃ、スライス角度は０．３°とした基板を得た。
そして、裏面酸化膜成膜を４３０℃および厚さ５００ｎｍの条件下で形成し、基板のおもて面を、研磨布およびコロイダルシリカ含有スラリーの機械的かつ化学的条件下の条件下で鏡面加工した。
また、基板の熱処理時間を変えて、その裏面酸化膜（ＬＴＯ）の厚さを変更した。また、処理をおこなうＳｉボートに形成される熱酸化膜の厚さを変更した。
そして、両者を組み合わせ、基板を１２００℃および６０分で処理し、各ウェーハのスリップ累積長を、Ｘ線トポグラフィーで測定した。その結果を図１１に示す。図１１では、〇はスリップ累積長が１０ｍｍ未満、△はスリップ累積長が１０ｍｍ以上５０ｍｍ以下、×はスリップ累積長が５０ｍｍを超えることを示ししている。
そして、Ｓｉボートに形成される熱酸化膜の膜厚が２００ｎｍ以上５００ｎｍ以下、かつ熱酸化膜の膜厚Ｘと、前記基板裏面のＳｉ酸化膜（ＬＴＯ）の膜厚Ｙが、Ｙ＝Ｃ－Ｘ，尚、Ｃは８００～１０００の定数の関係式の範囲にある場合には、スリップ累積長が１０ｍｍ未満となり、良好な結果を得ることができた。
（実験３）
この実験３は、図２のステップＳ８に示される、基板を７００℃以上８５０℃未満の一定温度で３０分以上１２０分以下保持することによって、ウェーハ表面粗さ増加を低減し、これにより発生するウェーハ表面ピット（ＬＰＤ）も抑制、そしてＳｉ－Ｐ欠陥消滅促進に関して、検証実験を行った。
抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。このおもて面が鏡面加工された基板に対し、１２００℃および６０分の処理を縦型拡散炉にておこなった。尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧１％のＡｒ希釈ガス）とした。
前記１２００℃および６０分の熱処理の昇温時に、基板を６５０℃、７００℃、８００℃、８５０℃、９００℃の温度で、１５分、３０分、１２０分、１８０分保持する、熱処理を行った。
尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧６０％のＡｒ希釈ガス）とした。このときの基板から距離５ｍｍ以内のプロセスガス流速を、
０．７ｍ／秒とした。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍ、成膜速度４．０μｍ／分および１１５０℃で成膜した。尚、この成膜前のＨＣｌでのＳｉ表層除去量を、１００ｎｍとした。この際のＨＣｌ分圧は０．５％とした。
検証手法はKLA-Tencor社製のSurfScan SP1によるＬＰＤ数とした。その結果を図１２に示す。図１２に示されるように、ＬＰＤ数は３０分で概ね一定値になることが分かった。生産性を考慮すると、保持時間は、３０分から１２０分が好ましいことが確認された。
また、６５０℃、または９００℃で保持した場合のＬＰＤ数の悪化は、この温度で保持したために、ウェーハ裏面のＳｉ酸化膜から不純物、水分、酸素が脱離して、ウェーハ表面粗さを増加させ、またこれによるピットが発生し、エピ後にもＬＰＤとして残存したためと考えられる。したがって、基板の熱処理温度は、７００℃～８５０℃の温度が好ましい。
（実験４）
実験３において、前記１２００℃および６０分の熱処理の昇温時に、基板を８００℃の温度で、１２０分保持し、基板から距離５ｍｍ以内のプロセスガス流速を、０．０５ｍ／秒、０．１ｍ／秒、０．５ｍ／秒、１．０ｍ／秒、および１．５ｍ／秒と変えて実験した。
以上のウェーハの目視での外観検査をおこなった結果、０．０５ｍ／秒ではウェーハおもて側での明確な白濁が、１．５ｍ／秒では裏面酸化膜のエッチングによるピンホールが、双方で確認され、０．１ｍ／秒、０．５ｍ／秒、１．０ｍ／秒、ではこれらが確認されなかった。
（実験５）
この実験５は、図２のステップＳ９に示される、基板を１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持することにより、Ｓｉ－Ｐ欠陥の歪みを修正することができることが認められることを、検証実験した。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。
そして、このおもて面が鏡面加工された基板に対し、１０５０℃、１１００℃、１２００℃、１２５０℃、１２７０℃での処理を１５分、３０分、１２０分、１８０分縦型拡散炉にて行った。尚、この処理前の昇温時に、基板を８００℃および１２０分保持する、熱処理を行った。また、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧１％のＡｒ希釈ガス）とした。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜の成膜前に、ＨＣｌでＳｉ表層を１００ｎｍ除去した。この際のＨＣｌ分圧は０．５％とした。この際の温度は１１８０℃とした。
その後、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍ、成膜速度４．０μｍ／分および１１５０℃で成膜した。
検証手法はKLA-Tencor社製のSurfscan SP1によるＬＰＤ数とした。その結果を図１３に示す。図１３に示されるように、ＬＰＤ数は３０分で概ね一定値になることが分かった。生産性を考慮すると、保持時間は、３０分から１２０分が好ましいことが確認された。また、図１３に示されるように、温度増加でＬＰＤ減少するが、スリップや生産性の問題があり、好ましくは１１００～１２５０℃である。
（実験６）
この実験６は、図２のステップＳ１０に示される、７００℃未満、４５０℃以上のウェーハの体験時間を１０分未満とするように降温し、４５０℃以上７００℃未満の通過時間を短くすることにより、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができることが認められることを、検証実験した。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。
続いて、このおもて面が鏡面加工された基板に対し、１２００℃の温度で、６０分保持する熱処理をおこなった。尚、熱処理の炉内雰囲気を、Ｈ ２ およびＡｒからなる混合ガス（Ｈ ２ 分圧１％のＡｒ希釈ガス）とした。
この１２００℃の温度で、６０分保持する熱処理前の昇温時に、基板を８００℃および１２０分保持する、熱処理を行った。尚、この際の熱処理の炉内雰囲気を、Ｈ ２ およびＡｒからなる混合ガス（Ｈ ２ 分圧６０％のＡｒ希釈ガス）とした。
上記熱処理終了後の、炉出し温度を７００℃に設定し、ここからの炉出し時速度を変化させた。一般大気に露出したＳｉウェーハをサーモグラフィーで温度測定し、７００℃保持された時間と足しあわせ、体験時間を算出した。
これにより、７００℃未満、４５０℃以上のウェーハの体験時間を３分、５分、８分、１０分、１２分、１５分、２０分と変えた。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜の成膜前に、ＨＣｌでＳｉ表層を１００ｎｍ除去した。この際のＨＣｌ分圧は０．５％とした。この際の温度は１１８０℃とした。
その後、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍ、成膜速度４．０μｍ／分および１１５０℃で成膜した。その結果を図１４に示す。図１４に示すように、７００℃未満、４５０℃以上のウェーハの体験時間を１０分未満とするように降温することにより、ＬＰＤ数が１００個以下になり、Ｐの再凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができることが認められた。
（実験７）
この実験７は、図３のステップＳ１１に示される、基板の裏面Ｓｉ酸化膜を、基板外周縁からの距離０．１～１．０ｍｍを外周加工で除去する効果を検証した。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。
続いて、このおもて面が鏡面加工された基板に対し、１２００℃の温度で、６０分保持する熱処理をおこなった。尚、熱処理の炉内雰囲気を、Ｈ ２ およびＡｒからなる混合ガス（Ｈ ２ 分圧１％のＡｒ希釈ガス）とした。
この１２００℃の温度で、６０分保持する熱処理前の昇温時に、基板を８００℃および１２０分保持する、熱処理を行った。尚、この際の熱処理の炉内雰囲気を、Ｈ ２ およびＡｒからなる混合ガス（Ｈ ２ 分圧６０％のＡｒ希釈ガス）とした。
上記熱処理終了後の、炉出し温度を７００℃に設定し、ここからの炉出し時速度を変化させた。一般大気に露出したＳｉウェーハをサーモグラフィーで温度測定し、７００℃保持された時間と足しあわせ、体験時間を算出した。
これにより、７００℃未満、４５０℃以上のウェーハの体験時間を８分とした。
そして、基板の裏面Ｓｉ酸化膜を、基板外周縁から距離０．１ｍｍ、０．２ｍｍ、０．５ｍｍ、１．０ｍｍ、１．５ｍｍの範囲まで、除去範囲を変えた。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜の成膜前に、ＨＣｌでＳｉ表層を１００ｎｍ除去した。この際のＨＣｌ分圧は０．５％とした。この際の温度は１１８０℃とした。
その後、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍ、成膜速度４．０μｍ／分、および１１５０℃で成膜した。
図１５に示す通り、外周加工幅が０．１ｍｍ未満では、被覆された部分における長時間処理時のリンの外方拡散が不十分であるため、エピ時にこの部分の酸化膜がエッチングされることで、この部分からのリンの外方拡散が抵抗バラツキを悪化させる。外周加工幅が１ｍｍ以上では非被覆面積が大きいため、長時間処理時でもリンの外方拡散が不十分となり、この結果、エピ時にこの部分からのリンの外方拡散が抵抗バラツキを悪化させる。好ましい加工幅は、０．１ｍｍから１．０ｍｍの範囲である。
（実験８）
この実験８は、図３のステップＳ１２に示される、基板の表面のＳｉ除去量と、Ｓｉ－Ｐ欠陥によるＳＦ（ＬＰＤ）について検証した。検証手法はKLA-Tencor社製のSurfScan SP1によるＬＰＤ数とした。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。このおもて面が鏡面加工された基板に対し、８００℃で１２０分、１２００℃で６０分の処理を縦型拡散炉にておこなった。また、７００℃未満、４５０℃以上のウェーハの体験時間８分とした。尚、この際の熱処理の炉内雰囲気を、Ｈ２およびＡｒからなる混合ガス（Ｈ２分圧６０％のＡｒ希釈ガス）とした。
そして、この基板に対して、Ｓｉ単結晶エピタキシャル膜を、膜厚４．０μｍ、成膜速度４．０μｍ／分、および１１５０℃で成膜した。この成膜前のＨＣｌでのＳｉ表層除去量を、最大５００ｎｍまで変化させた。この際のＨＣｌ分圧は０．５％とした。 そして、この基板の上のＬＰＤ（６５ｎｍ）の個数を測定した。
その結果を、図１６に示す。この図１６において、縦軸のｅａは個数を表している。尚、ＬＰＤ（６５ｎｍ）は、主表面に存在する、標準粒子相当サイズで６５ｎｍ以上の散乱強度を有するＬＰＤを測定することを意味する。
図１６からわかるように、基板表面のＳｉ除去を行わない場合には、ＬＰＤ（６５ｎｍ）の個数が１万個であるのに対して、基板の表面のＳｉ除去量を５０ｎｍ～２００ｎｍとした場合には、ＬＰＤ（６５ｎｍ）の個数が１００個～２００個であることが判明した。基板の表面のＳｉ除去量は、生産性を考慮し、５０ｎｍ以上１５０ｎｍ以下が好ましい。
（実験９）
Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上６．０μｍ／分以下の成膜速度で成膜し、エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜することが、Ｐ凝集欠陥（Ｓｉ－Ｐ欠陥）を抑制することができることが認められることを、検証実験した。
まず、抵抗率が１．０５ｍΩｃｍ以下、固溶酸素濃度が０．９×１０１８ａｔｏｍｓ／ｃｍ３以下、Ｓｉ－Ｐ欠陥は、最大辺長さが１００ｎｍ未満、かつその密度が１×１０１２／ｃｍ３未満の基板の裏面にＳｉ酸化膜を形成する。このＳｉ酸化膜は、４００から４５０℃の範囲で、５００ｎｍの厚さで成膜した。
続いて、前記基板のおもて面に、鏡面加工を施した。鏡面加工の除去量は１５μｍとした。このおもて面が鏡面加工された基板に対し、１２００℃および６０分の処理を縦型拡散炉にておこなった。尚、この際の熱処理の炉内雰囲気を、Ｈ ２ およびＡｒからなる混合ガス（Ｈ ２ 分圧１％のＡｒ希釈ガス）とした。
この１２００℃および６０分の処理前の昇温時に、基板を８００℃の温度で、１２０分保持する、熱処理を行った。尚、この際の熱処理の炉内雰囲気を、Ｈ ２ およびＡｒからなる混合ガス（Ｈ ２ 分圧６０％のＡｒ希釈ガス）とした。
そして、この処理の降温について、７００℃未満、４５０℃以上のウェーハの体験時間を８分とした。
その後、この基板に対して、エピ成長前に、ＨＣｌでのＳｉ表層除去量を１００ｎｍで行った。この際のＨＣｌ分圧は０．５％、温度は１１８０℃とした。
そして、この基板に対して、成膜温度１１００℃，１１２５℃、１１５０℃で、成膜速度を変化させて、Ｓｉ成膜した。その速度は２．４μｍ／分、３．８μｍ／分、４μｍ／分、５μｍ／分、６．４μｍ／分と変えて、成膜した。Ｓｉエピ成膜膜厚は、４μｍとした。
そして、KLA-Tencor社製のSurfScan SP1によるＬＰＤ数を測定した。その結果を図８に示す。
図８に示すように、Ｓｉ成膜温度を１１００以上１１５０℃以下、かつその速度を３．５μｍ／分以上、６．０μｍ／分以下とすることによって、ＬＰＤを抑制することができることが判明した。尚、Ｓｉ成膜温度が１２００℃では、基板にスリップ等の問題が顕在化するため、Ｓｉ成膜温度を１１００℃以上１１５０℃以下とするのが好ましい。

Claims (7)

  1. チョクラルスキー法により育成されたＳｉ単結晶インゴットから製造された基板が、ドーパントがリン（Ｐ）であり、抵抗率が１．０５ｍΩｃｍ以下で調整され、結晶中にＰが凝集して形成される欠陥の実体がＳｉ－Ｐ結晶欠陥である欠陥を含み、
    前記Ｓｉ－Ｐ結晶欠陥は、最大辺長さが１００ｎｍ未満、かつ密度が１×１０ １２ ／ｃｍ ３ 未満であり、
    前記基板の裏面に、厚さ３００ｎｍ以上７００ｎｍ以下のＳｉ酸化膜を形成する工程と、
    前記基板のおもて面を鏡面加工する鏡面加工工程と、
    前記鏡面加工工程後、
    表面にＳｉ酸化膜が形成された、ＳｉもしくはＳｉＣからなる基板保持部材であって、前記基板保持部材のおもて面のＳｉ酸化膜の膜厚が２００ｎｍ以上５００ｎｍ以下、かつ前記基板保持部材のおもて面のＳｉ酸化膜の膜厚Ｘと、前記基板裏面のＳｉ酸化膜の膜厚Ｙが、Ｙ＝Ｃ－Ｘ，尚、Ｃは８００～１０００の定数の関係式の範囲にある基板保持部材に、前記基板を搭載し、
    前記基板から距離５ｍｍ以内のＨ ２ およびＡｒからなるプロセスガスの流速を、０．１ｍ／秒以上、１ｍ／秒以下として、
    前記基板を、７００℃以上８５０℃以下の一定温度で、３０分以上１２０分以下保持し、その後、前記プロセスガスの流速を維持しつつ、昇温した後に、１１００℃以上１２５０℃以下の一定温度で３０分以上１２０分以下保持する熱処理工程と、
    前記熱処理工程の後、前記基板の裏面Ｓｉ酸化膜を、前記基板外周からの距離０．１～１．０ｍｍを外周加工で除去する工程と、
    前記熱処理工程の後、Ｓｉ単結晶エピタキシャル膜を１．３μｍ以上１０．０μｍ以下の厚さで成膜するエピタキシャル膜成膜工程と、を備えることを特徴とするシリコンウェーハの製造方法。
  2. 前記基板保持部材が、基板を保持する保持面を有し、
    前記保持面の垂線と、保持される基板表面の垂線とのなす角度を０．５°以上５°以下とすることを特徴とする、請求項１記載のシリコンウェーハの製造方法。
  3. 前記基板保持部材が、複数の基板を保持し、かつ保持される基板の間隔を１０ｍｍ以上、１５ｍｍ以下とすることを特徴とする請求項１または請求項２記載のシリコンウェーハの製造方法。
  4. 前記基板保持部材の表面のＳｉ酸化膜は、１０００℃以上の温度で、酸素と窒素の２種のソースガスを用いて形成することを特徴とする請求項１記載のシリコンウェーハの製造方法。
  5. 熱処理工程におけるプロセスガスを、７００℃以上８５０℃未満はＨ２分圧８０～５０％のＡｒ希釈ガスとし、７００℃未満および８５０℃以上はＨ２分圧０．０１～２０％のＡｒ希釈ガスとすることを特徴とする請求項１記載のシリコンウェーハの製造方法。
  6. エピタキシャル膜成膜工程前の基板に対して、表面清浄化処理を行う表面清浄化処理工程を含み、
    前記表面清浄化処理工程では、Ｈ２（水素）およびＨＣｌ（塩化水素）の混合ガスで、表面Ｓｉを５０ｎｍ以上１５０ｎｍ以下エッチングで除去することを特徴とする請求項１記載のシリコンウェーハの製造方法。
  7. 前記エピタキシャル膜成膜工程において、
    Ｓｉ成膜温度を１１００℃以上１１５０℃以下、かつその速度を３．５μｍ／分以上６．０μｍ／分以下の成膜速度で成膜することを特徴とする請求項１記載のシリコンウェーハの製造方法。
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WO (1) WO2021166896A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200503A (ja) 2002-09-27 2009-09-03 Hitachi Kokusai Electric Inc 熱処理方法、基板の製造方法及びｓｉｍｏｘ基板の製造方法。
JP2010205866A (ja) 2009-03-03 2010-09-16 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法およびシリコンエピタキシャルウェーハ
WO2014175120A1 (ja) 2013-04-24 2014-10-30 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 単結晶の製造方法およびシリコンウェーハの製造方法
JP2016213232A (ja) 2015-04-30 2016-12-15 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
JP2017088460A (ja) 2015-11-13 2017-05-25 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP2019142733A (ja) 2018-02-16 2019-08-29 株式会社Sumco エピタキシャルシリコンウェーハにおける積層欠陥の発生予測方法及びエピタキシャルシリコンウェーハの製造方法
JP2019186449A (ja) 2018-04-13 2019-10-24 信越半導体株式会社 エピタキシャルウェーハの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4032342B2 (ja) * 2002-03-27 2008-01-16 株式会社Ｓｕｍｃｏ 半導体シリコン基板の製造方法
JP2013030723A (ja) * 2011-06-24 2013-02-07 Covalent Materials Corp シリコンウェーハの製造方法
JP2013048137A (ja) * 2011-08-29 2013-03-07 Covalent Silicon Co Ltd シリコンウェーハの製造方法
JP5976030B2 (ja) * 2014-04-11 2016-08-23 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200503A (ja) 2002-09-27 2009-09-03 Hitachi Kokusai Electric Inc 熱処理方法、基板の製造方法及びｓｉｍｏｘ基板の製造方法。
JP2010205866A (ja) 2009-03-03 2010-09-16 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハの製造方法およびシリコンエピタキシャルウェーハ
WO2014175120A1 (ja) 2013-04-24 2014-10-30 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 単結晶の製造方法およびシリコンウェーハの製造方法
JP2016213232A (ja) 2015-04-30 2016-12-15 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
JP2017088460A (ja) 2015-11-13 2017-05-25 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP2019142733A (ja) 2018-02-16 2019-08-29 株式会社Sumco エピタキシャルシリコンウェーハにおける積層欠陥の発生予測方法及びエピタキシャルシリコンウェーハの製造方法
JP2019186449A (ja) 2018-04-13 2019-10-24 信越半導体株式会社 エピタキシャルウェーハの製造方法

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