TWI753774B - 矽晶圓的製造方法 - Google Patents

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Abstract

本發明係提供一種矽晶圓的製造方法，能夠抑制磷聚集缺陷(Si-P缺陷)且抑制磊晶膜中的堆疊缺陷，並且能夠抑制電阻率的變動。本發明之矽晶圓的製造方法係包含以下工序：在基板的背面形成厚度300 nm以上至700 nm以下的矽氧化膜之工序，前述基板係摻雜物為磷(P)，電阻率被調整在1.05 mΩcm以下，且包含磷在結晶中聚集所形成的缺陷之實體為Si-P結晶缺陷的缺陷；鏡面加工工序，係將前述基板鏡面加工；以及在前述鏡面加工工序後，將基板裝載於基板保持構件且施予熱處理之工序，前述基板保持構件係於表面形成有矽氧化膜且由矽或碳化矽所構成，前述基板保持構件之矽氧化膜的膜厚為200 nm以上至500 nm以下，且前述基板保持構件之矽氧化膜的膜厚X與前述基板背面之矽氧化膜的膜厚Y係在Y=C-X且C為800至1000之常數之關係式的範圍。

Description

矽晶圓的製造方法
本發明係關於一種矽晶圓的製造方法，特別關於一種在摻雜物(dopant)為磷(P)且電阻率被調整在1.05 mΩcm以下的基板上將單晶矽磊晶膜(silicon single crystal epitaxial film)予以成膜之矽晶圓的製造方法。
功率MOS(metal oxide semiconductor；金屬氧化物半導體)用磊晶晶圓的基板電阻率在最先進的晶圓中為1 mΩcm以下。為了使該基板電阻率降低，必須使摻雜物濃度增加。因此，n型摻雜物種係從砷、銻往揮發性相對低的磷(P)移轉，濃度成為約1×10 20atoms/cc左右。
如此，若增加摻雜物濃度來使磊晶膜成長，則如專利文獻1、2所記載般，積層缺陷(堆疊缺陷(stacking fault)，以下也稱SF)會於磊晶膜產生。特別是，在電阻率1.1 mΩcm以下的基板中，SF容易產生。 在專利文獻1、2中報告：成為該SF原因的結晶缺陷係被推測為磷與氧(O)之團簇(cluster)缺陷，且報告有在熱處理、磊晶成長下的抑制技術。
具體來說，若將摻雜磷的矽晶圓加熱，則形成有磷與氧的團簇(微小析出物)。之後，若以將存在於矽晶圓表面的自然氧化膜予以去除為目的在氫氣體氛圍(hydrogen gas atmosphere)下施予熱處理(以下稱「氫焙(hydrogen bake)處理」)，則因為氫氣體所致的蝕刻作用與矽晶圓之最表層與團簇之間的蝕刻速度之差異，團簇會選擇性地被蝕刻且成為微小坑(micro pit)。 根據報告，若對形成有該微小坑的矽晶圓進行磊晶成長，則推測微小坑會成為起源而在磊晶膜內成為SF地產生。
然後，於專利文獻1係表示有具有以下工序之磊晶矽晶圓的製造方法，表示了能夠抑制磊晶膜之SF的情形：背面氧化膜形成工序，係在從藉由CZ(Czochralski；柴可拉斯基)法製造的單晶鑄錠(single crystal ingot)所切出的矽晶圓之背面形成氧化膜；背面氧化膜去除工序，係將存在於前述矽晶圓之外周部的前述氧化膜去除；氬退火(argon annealing)工序，係針對前述背面氧化膜去除工序後的前述矽晶圓，在氬氣體氛圍下以1200℃以上至1220℃以下的溫度進行熱處理；氫焙工序，係針對前述氬退火工序後的前述矽晶圓，在氫氣體氛圍下以1050℃以上至1200℃以下的溫度進行30秒以上至300秒以下的熱處理；以及磊晶膜成長工序，係在前述氫焙工序後的前述矽晶圓之表面使磊晶膜成長。
又，在專利文獻2中也與專利文獻1同樣地表示有磊晶矽晶圓的製造方法，表示了能夠抑制磊晶膜之SF的情形。
然後，前述專利文獻1、2所示的熱處理係進行為：考慮生產性，一般來說將複數片基板裝載於基板保持構件來一次進行處理(批次(batch)處理)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特許第5845143號公報。 [專利文獻2]日本特許第6477210號公報。
[發明所欲解決之課題]
然而，透過本發明人們的實驗，已明確了在專利文獻1、2所示的對策中，充分的SF減低是困難的。在實驗中，針對摻雜有磷且電阻率為0.8 mΩcm且氧濃度為0.8×10 18/cm 3的以柴可拉斯基法育成的單晶矽晶圓，在氬氣體氛圍下以1200℃進行了1小時的熱處理。接下來，在氫氣體氛圍下，以1180℃進行了60秒的氫焙處理後，在晶圓表面使3 μm厚的磊晶膜成長。之後，對以科磊(KLA-Tencor)公司製SP-1的DCN(Dark field Composite Normal；暗場複合正常)模式下所測定的尺寸90 nm以上之LPD(Light Point Defect；亮點缺陷)數進行了評價，觀察到因SF而起的LPD密度為至少10個/cm 2以上(每1片晶圓3140個以上)。 就算如此地以氬氣體氛圍下的熱處理將表層的固溶體氧濃度充分減低，SF的抑制也是困難的。
為了解決上述課題，本發明人們專心致志研究了磊晶膜中的SF之抑制。結果，本發明人們找到了磊晶膜中的SF的原因是從磷以及矽所形成的Si-P聚集缺陷(Si-P缺陷)。 又，磷聚集缺陷(Si-P缺陷)係在內部具有內在的剩餘矽面(SF)(參考文獻4以及參考文獻5)，判明了其係成為在磊晶膜之成膜前的基板表面上的結晶應變(crystal strain)，在之後的磊晶膜之成膜中成為於磊晶膜(磊晶層)傳播之SF的情形。 如參考文獻4以及參考文獻5所示，該Si-P缺陷係指含有矽與數atomic%的磷之板狀缺陷。磷係存在於晶格間而不是原子位置，也包含有剩餘矽(外部SF)。根據缺陷周圍之電阻率所推定的磷濃度為0.2 atomic%左右，磷係局部地聚集且具有結晶應變。 然後，本發明人們係認知到以下情形以完成了本發明：要抑制因磷聚集缺陷(Si-P缺陷)而起的SF，以專利文獻1、2所記載的技術來說是困難的，必須將熱處理、磊晶膜的成長等全部的製程最佳化。
上述參考文獻4、5係如下所述。 [參考文獻4]第29屆國際半導體缺陷研討會(29th International Conference on Defects in Semiconductors)，赤磷高摻雜之柴可拉斯基矽晶中的原生Si-P析出物之原子結構(Atomic structures of grown-in Si-P precipitates in red-phosphorus heavily doped CZ-Si crystals)　(TuP-16)。 [參考文獻5]第78屆　應用物理學會秋季學術演講會　赤磷高摻雜之柴可拉斯基矽晶中的Si-P析出物之構造解析　(7p-PB6-6)。
進一步地，本發明人們係專心致志研究了以下的技術課題：在抑制因磷聚集缺陷(Si-P缺陷)而起的SF之熱處理、磊晶膜的成長等製程中，作為摻雜劑的磷(P)係從摻雜有磷(P)的基板外方擴散，引起形成於磊晶膜(層)以及該處的器件(device)活性層之電阻率的變動。
一般來說，在功率MOSFET(metal oxide semiconductor field effect transistor；金屬氧化物半導體場效電晶體)中，於晶圓背面形成有矽氧化膜。形成於該晶圓背面的矽氧化膜係用以抑制在磊晶膜之成膜時的自動摻雜(auto-dope)。 另一方面，在熱處理中，於該矽氧化膜係產生由爐內氣體所致的蝕刻。特別是，被基板保持構件所保持的基板之被保持位置上的矽氧化膜係被直接還原到基板保持構件上，有著矽氧化膜的膜厚會更減少、矽氧化膜的膜厚會極薄膜化、或者是基板面會露出的疑慮。 結果，作為摻雜劑的磷(P)係從摻雜有高濃度的磷(P)的基板外方擴散，有引起形成於磊晶膜(層)以及該處的器件活性層之電阻率的變動的疑慮。
本發明人們之專心致志研究的結果，認知到以下情形以完成本發明：在抑制因磷聚集缺陷(Si-P缺陷)而起的SF之熱處理、磊晶膜的成長等製程中，在形成於晶圓背面之矽氧化膜的膜厚與形成於基板保持構件之矽氧化膜的膜厚有特定的尺寸關係之情形下，作為摻雜劑的磷(P)從摻雜有磷(P)之基板的外方擴散得以抑制，形成於磊晶膜(層)以及該處的器件活性層之電阻率的變動得以抑制。
本發明係基於上述情況所完成，目的為提供一種矽晶圓的製造方法，係能夠抑制磷聚集缺陷(Si-P缺陷)且抑制磊晶膜中的SF，並且能夠抑制電阻率的變動。 [用以解決課題之手段]
為了達成上述目的所完成的本發明之矽晶圓的製造方法係具備以下工序：在基板的背面形成厚度300 nm以上至700 nm以下的矽氧化膜之工序，前述基板係從藉由柴可拉斯基法育成的單晶矽鑄錠所製造，摻雜物為磷(P)，電阻率被調整在1.05 mΩcm以下，且包含磷在結晶中聚集所形成的缺陷之實體為Si-P結晶缺陷的缺陷；鏡面加工工序，係將前述基板鏡面加工；熱處理工序，係在前述鏡面加工工序後，將基板裝載於基板保持構件，將距離前述基板5 mm以內的處理氣體(process gas)流速設為0.1 m/秒以上至1 m/秒以下，以700℃以上至850℃以下的固定溫度將前述基板保持30分鐘以上至120分鐘以下，之後一邊維持處理氣體流速一邊在升溫後以1100℃以上至1250℃以下的固定溫度將前述基板保持30分鐘以上至120分鐘以下，前述基板保持構件係於表面形成有矽氧化膜且由矽或碳化矽(SiC)所構成，前述基板保持構件之矽氧化膜的膜厚為200 nm以上至500 nm以下，且前述基板保持構件之矽氧化膜的膜厚X與前述基板背面之矽氧化膜的膜厚Y係在Y=C-X且C為800至1000之常數之關係式的範圍；在前述熱處理工序之後，用外周加工對基板的背面矽氧化膜去除距離基板外周0.1 mm至1.0 mm之部分的工序；以及磊晶膜成膜工序，係在前述熱處理工序之後，將單晶矽磊晶膜以1.3 μm以上至10.0 μm以下的厚度成膜。
如此，由於本發明之矽晶圓的製造方法係能夠在熱處理的製程中抑制磷聚集缺陷(Si-P缺陷)，因此能夠抑制磊晶膜中的SF。具體來說，於本發明所使用的基板是摻雜物為磷(P)，電阻率被調整在1.05 mΩcm以下的基板，且磷在結晶中聚集所形成的缺陷之實體是Si-P結晶缺陷。
另外，較期望為Si-P結晶缺陷的最大邊長為不滿100 nm且密度為不滿1×10 12/cm 3。 在Si-P缺陷的最大邊長為100 nm以上之情形下，Si-P缺陷係在磊晶膜成膜工序之後作為SF(LPD)而明顯化。而且在Si-P缺陷之密度為1×10 12/cm 3以上之情形下，SF個數會顯著增加，故不佳。
又，由於在基板的背面形成有厚度300 nm以上至700 nm以下的矽氧化膜，且將前述基板裝載於形成有具特定的厚度尺寸之矽氧化膜的基板保持構件來施予熱處理，因此作為摻雜劑的磷(P)從基板往外方的擴散得以抑制，能夠抑制形成於磊晶膜(層)以及該處的器件活性層之電阻率的變動。
然後，將距離前述基板5 mm以內的處理氣體流速設為0.1 m/秒以上至1 m/秒以下，以700℃以上至850℃以下的固定溫度將前述基板保持30分鐘以上至120分鐘以下。 若以700℃以上進行熱處理，則雜質、水分、氧會從形成於晶圓背面的矽氧化膜分離。另一方面，矽基板表面係以850℃以上之溫度進行反應。因此，若以850℃以上之溫度進行熱處理，則晶圓表面粗糙度會因已從矽氧化膜分離的雜質等而惡化。
在本發明中係以700℃以上至850℃以下的溫度範圍進行固定時間保持，藉此抑制因雜質等從矽氧化膜之分離所致的晶圓表面粗糙度的惡化。又，因為磷聚集缺陷(Si-P缺陷)的成長溫度為不滿700℃，使磷聚集缺陷(Si-P缺陷)消滅的溫度區域是700℃以上，故藉由在700℃以上至850℃以下的溫度範圍下保持固定時間，能夠使磷聚集缺陷(Si-P缺陷)減少。 又，在前述溫度範圍下的基板之保持時間為30分鐘以上至120分鐘以下。 另外，在該保持時間不滿30分鐘之情形下，氧化膜的密度變得不充分，又無法使磷聚集缺陷(Si-P缺陷)消滅而不佳，又在保持時間超過120分鐘之情形下，生產性降低而不佳。
又，之所以將距離前述基板5 mm以內的處理氣體流速設為0.1 m/秒以上至1 m/秒以下，是基於考慮了背面氧化膜之蝕刻的理由。 將處理氣體流速設為不滿0.1 m/秒之情形下，爐內的氣體流動不會變得整向且成為汙染的原因，故不佳；在超過1 m/秒之情形下，背面氧化膜的蝕刻會被促進，故不佳。 另外，距離基板5 mm以內係指從基板背面起算的距離為5 mm以內，之所以設為5 mm以內是基於以下理由：是此距離決定前述背面氧化膜蝕刻的量。
在本發明中，以700℃以上至850℃以下的固定溫度將前述基板保持30分鐘以上至120分鐘以下後，進一步地一邊維持處理氣體流速一邊升溫，以1100℃以上至1250℃以下的固定溫度將前述基板保持30分鐘以上至120分鐘以下。 如此，之所以以1100℃以上至1250℃以下的固定溫度進行30分鐘以上至120分鐘以下的保持是為了修正Si-P缺陷之應變，藉由修正Si-P缺陷之應變，能夠抑制磷聚集缺陷(Si-P缺陷)。
另外，之後將前述基板降溫，較佳為將700℃以下至450℃以上之晶圓的經歷時間(experience time)設為不滿10分鐘。如此，藉由縮短700℃以下至450℃以上之溫度範圍的通過時間，能夠抑制磷聚集缺陷(Si-P缺陷)。
又，將上述熱處理中的處理氣體設為由氫以及氬所構成的混合氣體。 如此，由於使用由氫以及氬所構成的混合氣體來進行矽晶圓的熱處理，故在氫分壓80%至50%且不滿850℃下，氧化膜內水分等的雜質會被還原。因此該緻密化得以促進。又，在氫分壓0.01%至20%且850℃以上時，氫所致的氧化膜(SiO 2)之還原被抑制且能夠抑止減少，故較佳。
又，在前述熱處理工序之後，用加工將基板的背面矽氧化膜中的距離基板外周0.1 mm至1.0 mm的部分去除。在此，距離基板外周0.1 mm至1.0 mm係指從基板外周緣向內方距離0.1 mm以上至1.0 mm以下的範圍。
如此，之所以用加工去除基板的背面矽氧化膜直至距離基板外周緣0.1 mm至1.0 mm範圍內之特定尺寸的距離，是因為成為在之後的長時間熱處理下磷會外方擴散的位置，結果，磊晶膜成膜工序下的從同位置開始的磷外方擴散得以抑制，成為自動摻雜的對策(另外去除面積為少許，是能夠無視長時間熱處理下的往晶圓之內方擴散量之程度)。 然後，憑著去除距離基板外周不滿0.1 mm的矽氧化膜，得不到上述功效；憑著去除從基板外周起算的距離超過1.0 mm的矽氧化膜，氧化膜不存在的面積會增加，藉此長時間熱處理下、磊晶膜成膜工序中的來自保持構件的機械式損傷會增加，故不佳。
進一步地，在前述熱處理工序之後，將單晶矽磊晶膜以1.3 μm以上至10.0 μm以下的厚度成膜。 在將單晶矽磊晶膜設為不滿1.3 μm之情形下，器件中的電性控制是困難的；又在超過10.0 μm之情形下，從生產性、成本的觀點來看不佳。
如以上般，在本發明中，在熱處理的製程中抑制磷聚集缺陷(Si-P缺陷)，藉此最終能夠抑制磊晶膜中的SF。又，作為摻雜劑的磷(P)從基板往外方的擴散得以抑制，能夠抑制形成於磊晶膜(層)以及該處的器件活性層之電阻率的變動。
在此，較期望為前述基板保持構件係具有：保持面，係保持基板；將前述保持面的垂線與所保持的基板表面之垂線所成的角度設為0.5°以上至5°以下。 在保持面的垂線與所保持的基板表面之垂線所成的角度為不滿0.5°之情形下，由晶圓背面與基板保持構件之間的接觸面積增加所致的兩者之氧化膜厚的減少會變得顯著而不佳。 另一方面，在保持面的垂線與所保持的基板表面之垂線所成的角度超過5°之情形下，保持位置係成為晶圓斜角(wafer bevel)部分且斜角部分會受到損傷，故不佳。
較佳為前述基板保持構件係保持複數片基板，且將所保持的基板之間隔設為10 mm以上至15 mm以下。 在基板的間隔不滿10 mm之情形下，已在氣相下分解的氧化膜係將對向之晶圓表面連續地氧化且氣相蝕刻，故成為表面粗糙度增加的原因而不佳。在基板之間隔超過15 mm之情形下，因處理片數減少變得生產性降低而不佳。
又，較期望為前述基板保持構件之表面的矽氧化膜係使用氧與氮兩種源氣體(source gas)以1000℃以上的溫度來形成。 之所以使用氧與氮兩種源氣體，是為了藉由將形成的膜予以氧氮化來抑制因反應所致的分解。
又，較期望為將熱處理工序中的處理氣體在700℃以上至不滿850℃時設為氫分壓80%至50%的氬稀釋氣體，在不滿700℃時以及850℃以上時設為氫分壓0.01%至20%的氬稀釋氣體。 之所以在700℃以上至不滿850℃時設為氫分壓80%至50%的氬稀釋氣體，是因為在氫分壓80%至50%且不滿850℃下氧化膜內水分等的雜質會被還原，為了促進氧化膜的緻密化；又，之所以在不滿700℃時以及850℃以上時設為氫分壓0.01%至20%的氬稀釋氣體，是為了抑制氫所致的氧化膜(SiO 2)之還原。
又，較期望為包含：表面清淨化處理工序，係對磊晶膜成膜工序前的基板進行表面清淨化處理，且在前述表面清淨化處理工序中，以H 2(氫)以及HCl(氯化氫)的混合氣體將表面矽用50 nm以上至150 nm以下的蝕刻予以去除。 如此，藉由進行基板的表面清淨化處理，能夠更減低磊晶膜成膜工序後的SF。 此時，用HCl(氯化氫)氣體的缺陷去除是有效的，由H 2(氫)以及HCl(氯化氫)的混合氣體所致的缺陷去除為較佳。 只是，缺陷殘留深度為大致100 nm以下，若考慮其生產性等，則將表面矽弄成50 nm以上至150 nm以下的蝕刻為適當。
又，較期望為將矽成膜溫度設為1100℃以上至1150℃以下，且將矽成膜速度設為3.5 μm/分鐘以上至6.0 μm/分鐘以下之成膜速度來成膜。 判明了藉由將矽成膜溫度設為1100℃以上至1150℃以下，且將矽成膜速度設為3.5 μm/分鐘以上至6.0 μm/分鐘以下，能夠抑制LPD。 另外，之所以要將磊晶膜以1.3 μm以上至10.0 μm以下的厚度成膜，是因為單晶矽磊晶膜不滿1.3 μm則無法維持器件製程中的電性耐受電壓(withstand voltage)，又在超過10.0 μm之情形下磊晶晶圓的成本增加而不佳的緣故。 [發明功效]
根據本發明，能夠得到一種矽晶圓的製造方法，係能夠抑制磷聚集缺陷(Si-P缺陷)且抑制磊晶膜中的SF，並且能夠抑制電阻率的變動。
基於圖1至圖3來說明本發明之矽晶圓的製造方法之實施形態。另外，以下所示的實施形態係表示一例，本發明並非由該實施形態所限制。 如圖1所示，藉由柴可拉斯基法使單晶矽成長，製作單晶矽鑄錠(步驟S1)。在該單晶矽成長中，摻雜物為磷(P)，將提拉速度設為0.5 mm/min以上至1.0 mm/min以下，進一步地施加2000高斯(Gauss)以上至4000高斯以下的磁場，來進行單晶矽的提拉。
之所以將提拉速度設為0.5 mm/min以上至1.0 mm/min以下是基於以下的理由。 為了抑制在低電阻區域的結晶進行分格成長(cellular growth)之組成上的過冷卻現象，必須將G(熔液溫度梯度)／V(提拉速度)放大。 亦即，藉由將V(提拉速度)變小，能夠抑制組成上的過冷卻現象，不過在使提拉速度減少之情形下，700℃以下(600℃至700℃以下的溫度範圍)的通過時間會變長，無法抑制磷聚集缺陷(Si-P缺陷)。 因此，在提拉爐內設置水冷體來將結晶強制地冷卻，且將提拉速度設為0.5 mm/min以上至1.0 mm/min以下，進一步地以2000高斯以上至4000高斯以下進行磁場施加，藉此放大溫度梯度G，抑制組成上的過冷卻現象，並且抑制磷聚集缺陷(Si-P缺陷)。由於在結晶成長中，600℃以上至700℃以下的通過時間係成為促進Si-P缺陷之成長的溫度區域，故該製造條件係成為用以將該通過時間縮短之條件。
具體來說，在提拉速度不滿0.5 mm/min之情形下，無法抑制磷聚集缺陷(Si-P缺陷)，在提拉速度超過1.0 mm/min之情形下，無法抑制組成上的過冷卻現象，故不佳。
然後，在提拉爐內設置水冷體，強制地冷卻而形成已成長的單晶矽。例如，如圖9所示，藉由將圓筒狀的水冷體13設置於提拉裝置11的提拉爐12之上部與遮蔽板14之間，將提拉中的單晶矽15強制地冷卻，藉此能夠縮短700℃以下至600℃以上的停留時間。另外，圖中符號16是石英玻璃坩堝，符號17是加熱器，符號18是磁場施加部，符號19是將單晶矽15提拉的纜索(wire)。 如此，藉由水冷體將已成長的單晶矽強制地冷卻，冷卻至不滿600℃之溫度。亦即，藉由將700℃以下至600℃以上的晶圓之經歷時間變短，能夠抑制磷聚集缺陷(Si-P缺陷)。
然後，以切片角度成為相對於主表面方位0.1°以上至0.4°以下的範圍之方式將單晶矽鑄錠切片，製作基板(步驟S2)。 前述基板之切片角度係對磊晶膜之成膜時的SF之成長與消滅造成影響。主表面方位為矽(100)，切片角度為相對於前述主表面方位0.1°以上至0.4°以下之範圍。 亦即，藉由切片角度係設為相對於前述主表面方位0.1°以上至0.4°以下之範圍，在SF的缺陷消滅中形成有：矽階寬(step width)，係成為矽原子在磊晶膜之成膜中移動的路徑(path)。藉由形成該矽階寬，矽原子能夠移動，矽原子應變得以去除，能夠使SF消滅。
然後，被如此地製作的基板係電阻率為1.05 mΩcm以下，固溶體氧濃度為0.9×10 18atoms/cm 3以下，且包含以下缺陷：磷在結晶中聚集所形成的缺陷之實體為Si-P結晶缺陷(步驟S3)。 電阻率為1.05 mΩcm以下且固溶體氧濃度為0.9×10 18atoms/cm 3以下的基板是社會上所追求的基板。而且，就算藉由上述基板的製作方法(步驟S1、S2)，Si-P結晶缺陷雖被抑制但也殘留，包含Si-P結晶缺陷。 另外，前述電阻率、前述固溶體氧濃度係能夠藉由調整摻雜物濃度、提拉速度、磁場強度而得到。又，為了得到預定的電阻率、預定的固溶體氧濃度，也可以進行變更。
被如此地製作的基板之Si-P缺陷較期望為最大邊長為不滿100 nm，且Si-P缺陷的密度為不滿1×10 12/cm 3。 在Si-P缺陷的最大邊長為100 nm以上之情形下，在磊晶膜成膜工序之後Si-P缺陷會作為SF(LPD)而明顯化。又在Si-P缺陷的密度為1×10 12/cm 3以上之情形下，SF(LPD)也會殘留。 因此，較佳為Si-P缺陷之最大邊長為不滿100 nm，又較期望為Si-P缺陷之密度為不滿1×10 12/cm 3，較佳為進行如此地調整的結晶成長。
接下來，在基板的背面形成矽氧化膜(步驟S4)。 在功率MOSFET中，一般來說於晶圓背面形成矽氧化膜。該矽氧化膜係藉由例如不滿500℃之低溫CVD(Chemical Vapor Deposition；化學氣相沉積法)所形成。 該基板的背面矽氧化膜係用以抑制在磊晶膜之成膜時的自動摻雜，一般來說，在減壓下以及400℃至500℃的範圍下以300 nm至700 nm的厚度成膜。
然後，形成於該基板的背面之矽氧化膜的膜厚Y與形成於後述的基板保持構件之矽氧化膜的膜厚X係在Y=C-X之關係式的範圍內。另外，C是800至1000的常數。 由於形成於該基板的背面之矽氧化膜的膜厚Y與形成於後述的基板保持構件之矽氧化膜的膜厚X係在上述之特定的範圍內，因此在將前述基板裝載於基板保持構件來施予熱處理時，作為摻雜劑的磷(P)從基板往外方的擴散得以抑制，能夠抑制形成於磊晶膜(層)以及該處的器件活性層之電阻率的變動。
具體說明之，如圖4所示，SiO 2從形成於基板背面的矽氧化膜(LTO(Low Temperature Oxide；低溫氧化膜))脫離。 Si+SiO 2→ 2SiO(氣體)。 然後，該脫離的2SiO(氣體)係將在表面形成有矽氧化膜且由矽或碳化矽所構成的基板保持構件(矽舟(silicon boat))之矽氧化膜(熱氧化膜)予以氧化，且放出矽。 2SiO(氣體)+SiO 2→ 2SiO 2+Si。 另外，從基板保持構件(矽舟)的矽氧化膜(熱氧化膜)雖也有SiO(氣體)脫離，不過是形成於基板背面的矽氧化膜(LTO)的1/100，因此可以無視。
如此，若基板保持構件的矽氧化膜(熱氧化膜)被氧化，則難以恆常地以相同狀態保持(載置)基板。 因此，必須將形成於基板背面的矽氧化膜與基板保持構件的矽氧化膜(熱氧化膜)之雙方的氧化膜之厚度予以規定。 首先，為了抑制矽的膜中擴散，然後為了抑制之後的摻雜物外方擴散，形成於基板背面的矽氧化膜(LTO)的膜厚必須是300 nm以上至700 nm以下，基板保持構件(矽舟)的矽氧化膜(熱氧化膜)的膜厚必須是200 nm以上至500 nm以下。
在形成於基板背面的矽氧化膜的膜厚為不滿300 nm之情形下，來自基板的自動摻雜係以通過氧化膜的磷為原因而變得顯著，在超過700 nm之情形下，變得生產性降低以及成本增加，故不佳。 又，在基板保持構件的矽氧化膜(熱氧化膜)的膜厚為不滿200 nm之情形下，背面氧化膜的減少顯著，在超過500 nm以下之情形下，變得生產性降低以及成本增加，故不佳。
然後，若來自形成於基板背面的矽氧化膜之所供給的SiO(氣體)所致的基板保持構件之矽氧化膜(熱氧化膜)的膜厚之增加量與基板保持構件的矽氧化膜(熱氧化膜)之氧化所致的膜厚的減少量相等，則基板保持構件的矽氧化膜(熱氧化膜)的膜厚變化會變少。不過如果一味地增厚，則成為高成本。
如圖4所示，SiO 2從形成於基板背面的矽氧化膜(LTO)脫離，該脫離的SiO 2係在熱氧化膜擴散，且放出氧化矽以及矽原子。由於若基板保持構件的熱氧化膜被氧化則變得難以恆常地以相同狀態保持晶圓，故必須考慮LTO與基板保持構件的熱氧化膜之厚度。由於LTO與基板保持構件的氧化膜中擴散速度係與其厚度相依，故藉著一邊厚則一邊薄，兩者的膜厚變化之平衡得以保持。若要將此圖示則會變得如圖5般，斜線部分為適當的範圍。
接下來，在前述基板背面之矽氧化膜的形成工序之後，對前述基板之正面(front surface)施予鏡面加工(步驟S5)。 一般來說，此鏡面研磨係進行由研磨布等所為的機械式功效，然後進行用漿料(slurry)等的化學式功效。另外，該鏡面研磨並不會直接減少Si-P缺陷。然而，藉由用鏡面研磨更減低表面粗糙度，能夠在之後的熱處理中將Si-P缺陷變成容易消滅的狀態。
接下來，如圖2所示，針對前述正面被鏡面加工過的基板，用酸溶液或酸氛圍將該基板的正面氧化膜去除(步驟S6)。 矽基板表面的清淨化自不待言，由於在Si-P的缺陷消滅中也必須將正面的自然氧化膜去除，故較期望為包含氧化膜去除工序。若要舉出用藥液進行表面自然氧化膜去除之情形下的一例，較佳為使用藥液HF，用純水稀釋過的HF濃度為0.1%至5%，處理時間為30秒至120秒。
接下來，將基板裝載於在表面形成有矽氧化膜且由矽或碳化矽所構成的基板保持構件(步驟S7)。 以作為基板保持構件來說，例如能夠使用如圖6所示的縱型晶舟(wafer boat)1。該縱型晶舟1係由底板2、頂板3以及4根支柱4所概略構成，由矽(Si)或碳化矽(SiC)所構成，且於縱型晶舟1的表面係形成有矽氧化膜4a1。
於該4根支柱4的下端部係安裝有底板2，又於支柱4的上端部係以與上述底板21呈平行的方式固定有頂板3。又於前述支柱4的縱方向形成有複數個棚部4a，構成為於前述棚部4a裝載有基板。 又，如圖7所示，前述縱型晶舟1係保持複數片基板W，且將所保持的基板W之間隔t設為10 mm以上至15 mm以下。這是為了抑制在基板W之間隔t為不滿10 mm之情形下來自氧化膜的脫離氣體對晶圓表面之影響。 若基板W之間隔t超過15 mm，則生產性降低而不佳。
又，如圖7所示，保持基板之棚部4a的保持面之垂線L1與所保持的基板表面之垂線L2所成的角度θ形成為0.5°以上至5°以下。 之所以將該保持面之垂線L1與所保持的基板表面之垂線L2所成的角度設為0.5°以上至5°以下，因為是能夠將形成於基板之背面的矽氧化膜與基板保持構件(縱型晶舟1的棚部4a)之間的接觸面積更減少且最小化的範圍。 另外，最大值5°是考慮了一般的半導體矽基板之斜角部推拔(taper)角度的值。
該基板保持構件例如是圖7所示般的縱型晶舟1，於縱型晶舟1的表面，矽氧化膜4a1的膜厚X形成為200 nm以上至500 nm以下。 又，事先在基板保持構件形成矽氧化膜，以使該基板保持構件之矽氧化膜的膜厚X與前述基板背面之矽氧化膜的膜厚Y成為Y=C-X且C為800至1000之常數之關係式的範圍。
前述基板保持構件之表面的矽氧化膜係藉由使用氧與氮兩種源氣體，以1000℃以上的溫度所形成。之所以必須是1000℃以上，是因為若為這以上的溫度則矽氧化膜的密度會成為大致固定值。又為了保持住構件的強度，上限較佳為1200℃。 藉由使用氮氣體作為源氣體，於矽氧化膜中包含有Si 3N 4，矽氧化膜的強度得以強化。這是為了藉由將形成的膜予以氧氮化來抑制因反應所致的分解。
接下來，如圖2所示，以700℃以上至850℃以下的固定溫度將前述基板保持30分鐘以上至120分鐘以下，進行熱處理(步驟S8)。 前述的矽氧化膜係在約700℃以上會緻密化。那時，從矽氧化膜脫離的雜質、水分、氧會存在。另一方面，矽基板表面係在850℃以上進行反應，若在該850℃以上有前述脫離，則晶圓表面粗糙度會增加。另外，在700℃以上至不滿850℃之溫度下，Si-P缺陷內的磷之分解以及擴散會被促進，不過由於溫度帶低的緣故，Si-P缺陷之增大、密度增加係不發生。 因此，將前述脫離反應設為前述溫度範圍，亦即設為700℃以上至不滿850℃的固定溫度，藉此能夠將雜質、水分、氧從矽氧化膜向外方擴散，並且能夠抑制晶圓表面粗糙度增大。
又，在前述溫度範圍下的基板之保持時間為30分鐘以上至120分鐘以下。 另外，在該保持時間不滿30分鐘之情形下，無法促進外方擴散而不佳，又在保持時間超過120分鐘之情形下，生產性降低而不佳。
又，將該熱處理之爐內氛圍用由氫以及氬所構成的混合氣體(處理氣體)進行。之所以設為氫分壓80%至50%的氬稀釋氣體，是為了一邊促進Si-P缺陷消滅一邊同樣地抑制由氫所致的物理性矽氧化膜蝕刻。
進一步地，將距離前述基板5 mm以內的由氫以及氬所構成之混合氣體(處理氣體)流速設為0.1 m/秒以上至1 m/秒以下。 之所以將距離基板5 mm以內的處理氣體流速設為1 m/秒以下，是為了抑制從基板背面的氧化膜分離的氣體。又，是為了藉著SiO氣體等成為高密度來抑制重複的反應。 因此，在將處理氣體流速設為不滿0.1 m/秒之情形下，爐內的氣體流動不會變得整向且成為汙染的原因，故不佳；在超過1 m/秒之情形下，背面氧化膜的蝕刻會被促進，故不佳。 另外，距離基板5 mm以內係指從基板背面起算的距離5 mm以內，之所以設為5 mm以內是考慮了決定氧化膜之蝕刻的流速之影響範圍。
接下來，在升溫後，以1100℃以上至1250℃以下的固定溫度將基板保持30分鐘以上至120分鐘以下(步驟S9)。另外，與步驟S8同樣地，該熱處理的爐內氛圍也是由氫以及氬所構成的混合氣體，也維持流速。 如此，藉由以1100℃以上至1250℃以下的固定溫度進行30分鐘以上至120分鐘以下的保持，能夠修正Si-P缺陷之應變。結果，磊晶膜的SF缺陷得以抑制。 另外，在不滿1100℃下且在不滿30分鐘下，無法修正Si-P缺陷之應變，在超過1250℃的溫度下且在超過120分鐘之時間下，基板會變形故不佳。
進一步地，之後，以將不滿700℃至450℃以上的晶圓之經歷時間設為不滿10分鐘的方式進行降溫(步驟S10)。 另外，與步驟S8同樣地，該熱處理的爐內氛圍也是由氫以及氬所構成的混合氣體，也維持流速。 如此，藉由將不滿700℃至450℃以上的通過時間變短，能夠抑制磷聚集缺陷(Si-P缺陷)。
又較期望為：將上述熱處理工序中的爐內氛圍(由氫以及氬所構成的混合氣體(處理氣體))在700℃以上至不滿850℃之情形下設為氫分壓80%至50%的氬稀釋氣體，在不滿700℃以及850℃以上之情形下設為氫分壓0.01%至20%的氬稀釋氣體。 之所以在700℃以上至不滿850℃時設為氫分壓80%至50%的氬稀釋氣體，是因為在氫分壓80%至50%且不滿850℃下氧化膜內水分等的雜質會被還原，為了促進氧化膜的緻密化。 又之所以在不滿700℃時以及850℃以上時設為氫分壓0.01%至20%的氬稀釋氣體，是為了抑制氫所致的氧化膜(SiO 2)之還原。
如圖3所示，在前述熱處理工序之後，用外周加工對基板的背面矽氧化膜去除距離基板外周緣0.1 mm至1.0 mm之部分(步驟S11)。 這是為了將被熱處理部分地蝕刻的氧化膜外周部去除，藉此在之後抑制製程中的基板背面矽氧化膜的剝離。只是，將不影響自動摻雜之程度的從晶圓外周起算之距離設為0.1 mm至1.0 mm。
如此，之所以用加工去除基板的背面矽氧化膜直至距離基板外周緣0.1 mm至1.0 mm範圍內之特定尺寸的距離，是因為成為在之後的長時間熱處理下磷會外方擴散的位置，結果，磊晶膜成膜工序下的從同位置開始的磷外方擴散得以抑制，成為自動摻雜的對策(另外去除面積為少許，是能夠無視長時間熱處理下的往晶圓之內方擴散量之程度)。 然後，憑著去除距離基板外周不滿0.1 mm的矽氧化膜，得不到上述功效；憑著去除從基板外周起算的距離超過1.0 mm的矽氧化膜，氧化膜不存在的面積會增加，藉此長時間熱處理下、磊晶膜成膜工序中的來自保持構件的機械式損傷會增加，故不佳。
接下來，如圖3所示，針對磊晶膜成膜工序前的基板進行表面清淨化處理(步驟S12)。 在該表面清淨化處理工序中，以H 2(氫)以及HCl(氯化氫)的混合氣體將表面矽用50 nm以上至150 nm以下的蝕刻予以去除。 如此，進行基板的表面清淨化處理，藉此能夠更減低磊晶膜成膜工序後的SF。此時，用HCl(氯化氫)氣體的缺陷去除是有效的，由H 2(氫)以及HCl(氯化氫)的混合氣體所致的缺陷去除為更佳。 只是，缺陷殘留深度為大致100 nm以下，若考慮其生產性等，則將表面矽弄成50 nm以上至150 nm以下的蝕刻為適當。
接下來，將單晶矽磊晶膜以1.3 μm以上至10.0 μm以下的厚度成膜。將矽成膜溫度設為1100℃以上至1150℃以下，且將矽成膜速度設為3.5 μm/分鐘以上至6.0 μm/分鐘以下之成膜速度來成膜(步驟S13)。
研究的結果，判明了存在著對SF減低適當的單晶矽磊晶膜之成長速度以及溫度之組合。 如圖8所示，判明了藉由將矽成膜溫度設為1100℃以上至1150℃以下，且將矽成膜速度設為3.5 μm/分鐘以上至6.0 μm/分鐘以下，能夠抑制LPD。 另外，在將單晶矽磊晶膜設為不滿1.3 μm之情形下，器件中的電性控制是困難的，又在超過10.0 μm之情形下，從生產性、成本的觀點來看不佳。
關於矽成膜，矽原子在表面的原子階(atomic step)上移動，藉此進行矽成膜。在該過程中，以該矽原子移動將因Si-P缺陷而起的矽原子之排列的紊亂予以修正，藉此能夠抑制SF。 因此，為了兼顧矽成膜與該修正，將矽成膜溫度設為1100℃以上至1150℃以下，且將矽成膜速度設為3.5 μm/分鐘以上至6.0 μm/分鐘以下之條件是必要的。 [實施例]
以下，基於實施例以及比較例來進一步地具體地說明本發明，不過本發明並非由這些實施例等所限制。
(實驗1) 藉由單晶矽的提拉速度之變化、磁場強度之變化、有無水冷體之強制冷卻，驗證了於基板產生的Si-P缺陷的尺寸、密度。 首先，以摻雜物為磷(P)、電阻率被調整為1.05 mΩcm以下且固溶體氧濃度成為0.9×10 18atoms/cm 3以下的方式，提拉了單晶矽。 在該單晶成長中，提拉速度變成0.3 mm/min至1.4 mm/min。又將磁場施加設為3000高斯。又，在提拉爐內設置了水冷體之情形下與不設置之情形下，調查Si-P缺陷的最大邊長，並且調查了Si-P缺陷密度。將該結果示於圖10。 另外，Si-P缺陷尺寸係藉由穿透式電子顯微鏡測定，又密度係設為穿透式電子顯微鏡下的缺陷觀察，從該觀察區域算出Si-P缺陷密度。
結果，不管是在設置了水冷體之情形下還是不設置之情形下，Si-P缺陷的最大邊長都不滿100 nm。 又，在不設置水冷體之情形下，藉由使提拉速度增大，密度係傾向於減少，在約0.7 mm/min以上係成為1×10 12/cm 3以下。只是，再上去的減少率係非常小。 另一方面，在設置了水冷體之情形下，藉由將提拉速度設為0.5 mm/min以上，密度係成為1×10 12/cm 3以下。就算把提拉速度設為比1 mm/min更大，密度雖隨著該速度之增大而傾向於減少，但功效是小的，又變成生產性降低，故1 mm/min以下的提拉速度為較佳。
(實驗2) 該實驗2係在圖2之步驟S7所示的Y=C-X且C為800至1000之常數之關係式的範圍之情形下，驗證了滑移(slip)累積長不滿10 mm的情形。 摻雜物為赤磷，提拉速度為0.7 mm/min，將磁場強度設為3000高斯。然後，得到了電阻率為0.80 Ωcm，氧濃度為0.8×10 18atoms/cc，切片角度為0.3°的基板。 然後，將背面氧化膜成膜在430℃以及厚度500 nm之條件下形成，在研磨布以及含膠體二氧化矽(colloidal silica)漿料之機械性且化學性的條件下，鏡面加工了基板的正面。
又，改變基板的熱處理時間，變更了基板的背面氧化膜(LTO)之厚度。又，變更了形成於進行處理之矽舟的熱氧化膜之厚度。 然後，將兩者組合，以1200℃以及60分鐘處理基板，用X射線拓樸(X-ray topography)測定了各晶圓的滑移累積長。將結果示於圖11。在圖11中，〇係表示滑移累積長不滿10 mm之情形，△係表示滑移累積長為10 mm以上至50 mm以下之情形，×係表示滑移累積長超過50 mm之情形。
然後，形成於矽舟的熱氧化膜的膜厚為200 nm以上至500 nm以下，且熱氧化膜的膜厚X與前述基板背面之矽氧化膜(LTO)的膜厚Y係在Y=C-X且C為800至1000之常數之關係式的範圍之情形下，滑移累積長係成為不滿10 mm，能夠得到良好的結果。
(實驗3) 該實驗3係藉由圖2的步驟S8所示的以700℃以上至不滿850℃的固定溫度將基板保持30分鐘以上至120分鐘以下來將晶圓表面粗糙度增加予以減低，藉此也抑制產生的晶圓表面坑(LPD)，然後關於Si-P缺陷消滅促進，進行了驗證實驗。
在以下的基板之背面形成矽氧化膜：電阻率為1.05 mΩcm以下，固溶體氧濃度為0.9×10 18atoms/cm 3以下，Si-P缺陷係最大邊長不滿100 nm且密度不滿1×10 12/cm 3。該矽氧化膜係在從400℃到450℃的範圍下以500 nm之厚度成膜。 接下來，對前述基板的正面施予了鏡面加工。鏡面加工的去除量係設為15 μm。針對該正面已被鏡面加工的基板，在縱型擴散爐進行了1200℃以及60分鐘之處理。另外，將此時的熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓1%的氬稀釋氣體)。
在前述1200℃以及60分鐘之熱處理的升溫時進行了以下的熱處理：以650℃、700℃、800℃、850℃、900℃之溫度將基板保持15分鐘、30分鐘、120分鐘、180分鐘。 另外，將此時的熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓60%的氬稀釋氣體)。將此時的距離基板5 mm以內的處理氣體流速設為0.7 m/秒。 然後，針對該基板，將單晶矽磊晶膜以膜厚4.0 μm、成膜速度4.0 μm/分鐘以及1150℃予以成膜。另外，將該成膜前之用氯化氫的矽表層去除量設為100 nm。此時的氯化氫分壓係設為0.5%。
驗證手法係設為由科磊公司製的SurfScan SP1所量測的LPD數。將其結果示於圖12。如圖12所示，可知LPD數係於30分鐘成為大致固定值。若考慮生產性，則確認了保持時間較佳為30分鐘至120分鐘。 又，以650℃或900℃進行了保持之情形下的LPD數之惡化係被認為是：因為以該溫度進行了保持，所以雜質、水分、氧會從晶圓背面的矽氧化膜脫離而使晶圓表面粗糙度增加，又由此所致的坑會產生，在磊晶後也作為LPD而殘留的緣故。因此，基板的熱處理溫度較佳為700℃至850℃之溫度。
(實驗4) 在實驗3中，於前述1200℃以及60分鐘的熱處理之升溫時，以800℃之溫度保持基板120分鐘，將距離基板5 mm以內的處理氣體流速變為0.05 m/秒、0.1 m/秒、0.5 m/秒、1.0 m/秒以及1.5 m/秒來進行了實驗。 進行了以目視對以上的晶圓外觀檢査的結果，確認到在0.05 m/秒下晶圓正側的明確的白濁以及1.5 m/秒下由背面氧化膜之蝕刻所致的針孔(pinhole)這雙方，在0.1 m/秒、0.5m/秒、1.0m/秒下未確認到這些。
(實驗5) 該實驗5係對認定藉由圖2的步驟S9所示的以1100℃以上至1250℃以下的固定溫度將基板保持30分鐘以上至120分鐘以下能夠修正Si-P缺陷之應變的情形，進行了驗證實驗。 首先，在以下的基板之背面形成矽氧化膜：電阻率為1.05 mΩcm以下，固溶體氧濃度為0.9×10 18atoms/cm 3以下，Si-P缺陷係最大邊長不滿100 nm且密度不滿1×10 12/cm 3。該矽氧化膜係在從400℃到450℃的範圍下以500 nm之厚度成膜。接下來，對前述基板的正面施予了鏡面加工。鏡面加工的去除量係設為15 μm。
然後，針對該正面已被鏡面加工的基板，在縱型擴散爐進行了1050℃、1100℃、1200℃、1250℃、1270℃下的處理15分鐘、30分鐘、120分鐘、180分鐘。另外，在該處理前的升溫時，進行了將基板保持800℃以及120分鐘的熱處理。又，將此時的熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓1%的氬稀釋氣體)。 然後，針對該基板，在單晶矽磊晶膜之成膜前用氯化氫將矽表層去除了100 nm。此時的氯化氫分壓係設為0.5%。此時的溫度係設為1180℃。 之後，將單晶矽磊晶膜以膜厚4.0 μm、成膜速度4.0 μm/分鐘以及1150℃予以成膜。
驗證手法係設為由科磊公司製的SurfScan SP1所量測的LPD數。將其結果示於圖13。如圖13所示，可知LPD數係於30分鐘成為大致固定值。若考慮生產性，則確認了保持時間較佳為30分鐘至120分鐘。又，如圖13所示，雖溫度增加LPD減少，不過有著滑移、生產性的問題，較佳為1100℃至1250℃。
(實驗6) 該實驗6係對以下情形進行了驗證實驗：認定藉由圖2的步驟S10所示的以將不滿700℃至450℃以上的晶圓之經歷時間設為不滿10分鐘的方式進行降溫且縮短不滿700℃至450℃以上的通過時間，能夠抑制磷聚集缺陷(Si-P缺陷)。 首先，在以下的基板之背面形成矽氧化膜：電阻率為1.05 mΩcm以下，固溶體氧濃度為0.9×10 18atoms/cm 3以下，Si-P缺陷係最大邊長不滿100 nm且密度不滿1×10 12/cm 3。該矽氧化膜係在從400℃到450℃的範圍下以500 nm之厚度成膜。
接下來，對前述基板的正面施予了鏡面加工。鏡面加工的去除量係設為15 μm。 接下來，針對該正面已被鏡面加工的基板，進行了以1200℃之溫度保持60分鐘的熱處理。另外，將熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓1%的氬稀釋氣體)。
在以該1200℃的溫度保持60分鐘的熱處理前之升溫時，進行了將基板保持800℃以及120分鐘的熱處理。另外，將此時的熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓60%的氬稀釋氣體)。 將上述熱處理結束後的出爐溫度設定為700℃，使接下來的出爐時速度變化。用熱成像術(thermography)將露出在一般大氣中的矽晶圓予以溫度測定，加總被保持700℃的時間，算出經歷時間。
藉此，將不滿700℃至450℃以上的晶圓之經歷時間變為3分鐘、5分鐘、8分鐘、10分鐘、12分鐘、15分鐘、20分鐘。 然後，針對該基板，在單晶矽磊晶膜之成膜前用氯化氫將矽表層去除了100 nm。此時的氯化氫分壓係設為0.5%。此時的溫度係設為1180℃。
之後，將單晶矽磊晶膜以膜厚4.0 μm、成膜速度4.0 μm/分鐘以及1150℃予以成膜。將其結果示於圖14。如圖14所示般，認定了：以將不滿700℃至450℃以上的晶圓之經歷時間設為不滿10分鐘之方式進行降溫，藉此LPD數成為100個以下，能夠抑制磷的再聚集缺陷(Si-P缺陷)。
(實驗7) 該實驗7係驗證了：圖3的步驟S11所示的用外周加工對基板的背面矽氧化膜去除距離基板外周緣0.1 mm至1.0 mm之部分的功效。 首先，在以下的基板之背面形成矽氧化膜：電阻率為1.05 mΩcm以下，固溶體氧濃度為0.9×10 18atoms/cm 3以下，Si-P缺陷係最大邊長不滿100 nm且密度不滿1×10 12/cm 3。該矽氧化膜係在從400℃到450℃的範圍下以500 nm之厚度成膜。
接下來，對前述基板的正面施予了鏡面加工。鏡面加工的去除量係設為15 μm。 接下來，針對該正面已被鏡面加工的基板，進行了以1200℃之溫度保持60分鐘的熱處理。另外，將熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓1%的氬稀釋氣體)。 在以該1200℃的溫度保持60分鐘之熱處理前的升溫時，進行了將基板保持800℃以及120分鐘的熱處理。另外，將此時的熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓60%的氬稀釋氣體)。
將上述熱處理結束後的出爐溫度設定為700℃，使接下來的出爐時速度變化。用熱成像術將露出在一般大氣中的矽晶圓予以溫度測定，加總被保持700℃的時間，算出經歷時間。 藉此，將不滿700℃至450℃以上的晶圓之經歷時間設為8分鐘。
然後，將基板的背面矽氧化膜改變去除範圍，直至距離基板外周緣0.1 mm、0.2 mm、0.5 mm、1.0 mm、1.5 mm之範圍。 然後，針對該基板，在單晶矽磊晶膜之成膜前用氯化氫將矽表層去除了100 nm。此時的氯化氫分壓係設為0.5%。此時的溫度係設為1180℃。
之後，將單晶矽磊晶膜以膜厚4.0 μm、成膜速度4.0 μm/分鐘以及1150℃予以成膜。 如圖15所示，在外周加工寬度不滿0.1 mm下，於所被覆的部分中的長時間處理時之磷的外方擴散不充分，因此在磊晶時該部分的氧化膜被蝕刻，藉此來自該部分之磷的外方擴散係使電阻不均惡化。由於在外周加工寬度為1 mm以上時非被覆面積大，故就算在長時間處理時磷的外方擴散也變得不充分，結果，在磊晶時來自該部分之磷的外方擴散係使電阻不均惡化。較佳的加工寬度為從0.1 mm至1.0 mm之範圍。
(實驗8) 該實驗8係對圖3的步驟S12所示的基板的表面之矽去除量與由Si-P缺陷所致的SF(LPD)進行了驗證。驗證手法係設為由科磊公司製的SurfScan SP1所量測的LPD數。 首先，在以下的基板之背面形成矽氧化膜：電阻率為1.05 mΩcm以下，固溶體氧濃度為0.9×10 18atoms/cm 3以下，Si-P缺陷係最大邊長不滿100 nm且密度不滿1×10 12/cm 3。該矽氧化膜係在從400℃到450℃的範圍下以500 nm之厚度成膜。
接下來，對前述基板的正面施予了鏡面加工。鏡面加工的去除量係設為15 μm。針對該正面已被鏡面加工的基板，在縱型擴散爐進行了800℃下120分鐘、1200℃下60分鐘之處理。又，將不滿700℃至450℃以上的晶圓之經歷時間設為8分鐘。另外，將此時的熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓60%的氬稀釋氣體)。 然後，針對該基板，將單晶矽磊晶膜以膜厚4.0 μm、成膜速度4.0 μm/分鐘以及1150℃予以成膜。使該成膜前之用氯化氫的矽表層去除量變化到最大500 nm為止。此時的氯化氫分壓係設為0.5%。 然後，測定了該基板之上的LPD(65 nm)的個數。
將其結果示於圖16。在該圖16中，縱軸的ea係表示個數。另外，LPD(65 nm)係意味著：將存在於主表面且具有標準粒子相當尺寸65 nm以上之散射強度(scattering intensity)的LPD予以測定。
根據圖16可知，相對於LPD(65 nm)的個數在不進行基板表面的矽去除之情形下為1萬個，判明了LPD(65 nm)的個數在將基板之表面的矽去除量設為50 nm至200 nm之情形下為100個至200個。基板之表面的矽去除量係考慮生產性，較佳為50 nm以上至150 nm以下。
(實驗9) 針對以下情形進行了驗證實驗：認定藉由將矽成膜溫度設為1100℃以上至1150℃以下且將矽成膜速度設為3.5 μm/分鐘以上至6.0 μm/分鐘以下之成膜速度來成膜，且將磊晶膜以1.3 μm以上至10.0 μm以下的厚度成膜，能夠抑制磷聚集缺陷(Si-P缺陷)。 首先，在以下的基板之背面形成矽氧化膜：電阻率為1.05 mΩcm以下，固溶體氧濃度為0.9×10 18atoms/cm 3以下，Si-P缺陷係最大邊長不滿100 nm且密度不滿1×10 12/cm 3。該矽氧化膜係在從400℃到450℃的範圍下以500 nm之厚度成膜。
接下來，對前述基板的正面施予了鏡面加工。鏡面加工的去除量係設為15 μm。針對該正面已被鏡面加工的基板，在縱型擴散爐進行了1200℃以及60分鐘之處理。另外，將此時的熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓1%的氬稀釋氣體)。 在該1200℃以及60分鐘之處理前的升溫時，進行了以800℃之溫度將基板保持120分鐘的熱處理。另外，將此時的熱處理之爐內氛圍設為由氫以及氬所構成的混合氣體(氫分壓60%的氬稀釋氣體)。 然後，針對該處理的降溫，將不滿700℃至450℃以上的晶圓之經歷時間設為8分鐘。
之後，針對該基板，在磊晶成長前將用氯化氫的矽表層去除量以100 nm進行。此時的氯化氫分壓係設為0.5%，溫度係設為1180℃。 然後，針對該基板，以成膜溫度1100℃、1125℃、1150℃使成膜速度變化，進行了矽成膜。矽成膜速度係變為2.4 μm/分鐘、3.8 μm/分鐘、4 μm/分鐘、5 μm/分鐘，6.4 μm/分鐘而成膜。矽磊晶成膜膜厚係設為4 μm。 然後，測定了由科磊公司製的SurfScan SP1所量測的LPD數。將其結果示於圖8。
如圖8所示，判明了藉由將矽成膜溫度設為1100℃以上至1150℃以下，且將矽成膜速度設為3.5 μm/分鐘以上至6.0 μm/分鐘以下，能夠抑制LPD。另外，以矽成膜溫度為1200℃來說，由於滑移等的問題會於基板明顯化，故較佳為將矽成膜溫度設為1100℃以上至1150℃以下。
1:縱型晶舟 2:底板 3:頂板 4:支柱 4a:棚部 4a1:矽氧化膜 11:提拉裝置 12:提拉爐 13:水冷體 14:遮蔽板 15:單晶矽 16:石英玻璃坩堝 17:加熱器 18:磁場施加部 19:纜索 L1,L2:垂線 S1~S13:步驟 t:間隔 W:基板 θ:角度
[圖1]是表示本發明之矽晶圓的製造方法之實施形態的流程圖之圖。 [圖2]是繼圖1之後表示本發明之矽晶圓的製造方法之實施形態的流程圖之圖。 [圖3]是繼圖2之後表示本發明之矽晶圓的製造方法之實施形態的流程圖之圖。 [圖4]是示意性地表示形成於基板背面的矽氧化膜與基板保持構件的矽氧化膜之化學反應的圖。 [圖5]是表示形成於基板背面的矽氧化膜之膜厚與基板保持構件的矽氧化膜之膜厚的關係的圖。 [圖6]是表示縱型之基板保持構件的圖。 [圖7]是圖6所示的基板保持構件之部分放大圖。 [圖8]是表示LPD的矽成膜溫度以及成長速度相依性之圖。 [圖9]是具備水冷體之提拉裝置的概略構成圖。 [圖10]是表示實驗1之結果的圖。 [圖11]是表示實驗2之結果的圖。 [圖12]是表示實驗3之結果的圖。 [圖13]是表示實驗5之結果的圖。 [圖14]是表示實驗6之結果的圖。 [圖15]是表示實驗7之結果的圖。 [圖16]是表示實驗8之結果的圖。
S5~S11:步驟

Claims (7)

  1. 一種矽晶圓的製造方法，係具備以下工序： 在基板的背面形成厚度300 nm以上至700 nm以下的矽氧化膜之工序，前述基板係從藉由柴可拉斯基法育成的單晶矽鑄錠所製造，摻雜物為磷，電阻率被調整在1.05 mΩcm以下，且包含磷在結晶中聚集所形成的缺陷之實體為矽-磷結晶缺陷的缺陷； 鏡面加工工序，係將前述基板鏡面加工； 熱處理工序，係在前述鏡面加工工序後，將基板裝載於基板保持構件，將距離前述基板5 mm以內的處理氣體流速設為0.1 m/秒以上至1 m/秒以下，以700℃以上至850℃以下的固定溫度將前述基板保持30分鐘以上至120分鐘以下，之後一邊維持處理氣體流速一邊在升溫後以1100℃以上至1250℃以下的固定溫度將前述基板保持30分鐘以上至120分鐘以下，前述基板保持構件係於表面形成有矽氧化膜且由矽或碳化矽所構成，前述基板保持構件之矽氧化膜的膜厚為200 nm以上至500 nm以下，且前述基板保持構件之矽氧化膜的膜厚X與前述基板背面之矽氧化膜的膜厚Y係在Y=C-X且C為800至1000之常數之關係式的範圍； 在前述熱處理工序之後，用外周加工對基板的背面矽氧化膜去除距離基板外周0.1 mm至1.0 mm之部分的工序；以及 磊晶膜成膜工序，係在前述熱處理工序之後，將單晶矽磊晶膜以1.3 μm以上至10.0 μm以下的厚度成膜。
  2. 如請求項1所記載之矽晶圓的製造方法，其中前述基板保持構件係具有：保持面，係保持前述基板； 將前述保持面的垂線與所保持的基板表面之垂線所成的角度設為0.5°以上至5°以下。
  3. 如請求項1或2所記載之矽晶圓的製造方法，其中前述基板保持構件係保持複數片基板，且將所保持的基板之間隔設為10 mm以上至15 mm以下。
  4. 如請求項1所記載之矽晶圓的製造方法，其中前述基板保持構件之表面的矽氧化膜係使用氧與氮兩種源氣體以1000℃以上的溫度來形成。
  5. 如請求項1所記載之矽晶圓的製造方法，其中將前述熱處理工序中的處理氣體在700℃以上至不滿850℃時設為氫分壓80%至50%的氬稀釋氣體，在不滿700℃時以及850℃以上時設為氫分壓0.01%至20%的氬稀釋氣體。
  6. 如請求項1所記載之矽晶圓的製造方法，其中包含：表面清淨化處理工序，係對前述磊晶膜成膜工序前的基板進行表面清淨化處理； 在前述表面清淨化處理工序中，以氫以及氯化氫的混合氣體將表面矽用50 nm以上至150 nm以下的蝕刻予以去除。
  7. 如請求項1所記載之矽晶圓的製造方法，其中在前述磊晶膜成膜工序中將矽成膜溫度設為1100℃以上至1150℃以下，且將矽成膜速度設為3.5 μm/分鐘以上至6.0 μm/分鐘以下之成膜速度來成膜。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014175120A1 (ja) * 2013-04-24 2014-10-30 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 単結晶の製造方法およびシリコンウェーハの製造方法
TW201546902A (zh) * 2014-04-11 2015-12-16 Globalwafers Japan Co Ltd 矽晶圓之熱處理方法、及矽晶圓
TW201705219A (zh) * 2015-04-30 2017-02-01 Ｓｕｍｃｏ股份有限公司 磊晶矽晶圓之製造方法
JP2017088460A (ja) * 2015-11-13 2017-05-25 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP2019142733A (ja) * 2018-02-16 2019-08-29 株式会社Sumco エピタキシャルシリコンウェーハにおける積層欠陥の発生予測方法及びエピタキシャルシリコンウェーハの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4032342B2 (ja) * 2002-03-27 2008-01-16 株式会社Ｓｕｍｃｏ 半導体シリコン基板の製造方法
US7667301B2 (en) * 2002-09-27 2010-02-23 Hitachi Kokusai Electric Inc. Thermal treatment apparatus, method for manufacturing semiconductor device, and method for manufacturing substrate
JP5463693B2 (ja) * 2009-03-03 2014-04-09 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP2013030723A (ja) * 2011-06-24 2013-02-07 Covalent Materials Corp シリコンウェーハの製造方法
JP2013048137A (ja) * 2011-08-29 2013-03-07 Covalent Silicon Co Ltd シリコンウェーハの製造方法
JP6945805B2 (ja) * 2018-04-13 2021-10-06 信越半導体株式会社 エピタキシャルウェーハの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014175120A1 (ja) * 2013-04-24 2014-10-30 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 単結晶の製造方法およびシリコンウェーハの製造方法
TW201546902A (zh) * 2014-04-11 2015-12-16 Globalwafers Japan Co Ltd 矽晶圓之熱處理方法、及矽晶圓
TW201705219A (zh) * 2015-04-30 2017-02-01 Ｓｕｍｃｏ股份有限公司 磊晶矽晶圓之製造方法
JP2017088460A (ja) * 2015-11-13 2017-05-25 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP2019142733A (ja) * 2018-02-16 2019-08-29 株式会社Sumco エピタキシャルシリコンウェーハにおける積層欠陥の発生予測方法及びエピタキシャルシリコンウェーハの製造方法

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