JP2020504069A - イントリンシックゲッタリングおよびゲート酸化物完全性歩留まりを有するシリコンウエハを処理する方法 - Google Patents

イントリンシックゲッタリングおよびゲート酸化物完全性歩留まりを有するシリコンウエハを処理する方法 Download PDF

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Abstract

本開示は、NH3またはN2などの窒素含有ガスを含む雰囲気中での急速熱アニール後に、シリコンウエハのゲート酸化物完全性歩留まりを回復させる方法に関する。一般に、NH3またはN2などの窒素含有ガスを含む雰囲気中での急速熱アニールによって酸素析出物プロファイルが刻印されると、成長したままの結晶欠陥(酸素析出物)および窒化シリコン膜により発生した空孔が露出してシリコンウエハのGOI歩留まりが低下する。本発明は、窒化シリコン層を剥離し、続いてウエハを酸化し、続いて酸化シリコン層を剥離することによって、GOI歩留まりを回復させる。

Description

本発明の分野は、一般に、電子部品の製造に使用されるシリコンウエハの製造に関する。より具体的には、本発明は、イントリンシックゲッタリングおよびゲート酸化物完全性歩留まりを有するシリコンウエハをもたらすアニールプロセスに関する。
関連出願のクロスレファレンス
本出願は、2016年12月28日に出願された米国仮特許出願第62/439,621号に対する優先権を主張する。その開示内容は、その全体が、参照により本明細書に組み入れられる。
半導体電子部品を製造するための大部分のプロセスの出発材料である単結晶シリコンは、一般に、いわゆるチョクラルスキー(Cz)プロセスを用いて調製され、ここで単結晶は溶融シリコンに浸漬され、次いでゆっくり抽出される。溶融シリコンは、石英ルツボに入れられている間、様々な不純物、特に酸素が混入している。シリコン溶融塊の温度では、溶融塊の温度におけるシリコンへの酸素の溶解度と凝固したシリコン中の酸素の実際の偏析係数とによって決まる濃度に達するまで、酸素が結晶格子に入る。そのような濃度は、電子デバイスを製造するために使用されるプロセスに典型的な温度での固体シリコン中の酸素の溶解度より大きい。従って、結晶が溶融塊から成長しそして冷却するにつれて、その中の酸素の溶解度は急速に減少し、それにより、結晶からスライスされたウエハ中に、酸素は過飽和濃度で存在する。
電子デバイスの製造に通常用いられる熱処理サイクルは、酸素中で過飽和であるシリコンウエハ中に酸素の析出を引き起こす可能性がある。ウエハ中のそれらの位置に応じて、析出物は有害または有益であり得る。ウエハの活性デバイス領域に酸素析出物があると、デバイスの動作が損なわれる可能性がある。しかしながら、ウエハの大部分に位置する酸素析出物は、ウエハと接触する可能性がある望ましくない金属不純物を捕捉することができる。金属を捕捉するためにウエハの大部分に配置された酸素析出物を使用することは、一般に、内部ゲッタリングまたはイントリンシックゲッタリング(“IG”)と呼ばれる。
単結晶シリコンウエハ内で内部ゲッタリングを達成するのに適した熱処理サイクルには、急速熱アニール(例えば、SunEdison Semiconductor, Ltd.製のMagic Denuded Zone(登録商標)プロセス)またはアルゴンなどの不活性ガス雰囲気中での長時間アニールが含まれる。急速熱アニールプロセスにおける短いアニール時間は、費用対効果の高い解決策である。しかしながら、無析出帯(PFZ、デヌーデッドゾーンとも呼ばれる)の深さは、典型的には深すぎてシリコンの上部100マイクロメートルに金属不純物を効果的にゲッタリングすることができない(すなわち、バックグラインド後に残ったシリコンの典型量)。逆に、長時間アニールは、良好なPFZ帯(上部20マイクロメートル以内で調整可能)とゲッタリング能力の両方を達成することができる。しかしながら、長時間のアニールはアニール時間(数時間)を必要とし、それは製造コストと生産量に影響を与える。
窒素含有ガス雰囲気中での急速熱アニールは、Magic Denuded Zone(登録商標)プロセスおよび長時間アニールの代替として開発された。例えばNHまたはNガスなどの窒化雰囲気中での急速熱アニールは、浅いPFZ(Precipitate Free ZoneまたはDenuded Zone)を用いて強力な内部ゲッタリング能力を達成する。例えば、J Appl Phys, 114, 043520(2013)を参照のこと。窒素ガスを含有する雰囲気中での急速熱アニールがゲート酸化膜の完全性歩留まり(GOI)を低下させることがあることは、当技術分野においてこれまで認識されていなかった。
簡単に言うと、本発明は、窒素ガス含有雰囲気中で急速熱アニールを予め受けた単結晶シリコンウエハにおいて適切なGOI歩留まりを達成するための方法に関する。
一態様において、本発明は、単結晶シリコンウエハを処理する方法であって、前記方法は、窒素含有ガスを含む第1の雰囲気中で少なくとも約1100℃の温度で単結晶シリコンウエハを熱処理し、単結晶シリコンウエハのバルク領域内の結晶格子空孔の密度を増加させ、単結晶シリコンウエハの前面に窒化シリコン層を形成するステップと、前記単結晶シリコンウエハは2つの主要な平行表面、1つは前面であり、1つは背面であり、前面と背面との間の中心面、前面と背面を接合する周縁部、前面から中心面に向かって測定された深さDを有する前面層を含み、前記バルク領域は前面層と中心面との間にあり、前記方法は、単結晶シリコンウエハの前面から窒化シリコン層を除去するステップと、酸素を含む第2の雰囲気中で、約900℃〜約1100℃の間の温度で30分を超える時間、単結晶シリコンウエハを熱処理して、単結晶シリコンウエハの前面に少なくとも約50オングストロームの最小厚さを有する酸化シリコン層を形成するステップと、単結晶シリコンウエハの前面から酸化シリコン層を除去するステップとを含む方法。
別の態様では、本発明は、単結晶シリコンウエハであって、単結晶シリコンウエハは、2つの主要な平行面、1つは前面であり、1つは背面、前面と背面との間の中心面、前面と背面を接合する周縁部、前面から中心面に向かって測定された深さDを有する前面層、前記前面層と前記中心面との間にあるバルク領域を含み、前記バルク領域は、少なくとも約1×10cm−3の密度および少なくとも約1×10cm−3の酸素析出物のピーク密度で酸素析出物を含み、前記ピーク密度は、前面層と中心面との間であり、前記前面層は、約1×10cm−3未満の密度で酸素析出物を含み、前記前面層の深さDは、約1マイクロメートル〜約40マイクロメートルの間であり、前記前面は、結晶欠陥帯に関連したゲート酸化物の完全性パターンを有しない単結晶シリコンウエハ。
アンモニアを含む環境中で急速熱アニールを受け、続いてNEC1処理(800℃で4時間、続いて1000℃で16時間)を受けたウエハ中のバルク微小欠陥密度の典型的な深さプロファイルを示す。 急速熱アニール前(図2Aの左側のウエハ)におけるGOI歩留まりを示す。 アンモニアを含む環境中での急速熱アニール後の単結晶シリコンウエハ(図2Bの右側のウエハ)におけるGOI歩留まりを示す。 本発明のいくつかの実施形態に係る、プロセスフローを示す。 本発明のいくつかの実施形態に係る、プロセスフローを示す。 本発明のいくつかの実施形態に係る、プロセスフローを示す。 本発明のいくつかの実施形態に係る、プロセスフローを示す。 温度の関数としての酸化による計算されたシリコン格子間原子の濃度を示すグラフである。 GOI完全性試験後のウエハのいくつかの画像を提供する。 アンモニア、続いて酸化剤を含む環境(1000℃で5秒間)中で急速熱アニールを受けたウエハについてのBMD深さプロファイル(酸化析出熱処理後;800℃でNEC1処理4時間、続いて1000℃で16時間)を示す。x軸目盛りは、マイクロメートル単位の深さであり、y軸目盛りは、BMD/cmである。 アンモニアを含む環境中で急速熱アニールを受け、続いて酸化的環境(1100℃で5秒間)を受けたウエハについてのBMD深さプロファイル(酸化析出熱処理800℃で4時間+1000℃で16時間後)を示す。x軸目盛りは、マイクロメートル単位の深さであり、y軸目盛りは、BMD/cmである。 900〜1000℃の間で4時間の長時間酸化アニールを受けたウエハについてのBMD深さプロファイル(800℃で4時間+1000℃で16時間の酸化析出熱処理後)を示す。x軸目盛りは、マイクロメートル単位の深さであり、y軸目盛りは、BMD/cmである。 いくつかの温度で長時間酸化アニールを受けた様々なウエハについてのGOI完全性結果を示す。示されているウエハは、成長したままのウエハ(左端のウエハ)、窒化環境中における急速熱アニール後のウエハ(左から2番目のウエハ)、および900℃、950℃、および1000℃で360分間の酸化アニールを受けた3枚のウエハ(右)を含む。 酸化温度および時間の関数としてのGOI改善の等高線図である。
本発明は、窒化雰囲気中での急速熱アニール処理後に、単結晶シリコンウエハ、例えば、完全なシリコンウエハのゲート酸化膜完全性(GOI)歩留まりを回復させる方法に関する。いくつかの実施形態では、本発明は、窒素ガス含有雰囲気、例えば、NH、窒素、またはそれらの組み合わせ中での急速熱アニール処理後に、単結晶シリコンウエハ、例えば、完全シリコンウエハのゲート酸化膜完全性(GOI)歩留まりを回復する方法に関する。一般に、窒素ガス含有雰囲気、例えばNH、窒素、またはそれらの組み合わせ中での急速熱アニール、続いてウエハのバルク内にバルク微小欠陥を成長させるのに十分なアニールが、表面領域に無析出帯(PFZ、またはデヌーデッドゾーン)を含む単結晶シリコンウエハを得るのに十分である。しかしながら、ウエハのバルク内のBMDは、ウエハ表面上の成長したままの結晶欠陥(例えば、酸素析出物)を窒化シリコン膜によって生成された空孔に曝すことによって、シリコンウエハのGOI歩留まりを低下させる可能性がある。これらの空孔は、ウエハ表面上の酸素析出物を成長させ安定化させる可能性があり、これらの欠陥はゲート酸化膜の完全性歩留まりの低下に寄与する可能性がある。急速熱アニールによって形成された無析出帯からのGOIのプロセスウィンドウは極めて狭いので、急速熱アニール後にBMDピーク密度および浅いPFZの深さをいかなる低下もさせることなくGOIのフルプロセスウィンドウを回復させる方法を見つける必要がある。
窒素ガス含有雰囲気中での急速熱アニールは、有利には浅い無析出帯を生じる。図1を参照すると、図1は、アンモニア環境で急速熱アニールし、続いてNEC1処理した(800℃で4時間、続いて1000℃で16時間)ウエハのバルク微小欠陥密度の典型的な深さプロファイルを示す。ウエハは、8.344PPMAおよび9.544PPMAの図1に示すように格子間酸素濃度を有する。約40マイクロメートル未満、約30マイクロメートル未満、約20マイクロメートル未満、さらには約10マイクロメートル未満のような非常に浅いPFZが、ウエハの前面および背面の両方に形成され得る。さらに、BMDのピーク密度は、ウエハ表面近くに形成され、これは酸素析出物を成長させるように設計された熱処理中に発生する。ウエハ酸素含有量、MDZの浸漬温度、および冷却速度などの重要なパラメータに関係なく、ピークBMD密度は1立方センチメートル当たり6〜8×10析出物のオーダーであるので、このピークBMD密度は、本発明の実施形態の好ましい範囲内である。いくつかの好ましい実施形態では、窒化雰囲気中での急速熱アニールは、10マイクロメートル未満の浅いPFZ深さおよび20〜30マイクロメートルの深さ、またはさらには10〜20マイクロメートルの深さで高いBMDピークを有するシリコンウエハをもたらす。このようなウエハは、ウエハ深さ中心付近にBMD密度ピークを有するより深いPFZ深さを有する、酸素ガス含有雰囲気中での急速熱アニールよりもはるかに強いゲッタリング能力を提供する。
窒素ガス含有雰囲気中での急速熱アニールは、ゲート酸化膜の完全性を低下させる可能性がある。GOI不良パターン(図2A、図2B、図5、および図7参照)は、結晶欠陥帯に関連している。欠陥バンドには、結晶起因ピット(COP、ボイド欠陥)、Hバンド、Pバンド、Lバンド、完全シリコン格子間原子優勢バンド、B欠陥バンド、およびA欠陥バンドが含まれる。典型的には、ウエハがCOP、Hバンド、およびPバンド欠陥のいずれかを有する場合、GOI劣化が起こる。これらの結晶欠陥帯は、コアまたはリングパターンのいずれかであり、欠陥帯は、ウエハ内の様々な半径方向位置に観察される。GOIパターンがコアパターンでもリングパターンでもない場合、この非対称パターンは、結晶欠陥ではなくウエハ処理またはGOI試験準備によって引き起こされるであろう。GOI破壊電圧(MV/cm)も結晶欠陥帯および欠陥タイプによって影響される。一般に、ゲート酸化膜の完全性の低下は、結晶起因ピットおよびHバンド欠陥のために5〜9MV/cmの範囲で起こり得、これはゲート酸化膜の厚さの均一性に影響を及ぼす。一般に、ゲート酸化膜の完全性の低下は、急速熱アニール中のSi/Si界面からの注入空孔の組み合わせおよび結晶からの成長した酸素析出物または大サイズ成長酸素析出物によって形成されるPバンド欠陥、マイクロボイド欠陥、または酸素析出物によって引き起こされる10〜12mV/cmの範囲で発生する。酸化は高応力場のGOIに影響を与えるので、成長した酸素析出物がGOIの劣化の主な原因と考えられている。GOI不良が結晶欠陥帯に起因するものであるかどうかを理解するために、GOI不良パターン形状と破壊電圧の両方を検討する。GOI不良パターンが結晶欠陥帯または破壊電圧と一致しない場合、GOI不良パターンは結晶欠陥帯に関連していると考えられる。
窒素含有環境での急速熱アニールによって欠陥密度が大きく変わることはない。しかしながら、窒素環境における急速熱アニールは、注入された空孔で欠陥を装飾する可能性がある。したがって、小さなサイズの欠陥はRTA効果によって解消されることができるが、他の欠陥は空孔によって装飾され、それによって、それらはより大きくより安定になる。これはゲート酸化膜の均一性に影響を及ぼし、GOI歩留まりを低下させる。検出され得るより大きな欠陥は、20ナノメートル以上のオーダーであり得、そしてこのような欠陥の密度は、1×10ea/cmのオーダーであり得る。そのような密度は、上記の順序でGOIを劣化させるのに十分である。小サイズだが検出不可能な欠陥(<20nm)が含まれる場合、実際の欠陥密度ははるかに高い。より大きなサイズ、高密度の欠陥は、ゲート酸化物の均一性に影響を及ぼし、そして不均一なゲート酸化物は、不均一な酸化物の厚さに関連する応力集中のために電気的応力場に対して局所的に弱まる。窒素雰囲気中のRTAによって助長され得る空孔の供給が酸素析出物を増大させそして安定化させる場合、ゲート酸化物の破壊が起こり得る。
図2Aおよび図2Bを参照すると、図2Aおよび図2Bは、急速熱アニール前(図2Aの左側のウエハ)およびアンモニアを含む環境での急速熱アニール後(図2Bの右側のウエハ)の単結晶シリコンウエハにおけるGOI歩留まりを示す。アンモニア中での急速熱アニールが、ウエハの周縁部またはその近くに存在するゲート酸化物完全性パターン関連結晶欠陥帯を介してウエハ内のGOI歩留まりを低下させることは明らかである。
したがって、本発明は、窒素ガス含有雰囲気中でウエハを急速熱アニールして、それによって、薄い無析出帯およびウエハ表面近くの酸素析出物のピーク密度またはピーク濃度を有するウエハを得る単結晶シリコンウエハの製造方法に関する。酸素析出核テンプレートの形成後、窒化シリコン層が剥離され、そしてウエハは、ウエハ表面上に酸化シリコン層を形成するのに十分な酸化アニールを受ける。その後、ウエハから酸化シリコン層が剥離され、それによって、GOI歩留まりを低下させる表面欠陥が除去される。本発明の方法に従って製造されたウエハは、理想的な酸素析出核テンプレートを有し、さらにGOI歩留まりを低下させる表面欠陥を欠いている。具体的には、ウエハは、図2Bに例示されたタイプのゲート酸化物完全性パターン関連結晶欠陥帯を欠いている。その後、ウエハは、ウエハのバルク領域内に酸素析出物を成長させるのに十分なNEC1のようなアニールを受けることができる。有利には、ウエハは窒化雰囲気中でRTAを受けたので、ウエハ内の酸素析出物のピーク密度は、ウエハ表面から約40マイクロメートル以内、例えば、ウエハ表面から約30マイクロメートル以内、またはウエハ表面から約10マイクロメートル〜約20マイクロメートルの間である。

I.基板
図3Aを参照すると、シリコンウエハ10またはその一部が示されている。シリコンウエハ10は、2つの一般的に平行な主面を含むことができ、その一方は基板の前面であり、他方は基板の背面である。周縁部が前面と背面とを接合し、中心面が前面と背面との間にある。図3Bを参照すると、シリコンウエハ10は、深さDを有する前面層40と、前面層と中心面との間のバルク領域または層50とを含む。本明細書に記載されるような任意の操作の前に、シリコンウエハ10の前面と背面は実質的に同一であり得る。表面は、単に便宜上、そして一般的に本発明の方法の操作が行われる表面を区別するために“前面”または“背面”と呼ばれる。本発明のいくつかの実施形態では、本発明の動作はシリコンウエハ10の前面上で行われる。本発明のいくつかの実施形態では、本発明の動作は、シリコンウエハ10の前面と背面の両方で行われる。さらに、シリコンウエハは通常、いくらかの全体厚みムラ(TTV)、ワープ、およびバウを有するので、前面のあらゆる点と背面のあらゆる点との間の中点は、平面内に正確に収まらないことがある。しかしながら、実際問題として、TTV、ワープ、およびバウは典型的には非常に小さいので、概ね中間点は前面と背面との間でほぼ等距離にある仮想中心面内に入ると言える。
一般に、シリコンウエハ10は、少なくとも約20mm、より典型的には約20mm〜約500mmの間の直径を有する。いくつかの実施形態では、直径は、少なくとも約20mm、少なくとも約45mm、少なくとも約90mm、少なくとも約100mm、少なくとも約150mm、少なくとも約200mm、少なくとも約250mm、少なくとも約300mm、少なくとも約350mm、さらには少なくとも約450mmである。シリコンウエハ10は、約100マイクロメートル〜約5000マイクロメートル、例えば、約100マイクロメートル〜約1500マイクロメートル、適切には約500マイクロメートル〜約1000マイクロメートルの範囲内の厚さを有することができる。
特に好ましい実施形態では、シリコンウエハ10は、従来のチョクラルスキー結晶成長方法に従って成長した単結晶インゴットからスライスされた単結晶シリコンウエハからスライスされたウエハを含む。このような方法、ならびに標準的なシリコンスライス、ラッピング、エッチング、および研磨技術は、例えば、F. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989,および Silicon Chemical Etching, (J. Grabmaier ed.) Springer - Verlag, N. Y., 1982 に開示される(参照により本明細書に組み込まれる)。好ましくは、ウエハは当業者に知られている標準的な方法によって研磨され洗浄される。例えば、W. C. O'Mara et al, Handbook of Semiconductor Silicon Technology, Noyes Publications 参照。必要に応じて、例えば標準的なSCI/SC2溶液中でウエハを洗浄することができる。いくつかの実施形態では、本発明の単結晶シリコンウエハは、通常少なくとも約150mm、少なくとも約200mm、少なくとも約300mm、または少なくとも約450mmの公称直径を有する、従来のチョクラルスキー(“Cz”)結晶成長方法に従って成長した単結晶インゴットからスライスされた単結晶シリコンウエハである。好ましくは、単結晶シリコンハンドルウエハおよび単結晶シリコンドナーウエハの両方とも、引っかき傷、大きな粒子などの表面欠陥がない鏡面研磨された前面仕上げを有する。ウエハの厚さは、約300マイクロメートル〜約1000マイクロメートルの間など、適切には約500マイクロメートル〜約1000マイクロメートルの範囲内など、約250マイクロメートル〜約1500マイクロメートルの間で変動し得る。いくつかの特定の実施形態では、ウエハの厚さは、約725マイクロメートル〜約800マイクロメートルの間など、約750マイクロメートル〜約800マイクロメートルの間であり得る。いくつかの実施形態では、ウエハの厚さは、約725マイクロメートルであり得る。いくつかの実施形態では、ウエハの厚さは、約775マイクロメートルであり得る。
いくつかの好ましい実施形態では、シリコンウエハ10は、CZ法によって成長させた研磨シリコンウエハである。シリコンウエハ10は任意の結晶方位、例えば(100)、(110)、(111)を有することができ、結晶方位の選択は構造の最終用途によって決定されることができる。
一般に、出発シリコンウエハ10は、CZプロセスによって達成可能な範囲内の任意の場所にある酸素濃度を有することができ、それは典型的には、ASTM校正に従って決定された、約2×1017〜約9×1017原子/cm、または約4〜約18PPMAである。;O=4.9a、ここで、aは1107cm−1の吸収帯の吸収係数である;新しいASTM規格F−121−83。いくつかの好ましい実施形態では、シリコンウエハ10は、約6×1017原子/cm未満、または約12PPMA、例えば、約2×1017〜約5×1017原子/cmまたは約4〜約10PPMAの格子間酸素濃度を有する。さらに、出発シリコンウエハ10は、好ましくは、ウエハの表面近傍領域に安定化酸素析出物(すなわち、約1200℃以下の温度ではウエハから溶解またはアニールできない酸素析出物)がない。
置換炭素は、単結晶シリコン中に不純物として存在する場合、酸素析出核形成中心の形成を触媒する能力を有する。したがって、この理由および他の理由から、単結晶シリコンウエハ10は低濃度の炭素を有することが好ましい。すなわち、単結晶シリコンウエハ10は、約5×1016原子/cm未満、好ましくは、1×1016原子/cm未満、さらに、好ましくは、5×1015原子/cm未満の炭素濃度を有することが好ましい。
シリコンウエハの抵抗率は本発明の方法にとって重要ではない。しかしながら、抵抗率は、最終用途の要求に応じて変わり得る。それを考慮すると、シリコンウエハ10は、高濃度にドープされていてもよく、半絶縁性であってもよく、またはその間のどこかにドーピングプロファイルを有していてもよい。したがって、抵抗率は、ミリオーム以下からメガオーム以上まで変化し得る。いくつかの実施形態において、シリコンウエハ10は、p型またはn型ドーパントを含む。適切なドーパントは、ホウ素(p型)、ガリウム(p型)、リン(n型)、アンチモン(n型)、およびヒ素(n型)を含む。ドーパント濃度は、ウエハの所望の抵抗率に基づいて選択される。いくつかの実施形態では、ウエハタイプは、それらがN++タイプ、N+タイプ、Nタイプ、Nタイプ、およびNタイプのいずれとしても特徴付けることができるように、抵抗率を有することができる。典型的なN+抵抗率範囲は、Sbドーピングでは10ミリオーム−cmのように低く、Asドーピングでは2ミリオーム−cmのように低いN++であり、Pドーピングでは1ミリオーム−cmのように低いN+++である。仕様範囲は、結晶成長における偏析のため、通常、最大/最小で2〜3倍である。いくつかの実施形態では、ウエハタイプは、それらがP++タイプ、P+タイプ、Pタイプ、P−タイプ、およびP−−タイプのいずれとしても特徴付けることができるように抵抗率を有することができる。典型的なP+抵抗率範囲は、10ミリオーム−cmのように低く、P++は、5ミリオーム−cmのように低い。仕様範囲は、通常、結晶成長における偏析のため、最大/最小で1.5〜2倍である。したがって、ウエハの抵抗率は、約0.01オーム−cm〜約10キロオーム−cmの間など、約0.1ミリオーム−cm〜約10キロオーム−cmまで変動し得る。いくつかの実施形態では、抵抗率は、例えば、0.1ミリオーム−cm〜約100オーム−cm、例えば、0.1ミリオーム−cm〜約10オーム−cm、または約0.1ミリオーム−cm〜約1オーム−cmなどの約0.1ミリオーム−cm〜約1キロオーム−cmまでの範囲であり得る。いくつかの実施形態では、抵抗率は、例えば、約0.01オーム−cm〜約100オーム−cm、例えば、0.01オーム−cm〜約10オーム−cm、または約0.01オーム−cm〜約1オーム−cmなどの約0.01オーム−cm〜約1キロオーム−cmまでの範囲であり得る。基板は、N型(Phos)およびP型(Boron)の両方において、1オーム−cm、10オーム−cm、または100オーム−cmの公称値などの低濃度ドープ形態でも入手可能である。基板抵抗率の選択は、用途に依存する(例えば、基板がバックゲートとして使用される場合、より低い抵抗率が好ましい)。
いくつかの実施形態では、シリコンウエハ10は、例えば有機物または他の不純物を除去するために、急速熱アニールの前に洗浄される。適切な洗浄液はピラニア溶液であり、これはHSO(濃縮)とH(30%溶液)を典型的には3:1の比率で含むが、4:1または7:1などの他の比率も適している。洗浄時間は約15分から約2時間の間が適当である。

II.急速熱アニール
本発明の方法によれば、急速熱処理を実施してウエハ内の酸素析出のためのプロファイルまたはテンプレートを確立する酸素析出核の分布を形成する。1つまたは複数の実施形態では、テンプレートは、ウエハバルク内に酸素析出物を有するが、本明細書では無析出帯または“デヌーデッドゾーン(Denuded Zone)”と呼ぶことがある表面近傍領域に低密度の、好ましくは本質的に存在しない酸素析出物を有するウエハ用である。有利には、任意の所望の深さのデヌーデッドゾーンを得ることができる。いくつかの実施形態では、デヌーデッドゾーンの深さは、ウエハの前面から中心面に向かって測定したときに少なくとも約1マイクロメートル、少なくとも約3マイクロメートル、または少なくとも約5マイクロメートルであり得る。いくつかの実施形態では、デヌーデッドゾーンの深さは、ウエハの前面から中心面に向かって測定したとき、約30マイクロメートル未満、または20マイクロメートル未満、15マイクロメートル未満などの約40マイクロメートル未満、またはウエハの前面から中心面に向かって測定して、10マイクロメートル未満でさえあり得る。さらに、テンプレートは、酸素析出物のピーク密度(酸素析出物を形成するのに十分な後のアニールから生じる)が、ウエハ表面の約40マイクロメートル以内、例えばウエハ表面の約30マイクロメートル以内、またはウエハ表面から約10マイクロメートル〜約20マイクロメートルの間で起こり得る。
これに関して、形成される酸素析出核は、一般に、核の一部として結晶格子空孔を含む。空孔は、酸素二量体(O)などの酸素と関連している(すなわち、結合しているおよび/またはグループ化されている)ことがある。しかしながら、本開示はいかなる構造的および/または形態学的に特異的な酸素析出核にも限定されないことを理解すべきである。例えば、酸素析出核は、空孔単独でもよく、またはVOとして結合してもよい。本明細書中で使用される場合、“酸素析出核”とは、酸素析出熱処理時に酸素析出物を形成するかまたは活性化後にそのような析出物を形成する任意の構造単位を指す。本明細書で使用される“酸素析出核”は、限定的な意味で考慮されるべきではない。
急速に熱プロセスを使用して酸素析出核の分布を形成し、それが次に酸素析出のためのテンプレートを確立することは、一般に米国特許第5,994,764号;第6,191,010号および第6,180,220号に記載されている。これらのそれぞれは、関連性があり一貫したすべての目的のために参照により本明細書に組み入れられる。そこに記載されている“理想的な析出プロセス”は、典型的には、不均一な酸素析出核の分布を生じさせ、ウエハバルク中の濃度は表面層中よりも高い。引き続く酸素析出熱処理の際に、ウエハ塊中の高濃度の核は酸素析出核形成中心を形成し、それは酸素析出物の形成および成長を助け、表面近傍領域における核の濃度はそうするには不十分である。その結果、表面近傍領域にデヌーデッドゾーンが形成され、バルク微小欠陥と呼ばれることもある酸素析出物がウエハのバルク内に形成される。そこに記載されているように、デヌーデッドゾーンの深さは、ウエハの前面から中心平面に向かって測定して、約30マイクロメートル未満、または約20マイクロメートル未満、15マイクロメートル未満などの約40マイクロメートル未満、またはウエハの前面から中心面に向かって測定して、10マイクロメートル未満でさえあり得る。デヌーデッドゾーンの深さは、ウエハの前面から中心面に向かって測定したとき、少なくとも約1マイクロメートル、少なくとも約3マイクロメートル、または少なくとも約5マイクロメートルであり得る。さらに、(酸素析出物を形成するのに十分な後のアニールから生じる)酸素析出物のピーク密度は、ウエハ表面の約30マイクロメートル以内、またはウエハ表面から約10マイクロメートル〜約20マイクロメートルの間などのウエハ表面の約40マイクロメートル以内に生じ得る。
空孔含有酸素析出物核の不均一分布を形成するためのプロセスでは、シリコンウエハ10は、ウエハを高温に加熱されて形成され、これにより、シリコンウエハ10中の空孔を含む酸素析出核の数密度が増加する熱処理ステップを受ける。好ましくは、この熱処理ステップは、ウエハが目標温度に急速に加熱されそして比較的短時間の間その温度でアニールされる急速熱アニール装置において行われる。少なくとも約1100℃、少なくとも約1175℃、少なくとも約1200℃または少なくとも約1300℃(例えば、約1100℃〜約1400℃、約1100℃〜約1300℃、または約1100℃〜約1200℃)を使用することができる。シリコンウエハ10は、一般に、少なくとも約1秒間、典型的には、少なくとも数秒間(例えば、少なくとも約3秒間または少なくとも約5秒間以上)、さらには数10秒間(例えば、少なくとも約20秒間、少なくとも約30秒間、少なくとも約40秒間、少なくとも約60秒間、少なくとも約120秒間以上)これらの温度範囲内に維持される。いくつかの実施形態では、シリコンウエハ10は、2つの異なる温度で急速熱アニールを受ける。例えば、いくつかの実施形態では、シリコンウエハ10は、約1100℃〜約1200℃の間の温度で、約1秒〜約60秒の間の期間にわたってアニールされ、その後、約1200℃〜約1300℃の間の温度で、約1秒〜約60秒の間の期間にわたってアニールされる。いくつかの実施形態では、ウエハを約1100℃の温度で1〜10秒間、例えば、約1秒間アニールし、続いて、約1215℃の温度で、約10秒間などの約5秒間〜約20秒間の期間アニールすることができる。ウエハの所望の特性およびウエハがアニールされている雰囲気に応じて、約60秒までの範囲であり得、これは市販の急速熱アニール装置の限界に近い。これまでに得られた実験的証拠に基づいて、アニール中にシリコンウエハ10を設定温度に追加時間維持することは、空孔濃度の増加につながるようには思われない。
図3Bおよび図3Cを参照すると、急速熱アニーリングステップの後、シリコンウエハ10は、前面と、前面から中心面に向かって測定した距離Dとの間のウエハの領域を含む前面層40、および中心面と表面層との間にウエハの第2の領域を含むバルク領域50を有する。ここで、表面層およびバルク領域は、結晶格子空孔を含むある濃度の酸素析出核を有する。デヌーデッドゾーンは、前面層40に形成され、一方、急速熱アニールによって形成されたテンプレート30による酸素析出は、酸素析出物を析出させるのに十分な熱処理中にバルク領域50内で起こる。前面層40の深さDは、ウエハの前面から中心面に向かって測定したとき、例えば、約30マイクロメートル未満、または20マイクロメートル未満、15マイクロメートル未満、またはさらには10マイクロメートル未満などの約40マイクロメートル未満、例えば、約5マイクロメートル〜約40マイクロメートル、または約5マイクロメートル〜約30マイクロメートル、または約5マイクロメートル〜約20マイクロメートル、または約5マイクロメートル〜約10マイクロメートルなどであり得る。バルク領域50は、前面層40とシリコンウエハ10の中心面との間の材料と見なすことができる。背面が窒化雰囲気に曝らされる実施形態では、同様の背面層およびバルク領域がウエハの背面に形成される。
本発明の方法によれば、急速熱アニーリングステップは、窒素含有ガス、すなわち窒化雰囲気の存在下で行われる。いくつかの実施形態では、急速熱アニーリングステップは、窒素ガス(N)もしくはアンモニアのような窒素含有化合物ガス、またはそのようなガスの組み合わせを含有する雰囲気中で行われる。いくつかの実施形態では、周囲雰囲気は、アルゴンなどの不活性ガスをさらに含んでもよい。一般に、窒化雰囲気の存在下で急速熱アニール装置中でウエハをアニールすると、ウエハ中に不均一な酸素析出核濃度(数密度)プロファイルが生じ、ピーク濃度は、表面から約100マイクロメートル以内、または表面の約40マイクロメートル以内に生じ、例えば、約10〜約100マイクロメートル、例えば、約10〜約50マイクロメートルの間、または約10〜約40マイクロメートルの間、または約10〜約30マイクロメートルの間、または約10〜20マイクロメートルの間、これは窒化ガスに曝され、ウエハバルク内でより少なく比較的均一な濃度に曝される。したがって、急速熱アニーリングステップ中にウエハの前面および背面が窒化雰囲気に曝されると、得られるウエハは、一般に、ウエハの断面に対して“M字形”または“U字形”の酸素析出核濃度(数密度)プロファイルを有することになる。すなわち、最大濃度が前面および背面のそれぞれの数マイクロメートル以内に発生し、比較的一定でより低い濃度がウエハバルク全体にわたって発生するであろう。図3Bを参照すると、ピーク酸素析出核濃度がシリコンウエハ10の前面近くにある酸素析出核濃度プロファイルまたはテンプレート30を示す。図示されていないが、テンプレート30と同様の酸素析出核濃度テンプレートが、シリコンウエハ10の背面近くにも生じるであろう。したがって、シリコンウエハ10は、2つの酸素析出核濃度のピークを含み、1つのピークはウエハ10の前面近くにあり、1つのピークはウエハ10の背面近くにある。
急速熱アニーリングステップが完了すると、シリコンウエハ10は、空孔含有酸素が核を析出する温度範囲、特に空孔自体が単結晶シリコン中で比較的移動可能である温度範囲にわたって急速に冷却される。空孔含有酸素析出核は、典型的には、約700℃を超える、約800℃を超える、約900℃を超える、さらには約1000℃を超える温度まで、商業的に実用的な期間内でシリコン中を移動する。ウエハの温度がこの温度範囲にわたって低下するにつれて、空孔含有核はウエハの表面および/またはウエハ表面の酸化物層に拡散して消滅し、したがって、ウエハがこの範囲内の温度に維持される時間の長さに応じて変化の程度と共に核濃度プロファイルの変化をもたらす。ウエハがこの範囲内の温度に無限の期間保持されると、核濃度プロファイルは再び均一になるが、平衡濃度は熱処理ステップの完了直後の濃度よりも低くなる。しかしながら、本明細書にさらに記載されるように、単独で、またはウエハが熱処理され冷却される雰囲気の制御と共にウエハを急速に冷却することによって、ウエハバルクは表面近くの領域における濃度よりも大きい、酸素析出核の不均一分布を達成することができる。例えば、プロセス条件(例えば、冷却速度)は、例えば、最大核濃度が表面から約100マイクロメートル以内、または表面から約40マイクロメートル以内、例えば、表面の約10〜約100マイクロメートル、例えば、約10〜約50マイクロメートルの間、または約10〜約40マイクロメートルの間、または約10〜約30マイクロメートルの間、または約10〜約20マイクロメートルの間になるように制御されてもよい。
この点に関して、一般に、本明細書で使用される“デヌーデッドゾーン”は、(i)酸素析出物がないことを有する、ウエハの表面近くの領域を占めるゾーンであり、10酸素析出物/cm、約10酸素析出物/cm未満、またはさらに約10酸素析出物/cm未満、と定義される。(ii)低濃度の、好ましくは、酸素析出核が実質的に存在しないことであり、これは、酸素析出熱処理に付されると、酸素析出物に変換される。
好都合には、冷却ステップは、加熱ステップが行われるのと同じ雰囲気中で行われてもよい。しかしながら、それは、核濃度プロファイルの形状を変更することがある異なる雰囲気中で実行されることがある。選択された雰囲気にかかわらず、ウエハを急速に冷却することの効果は、雰囲気要因を支配し、その結果、表面近傍領域における空孔の濃度を大幅に減少させる。急速熱アニーリングステップおよび冷却ステップは、例えば、ウエハが高出力ランプの列によって個々に加熱される任意の数の市販の急速熱アニーリング(“RTA”)炉内で実施することができる。RTA炉は、シリコンウエハを、例えば、室温から約1200℃まで数秒で急速に加熱することができる。
一般に、酸素析出核が移動する温度範囲内の平均冷却速度は、少なくとも毎秒約5℃、または他の実施形態のように少なくとも毎秒約20℃、少なくとも毎秒約50℃、少なくとも毎秒約100℃、またはさらに少なくとも毎秒約150℃以上(例えば、毎秒約20℃〜毎秒約200℃、毎秒約20℃〜毎秒約100℃、または毎秒100℃〜毎秒約200℃)。典型的には、現在の処理装置は、毎秒約30℃〜約80℃、より典型的には毎秒約40℃〜約50℃の冷却速度をもたらす。この点に関して、空孔含有酸素析出核が単結晶シリコン中で比較的移動可能である温度範囲外の温度までウエハが冷却されると、冷却速度はそれに大きな影響を及ぼさないように見えることに留意されたい。したがって、ウエハの特性を向上させることは厳密には重要ではないと思われる。
窒化雰囲気中での急速熱アニールは、シリコンウエハ10の表面層には、図3Bに示すような、窒化シリコン層20を形成する。RTAプロセスは、数秒で起こるので、窒化シリコン層は、一般に比較的薄く、例えば、少なくとも約5オングストローム、例えば、約5オングストローム〜約1000オングストローム、または約5オングストローム〜約500オングストロームの間、または約5オングストローム〜約200オングストロームの間、または約5オングストローム〜約100オングストロームの間である。窒化シリコン層20は、後続の酸化サイクル中の酸化物層の形成ならびにその空孔注入およびその外方拡散の阻止を妨げるので、窒化物層は除去される。図3Cを参照すると、いくつかの実施形態において、窒化シリコン層は、研磨、湿式化学エッチング(例えば、KOHエッチングまたはリン酸エッチング)、またはプラズマエッチングによって除去される。窒化シリコン層を除去するのに適した技術は、当該技術分野において既知である。
いくつかの実施形態では、窒化シリコン層20は、タッチ研磨によって除去される。タッチ研磨は、窒化シリコン層全体を除去するのに十分である。窒化シリコン層を除去するのに適した研磨溶液は、当技術分野において公知である。
いくつかの実施形態において、シリコンウエハ10は、窒化シリコン層の除去後に洗浄される。適切な洗浄液はピラニア溶液であり、これはHSO(濃縮)とH(30%溶液)を典型的には3:1の比率で含むが、4:1または7:1などの他の比率も適している。洗浄時間は約15分から約2時間の間が適当である。

III.酸化アニール
窒化シリコン層が剥離された後(図3C参照)、シリコンウエハ10の前面に酸化シリコン層60を形成するのに十分な時間と温度でシリコンウエハ10を酸化アニールする。図3Dを参照すると、シリコンウエハ10の酸化は、熱酸化(堆積半導体材料膜の一部が消費される)によって達成されてもよく、または膜はCVD酸化物堆積によって成長されてもよい。いくつかの実施形態では、シリコンウエハ10は、ASMA400などの炉内で熱酸化することができる。温度は、約950℃〜約1100℃の間、または約1000℃〜約1100℃の間など、酸化雰囲気中で900℃〜1100℃の範囲であり得る。アニール時間は、少なくとも約30分、例えば、約60分を超える、約120分を超える、例えば、約180分を超える、または約240分を超える、約300分を超える、または約360分を超えることができる。
いくつかの実施形態では、単結晶シリコンウエハは、酸素含有ガスを含む酸化雰囲気中で、約900℃〜約1100℃の間、例えば、約900℃〜約1000℃の間の温度で、少なくとも約30分、例えば、約60分を超える、約120分を超える、例えば、約180分を超える、または約240分を超える、約300分を超える、または約360分を超える、例えば、約30分〜約360分、または約60分〜約360分、または約1200分〜約360分などである時間の間熱処理される。いくつかの実施形態では、単結晶シリコンウエハは、酸素含有ガスを含む酸化雰囲気中で、約950℃〜約1100℃の間、例えば、約950℃〜約1050℃の間の温度で、少なくとも約30分、例えば、約60分を超える、例えば、120分を超える、例えば、180分を超える、または240分を超える、300分を超える、または約360分を超える、例えば、約30分〜約360分、または約60分〜約360分、または約1200分〜約360分などである時間の間加熱処理される。いくつかの実施形態では、単結晶シリコンウエハは、酸素含有ガスを含む酸化雰囲気中で、約1050℃〜約1100℃などの約1000℃〜約1100℃の温度で、少なくとも約30分、例えば、約60分を超える、約120分を超える、例えば、約180分を超える、または約240分を超える、約300分を超える、または約360分を超える、例えば、約30分〜約360分、または約60分〜約360分、または約1200分〜約360分などである時間の間加熱処理される。酸化雰囲気は、ArまたはNなどの不活性ガスとOとの混合物とすることができる。酸素含有量は、1〜10%、またはそれ以上まで変動し得る。いくつかの実施形態では、酸化雰囲気は最大100%であり得る(“ドライ酸化”)。いくつかの実施形態では、周囲雰囲気は、ArまたはNなどの不活性ガスと、Oおよび水蒸気などの酸化性ガスとの混合物(“湿式酸化”)を含むことができる。例示的な実施形態では、シリコンウエハ10をA400などの縦型炉に装填することができる。温度を酸化温度まで上昇させ、適切な酸化ガス、例えばOを炉に流し込む。酸化物層を生成するために、N(4slm)とO(20slm)との組み合わせなど、酸化のための様々なガス条件を使用することができる。所望の酸化物厚さが得られた後、Oを止め、炉の温度を下げそしてウエハを炉から取り出す。一般に、酸化層は、約50オングストローム〜約1000オングストロームの間、または約50オングストローム〜約500オングストロームの間など、約50オングストロームを超える厚さを有する。いくつかの実施形態において、約900℃の温度で約0.5時間の酸化アニールは、約50オングストローム以上の厚さを有する二酸化シリコン層をもたらす。いくつかの実施形態において、約900℃の温度で約4時間の酸化アニールは、約350オングストローム以上の厚さを有する二酸化シリコン層をもたらす。
酸化アニールは、ウエハのバルクに酸素析出物を成長させる目的ではない。本発明のいくつかの実施形態によれば、酸素析出熱処理、例えば、NEC1アニールは、GOI歩留り試験の後に行われる。むしろ、酸化アニールは、ウエハ表面近くの酸素析出物を溶解するために、またはそれらが検出不可能でありかつGOI劣化に寄与しなくなるまでそのサイズを縮小するために十分である。酸化アニールは、SiO/Si界面からウエハバルクへの格子間シリコン原子を供給する。ゲート酸化膜完全性試験を実行するために、酸化シリコン層60が除去され、それはさらにGOI歩留まりの低下を引き起こす欠陥の種類を除去することができる。いくつかの実施形態において、酸化シリコン層60は、研磨、化学エッチング、またはプラズマエッチングによって除去される。酸化シリコン層を除去するのに適した技術は当技術分野において公知である。例えば、HFを用いた化学エッチングは、約0.5マイクロメートルなどの、0.1マイクロメートル〜1マイクロメートルの範囲の厚さを有し得る酸化シリコン層を除去するのに十分である。
ウエハの洗浄と研磨はオプションである。必要に応じて、例えば、標準的なSC1/SC2溶液中でウエハを洗浄することができる。さらに、ウエハは、表面粗さを、好ましくは約2オングストローム〜約2オングストロームの間など、約5オングストローム未満のRMS2×2μm2のレベルまで減少させるために化学機械研磨(CMP)を受けることができる。ここで、二乗平均平方根は、次のとおりである。
Figure 2020504069
粗さプロファイルには、トレースに沿って等間隔に並んだ点が含まれる。yは、平均線からデータ点までの垂直距離である。好ましくは、2オングストローム未満の表面粗さで、表面は結合する準備ができている。

IV.ゲート酸化膜の完全性歩留まり
本発明の方法によれば、周囲雰囲気を含む窒素ガス中での急速熱アニールによって引き起こされるゲート酸化膜の完全性の劣化は、酸化アニールによって回復され、それはGOI欠陥源を排除する。酸化アニールは、窒素の外方拡散を促進し、さらに成長したままの酸素析出物のサイズを変える。
ウエハ表面に酸化シリコン層が形成されると、格子間シリコンが生成され、空孔が消費される。酸化シリコン層の形成中に、以下の反応が起こる。
2Oi+Si−−>SiO2+4e
格子間シリコンを含むこの反応および自由な自己格子間原子を生成する可能性は、SiOが形成される前に解離するのであれば、SiI−−O対にとって最大であろう。そのような不完全な酸化ステップは、1000個中1個のケイ素原子に対して起こると推定されている。シリコン自己格子間原子の形成速度は、酸化速度および表面再成長速度によって計算することができる。
図4は、酸化速度と表面再成長速度の両方が温度によって増加するので、シリコン格子間原子の濃度が温度の上昇によって増加することを実証するグラフである。したがって、酸化温度が上昇すると、シリコン格子間原子の拡散律速注入がウエハ表面で増加する。シリコン格子間原子の内部拡散は、高温酸化アニール中に格子間原子の過飽和および空孔の不飽和を引き起こす。高温酸化アニールは、平衡点欠陥濃度を変化させることによって、または酸化中の成長したままの酸素析出物の成長を抑制することによって、成長したままの析出物の解離に寄与し得る。十分な格子間原子が連続的に注入され、アニーリング時間が析出物を解離させるのに十分に長い場合、酸素析出物はサイズが減少するかまたは完全に溶解する可能性がある。それにより、酸化アニールは、窒化雰囲気中での急速熱アニールによって引き起こされるGOI欠陥の原因を除去するか、または成長したままの析出物が窒素と組み合わされることの影響を軽減する。
ゲート酸化膜の完全性歩留まりは、MOSデバイスにおけるゲート酸化膜の信頼性についてのタイムゼロ絶縁破壊(TZDB)試験方法によって測定することができる。試験方法は、ゲート酸化物中の酸化物厚さ当たりの印加電圧を測定する。ゲート酸化物(トランジスタ構造:N−P−NまたはP−N−Pによるソース−ゲート−ドレイン)は、ソースとドレインの間のゲート酸化物の下の少数キャリアチャネルを制御するための電気絶縁層である。チャネル形成の有無はゲートに印加するバイアスによって決まる。チャネルの有無は、1または0を意味し、ゲートバイアスは、1または0を制御する。ゲート酸化物が電気的に絶縁されていない場合、ソースとドレインとの間のチャネルはゲートバイアスによって制御されない。そのため、ゲートの酸化層は、通常のトランジスタ動作にとって重要である。ゲート酸化膜の完全性試験は、印加バイアスを変化させることによって行われ、それによって電気絶縁の信頼性を評価することができる。TZDBは、0Vから電気的絶縁を破壊するのに十分な電圧までバイアスを増加させることによって、酸化物層の破壊をチェックするテスト方法である。ゲート酸化膜破壊が9MV/cm(メガボルト/cm)以上の電圧で起こる場合、または試験中に破壊が起こらない場合、ウエハ表面は、ゲート酸化膜の劣化を生成するソースを持たないという点で、ゲートに対して良好な品質条件を有する。
GOI歩留まりに対する影響は、図5を参照して観察することができる。図5は、成長したままのウエハ(左端のウエハ)、長時間酸化アニールを受けたウエハ(左から2番目のウエハ)、および酸化雰囲気中で急速熱アニールを受けた2つのウエハ(右)のGOI歩留まりを示す。図5から分かるように、酸化雰囲気中での長時間歩留まりは、GOI歩留まりを十分に改善するが、ゲート酸化膜の完全性劣化欠陥のパターンによって証明されるように、急速熱アニールは、十分ではなかった。
また、図6A、図6B、および図6Cは、長時間酸化アニールによって、ウエハのバルク領域全体にわたって高濃度のBMDを保持すること、およびウエハバルク内にBMDを成長させるのに適したアニール後に浅い無析出帯深さを保持することを可能にする。急速熱アニールは、BMD濃度の減少および無析出帯の深さの増加を引き起こした。図6Aは、アンモニアを含む環境内とそれに続く酸化的環境(1000℃で5秒間)で急速熱アニールを受けたウエハについてのBMD深さプロファイル(酸化析出熱処理後;NEC1処理800℃で4時間、続いて1000℃で16時間)を示す。図6Bは、アンモニアを含む環境内とそれに続く酸化的環境(1100℃で5秒間)で急速熱アニールを受けたウエハについてのBMD深さプロファイル(酸化析出熱処理800℃で4時間+1000℃で16時間後)を示す。図6Cは、900〜1000℃の間で4時間の長時間酸化アニールを受けたウエハについてのBMD深さプロファイル(酸化析出熱処理800℃で4時間+1000℃で16時間後)を示す。
本発明のいくつかの実施形態によれば、欠陥(例えば、酸素析出物)は、ウエハ表面で検出不可能になる。図6Cに示されるように、核形成および酸素析出物の成長のための熱処理が適用されたとしても、表面から約10μmの深さまで検出可能な欠陥は観察されない。図7は、いくつかの温度で長時間酸化アニールを受けた様々なウエハについてのGOI完全性結果を示す。図示されているウエハは、成長したままのウエハ(最も左のウエハ)、窒化環境における急速熱アニール後のウエハ(左から2番目のウエハ)、および900℃、950℃、および1000℃で360分の酸化アニールを受けた3つのウエハを含む。図7に示すように、ゲート酸化膜の完全性劣化欠陥のパターンの欠如によって証明されるように、長時間酸化アニールはいくつかの温度でGOI歩留まりを高めるのに有効である。
これまでの経験的結果は、図8に示す等高線図を作成するのに十分なデータを提供した。図8は、窒化雰囲気中でシリコンウエハを急速熱アニールした後にシリコンウエハのゲート酸化膜の完全性歩留まりの向上を達成するのに十分な持続時間および温度を示す。本発明は、窒化雰囲気中での急速熱アニールに関連したM字形のBMD深さプロファイルの生成方法に関する。そのようなプロファイルでは、ピークBMD密度は、前面層の近くに生じ、前面層は、一般に、約40マイクロメートル未満、約30マイクロメートル未満、またはさらに、例えば、約10マイクロメートル〜約20マイクロメートルの間などの約20マイクロメートル未満の深さを有する無析出デヌーデッドゾーンを含む。酸化アニールは、ウエハ表面のGOI歩留まりを回復させる。
これまでの現在の理論によれば、ウエハ表面でのSiO層の形成は空孔を消費することによって格子間シリコンを生成し、注入された格子間シリコン原子は結晶成長によって成長したままの酸素析出物のサイズを溶解または減少させると予想され、ウエハ表面から一定の深さで窒化雰囲気中の急速熱アニールによって生成された過飽和空孔を消費する。GOI無欠陥完全シリコンを入力材料として使用し、そして酸化についての種々の温度および時間条件を試験して最小酸化の詳細を見い出した。たとえ入力材料がGOIにとって良好であったとしても、窒化雰囲気中での急速熱アニールの後にGOI歩留まりは低下した。本発明の方法によれば、急速熱アニールから生じる窒化シリコン層の除去後の酸化アニールは、様々な酸化アニール期間および温度にわたって劣化したGOI歩留まりを改善する。図8を参照すると、注入された格子間原子の密度および拡散長が酸化物とウエハとの間の界面で増加するので、より高い酸化温度およびより長いアニール時間がGOI欠陥を除去するのに適していた。したがって、本発明の開示における我々の試験結果は仮説とよく一致し、酸化はピークBMD密度および浅いPFZの変化なしに急速熱アニール後のGOI劣化問題を解決する実用的(経済的)な方法であることが確認された。

V.酸素析出熱処理
酸素析出物を核形成し成長させるのに十分な任意の熱処理は、本発明のウエハを製造するのに適している。いくつかの実施形態では、ウエハは、酸素析出物を核形成し成長させるのに十分な期間、約700℃を超える温度で酸素析出熱処理を受ける。いくつかの実施形態では、ウエハは、例えば、ウエハを800℃で4〜8時間、次いで1000℃で16時間アニーリングするなどのNEC1試験手順を含む酸素析出熱処理を受ける。いくつかの実施形態では、酸素析出熱処理は、中心軸から少なくとも約1×10析出物/cm、または少なくとも約1×10析出物/cmの周縁部までの平均濃度で酸素析出物を含むウエハを調製する。いくつかの実施形態では、酸素析出熱処理は、中心軸から少なくとも約5×10析出物/cmの周縁部までの平均濃度で酸素析出物を含むウエハを調製する。いくつかの実施形態では、酸素析出熱処理は、中心軸から少なくとも約1×10析出物/cmの周縁部までの平均濃度で酸素析出物を含むウエハを調製する。いくつかの実施形態では、酸素析出熱処理は、中心軸から少なくとも約5×10析出物/cmの周縁部までの平均濃度で酸素析出物を含むウエハを調製する。いくつかの実施形態では、酸素析出熱処理は、中心軸から少なくとも約1×1010析出物/cmの周縁部までの平均濃度で酸素析出物を含むウエハを調製する。バルク領域内では、酸素析出物のピーク濃度の深さは、表面の約10〜約100マイクロメートル以内、例えば、表面の約20〜約100マイクロメートル、例えば、約20〜約50マイクロメートルの間、例えば、約20〜約50マイクロメートル、例えば、20〜約30マイクロメートル、または表面の約10マイクロメートル〜約20マイクロメートルの間で生じる。
それにより、本発明の方法は、前面層に無析出帯と酸素析出物を含むバルク領域とを有するシリコンウエハを製造する。無析出領域を含む前面層の深さDは、約40マイクロメートル未満、約30マイクロメートル未満、約20マイクロメートル未満、約15マイクロメートル未満、さらには約10マイクロメートル未満であり得る。いくつかの実施形態では、無析出帯を含む前面層の深さDは、ウエハの前面から中心面に向かって測定したときに、少なくとも約1マイクロメートル、少なくとも約3マイクロメートル、または少なくとも約5マイクロメートルであり得る。酸素析出核形成中心が本質的に存在しないウエハとは、800℃の温度で4時間、次いで1000℃の温度で16時間アニールしたときに、10個未満の酸素析出物/cm、または10未満の酸素析出物/cmを有するウエハを意味する。本発明の方法は、ウエハ表面近くの小さな成長中酸素析出物を溶解するのに十分であり、そして未溶解の成長中酸素析出物のサイズをさらに減少させる。したがって、酸素析出物の密度は、検出可能サイズと検出不可能サイズの両方について減少する。したがって、いくつかの実施形態では、前面層は、本質的に酸素析出物を欠いている。本発明の方法は、ゲート酸化物完全性パターン関連結晶欠陥帯を有さない前面を含むウエハの準備を可能にする。すなわち、前面は、標準試験によって測定されるように、GOIを劣化させる種類の欠陥を欠いている。

VI.ウエハの後プロセス
本発明のシリコンウエハは様々な用途に使用することができる。例えば、鏡面仕上げに研磨された裸のシリコン表面を有するそのようなウエハ(すなわち、研磨されたウエハ)は、集積回路製造プロセスにおいて直接使用されてもよい。あるいは、ウエハは、エピタキシャル堆積またはSOI(層転写または酸素注入による)のための基板として使用されてもよい。

1.エッチング
必要に応じて、ウエハの表面近傍領域、例えば一般に約2マイクロメートルまでを、エッチング液を使用した化学エッチングおよび当技術分野で従来の技法によって、実質的にまたは全体的にさえも除去することができる。

2.研磨
必要に応じて、酸素析出の前または後にウエハを化学的または化学機械的に鏡面仕上げに研磨してもよい。

3.エピタキシャル層
ウエハは、エピタキシャル層堆積用に準備されてもよい。エピタキシャル層をウエハ上に堆積させる場合、本発明の方法はエピタキシャル堆積の前または後のいずれかに実施することができる。以前に実施された場合、本発明のプロセスの後でかつエピタキシャル堆積の前に、ウエハ内の酸素析出核形成中心を安定化させることが望ましいかもしれない。本発明の方法によって必要とされる冷却速度が達成され得るならば、後に行われる場合、エピタキシャル堆積の直後にエピタキシャル反応器中で本発明の方法を行うことが望ましいかもしれない。
エピタキシャル層は、ウエハ全体に堆積されてもよく、あるいは、ウエハの一部のみに堆積されてもよい。エピタキシャル層は、好ましくはウエハの前面に堆積される。より好ましくは、それはウエハの前面全体に堆積される。ウエハの他の部分上にエピタキシャル層を堆積させることが好ましいかどうかは、ウエハの意図された用途によって決まる。ほとんどの用途では、ウエハの他の部分上にエピタキシャル層が存在するかどうかは重要ではない。
ウエハ表面は、酸化物層または窒化物層を含み得る。例えば、酸化シリコン層は、室温で空気に曝されるとケイ素表面上に形成され、一般に約10〜約15オングストロームの厚さを有する。好ましくは、窒化物、酸化物、または窒化物/酸化物層は、エピタキシャル層が表面上に堆積される前にウエハの表面から除去される。
酸化ケイ素または窒化物/酸化物層の除去は、酸化物または窒化物/酸化物層が表面から除去されるまで、酸化剤を含まない雰囲気中でウエハの表面を加熱することによって達成される。例えば、ウエハの表面は、好ましくは少なくとも約1100℃の温度、より好ましくは少なくとも約1150℃の温度に加熱される。この加熱は、ウエハの表面を、Hまたは希ガス(例えば、He、Ne、またはAr)を含む雰囲気に曝しながら行われることが好ましい。より好ましくは、雰囲気はHを含む。他の雰囲気を使用するとウエハ表面にエッチピットが形成される傾向があるので、雰囲気は本質的にHからなるのが最も好ましい。
一般に、ウエハ表面を加熱して酸化ケイ素または窒化物/酸化物層を除去し、次に酸化物または窒化物/酸化物を除去した後30秒未満(より好ましくは、約10秒以内)にシリコン堆積を開始することが好ましい。一般に、これは、ウエハ表面を少なくとも約1100℃(より好ましくは、少なくとも約1150℃)の温度に加熱し、次いで、ウエハ表面はその温度に達した後、シリコン堆積を30秒以内(より好ましくは約10秒以内)に開始することによって達成され得る。酸化ケイ素または窒化物/酸化物層を除去した後、最大約10秒間シリコン堆積を開始するのを待つことにより、ウエハの温度を安定させ、均一にすることができる。
あるいは、酸化物または窒化物/酸化物層を化学的に剥離してもよい。シリコン表面が窒化物/酸化物層を有する実施形態では、化学的剥離が窒化物/酸化物層を除去するための好ましい手段である。化学的剥離は、リン酸、フッ化水素酸、または知られているような他の酸を使用して当技術分野において知られている手段によって行うことができる。他の代替形態では、酸化物または窒化物/酸化物層は、例えば、アプライドマテリアルズのeMAXを使用するプラズマエッチング、または当技術分野で知られている他の方法によってエッチングすることができる。
表面層が主に窒化シリコン層である実施形態では、窒化物層は、研磨、化学エッチング、またはプラズマエッチング(例えば、アプライドマテリアルズのeMAX、または当技術分野で知られている他のエッチング方法)によって除去することができる。
エピタキシャル堆積は、好ましくは化学気相堆積によって行われる。一般的に言えば、化学気相堆積は、エピタキシャル堆積反応器、例えば、アプライドマテリアルズから入手可能なセントラ(登録商標)反応器内で、ウエハの表面をシリコンを含む雰囲気に曝すことを含む。好ましくは、ウエハの表面は、シリコンを含む揮発性ガスを含む雰囲気(例えば、SiCl、SiHCl、SiHCl、SiHCl、またはSiH)に曝される。雰囲気はまた、好ましくはキャリアガス(好ましくはH)を含有する。例えば、エピタキシャル堆積中のケイ素源は、SiHClまたはSiHであり得る。SiHClを使用する場合、堆積中の反応器真空圧力は、好ましくは約500〜約760トルである。他方、SiHが使用される場合、反応器圧力は好ましくは約100トルである。最も好ましくは、堆積中のケイ素源はSiHClである。これは他の源よりはるかに安い傾向がある。さらに、SiHClを用いたエピタキシャル堆積を大気圧で行うことができる。これは、真空ポンプが必要とされず、そして反応室が崩壊を防ぐために頑丈である必要がないので有利である。さらに、安全上の問題が少なくなり、空気または他のガスが反応室に漏れる可能性が少なくなる。
エピタキシャル堆積中、ウエハ表面の温度は、シリコンを含む雰囲気が表面上に多結晶シリコンを堆積するのを防止するのに十分な温度に上昇させて維持するのが好ましい。一般に、この期間中の表面の温度は、好ましくは、少なくとも約900℃である。より好ましくは、表面の温度は、約1050〜約1150℃の間の範囲に維持される。最も好ましくは、表面の温度は、酸化ケイ素除去温度に維持される。
エピタキシャル堆積の成長速度は、好ましくは、約0.5〜約7.0μm/minである。例えば、約2.5モル%のSiHClと約97.5モル%のHとから本質的になる雰囲気を約1150℃の温度および最大約1気圧の絶対圧力で使用することによって、約3.5〜約4.0μm/minの速度を達成することができる。
いくつかの用途では、ウエハは電気的性質を付与するエピタキシャル層を含む。いくつかの実施形態では、エピタキシャル層はリンでわずかにドープされている。したがって、エピタキシャル堆積のための雰囲気は、例えば、ホスフィン、PHのような揮発性化合物として存在するリンを含む。いくつかの実施形態では、エピタキシャル層はホウ素を含み得る。そのような層は、例えば、堆積中に大気中にBを含めることによって調製することができる。
エピタキシャル堆積は、典型的には、エピタキシャル堆積中に形成された副生成物を除去するために、エピタキシャル堆積の後にエピ後洗浄ステップを必要とする。このステップは、そのような副生成物が空気と反応する場合に生じる時間依存性のヘイズを防ぐために使用される。さらに、多くのエピ後洗浄技術は、エピタキシャル表面上に酸化シリコン層を形成する傾向があり、それは表面を不動態化する(すなわち、保護する)傾向がある。本発明のエピタキシャルウエハは、当該技術分野において既知の方法によって洗浄することができる。

4.シリコンオンインシュレータ(SOI)
本開示の実施形態に従って調製されたウエハも、シリコンオンインシュレータ構造に組み込むことができる。シリコンオンインシュレータ構造は、一般に、デバイス層、ハンドルウエハ、または支持層、および支持層とデバイス層との間の絶縁膜または層(通常は、酸化物層)を含む。一般に、デバイス層は、約0.5〜約20μmの間の厚さである。シリコンオンインシュレータ構造は、本明細書で以下にさらに説明されるように、当技術分野において知られている様々な技術を使用して調製することができる。
SOI構造の支持層が本開示のウエハを含む、またはそれに由来する場合、好ましくは、SOI構造のデバイス層がハンドルウエハに取り付けられている前に(またはイオン注入プロセスの場合には注入が行われる前に)、プロセス(例えば、酸素析出および不活性酸素析出核の活性化のためのテンプレートの作成)は、行われる。本プロセスがSOI構造の形成前に実施される場合、プロセスが完了した後でかつSOI構造の調製が始まる前に、ハンドルウエハ内の酸素析出核形成中心を安定化させることが望ましい場合がある。さらに、このアプローチが採用される場合、ステップSの酸素析出熱処理は、いくつかの実施形態では、SOIプロセスによって使用される処理時間および温度が酸素析出物形成に十分であるという条件で、SOI構造の形成中に(ウエハボンディングの場合のように)に達成することができる。
しかしながら、SOI構造が調製された後に、本発明のシリコンウエハプロセスを実行することもできることにさらに留意されたい。特定の理論に縛られることなく、SOI構造は典型的な単結晶シリコンウエハとして振る舞い、酸化物層は自由表面として作用し、そこから空孔および自己格子間原子が注入され、それらが拡散する可能性があると考えられる。
SOI構造は、例えば、本開示のウエハを上述したように、米国特許第5,057,958号および Plasma Immersion Ion Implantation for Semiconductor Processing, Materials Chemistry and Physics 46 (1996) 132-139 に開示されているように、当技術分野において標準的なイオン注入プロセスにかけることによるSIMOXプロセスによって調製することができる。これら両方は、全ての関連したそして一貫した目的のために参照により本明細書に組み入れられる。そのようなプロセスでは、イオンはシリコンウエハ基板に注入され、それは次に高温アニールを受けて埋め込み酸化物、絶縁層を形成する。例えば、酸素イオンが注入されると、二酸化シリコンの埋め込み絶縁層(SiO)が形成される。窒素原子を注入すると、窒化シリコンの埋め込み層(Si)が形成される。そのような場合、結果として得られるSOI構造は、両方とも本開示の方法によって製造されたウエハから得られるデバイス層および絶縁層を含む。高温酸化物形成アニール、典型的には約1150℃〜約1400℃のために、酸素溶解度は、ウエハ中の典型的な酸素濃度を超え、その結果、既存の析出物は侵入して格子間酸素に戻ることがある。そのような場合、いくつかの用途では、SIMOXプロセスに続いて酸素還元二次アニールを実施することができる。この実施形態は、通常、ウエハ内に酸化物絶縁層を形成し、そして、約700℃〜約1100℃の範囲の温度で二次アニールを実行するCz結晶引き上げ技術を使用して達成可能な本質的に任意の酸素濃度を有する単結晶シリコンウエハ上で急速熱アニールおよび冷却プロセスを実行することを含む。
SOI構造はまた、2つのウエハを接合し、接合されたウエハのうちの1つの一部を除去することによって調製することもできる。例えば、SOI構造は、本開示のウエハを他のウエハに接合し、次いで、米国特許第5,024,723号および第5,189,500号に開示されているような既知のウエハ薄層化技術を使用して一方のウエハのかなりの部分をエッチング除去するBESOIプロセスによって調製することができる。これらの各々は、全ての関連したそして一貫した目的のために参照により本明細書に組み入れられる。この場合、得られるSOI構造は、(i)デバイス層、(ii)ハンドルウエハまたは支持層、および(iii)デバイス層と支持層との間の絶縁層を含む。
別のウエハ接合方法では、水素または他のイオンが一方のウエハに注入され、2つのウエハが接合された後に、接合された複合体が注入部位で劈開する力を受ける。例えば、SOI構造は、(1)ガス状マイクロバブルが拡散によってそこから逃げることができる温度以下の温度を維持しながら、ガス状マイクロバブルの層を生成するための衝撃によって、本開示のウエハにイオン(例えば、水素、窒素など)を注入すること、(2)ウェハの平坦面を補強材と接触させて結合複合体を形成すること、(3)本開示のウエハをイオン注入の領域で剥離させる熱的または機械的応力に結合複合材料を曝すこと、によって調製することができる。熱応力が使用される場合には、複合体は、イオンの注入が起こる温度より高い温度に加熱されて、微細気泡内に結晶再配列および圧力効果を生じさせ、その結果、薄い半導体膜と基板の大部分との間に分離が生じる。これは、米国特許第5,374,564号に開示されており、これは、関連性があり一貫したすべての目的のために参照により本明細書に組み込まれる。SOI構造が補強材として本開示のウエハを含む場合、1つまたは複数の実施形態では、ウエハは、他のウエハの平面に接合する前に上述の理想的な析出プロセスを受ける。他の実施形態では、低欠陥密度シリコンウエハを最初にチョクラルスキー型単結晶シリコンウエハに結合し、次にSOI構造全体を上述の理想的な析出プロセスおよび核活性化プロセスにかけることができる。
上記に鑑みて、本発明のいくつかの目的が達成されることが理解されよう。
本明細書は、最良の形態を含む本発明を開示するために、また任意の装置またはシステムを製造および使用すること、ならびに任意の組み込まれた方法を実行することを含めて、当業者が本発明を実施することを可能にするために例を使用する。本発明の特許性のある範囲は請求項によって定義され、当業者が思い付く他の例を含み得る。そのような他の例は、それらが請求項の文字通りの言語と異ならない構造要素を有する場合、またはそれらが請求項の文字通りの言語とは実質的に異なる同等の構造要素を含む場合、請求項の範囲内にあることが意図される。

Claims (26)

  1. 単結晶シリコンウエハを処理する方法であって、
    前記方法は、
    少なくとも約1100℃の温度で窒素含有ガスを含む第1の雰囲気中で前記単結晶シリコンウエハを熱処理して、前記単結晶シリコンウエハのバルク領域内に、結晶格子空孔の密度を増加させ、かつ、前記単結晶シリコンウエハの前面上に窒化シリコン層を形成するステップと、
    前記単結晶シリコンウエハの前記前面から前記窒化シリコン層を除去するステップと、
    酸素を含む第2の雰囲気中で、約900℃〜約1100℃の間の温度で30分を超える時間、前記単結晶シリコンウエハを熱処理して、前記単結晶シリコンウエハの前記前面に、少なくとも約50オングストロームの最小厚さを有する酸化シリコン層を形成するステップと、
    前記単結晶シリコンウエハの前記前面から前記酸化シリコン層を除去するステップと、
    を含み、
    前記単結晶シリコンウエハは、2つの主要な平行面、そのうちの1つは、前記前面であり、1つは背面であり、前記前面と前記背面との間の中心面、前記前面と前記背面を接合する周縁部、前記前面から前記中心面に向かって測定した深さDを有する前面層を含み、前記バルク領域は、前記前面層と前記中心面との間にある方法。
  2. 前記窒素含有ガスを含む前記第1の雰囲気が、窒素、アンモニア、または窒素とアンモニアの組み合わせを含む請求項1に記載の方法。
  3. 前記単結晶シリコンウエハを、前記窒素含有ガスを含む前記第1の雰囲気中で、少なくとも約1100℃の温度で約1秒〜約120秒の間の時間、熱処理する請求項1または2に記載の方法。
  4. 前記単結晶シリコンウエハを、前記窒素含有ガスを含む前記第1の雰囲気中で、少なくとも約1100℃の温度で約1秒〜約60秒の間の時間、熱処理する請求項1または2に記載の方法。
  5. 前記単結晶シリコンウエハを、前記窒素含有ガスを含む前記第1の雰囲気中で、約1100℃〜約1200℃の間の温度で約1秒〜約60秒の間の時間、熱処理し、その後、前記窒素含有ガスを含む前記第1の雰囲気中で、約1200℃〜約1300℃の間の温度で約1秒〜約60秒の間の時間、熱処理する請求項1または2に記載の方法。
  6. 前記窒化シリコン層を、研磨、化学エッチング、またはプラズマエッチングによって除去する請求項1ないし5のうちいずれか1項に記載の方法。
  7. 前記酸素含有ガスを含む前記第2の雰囲気が、酸素、水蒸気、または酸素と水蒸気の組み合わせを含む請求項1ないし6のうちいずれか1項に記載の方法。
  8. 前記単結晶シリコンウエハを、前記酸素含有ガスを含む前記第2の雰囲気中で、約900℃〜約1100℃の温度で120分を超える時間、熱処理する請求項1ないし7のうちいずれか1項に記載の方法。
  9. 前記単結晶シリコンウエハを、前記酸素含有ガスを含む前記第2の雰囲気中で、約950℃〜約1100℃の間の温度で60分を超える時間、熱処理する請求項1ないし7のうちいずれか1項に記載の方法。
  10. 前記単結晶シリコンウエハを、前記酸素含有ガスを含む前記第2の雰囲気中で、約1000℃〜約1100℃の間の温度で30分を超える時間、熱処理する請求項1ないし7のうちいずれか1項に記載の方法。
  11. 前記方法は、
    前記単結晶シリコンウエハを、前記ウエハの前記バルク領域内に酸素析出物を形成するのに十分な温度および時間でアニールするステップをさらに含む請求項1ないし10のうちいずれか1項に記載の方法。
  12. 前記バルク領域が、酸素を含む前記第2の雰囲気中での熱処理後に、少なくとも約1×10cm−3の密度で酸素析出物を含む請求項11に記載の方法。
  13. 前記バルク領域が、酸素を含む前記第2の雰囲気中での熱処理後に、少なくとも約1×10cm−3の密度で酸素析出物を含む請求項11に記載の方法。
  14. 前記バルク領域が、酸素を含む前記第2の雰囲気中での熱処理後に、少なくとも約5×10cm−3のピーク密度で酸素析出物を含む請求項11に記載の方法。
  15. 前記前面層が、酸素を含む前記第2の雰囲気中での熱処理後に、約1×10cm−3未満の密度で酸素析出物を含み、さらに前記前面層の深さDは、約40マイクロメートル未満である請求項11に記載の方法。
  16. 前記前面層の深さDが、少なくとも約5マイクロメートルである請求項15に記載の方法。
  17. 前記前面層が、酸素を含む前記第2の雰囲気中での熱処理後に、約1×10cm−3未満の密度で酸素析出物を含み、さらに
    前記前面層の深さDは、約40マイクロメートル未満である請求項11に記載の方法。
  18. 前記前面層の深さDが、少なくとも約5マイクロメートルである請求項17に記載の方法。
  19. 前記酸化シリコン層を、研磨、化学エッチング、またはプラズマエッチングによって除去する請求項1ないし18のうちいずれか1項に記載の方法。
  20. 単結晶シリコンウエハであって、
    前記単結晶シリコンウエハは、2つの主要な平行面、そのうちの1つは、前面であり、1つは背面であり、前記前面と前記背面との間の中心面、前記前面と前記背面を接合する周縁部、前記前面から前記中心面に向かって測定した深さDを有する前面層、前記前面層と前記中心面との間にあるバルク領域を含み、
    前記バルク領域は、少なくとも約1×10cm−3の密度および少なくとも約1×10cm―3の酸素析出物のピーク密度で酸素析出物を含み、前記ピーク密度は前記前面層と前記中心面との間にあり、
    前記前面層は、約1×10cm−3未満の密度で酸素析出物を含み、前記前面層の深さDは、約1マイクロメートル〜約40マイクロメートルであり、
    前記前面は、結晶欠陥帯に関連したゲート酸化物完全性パターンを有しない
    単結晶シリコンウエハ。
  21. 前記バルク領域が、少なくとも約1×10cm−3の密度で酸素析出物を含む請求項20に記載の単結晶シリコンウエハ。
  22. 前記バルク領域が、少なくとも約1×10cm−3の密度で酸素析出物を含む請求項20に記載の単結晶シリコンウエハ。
  23. 前記バルク領域が、少なくとも約5×10cm−3のピーク密度で酸素析出物を含み、さらに前記ピーク密度が、前記ウエハ表面の約30マイクロメートル以内、または前記ウエハ表面から約10マイクロメートル〜約20マイクロメートルの間であるような前記ウエハ表面の約40マイクロメートル以内である請求項20に記載の単結晶シリコンウエハ。
  24. 前記前面層の深さDが、約5マイクロメートル〜約30マイクロメートルの間である請求項20ないし23のうちいずれか1項に記載の単結晶シリコンウエハ。
  25. 前記前面層の深さDが、約5マイクロメートル〜約20マイクロメートルの間である請求項20ないし23のうちいずれか1項に記載の単結晶シリコンウエハ。
  26. 前記前面層の深さDが、約5マイクロメートル〜約10マイクロメートルの間である請求項20ないし23のうちいずれか1項に記載の単結晶シリコンウエハ。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
WO2018125565A1 (en) * 2016-12-28 2018-07-05 Sunedison Semiconductor Limited Method of treating silicon wafers to have intrinsic gettering and gate oxide integrity yield
DE102017219255A1 (de) * 2017-10-26 2019-05-02 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium
CN108961218B (zh) * 2018-06-11 2021-07-02 无锡维胜威信息科技有限公司 太阳能硅片晶花提取方法
KR20210151814A (ko) * 2019-04-16 2021-12-14 신에쯔 한도타이 가부시키가이샤 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
EP4010924A4 (en) * 2019-08-09 2023-09-13 Leading Edge Equipment Technologies, Inc. SLICE INCLUDING REGIONS WITH LOW OXYGEN CONCENTRATION
US11742203B2 (en) * 2020-02-26 2023-08-29 The Hong Kong University Of Science And Technology Method for growing III-V compound semiconductor thin films on silicon-on-insulators
US11695048B2 (en) * 2020-04-09 2023-07-04 Sumco Corporation Silicon wafer and manufacturing method of the same
TWI768957B (zh) 2021-06-08 2022-06-21 合晶科技股份有限公司 複合基板及其製造方法
CN113793800B (zh) * 2021-08-18 2024-04-09 万华化学集团电子材料有限公司 一种半导体单晶硅片的除杂工艺及制造工艺
CN116259538B (zh) * 2023-03-30 2023-11-17 苏州龙驰半导体科技有限公司 提高SiC材料栅氧界面态质量的方法及其应用

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016015426A (ja) * 2014-07-03 2016-01-28 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5024723A (en) 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
IT1242014B (it) * 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH07106512A (ja) 1993-10-04 1995-04-21 Sharp Corp 分子イオン注入を用いたsimox処理方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US5994761A (en) 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
TW589415B (en) 1998-03-09 2004-06-01 Shinetsu Handotai Kk Method for producing silicon single crystal wafer and silicon single crystal wafer
EP1624482B1 (en) * 1998-09-02 2009-07-29 MEMC Electronic Materials, Inc. Thermally annealed silicon wafers having improved intrinsic gettering
WO2000013226A1 (en) 1998-09-02 2000-03-09 Memc Electronic Materials, Inc. Process for preparing an ideal oxygen precipitating silicon wafer
DE69928434T2 (de) * 1998-09-02 2006-07-27 Memc Electronic Materials, Inc. Wärmebehandelte siliziumplättchen mit verbesserter eigengetterung
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6346459B1 (en) 1999-02-05 2002-02-12 Silicon Wafer Technologies, Inc. Process for lift off and transfer of semiconductor devices onto an alien substrate
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
TWI256076B (en) * 2001-04-11 2006-06-01 Memc Electronic Materials Control of thermal donor formation in high resistivity CZ silicon
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
DE60224099T2 (de) * 2002-04-10 2008-04-03 Memc Electronic Materials, Inc. Silizium wafer und verfahren zur steuerung der tiefe einer defektfreien zone von einem silizium wafer mit idealem sauerstoffniederschlagverhalten
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
DE10334954A1 (de) 2003-07-31 2005-02-24 Voith Turbo Gmbh & Co. Kg Hydropumpe
KR100531552B1 (ko) 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
CN1856873A (zh) 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP2005223293A (ja) 2004-02-09 2005-08-18 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの熱処理方法およびシリコンウェーハ
JP4794137B2 (ja) 2004-04-23 2011-10-19 Sumco Techxiv株式会社 シリコン半導体基板の熱処理方法
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
DE102005028202B4 (de) 2005-06-17 2010-04-15 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben aus Silizium
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
JP2008016652A (ja) 2006-07-06 2008-01-24 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法
JP5167654B2 (ja) * 2007-02-26 2013-03-21 信越半導体株式会社 シリコン単結晶ウエーハの製造方法
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
US7915706B1 (en) 2007-07-09 2011-03-29 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate using passivation
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
JP2009177194A (ja) 2009-03-19 2009-08-06 Sumco Corp シリコンウェーハの製造方法、シリコンウェーハ
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Soiウェーハ、その製造方法および半導体装置の製造方法
KR101104492B1 (ko) * 2009-04-28 2012-01-12 삼성전자주식회사 단결정 기판 제조방법 및 그에 의해 제조된 단결정 기판 평가를 위한 열처리 방법
US8766413B2 (en) 2009-11-02 2014-07-01 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US8252624B2 (en) 2010-01-18 2012-08-28 Applied Materials, Inc. Method of manufacturing thin film solar cells having a high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
JP5439305B2 (ja) 2010-07-14 2014-03-12 信越半導体株式会社 シリコン基板の製造方法及びシリコン基板
US9433753B2 (en) 2010-07-16 2016-09-06 Barbara R. Holliday Medical tubing stabilizer
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
US8187945B2 (en) 2010-10-27 2012-05-29 Crossbar, Inc. Method for obtaining smooth, continuous silver film
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
EP3734645A1 (en) 2010-12-24 2020-11-04 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
WO2012125632A1 (en) 2011-03-16 2012-09-20 Memc Electronic Materials, Inc. Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US9634098B2 (en) * 2013-06-11 2017-04-25 SunEdison Semiconductor Ltd. (UEN201334164H) Oxygen precipitation in heavily doped silicon wafers sliced from ingots grown by the Czochralski method
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
WO2018125565A1 (en) * 2016-12-28 2018-07-05 Sunedison Semiconductor Limited Method of treating silicon wafers to have intrinsic gettering and gate oxide integrity yield

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016015426A (ja) * 2014-07-03 2016-01-28 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法

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