JP4972330B2 - シリコンエピタキシャルウェーハの製造方法 - Google Patents
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Description
下地シリコンウェーハは、単結晶シリコンから成るシリコンバルクウェーハであり、少なくともその表面は鏡面研磨され、単結晶シリコンバルク部11a、単結晶シリコン表面部11bおよび単結晶シリコン裏面部11cで構成されている。そして、そのドーパントはボロン、リン、アンチモン、ヒ素である。ここで、これ等のドーパントから選択された複数種のドーパントが下地シリコンウェーハに含有されていてもよい。
エピタキシャル層12は、半導体デバイスを構成する半導体素子の活性層である。そこで、半導体デバイスの種類によりその膜厚は異なってくる。例えばSRAMを含む高速動作のロジック回路が搭載される半導体デバイスから、例えばパワートランジスタを含む高耐圧デバイスが形成される。そして、それ等の半導体デバイスに合わせて、エピタキシャル層12の膜厚は、例えば2μm〜100μmに設定される。
図4は、縦軸にスリップ転位量をとり、上記模擬工程を経た後のエピタキシャル層に発生したスリップ転位の本数を各水準5枚の平均値で示した。そして、横軸に上記下地シリコンウェーハの抵抗率をとっている。図4から明らかなように、抵抗率が0.01Ω・cm以下になるとスリップ転位は略ゼロである。また、この範囲では当然にウェーハ割れは皆無になる。そして、抵抗率が0.02Ω・cmまでは徐々にスリップ転位量が増加し、0.1Ω・cmではスリップ転位量は急増する。そして、抵抗率が0.1Ω・cmを超えてくるとウェーハ割れがある頻度で起こってくる。それと共にスリップ転位量の増加率は緩やかになる。
図5は、縦軸に上記測定したエピタキシャル層の抵抗率をとり、横軸にシリコンエピタキシャルウェーハの中心からの径方向の距離をとっている。図5から明らかなように、本実施例のシリコンエピタキシャルウェーハの場合には、エピタキシャル層の全域において抵抗率は1.7Ω・cmに略一定である。また、下地シリコンウェーハの裏面に膜厚が500nmのシリコン酸化膜を形成してエピタキシャル成長した従来例1の場合にも、同様に抵抗率は1.7Ω・cmに略一定になる。これに対して、上記オートドープ抑制処理のないシリコンエピタキシャルウェーハの従来例2の場合には、ウェーハの周辺部において抵抗率が顕著に低下し、その最外周では1.4Ω・cm弱まで低下している。これは、エピタキシャル成長において、下地シリコンウェーハの裏面から外方拡散したドーパントがエピタキシャル層の周辺で取込まれ易いからである。
11 下地シリコンウェーハ
11a 単結晶シリコンバルク部
11b 単結晶シリコン表面部
11c 単結晶シリコン裏面部
12 エピタキシャル層
Claims (1)
- 内部の抵抗率が0.001〜0.005Ω・cmの範囲にある下地シリコンウェーハ上にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法であって、 下地シリコンウェーハに対して、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において1100〜1300℃の温度範囲の熱処理を施す工程と、 前記熱処理後に、前記下地シリコンウェーハ上にエピタキシャル層を成長させる工程と、 を有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
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