JP2018510492A - エピタキシャルにコーティングされた半導体ウェハとエピタキシャルにコーティングされた半導体ウェハの製造方法 - Google Patents

エピタキシャルにコーティングされた半導体ウェハとエピタキシャルにコーティングされた半導体ウェハの製造方法 Download PDF

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Abstract

本発明は単結晶シリコンで作られた基板ウェハと、基板ウェハの表面側上の研磨された面を有するシリコンでできたエピタキシャル層と、１０μｍ×１０μｍの面積を有する測定窓に対して最大ＲＭＳ粗さ０．０５５ｎｍを有する前記研磨された面と、最少深さ６μｍと最大深さ１４μｍの無欠陥層と、無欠陥層に隣接しエピタキシャル層の研磨された表面から最大７０μｍの距離において３．５×１０９ｃｍ−３の最小ピーク密度を有するＢＭＤに成長可能なＢＭＤ核を有する領域を備えるエピタキシャルにコーティングされた半導体ウェハに関する。本発明はまたエピタキシャルにコーティングされた半導体ウェハを製造する方法にも関し、基板ウェハの表面上にシリコン製のエピタキシャル層を堆積させるステップと、酸化剤でエピタキシャル層を処理するステップと、エピタキシャルにコーティングされた半導体ウェハをＲＴＡ処置するステップを含み、エピタキシャル層はアルゴンとアンモニアからなる雰囲気に曝され、エピタキシャル層上に酸窒化層が形成され、方法はさらに、酸窒化層を除去するステップと、エピタキシャル層を研磨するステップを含む。

Description

本発明は単結晶シリコンで構成された基板ウェハ、基板ウェハの表面側でシリコンで構成された研磨されたエピタキシャル層、研磨されたエピタキシャル層から基板ウェハに延びる無欠陥層、および無欠陥層と隣接しＢＭＤ核を有する領域を備えるエピタキシャルにコーティングされた半導体ウェハに関する。本発明はまたエピタキシャルにコーティングされた半導体ウェハの製造方法にも関する。
無欠陥層はエピタキシャルにコーティングされた半導体ウェハの近表面領域であり、その内部ではＢＭＤ（バルク微細欠陥）と呼ばれる酸素凝結が形成されない。前記領域は上側表面からエピタキシャルにコーティングされた半導体ウェハのバルク内に延びる。無欠陥層はたいてい電気的構成要素を調節するための位置として形成される。
無欠陥層は半導体ウェハのバルク内に延びその内部にＢＭＤ核が存在するさらなる領域に隣接する。ＢＭＤ核は熱処理の手段によってＢＭＤに成長される。ＢＭＤは、特に、金属不純物を結合させることが可能な内部ゲッタの中心として機能する。ＢＭＤ核のＢＭＤへの成長はまた熱処理の工程中にも可能であり、無欠陥層内での電気的な構成要素の構築のために最初に寄与する。
１つのトレンドは可能な限り無欠陥層に隣接してＢＭＤの可能な最高濃度を提供する目的を追求する。さらなるトレンドは電気的構成要素の調節のための必要な量の無欠陥層の深さを制限する目的を追求する。
窒化効果注入空孔を有する雰囲気における急速な半導体の加熱および冷却と空孔の存在が半導体ウェハのバルク内でＢＭＤ核の核生成を支持することは公知である。急速な加熱および冷却の手段による熱処理はまたＲＴＡ処理（急速熱アニール）とも呼ばれる。
ＵＳ ２００２／０１２７７６６は研磨されたエピタキシャル層、無欠陥層およびＢＭＤ核を有する領域を備える単結晶シリコンで構成された半導体ウェハの製造方法を説明する。方法はエピタキシャル層の堆積後ＲＴＡ処理を含む。
ＲＴＡ処理、特にエピタキシャルにコーティングされた半導体ウェハに適用されるものは、結晶格子内でスリップを生じる問題と関連した熱負荷を構成する。さらに、ＲＴＡ処理はまたエピタキシャル層の表面の粗さも増す。典型的には、ＡＦＭ（原子間力顕微鏡）によって決定されるＲＭＳ粗さは上昇し、ＬＬＳ欠陥（局部的な光散乱）と呼ばれる比較的大きな数の光散乱中心が検知され、これらの欠陥の濃度はエピタキシャル層の表面の縁部領域で特に高い。
ＵＳ２００２／００２２３５１ Ａ１は塩化水素ガスとシランソースの存在下でエピタキシャル層の堆積の前に基板ウェハの表面を平坦化することを提案する。しかしながら、この方法はその堆積後にエピタキシャル層の表面の粗さを損なうプロセスに何らの影響も与えない。
そのため、本発明の目的は、特定の特性を有し、無欠陥層とＢＭＤ核とエピタキシャル層の表面の粗さに関するシリコンで構成されたエピタキシャルにコーティングされた半導体ウェハを提供する改善された方法を提供することである。
この目的は、エピタキシャルにコーティングされた半導体ウェハの手段によって達成され、半導体ウェハは、表面側と裏面側とを有する単結晶シリコンで構成された基板ウェハと、基板ウェハの表面側上で研磨された表面を有するシリコンで構成されたエピタキシャル層を備え、研磨された表面は１０μｍ×１０μｍの面積を有する測定窓に対して０．０５５ｎｍ以下のＲＭＳ粗さを有し、半導体ウェハはさらに、エピタキシャル層の研磨された表面から基板ウェハの裏面側に延び、半導体ウェハの中心と縁部との間の深さは６μｍ以上１４μｍ以下である無欠陥層と、無欠陥層に隣接し、３．５×１０９ｃｍ−３以上のピーク濃度を持つＢＭＤに成長可能なＢＭＤ核をエピタキシャル層の研磨された表面から７０μｍ以下の距離において有する領域とを備える。
エピタキシャル層の表面の中心ゾーンと表面の縁部ゾーンとの間に１０μｍ×１０μｍの面積を有する測定窓内でＡＦＭによって決定されるＲＭＳ粗さの相違は、好ましくは中心ゾーン内の粗さに対して５％以下である。
ＢＭＤ核はたとえば７５０から８５０℃の温度で１から４時間（第１ステージ）、９５０から１０５０℃の温度で８から２０時間（第２ステージ）のエピタキシャルにコーティングされた半導体ウェハの２段階析出熱処理の手段によってＢＭＤに成長される。しかしながら、ＢＭＤ核のＢＭＤへの成長はまた本質的には電気的構成要素を構築する目的のために実行されるエピタキシャルにコーティングされた半導体ウェハの同等な熱処理の手段によってももたらされる。
基板ウェハは好ましくは少なくとも３００ｍｍの直径を有し、好ましくはドープされた単結晶シリコンから構成される。ドーパントはたとえばリンであるｎ型のものか、たとえばホウ素であるｐ型のものである。ドーピングの程度はｎ型ドーピングのケースでは好ましくはｎ−で、ｐ型ドーピングのケースでは好ましくはｐ＋であり、ｎ型ドーピングのケースでは５から８０Ωｃｍに、ｐ型ドーピングのケースでは５から２０ｍΩｃｍに、好ましくは１０から２０ｍΩｃｍの範囲内の抵抗に対応する。
単結晶シリコンで構成されたエピタキシャルに堆積され研磨された層は基板ウェハの表面側を覆う。表面側とは基板ウェハの上側面であり、裏面側とは基板ウェハの下側面である。エピタキシャルに堆積された層は好ましくは同様に、特に好ましくはｎ／ｎ−またはｐ／ｐ＋エピタキシャルにコーティングされた半導体ウェハが含まれるような方法でドープされる。研磨されていない状態で、エピタキシャルに堆積された層は好ましくは１μｍ以上１２μｍ以下の厚みを有する。
以下に説明されるエピタキシャルにコーティングされた半導体ウェハを製造するための方法実施のために、半導体ウェハの厚み方向にＢＭＤ核または成長されたＢＭＤの分布は対称的ではない。無欠陥層は６μｍ以上１４μｍ以下の深みを有する。このケースにおいて、ＢＭＤ核または成長されたＢＭＤの濃度は高い上昇割合でピーク濃度まで上昇し、基板ウェハの裏面側まで実質的に変わらずに維持される水準までゆるやかに下落する。ＢＭＤ核のＢＭＤへの成長の後、半導体ウェハの中心と縁部の間の半径上のＢＭＤのピーク濃度は３．５×１０９ｃｍ−３であり、エピタキシャル層の研磨された面から一定距離においては７０μｍ以下である。ＢＭＤ核のＢＭＤへの成長の後、エピタキシャル層の研磨された面から５０μｍの距離におけるＢＭＤの濃度は好ましくはピーク濃度の７０％以上である。エピタキシャル層の研磨された面から２００μｍの距離における基板ウェハの裏面側までの成長されたＢＭＤの濃度は、好ましくはピーク濃度の６０％以下である。
本発明はまた、表面側と裏面側を有する単結晶シリコンで構成された基板ウェハを提供するステップと、基板ウェハの表面側でシリコンで構成されたエピタキシャル層を堆積させるステップと、エピタキシャル層を酸化剤で処理するステップと、１１６０℃以上１１８５℃以内の温度範囲内の温度で１５秒以上３０秒以内の時間エピタキシャルにコーティングされた半導体ウェハにＲＴＡ処理を施すステップを備え、エピタキシャル層はアルゴンとアンモニアから成る雰囲気に曝されてエピタキシャル層上に酸化窒素層が形成され、さらに酸化窒素層を取り除くステップと、エピタキシャル層を研磨するステップとを備えるエピタキシャルにコーティングされた半導体ウェハを製造する方法にも関する。
シリコンで構成された単一結晶に要する基板ウェハのための適切なソースは、特に、ＣＺ方法により引かれるものである。前記方法において、シリコンは石英で構成されたるつぼ内で溶解され、単一の結晶は、溶解結果に浸って強化された種晶の端部で成長する。るつぼ素材は溶解によって部分的に分解され、このようにして後にＢＭＤを成長させるために要する酸素を提供する。
基板ウェハはさらなる基板ウェハの多層と一体である単一結晶からスライスされ、好ましくは表面側と裏面側が可能な限り平坦で互いに平行な基板ウェハを得るために、機械的、化学的および機械化学的なプロセスステップが行われる。特別な優先事項は表面側と裏面側とを有する基板ウェハに与えられ、研磨された状態において少なくとも表面側が存在し、表面側と裏面側の間の縁部を有し、同様に研磨される。
基板ウェハは新型ＡＳＴＭにしたがったキャリブレーション因子を使用して好ましくは４．５×１０１７ａｔоｍｓ／ｃｍ３以上、好ましくは７．０×１０１７ａｔоｍｓ／ｃｍ３以下の濃度を有する格子間酸素を含む。炭素と窒素は基板ウェハ内に存在することが可能であるが、好ましくは通常意図的な追加によってのみ達成可能な濃度状態にはない。したがって、炭素の濃度は好ましくは８．０×１０１５ａｔоｍｓ／ｃｍ３以下であり、窒素の濃度は好ましくは１．０×１０１２ａｔоｍｓ／ｃｍ３以下である。述べられた要素の意図的な追加はＢＭＤ核の形成を促進するけれども、スタッキング欠陥（ＯＳＦ欠陥）が形成される可能性を制限するために、また基板の電気的な特性を損なわないために、実行されるべきではない。
研磨された基板ウェハの表面側は、好ましくはＣＶＤ（化学的蒸着）の手段により、好ましくは単一ウェハ反応炉において、エピタキシャルにコーティングされる。単一ウェハ反応炉における基板ウェハのコーティングは、たとえばＵＳ ２０１０／０２１３１６８ Ａ１で説明されたような公知の方法で実行可能である。好ましい吸着ガスはシリコンソースとしてトリクロロシランを含む。吸着温度はその後好ましくは１１１０℃以上１１８０℃以下であり、特に好ましくは１１３０℃である。さらに、吸着ガスは好ましくはｎ型またはｐ型のドーパントを含む。堆積されたエピタキシャル層の厚みは好ましくは１μｍ以上１２μｍ以下である。この方法ステップの結果は単結晶シリコンで構成されたエピタキシャルにコーティングされた半導体ウェハである。
ＲＴＡ処理のための準備のために、前記半導体ウェハは好ましくは洗浄されエピタキシャルに堆積された層はエピタキシャル層の露出表面を酸化する酸化剤で処理される。終結酸化層の厚みは本来の酸化物の厚みよりも大きい。好ましくは、半導体ウェハを第１にアンモニア水酸化物、過酸化水素および水を含むＳＣ−１洗浄溶液による、その後酸化水素、過酸化水素および水を含むＳＣ−２洗浄溶液による処理を含む。エピタキシャルに堆積された層の後の酸化処理は好ましくはオゾンを酸化物として用いて実行される。
酸化に続くエピタキシャルにコーティングされた半導体ウェハのＲＴＡ処理は、１１６０℃以上１１８５℃以下の温度範囲内の温度で、好ましくは１１７０℃の温度での前記ウェハの急速加熱と、エピタキシャルにコーティングされた半導体ウェハをこの温度に１５秒以上３０秒以下の時間維持することを含む。エピタキシャルにコーティングされた半導体ウェハは、好ましくは５５０℃から６５０℃の温度範囲内にある開始温度から、好ましくは２０℃／ｓ以上１００℃／ｓの温度上昇割合で加熱される。３５℃／ｓから７５℃／ｓの温度上昇範囲が特に好ましい。
ＲＴＡ処理の温度はスリップの発生を防止するために可能な限り低くあるべきである。ＲＴＡ処理はそれゆえ酸化剤で処理されたエピタキシャル層がアルゴンとアンモニアの混合物からなる雰囲気に曝される。アルゴン：アンモニアの比率は好ましくは１０：１から２４：１、特に好ましくは２０：１である。この雰囲気において、空孔の意図された注入は窒素の外気よりも低い温度において始められることができる。
ＲＴＡ処理によるエピタキシャルにコーティングされた半導体ウェハの負荷を最小化するために、エピタキシャルにコーティングされた半導体の裏面側に、それゆえ基板ウェハの裏面側に、ＲＴＡ処理の最中に、ＲＴＡ処理の温度において、窒化効果がないかほとんどない雰囲気に曝されることが望ましい。適切な雰囲気は好ましくは窒素から構成される。この方法はスリップが生じるリスクを追加的に低減する。
ＲＴＡ処理の最後に、エピタキシャルにコーティングされた半導体ウェハは、好ましくは５００℃以下の温度で急速に冷却される。この目的のためにＲＴＡ装置の放射加熱をスイッチオフするのに十分である。
アルゴンとアンモニアからなる雰囲気内のエピタキシャルにコーティングされた半導体ウェハのＲＴＡ処理のために、以下で酸窒化層と称されるシリコン酸窒化物を含む層はエピタキシャル層上の酸化層から形成する。酸窒化層は、好ましくはエッチングにより除去される。０．８％以上２．０％以下の水素フッ化物を含む水性エッチング液が好ましくはエッチング液として使用される。研磨の手段により酸窒化層を除去することは表面側の粗さを増し、結果として粒子が生じるので提供されない。
エピタキシャルに堆積された層は酸窒化層が除去された後にのみ研磨される。０．０５μｍ以上０．２μｍ以下の素材を除去する化学的機械研磨（ＣＭＰ）が好ましく、たとえばＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ Ｉｎｃ.によって提供された研磨道具を用いて実行されると好ましい。ＣＭＰの後、エピタキシャルにコーティングされた半導体ウェハは便宜上最終洗浄にさらされる。
酸窒化層を除去した後ＣＭＰの前に、まずエピタキシャルにコーティングされた半導体ウェハをコーティングし、その後酸化剤、好ましくはオゾンで処理することがさらに好ましい。特に好ましいのは、半導体ウェハの処理まずＳＣ−１洗浄溶液で、その後ＳＣ−２洗浄溶液で処理することを含むＲＣＡ洗浄に再びもたらされる。
本発明は例と図面の参照に基づいて以下により詳細に説明される。
３００ｍｍの直径を有する単結晶シリコンからなる両面研磨された基板ウェハが提供される。例Ｂ１による基板ウェハは６．１×１０１７から６．７×１０１７ａｔоｍｓ／ｃｍ３の濃度内（新ＡＳＴＭ）の格子間酸素を含み、１８から１９．５ｍΩｃｍの弾性を有してｐ型ドープされる。例Ｂ２による基板ウェハは５．３×１０１７から５．６×１０１７ａｔоｍｓ／ｃｍ３の濃度内（新ＡＳＴＭ）の格子間酸素を含み、２９から３０Ωｃｍの弾性を有してｎ型ドープされる。基板ウェハは本発明による方法ステップのシーケンスを用いる研磨されたエピタキシャル層を有する半導体ウェハを形成するために加工される。エピタキシャルに堆積された層は４μｍ（例Ｂ１）と９μｍ（例Ｂ２）をそれぞれ有する。例Ｂ１による半導体ウェハはｐ／ｐ＋エピタキシャルにコーティングされた半導体ウェハであり、例Ｂ２による半導体ウェハはｎ／ｎ−エピタキシャルにコーティングされた半導体ウェハである。エピタキシャルに堆積された層は２９から３０Ωｃｍの範囲内の抵抗を有する。
ＲＴＡ処理の温度はすべての半導体ウェハのケースにおいて、１１７５℃であり、ＲＴＡ処理の時間はこの温度において１５秒と２５秒（例Ｂ１）およびそれぞれ１５秒、２５秒、３０秒（例Ｂ２）であった。すべての半導体ウェハは１１７５℃の温度まで７５℃／秒の温度上昇割合で加熱され、エピタキシャルに堆積された層はこの温度においてアルゴンとアンモニアが２０：１の割合の雰囲気内で処理される。その後、半導体ウェハは３５℃／秒の温度減少割合で冷却される。
ＲＴＡ処理のあと、半導体ウェハは本発明によりさらに加工され、研磨されたエピタキシャル層を有する半導体ウェハを形成し、その後ＢＭＤの成長のための熱処理が行われる。この熱処理は窒素内で実行され半導体ウェハを最初に８００℃の温度で３時間の時間にわたって加熱し、その後１０００℃の温度で１６時間の時間にわたって加熱することを含む。ＢＭＤ検出はレーザ光散乱の手段により破砕縁部においてＲａｙｔｅｘ社からのＭＯ４４１型の検出装置を用いて実行される。
無欠陥層の所定の深さとＢＭＤの所定の濃度に関するデータは以下のｔａｂｌｅ１に入れられる。このデータは以下の意味を有する。
「ＨＺ」はＲＴＡ処理の温度におけるＲＴＡ処理の期間を意味する。
「ＤＺ１ 平均」は半導体ウェハの径にわたって平均化された無欠陥層の深さを意味する。
「ＢＭＤ 平均」は半導体ウェハの径にわたって平均化されたＢＭＤの濃度を意味する。
「ＢＭＤピーク」は半導体ウェハの中心において決定されたＢＭＤのピーク濃度を意味する。
「ＢＭＤ ５０μｍ」は半導体ウェハの径方向中心における５０μｍの深さにおけるＢＭＤの濃度を意味する。
Figure 2018510492
Ｔａｂｌｅ１における「ＤＺ 平均」に関するデータは無欠陥層の深さがＲＴＡ処理の時間が増すにつれて減少することを示し、「ＢＭＤ ５０μｍ」に関するデータは５０μｍの深さにおけるピーク濃度に関する差異はＲＴＡ処理の時間の増加に伴いどんどん小さくなることを示す。無欠陥層の深さは実質的にすべてのケースにおいてエピタキシャル層の厚みに少なくとも対応する。
径方向中心（ｒ＝０ｍｍ）における、半径ｒ＝７５ｍｍと半径ｒ＝１４０ｍｍのための例Ｂ１による半導体ウェハのためのＢＭＤの深さ分布を代表例として示す。 径方向中心（ｒ＝０ｍｍ）における、半径ｒ＝７５ｍｍと半径ｒ＝１４０ｍｍのための例Ｂ１による半導体ウェハのためのＢＭＤの深さ分布を代表例として示す。 径方向中心（ｒ＝０ｍｍ）における、半径ｒ＝７５ｍｍと半径ｒ＝１４０ｍｍのための例Ｂ１による半導体ウェハのためのＢＭＤの深さ分布を代表例として示す。
Figure 2018510492
Ｔａｂｌｅ２は１０μｍ×１０μｍの面積を有する測定窓に対するＲＭＳ粗さの数値を含む。このデータは本発明による酸窒化層が除去されればエピタキシャルにコーティングされた半導体ウェハの縁部領域においてＲＭＳ粗さが特に改善されることを示す。標準偏差σは５％以下である。
本発明による酸窒化層の除去はエピタキシャル層の研磨後に研磨された面上に発見されるＬＬＳ欠陥の数に関して特に好適である。Ｔａｂｌｅ３は、２つのエピタキシャルにコーティングされた半導体ウェハのエピタキシャル層の表面上にＲＴＡ処理の前でＣＭＰの後に発見される１２０ｎｍまたはそれ以上の大きさを有する散乱光中心の数に関する指標を含む。半導体ウェハの１つは本発明により生産され、他方はほぼ同じ方法であるが、酸窒化層の除去なしに生産される。
Figure 2018510492

Claims (6)

  1. エピタキシャルにコーティングされた半導体ウェハであって、
    表面側と裏面側とを有する単結晶シリコンで構成された基板ウェハと、
    前記基板ウェハの前記表面側に研磨された表面を有するシリコンで構成されたエピタキシャル層とを備え、前記研磨された表面は１０μｍ×１０μｍの面積を有する測定窓に対して０．０５５ｎｍ以下のＲＭＳ粗さを有し、エピタキシャルにコーティングされた半導体ウェハはさらに、
    前記エピタキシャル層の前記研磨された表面から前記基板ウェハの裏面側へ、前記半導体ウェハの中心と縁部との間で６μｍ以上１４μｍ以下の深さまで延びる無欠陥層と、
    前記無欠陥層に隣接し、前記エピタキシャル層の研磨された表面から７０μｍ以下の距離において３．５×１０９ｃｍ−３以上のピーク密度を有するＢＭＤに成長可能なＢＭＤ核を有する領域を備える、エピタキシャルにコーティングされた半導体ウェハ。
  2. 前記エピタキシャル層の前記研磨された表面から５０μｍの距離における密度が前記ピーク密度の７０％以上であるＢＭＤに成長可能なＢＭＤ核を有する、請求項１に記載のエピタキシャルにコーティングされた半導体ウェハ。
  3. 前記エピタキシャル層の前記研磨された表面から２００μｍの距離であって前記基板ウェハの前記裏面側における密度が前記ピーク密度の６０％以下であるＢＭＤに成長可能なＢＭＤ核を有する、請求項１または２に記載のエピタキシャルにコーティングされた半導体ウェハ。
  4. エピタキシャルにコーティングされた半導体ウェハを製造する方法であって、
    表面側と裏面側とを有する単結晶シリコンで構成された基板ウェハを提供するステップと、
    前記基板ウェハの前記表面側にシリコンで構成されたエピタキシャル層を堆積させるステップと、
    前記エピタキシャル層を酸化剤で処理するステップと、
    前記エピタキシャルにコーティングされた半導体ウェハを１１６０℃以上１１８５℃以下の温度範囲内の温度で、１５秒以上３０秒以下の時間ＲＴＡ処理するステップとを含み、前記エピタキシャル層はアルゴンとアンモニアからなる雰囲気に曝され、前記エピタキシャル層上に酸窒化層が形成され、方法はさらに、
    前記酸窒化層を除去するステップと、
    前記エピタキシャル層を研磨するステップを含む、方法。
  5. 前記基板ウェハの前記裏面側は、前記ＲＴＡ処理の間、前記ＲＴＡ処理の温度においてほとんどまたは全く窒化効果を有しない雰囲気に曝される、請求項４に記載の方法。
  6. 前記酸窒化層は０．８％以上２．０％以下のフッ化水素を含む水性エッチング液を用いて除去される、請求項４または５に記載の方法。
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