KR20170093924A - 에피택셜하게 코팅된 반도체 웨이퍼, 및 에피택셜하게 코팅된 반도체 웨이퍼를 생산하는 방법 - Google Patents

에피택셜하게 코팅된 반도체 웨이퍼, 및 에피택셜하게 코팅된 반도체 웨이퍼를 생산하는 방법 Download PDF

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Abstract

단결정 실리콘으로 구성된 기판 웨이퍼; 기판 웨이퍼의 전면상에 연마된 표면 - 연마된 표면은 10 μm × 10 μm의 면적을 갖는 측정 윈도우에 대해 0.055 nm 이하의 RMS 거칠기를 가짐 - 을 갖는 실리콘으로 구성된 에피택셜층; 6 μm 이상 14 μm 이하의 깊이를 갖는 무결함 구역; 및 무결함 구역에 인접하고, 에피택셜층의 연마된 표면으로부터 70 μm 이하의 거리에서 3.5 × 109 cm-3 이상의 피크 밀도를 갖는 BMD((bulk micro defect)로 성장할 수 있는 BMD 핵(nuclei)을 갖는 영역을 포함하는 에피택셜하게 코팅된 반도체 웨이퍼가 개시된다.
기판 웨이퍼의 전면상에 실리콘으로 구성된 에피택셜층을 퇴적시키는 단계; 에피택셜층을 산화제로 처리하는 단계; 애피택셜하게 코팅된 반도체 웨이퍼의 RTA 처리 단계 - 에피택셜층은 아르곤과 암모니아로 이루어진 대기에 노출되고, 산화질화물층은 에피택셜층상에 형성됨 -; 산화질화물층을 제거하는 단계; 및 에피택셜층을 연마하는 단계를 포함하는 에피택셜하게 코팅된 반도체 웨이퍼를 생산하는 방법이 개시된다.

Description

에피택셜하게 코팅된 반도체 웨이퍼, 및 에피택셜하게 코팅된 반도체 웨이퍼를 생산하는 방법{EPITAXIALLY COATED SEMICONDUCTOR WAFER, AND METHOD FOR PRODUCING AN EPITAXIALLY COATED SEMICONDUCTOR WAFER}
본 발명은, 단결정 실리콘으로 구성된 기판 웨이퍼, 기판 웨이퍼의 전면상에 실리콘으로 구성된 연마된 에피택셜층, 연마된 에피택셜층으로부터 기판 웨이퍼 내로 연장되는 무결함 구역(denuded zone), 및 무결함 구역에 인접하고 BMD 핵을 갖는 영역을 포함하는 에피택셜하게 코팅된 반도체 웨이퍼에 대한 것이다. 본 발명은 또한 에피택셜하게 코팅된 반도체 웨이퍼를 생산하기 위한 방법에 대한 것이다.
무결함 구역은, BMD(bulk micro defect)라고 불리는 산소 석출물이 형성되지 않는 에피택셜하게 코팅된 반도체 웨이퍼의 근접 표면(near-surface) 영역이다. 상기 영역은 에피택셜하게 코팅된 반도체 웨이퍼의 상측 표면으로부터 벌크(bulk) 내로 연장된다. 무결함 구역은 통상적으로 전자 부품을 수용하기 위한 위치로서 제공된다.
무결함 구역은 반도체 웨이퍼의 벌크 내로 연장되고 BMD 핵(nuclei)이 존재하는 또 다른 영역에 인접해 있다. BMD 핵은 열처리에 의해 BMD로 성장한다. BMD는 특히 금속성 불순물을 결합할 수 있는 내부 게터(getter)의 중심으로서 작용한다. BMD 핵의 BMD로의 성장은, 주로 무결함 구역 내에 전자 부품을 구성하기 위한 역할을 하는 열 처리의 과정에서 또한 가능하다.
한 경향은 무결함 구역을 가능한 한 가까이 근접해서 BMD의 가능한 최고 밀도를 제공하는 목표를 추구한다. 또 다른 경향은 무결함 구역의 깊이를 전자 부품의 수용을 위해 필요한 양으로 제한하는 목표를 추구한다.
질화 효과를 갖는 대기에서 반도체 웨이퍼의 순간 급속 가열 및 냉각이 정공(vacancy)을 주입하고, 정공의 존재는 반도체 웨이퍼의 벌크 내의 BMD 핵의 핵형성을 지원하다는 것이 알려져 있다. 순간 급속 가열 및 냉각에 의한 열처리는 또한 RTA 처리(급속 열 어닐링)라고 지칭된다.
US 2002/0127766 A1은 연마된 에피택셜층, 무결함 구역, 및 BMD 핵을 갖는 영역을 포함하는 단결정 실리콘으로 구성된 반도체 웨이퍼를 생산하기 위한 방법을 설명한다. 이 방법은 에피택셜층의 퇴적 후에 RTA 처리를 포함한다.
특히, 에피택셜하게 코팅된 반도체 웨이퍼에 적용된 RTA 처리는 결정 격자 내에 슬립(slip)을 야기하는 문제와 연관된 열 부하를 구성한다. 또한, RTA 처리는 에피택셜층의 표면의 거칠기를 또한 증가시킨다. 통상적으로, AFM(atomic force microscope)에 의해 결정된 RMS 거칠기가 증가하고, LLS 결함들이라고 불리는 비교적 많은 수의 산란된 광 중심(국소화된 광 산란체)들이 검출되며, 이들 결함들의 밀도는 에피택셜층의 표면의 에지 영역에서 특히 높다.
US2002/0022351 A1은, 염화수소 기체와 실란 소스의 존재시에 에피택셜층의 퇴적 이전에 기판 웨이퍼의 표면을 평탄화시키는 것을 제안한다. 하지만, 이 방법은, 에피택셜층의 퇴적 후에 에피택셜층의 표면의 거칠기를 악화시키는(impair) 프로세스에 대해 어떠한 영향도 주지 않는다.
그러므로, 본 발명의 목적은 에피택셜층의 표면의 거칠기와 BMD 핵과 무결함 구역과 관련한 특정 특성을 갖는 실리콘으로 구성된 에피택셜하게 코팅된 반도체 웨이퍼를 제공하는 향상된 방법을 제공하는 것이다.
이 목적은, 전면 및 후면을 갖는 단결정 실리콘으로 구성된 기판 웨이퍼; 기판 웨이퍼의 전면상에 연마된 표면 - 연마된 표면은 10 μm × 10 μm의 면적을 갖는 측정 윈도우에 대해 0.055 nm 이하의 RMS 거칠기를 가짐 - 을 갖는 실리콘으로 구성된 에피택셜층; 에피택셜층의 상기 연마된 표면으로부터, 반도체 웨이퍼의 중심과 에지 사이에서 6 μm 이상 14 μm 이하의 깊이까지 상기 반도체 웨이퍼의 후면으로 연장되는 무결함 구역; 및 무결함 구역에 인접하고, 에피택셜층의 연마된 표면으로부터 70 μm 이하의 거리에서 3.5 × 109 cm-3 이상의 피크 밀도를 갖는 BMD(bulk micro defect)로 성장할 수 있는 BMD 핵을 갖는 영역을 포함하는 에피택셜하게 코팅된 반도체 웨이퍼에 의해 달성된다.
에피택셜층의 표면의 중심 구역과 에지 구역 사이에, 10 μm × 10 μm의 면적을 갖는 측정 윈도우 내에서 AFM에 의해 결정되는 RMS 거칠기의 차이는, 중심 구역 내의 거칠기에 비해 바람직하게 5% 이하이다.
BMD 핵은 예를 들면, 1시간 내지 4시간 동안(제1 스테이지) 750℃ 내지 850℃의 온도로 그리고 8시간 내지 20시간 동안(제2 스테이지) 950℃ 내지 1050℃의 온도로 에피택셜 코팅된 반도체 웨이퍼의 2-스테이지 석출 열처리에 의해 BMD로 성장된다. 하지만, BMD 핵의 BMD로의 성장은, 전자 부품을 구성하기 위해 주로 수행되는 에피택셜하게 코팅된 반도체 웨이퍼의 필적하는(comparable) 열처리에 의해 또한 초래될 수 있다.
기판 웨이퍼는 바람직하게 적어도 300 mm의 직경을 가지며, 바람직하게. 도핑된 단결정 실리콘으로 이루어진다. 도펀트는 n형(예컨대, 인)이거나 p형(예컨대, 붕소)이다. 도핑 정도(degree of doping)는, n형 도핑의 경우에 5 내지 80 Ωcm, 그리고 p형 도핑의 경우에 5 내지 20 mΩcm, 바람직하게는 10 내지 20 mΩcm의 범위 내의 저항률에 대응되게, n형 도핑의 경우에 바람직하게 n-이고 p형 도핑의 경우에 바람직하게 p+이다.
단결정 실리콘으로 구성된 에피택셜하게 퇴적되고 연마된 층은 기판 웨이퍼의 전면을 덮는다. 전면은 기판 웨이퍼의 상측 표면이고, 후면은 기판 웨이퍼의 하측 표면이다. 에피택셜하게 퇴적된 층은, 특히 바람직하게 n/n- 또는 p/p+ 에피택셜하게 코팅된 반도체 웨이퍼가 수반되는 그런 방식으로 바람직하게 마찬가지로 도핑된다. 연마되지 않은 상태에서, 에피택셜하게 퇴적된 층은 1 μm 이상 12 μm 이하의 두께를 바람직하게 가진다.
에피택셜하게 코팅된 반도체 웨이퍼를 생산하기 위해 이하에서 설명된 방법 때문에, 반도체 웨이퍼의 두께 방향으로 성장된 BMD의 분포 또는 BMD 핵의 분포가 대칭이 아니다. 무결함 구역은 6 μm 이상 14 μm 이하의 깊이를 갖는다. 이 경우에, BMD 핵 또는 성장된 BMD의 밀도는, 기판 웨이퍼의 후면까지 사실상 변하지 않게 남아 있는 레벨로 덜 가파르게 고율의 상승 및 하강으로 피크 밀도까지 상승한다. BMD 핵이 BMD로 성장한 후에, 반도체 웨이퍼의 중심과 에지 사이의 반경상의 BMD의 피크 밀도는 3.5 × 109 cm-3 이상이고, 에피택셜층의 연마된 표면으로부터 70 μm 이하의 거리에 있다. BMD 핵이 BMD로 성장한 후에, 에피택셜층의 연마된 표면으로부터 50 μm의 거리에서 BMD의 밀도는 바람직하게 피크 밀도의 70% 이상이다. 에피택셜층의 연마된 표면으로부터 기판 웨이퍼의 후면까지 200 μm의 거리에서의 성장된 BMD의 밀도는 바람직하게 피크 밀도의 60% 이하이다.
본 발명은 또한 에피택셜하게 코팅된 반도체 웨이퍼를 생산하기 위한 방법에 대한 것이며, 이 방법은, 전면 및 후면을 갖는 단결정 실리콘으로 구성된 기판 웨이퍼를 제공하는 단계; 기판 웨이퍼의 전면상에 실리콘으로 구성된 에피택셜층을 퇴적시키는 단계; 에피택셜층을 산화제로 처리하는 단계; 1160℃ 이상 1185℃ 이하의 온도 범위의 온도로 15초 이상 30초 이하의 기간 동안에 상기 에피택셜하게 코팅된 반도체 웨이퍼를 RTA 처리하는 단계 - 에피택셜층은 아르곤과 암모니아로 이루어진 대기에 노출되고, 산화질화물층은 에피택셜층상에 형성됨 -; 산화질화물층을 제거하는 단계; 및 에피택셜층을 연마하는 단계를 포함한다.
요구되는 기판 웨이퍼들을 위해 적절한 소스는 실리콘으로 구성되는, 특히 CZ법에 따라 당겨진(pulled) 단결정들이다. 전술된 방법에서, 실리콘은 석영으로 구성된 도가니(crucible)에서 용융되고, 단결정은 결과적인 용융물에 담궈지고 들어올려진 시드 결정(seed crystal)의 끝에서 성장한다. 도가니 물질은 용융물에 의해 부분적으로 용해되며, 이러한 방식으로 BMD를 성장시키기 위해 나중에 요구되는 산소를 제공한다.
기판 웨이퍼는, 복수의 추가적인 기판 웨이퍼들과 함께 단일 결정으로부터 절단되고, 바람직하게, 그 전면 및 후면이 가능한 한 평평하고 서로 평행한 기판 웨이퍼를 얻도록 기계적, 화학적, 그리고 화학-기계적 프로세싱 단계들을 거친다. 특히 전면 및 후면을 갖는 기판 웨이퍼가 선호되며, 여기서 적어도 전면은 연마된 상태로 존재하며, 기판 웨이퍼는 전면과 후면 - 전면과 마찬가지로 연마됨 - 사이에 에지를 가진다.
기판 웨이퍼는 새로운 ASTM(NEW ASTM)에 따른 캘리브레이션 팩터(factor)의 이용을 통해 바람직하게 4.5 × 1017 원자들/cm3 이상이고 바람직하게 7.0 × 1017 원자들/cm3 이하의 농도를 갖는 격자간 산소를 함유한다. 탄소 원소와 질소 원소가 기판 웨이퍼 내에 존재할 수 있지만, 바람직하게, 이러한 원소들의 의도적 첨가에 의해서만 통상적으로 달성 가능한 농도로는 존재하지 않는다. 따라서, 탄소의 농도는 바람직하게 8.0 × 1015 원자들/cm3 이하이고 질소의 농도는 바람직하게 1.0 × 1012 원자들/cm3 이하이다. 비록 언급된 원소들의 의도적 첨가가 BMD 핵의 형성을 용이하게 할 것이지만, 적층 하자(OSF 결함)의 형성의 가능성을 제약하도록 그리고 기판 웨이퍼의 전기적 특성을 악화시키지 않도록 이러한 의도적 첨가가 수행되지 말아야 한다.
기판 웨이퍼의 연마된 전면은 바람직하게 CVD(chemical vapor deposition)에 의해 그리고 바람직하게 단일 웨이퍼 반응기 내에서 에피택셜하게 코팅된다. 단일 웨이퍼 반응기 내에서 기판 웨이퍼의 코팅은 예를 들면 US 2010/0213168 A1에서 설명된 바와 같은 공지된 방식으로 수행될 수 있다. 선호되는 퇴적 기체는 실리콘 소스로서 3염화 실란을 함유한다. 그런 다음, 퇴적 온도는 바람직하게 1110℃ 이상 1180℃ 이하이고 특히 바람직하게는 1130℃이다. 또한, 퇴적 기체는 바람직하게 n형 또는 p형의 도펀트를 함유한다. 퇴적된 에피택셜층의 두께는 바람직하게 1 μm 이상 12 μm 이하이다. 이 방법 단계의 결과는 단결정 실리콘으로 구성된 에피택셜하게 코팅된 반도체 웨이퍼이다.
RTA 처리를 준비하기 위해, 상기 반도체 웨이퍼가 바람직하게 세정되고 에피택셜하게 퇴적된 층은, 에피택셜층의 노출된 표면을 산화시키는 산화제로 처리된다. 결과적인 산화물층의 두께는 자연(native) 산화물의 두께보다 크다. 바람직하게, 먼저 수산화 암모늄, 과산화수소 및 물을 함유하는 SC-1 세정액을 사용하고, 그런 다음 염화수소, 과산화수소, 및 물을 함유하는 SC-2 세정액을 사용하는 반도체 웨이퍼의 처리를 포함하는 RCA 세정이 수행된다. 에피택셜하게 퇴적된 층의 후속 산화 처리는 산화제로서 오존을 사용해서 바람직하게 수행된다.
산화에 후속해서, 에피택셜하게 코팅된 반도체 웨이퍼의 RTA 처리는, 1160℃ 이상 1185℃ 이하의 온도 범위 내의 온도까지, 바람직하게는 1170℃의 온도까지 상기 웨이퍼를 급속하게 가열하는 것과, 에피택셜하게 코팅된 반도체 웨이퍼를 15초 이상 30초 이하의 기간 동안 이 온도로 유지시키는 것을 포함한다. 에피택셜하게 코팅된 반도체 웨이퍼는, 바람직하게 20℃/s 이상 100℃/s 이하의 온도 상승률로 바람직하게 550℃ 내지 650℃의 범위 내에 있는 시작 온도로부터 가열된다. 35℃/s 내지 75℃/s 범위 내의 온도 상승률이 특히 바람직하다.
RTA 처리의 온도는 슬립의 발생을 회피하기 위해 가능한 한 낮아야 한다. 그러므로, RTA 처리는, 산화제를 사용해 처리된 에피택셜층이 아르곤과 암모니아의 혼합물로 이루어진 대기에 노출되는 방식으로 수행된다. 아르곤:암모니아의 비율은 바람직하게 10:1 내지 24:1이고 특히 바람직하게는 20:1이다. 이 대기에서, 정공의 의도된 주입은 질소의 대기 내에서 보다 낮은 온도로 개시될 수 있다.
RTA 처리에 의한 에피택셜하게 코팅된 반도체 웨이퍼의 부하(loading)를 최소화하도록, RTA 처리 동안 에피택셜하게 코팅된 반도체 웨이퍼의 후면과 이에 따라 기판 웨이퍼의 후면이, RTA 처리의 온도에서 질화 효과를 전혀 또는 거의 갖지 않는 대기에 노출되는 것이 바람직하다. 적절한 온도는 바람직하게 질소로 이루어진다. 이 처치는 슬립 발생(arising)의 위험을 추가적으로 감소시킨다.
RTA의 처리의 끝에, 에피택셜하게 코팅된 반도체 웨이퍼는 바람직하게 500℃ 이하의 온도까지 급속 냉각된다. 이 목적을 위해, RTA 장치의 복사 가열을 끄기만 해도 충분하다.
아르곤과 암모니아로 이루어진 대기 내에서 에피택셜하게 코팅된 반도체 웨이퍼의 RTA 처리 때문에, 실리콘 산화질화물을 함유하고 이하에서 산화질화물층이라고 지칭되는 층이 에피택셜층상의 산화물층으로부터 형성된다. 산화질화물층은 바람직하게 에칭함으로써 제거된다. 0.8% 이상 2.0% 이하의 플루오르화 수소를 함유하는 수용성 에천트가 에천트로서 바람직하게 사용된다. 연마에 의해 산화질화물층을 제거하는 것은, 전면의 거칠기가 증가될 것이고 입자가 그 결과로서 생성될 것이기 때문에 수행되지 않는다.
에피택셜하게 퇴적된 층은, 산화질화물층이 제거된 후에만 연마된다. 0.05 μm 이상 0.2 μm 이하의 물질 제거를 하는 화학 기계적 연마(Chemo mechanical polishing; CMP)가 선호되고, 예컨대, Applied Materials Inc.에 의해 제공되는 연마 도구를 사용함으로써 수행될 수 있다. CMP 후에, 에피택셜하게 코팅된 반도체 웨이퍼는 편의상 최종 세정을 거친다.
산화질화물층의 제거 이후에 그리고 CMP 이전에, 먼저 에피택셜하게 코팅된 반도체 웨이퍼를 세정하고 그런 다음 이 세정된 웨이퍼를 산화제로, 바람직하게 오존으로 처리하는 것이 또한 선호된다. 먼저 SC-1 세정액을 사용하고, 그런 다음 SC-2 세정액을 사용하는 반도체 웨이퍼의 처리를 포함하는 RCA 세정이 다시 특히 선호된다.
본 발명은 예시들에 기초하고 도면들을 참조하여 이하에서 더 자세히 설명된다.
도 1 내지 도 3은 반도체 웨이퍼를 위한 BMD의 깊이 프로파일을 대표적인 방식으로 도시한다.
300mm의 지름을 갖는 단결정 실리콘으로 구성된 이중 측면 연마된(double-side polished) 기판 웨이퍼가 제공되었다. 예시 B1에 따른 기판 웨이퍼는 6.1 × 1017 내지 6.7 × 1017 원자들/cm3 (새로운 ASTM)의 농도로 격자간 산소를 함유했고, 18 내지 19.5 mΩcm의 저항률로 p형 도핑되었다. 예시 B2에 따른 기판 웨이퍼는 5.3 × 1017 내지 5.6 × 1017 원자들/cm3 (새로운 ASTM)의 농도로 격자간(interstitial) 산소를 함유했고, 29 내지 30 mΩcm의 저항률로 n형 도핑되었다. 기판 웨이퍼는, 본 발명에 따른 일련의 방법 단계들을 사용해 연마된 에피택셜층을 갖는 반도체 웨이퍼를 형성하도록 프로세싱되었다. 에피택셜하게 퇴적된 층은 각각 4 μm (예시 B1)와 9 μm (예시 B2)의 두께를 가졌다. 예시 B1에 따른 반도체 웨이퍼는 p/p+ 에피택셜하게 코팅된 반도체 웨이퍼였고, 예시 B2에 따른 반도체 웨이퍼는 n/n- 에피택셜하게 코팅된 반도체 웨이퍼였다. 에피택셜하게 퇴적된 층은 29 내지 30 Ωcm의 범위를 갖는 저항률을 가졌다.
RTA 처리의 온도는 모든 반도체 웨이퍼들의 경우에 1175℃였고, 이 온도에서 RTA 처리의 지속 시간은 각각 15초와 25초(예시 B1) 그리고 15초, 25초, 및 30초(예시 B2)였다. 모든 반도체 웨이퍼들은 75℃/s의 온도 상승률로 1175℃의 온도까지 가열되었고, 에피택셜하게 퇴적된 층은 20:1의 비율로 아르곤과 암모니아의 대기에서 이 온도에서 처리되었다. 그후에, 반도체 웨이퍼는 35℃/s의 온도 감소율로 냉각되었다.
RTA 처리 후에, 반도체 웨이퍼는 연마된 에피택셜층을 갖는 반도체 웨이퍼를 형성하도록 본 발명에 따라 더 처리되었고, BMD의 성장을 위해 후속적으로 열처리를 거쳤다. 이 열처리는 질소 하에서 수행되었고, 반도체 웨이퍼들을 처음에 3시간의 기간 동안 800℃의 온도까지 그리고 후속적으로 16시간 동안 1000℃의 온도까지 가열하는 것을 포함했다. BMD 검출은 Raytex Corporation으로부터의 MO441 유형의 검출 기구를 이용하여 균열 에지에서 레이저 광 산란에 의해 수행되었다.
무결함 구역의 결정된 깊이와 BMD의 결정된 밀도에 대한 데이터가 이하의 표 1에 입력된다. 데이터는 다음과 같은 의미를 가진다:
“HZ”는 RTA 처리의 온도에서 RTA 처리의 지속 시간을 의미한다;
“DZ1 av.”는 반도체 웨이퍼의 반경에 걸쳐 평균화된 무결함 구역의 깊이를 의미한다;
"BMD av.”는 반도체 웨이퍼의 반경에 걸쳐 평균화된 BMD의 밀도를 의미한다;
"BMD 피크”는 반도체 웨이퍼의 중심에서 결정된 BMD의 피크 밀도를 의미한다; 그리고
"BMD 50 μm”은 반도체 웨이퍼의 방사상(radial) 중심에서 50 μm의 깊이에서 발견된 BMD의 밀도를 의미한다.
B1
HZ [s] 15 15 15 25 25 25
DZ1 av. [μm] 8.4 8.6 7.7 6.3 7.4 7.1
BMD av. [109cm-3] 3.87 3.9 5.36 5.77 5.3 5.94
BMD 피크 [109cm-3] 6.77 6.77 7.93 8.67 8.65 8.05
BMD 50 μm [109cm-3] 6.08 6.02 8.23 8.02 8.77 8.4
B2
HZ [s] 15 15 15 25 25 25 30 30 30
DZ1 av. [μm] 12 13.5 12.1 9.2 9.4 10.7 9.6 9.3 8.8
BMD av. [109cm-3] 4.11 3.24 3.20 5.71 4.68 4.92 5.97 5.76 6.33
BMD 피크 [109cm-3] 6.52 5.60 5.62 8.30 7.73 8.48 8.85 8.63 8.97
BMD 50 μm [109cm-3] 4.68 3.68 4.03 7.28 6.42 7.02 8.57 7.80 7.68
표 1의 "DZ av."와 관련된 데이터는, 무결함 구역의 깊이가 RTA 처리의 증가하는 지속 시간에 따라 감소하는 것을 보이고, "BMD 50 μm"와 관련된 데이터는, 50 μm의 깊이에서의 피크 밀도에 대한 차이는 RTA 처리의 증가하는 지속 시간에 띠라 더 작게 된다는 것을 보인다. 무결함 구역의 깊이는 사실상 모든 경우들에서 적어도 에피택셜층의 두께에 대응한다.
도 1 내지 도 3은, 반경 r=75 mm를 위해 그리고 반경 r=140 mm를 위해 방사상 중심 (r=0 mm)에서 예시 B1에 따라 반도체 웨이퍼를 위한 BMD의 깊이 프로파일을 대표적인 방식으로 도시한다.
산화질화물층의 제거 RMS
(r=0 mm)
[nm]		 RMS
(r=75 mm)
[nm]		 RMS
(r=140 mm)
[nm]		 σ [nm] σ [%]
아니오 0.0525 0.057 0.0784 0.01129 18.04
아니오 0.0518 0.0493 0.0626 0.00577 10.58
예 0.0507 0.0497 0.0521 0.00098 1.94
예 0.0483 0.0498 0.0495 0.00064 1.32
예 0.0492 0.0484 0.0494 0.00043 0.88
표 2는 10 μm × 10 μm의 면적을 갖는 측정 윈도우와 관련된 RMS 거칠기를 위한 값을 포함한다. 이 데이터는, 산화질화물층이 본 발명에 따라 제거되면, RMS 거칠기가 에피택셜하게 코팅된 반도체 웨이퍼의 에지 영역에서 특히 향상되는 것을 보여준다. 표준 편차 σ는 5% 이하이다.
본 발명에 따른 산화질화물층의 제거는, 에피택셜층의 연마 후에 연마된 표면상에서 발견되는 LLS 결함들의 수에 대해 또한 특히 이롭다. 표 3은, 두 개의 에피택셜하게 코팅된 반도체 웨이퍼들의 에피택셜층의 표면에 대한 RTA 처리 이전에 그리고 이 표면에 대한 CMP 이후에 발견된 120 nm 이상이 크기를 갖는 산란된 광 중심들의 개수에 대한 표시를 포함한다. 반도체 웨이퍼들 중 하나는 본 발명에 따라 생산되었고, 다른 것은 거의 동일한 방식이지만 산화질화물층의 제거 없이 생산되었다.
산화질화물층의 제거 RTA 처리 이전의 LLS 결함들 [개수] CMP 이후의 LLS 결함들 [개수]
아니오 6 4098
예 3 3

Claims (6)

  1. 에피택셜하게 코팅된 반도체 웨이퍼에 있어서,
    전면(front side) 및 후면(rear side)을 갖는 단결정 실리콘으로 구성된 기판 웨이퍼;
    상기 기판 웨이퍼의 전면상에 연마된 표면을 갖는 실리콘으로 구성된 에피택셜층으로서, 상기 연마된 표면은 10 μm × 10 μm의 면적을 갖는 측정 윈도우에 대해 0.055 nm 이하의 RMS 거칠기를 갖는 것인, 상기 에피택셜층;
    상기 에피택셜층의 연마된 표면으로부터, 상기 반도체 웨이퍼의 중심과 에지 사이에서 6 μm 이상 14 μm 이하의 깊이까지 상기 기판 웨이퍼의 후면으로 연장되는 무결함 구역(denuded zone); 및
    상기 무결함 구역에 인접하고, 상기 에피택셜층의 연마된 표면으로부터 70 μm 이하의 거리에서 3.5 × 109 cm-3 이상의 피크 밀도를 갖는 BMD(bulk micro defect)로 성장(develop)할 수 있는 BMD 핵(nuclei)을 갖는 영역
    을 포함하는, 에피택셜하게 코팅된 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 에피택셜층의 연마된 표면으로부터 50 μm의 거리에서의 밀도가 상기 피크 밀도의 70% 이상인 BMD로 성장할 수 있는 BMD 핵을 갖는, 에피택셜하게 코팅된 반도체 웨이퍼.
  3. 제1항 또는 제2항에 있어서,
    상기 에피택셜층의 연마된 표면으로부터 상기 기판 웨이퍼의 후면까지 200 μm의 거리에서의 밀도가 상기 피크 밀도의 60% 이하인 BMD로 성장할 수 있는 BMD 핵을 갖는 것인, 에피택셜하게 코팅된 반도체 웨이퍼.
  4. 에피택셜하게 코팅된 반도체 웨이퍼를 생산하는 방법에 있어서,
    전면 및 후면을 갖는 단결정 실리콘으로 구성된 기판 웨이퍼를 제공하는 단계;
    상기 기판 웨이퍼의 전면상에 실리콘으로 구성된 에피택셜층을 퇴적(deposit)시키는 단계;
    상기 에피택셜층을 산화제로 처리하는 단계;
    1160℃ 이상 1185℃ 이하의 온도 범위의 온도에서 15초 이상 30초 이하의 기간 동안에 상기 에피택셜하게 코팅된 반도체 웨이퍼를 RTA(rapid thermal anneal) 처리하는 단계로서, 상기 에피택셜층은 아르곤과 암모니아로 이루어진 대기에 노출되고, 상기 에피택셜층상에 산화질화물층이 형성되는, 상기 RTA 처리하는 단계;
    상기 산화질화물층을 제거하는 단계; 및
    상기 에피택셜층을 연마하는 단계
    를 포함하는, 에피택셜하게 코팅된 반도체 웨이퍼를 생산하는 방법.
  5. 제4항에 있어서,
    상기 기판 웨이퍼의 후면은 상기 RTA 처리 동안, 상기 RTA 처리의 온도에서 질화 처리 효과(nitriding effect)를 전혀 또는 거의 갖지 않는 대기에 노출되는 것인, 에피택셜하게 코팅된 반도체 웨이퍼를 생산하는 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 산화질화물층은 0.8% 이상 2.0% 이하의 플루오르화 수소를 함유하는 수용성 에천트를 사용해서 제거되는 것인, 에피택셜하게 코팅된 반도체 웨이퍼를 생산하는 방법.
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