JP2001077120A

JP2001077120A - エピタキシャルシリコンウェーハの製造方法

Info

Publication number: JP2001077120A
Application number: JP24822799A
Authority: JP
Inventors: Masaharu Ninomiya; 正晴二宮
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1999-09-02
Filing date: 1999-09-02
Publication date: 2001-03-23

Abstract

(57)【要約】【課題】 IG能を付与されたエピタキシャルシリコンウ
ェーハの酸素析出核の不均一化形成を抑制し、シリコン
ウェーハ表面近傍にBMDが形成することなく、比較的短
時間で処理できる、IG能に優れた製造方法の提供。【解決手段】低温処理により潜在核を結晶全体に発
生、成長させ、次に中温の熱処理を行って基板表面の潜
在核を収縮、溶解させると同時に基板内部にBMDを成
長、形成することにより、ウェーハ表層部にBMDを顕在
化させずに内部にBMDを顕在化させることができ、結晶
の成長方法でのBMD密度をばらつき少なく制御できるこ
と、さらに、この基板にエピタキシャル膜を形成する
と、表面欠陥が生ぜず且つ基板内部にのみBMDが形成さ
れる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は、ULSI/SI等の高
集積デバイスの製造に使用するエピタキシャルシリコン
ウェーハの製造方法の改良に係り、シリコンウェーハ
に、エピタキシャル成長によりエピタキシャル膜を形成
する前に、特定の熱処理を施してシリコンウェーハ内部
にBMD(Bulk Micro Defect)を顕在化、残存させてIG能(I
ntrinsic Gettering)を付与すると同時に、エピキシャ
ル膜を形成するシリコンウェーハ表面の欠陥を少なくし
て高品質なエピタキシャル膜を有するエピタキシャルシ
リコンウェーハの製造方法に関する。

【0002】

【従来の技術】エピタキシャルシリコンウェーハは、デ
バイスを作成する表面のエピタキシャル膜に酸素起困の
欠陥や単結晶インゴット育成時に導入されるGrown‐in
欠陥(COPを含む)が無い優れた特性を有しており、BやAs
/Sb等の高濃度シリコンウェーハの使用が可能であるこ
とから、近年、MPUやフラッシュメモリー等の高性能デ
バイスやMOS FET、ICBT等の高性能Powerデバイスにはエ
ピタキシャルシリコンウェーハが使用されつつある。

【0003】一方、片面が鏡面研磨されたシリコンウェーハ
は、D‐RAMなどのデバイス用途に使用されているが、デ
バイスの微細化が進むに従い、単結晶シリコンインゴッ
ト製造プロセスで導入されるGrown‐in欠陥(特にCOP)が
デバイス特性、歩留を低下させることが判明し、エピタ
キシャル膜が形成されたエピタキシャルシリコンウェー
ハを用いなければならない状況となってきた。

【0004】しかし、エピタキシャルシリコンウェーハとい
えども、最近の高集積、高密度デバイスにおいては、デ
バイスプロセスでの熱処理が低温化されつつある傾向と
相俟って、デバイスプロセスでの汚染や結晶欠陥の発生
を防止して高い歩留を得るために、IG処理が採用されて
いる。

【0005】このIG処理は、エピタキシャル成長前のシリコ
ンウェーハあるいは単結晶シリコンインゴットにIG処理
を施す方法と、エピタキシャル成長後のシリコンウェー
ハにIG処理を施す方法とに大別される。後者の方法で
は、エピタキシャル層の厚さ及び比抵抗の深さ分布など
の特性が変化してしまうこと、エピタキシャル層にシリ
コンウェーハから酸素が拡散し欠陥を発生させる可能性
が高いこと、熱処理によりエピタキシャル層表面のパー
ティクルが増大して歩留りが低下するなどの問題がある
ため、エピタキシャル成長前にIG処理を施す方法が一般
的に採用されている。

【0006】例えば、エピタキシャル成長前に、(1)600〜80
0℃の熱処理を実施する1段熱処理法(特開平1-298726
号)、(2)400〜550℃の第1熱処理後に、650〜750℃の第2
熱処理を実施する2段階熱処理法(特開平5-102167号)、
(3)850〜1000℃の第1熱処理、700℃以下の第2熱処理、8
00〜1000℃の第3熱処理を実施する3段階熱処理法(特開
平5-259171号)などが提案されている。

【0007】

【発明が解決しようとする課題】ところが、従来から提
案されているIG処理方法では、シリコンウェーハ内部に
形成されるBMDの成長が不十分であることから、エピタ
キシャル成長処理の高温熱処理時に、BMDが消滅され、B
MD密度が大きく低下するという問題がある。

【0008】また、CZ法で育成された単緒晶シリコンインゴ
ットは、同一インゴットであっても結晶成長方向におい
て、引上げ中に受ける熱履歴が相違するためにインゴッ
ト直胴部の頭部と底部では酸素析出レベルが異なる。こ
のため、IG処理する際はシリコンウェーハ中のBMD密度
や、シリコンウェーハ表面の無欠陥層幅(DZ層)にばらつ
きを生じないように、酸素析出核を結晶成長方向に均一
に形成する熱処理が必要となる。

【0009】前述した1段階熱処理する方法では、酸素析出
核が結晶成長方向に均一に形成されず、BMD密度やDZ層
幅にばらつきを生じる問題がある。また、シリコンウェ
ーハ内にBMDは形成されるものの、シリコンウェーハ表
面近傍にもBMDが形成されることから、エピタキシャル
成長処理によりウェーハ表面に形成されるエピタキシャ
ル層に欠陥が発生する問題がある。

【0010】前述した2段階無処理する方法では、酸素析出
核の均一化形成の問題はある程度回避されるが、第2熱
処型の温度が不適当であることから、シリコンウェーハ
表面近傍にもBMDが形成され、その後形成されるエピタ
キシャル層に欠陥が発生する問題がある。

【0011】前述した3段階熱処理する方法では、BMD形成に
長時間を要することから生産性向上の観点から好ましい
方法とは言えず、また、第1熱処理、第2熱処理の温度が
不適当であることから、エピタキシャル層への欠陥発生
およびBMD密度やDZ層幅にばらつきを生じる問題があ
る。

【0012】このように、従来より提案、実施されているエ
ピタキシャル成長前のIG処理方法では、処理時間が長
く、また、BMD密度やDZ層幅のばらつきを解消できず、
さらにはエピタキシャル層表面に欠陥が発生してしまう
などの問題があった。

【0013】この発明は、IG能を付与されたエピタキシャル
シリコンウェーハの製造方法における従来の問題、すな
わち、酸素析出核の不均一化形成を抑制し、シリコンウ
ェーハ表面近傍にBMDが形成することなく、比較的短時
間で処理できる、IG能に優れたエピタキシャルシリコン
ウェーハの製造方法の提供を目的としている。

【0014】

【課題を解決するための手段】発明者は、上述した問題
を解消できるIG処理について種々検討し、まず、CZ法で
作成された単結晶をウェーハに加工した場合には、ウェ
ーハ内部に結晶成長過程で生じる酸素析出核が含まれて
おり、この酸素析出核は、IG処理の温度や時間により、
成長してBMDとして顕在化する酸素析出核と、収縮し溶
解する酸素析出核が存在する点に着目した。

【0015】発明者は、エピタキシャル成長前のシリコンウ
ェーハにIG処理を施す場合、シリコンウェーハを650〜8
00℃近傍の温度で熱処理すると、酸素析出核の形成とそ
の成長が一度に行われるため、シリコンウェーハ表面近
傍に形成される酸素析出核が消滅されないままに、その
酸素析出核の成長が促進され、ウェーハ表面近傍にBMD
として顕在化してしまうことを知見した。

【0016】また、発明者は、このウェーハ表面近傍に顕在
化したBMDは、その後のエピタキシャル成長の高温熱処
理を受けても消滅せず、形成されるエピタキシャル層に
積層欠陥を発生させたり、エピタキシャル層に欠陥が発
生しなくとも、デバイスプロセスで高温熱処理が施され
た場合に、エピタキシャル層に欠陥発生を誘発させる原
因となることを知見した。

【0017】すなわち、この発明の要旨とするところは、ま
ず、低温の熱処理により酸素析出核をウェーハ全体に形
成させ、次に中温の熱処理を行ってシリコンウェーハ表
面近傍の酸素析出核を収縮、溶解させると同時に、ウェ
ーハ内部の酸素析出核を成長させることで、ウェーハ内
部にBMDを顕在化させることにある。

【0018】この発明は、CZ法により育成された単結晶シリ
コンインゴットあるいは加工後のシリコンウェーハに45
0〜600℃の温度で1時間〜24時間の熱処理を施し、シリ
コンウェーハに850〜1050℃の温度で30分〜4時側の熱処
理を施した後、エピタキシャル成長により成膜すること
を特徴とするエピタキシャルシリコンウェーハの製造方
法である。

【0019】

【発明の実施の形態】この発明は、CZ法による単結晶シ
リコンインゴットに450〜600℃の温度で1時間〜24時間
の熱処理と、850〜1050℃の温度で30分〜4時間の熱処理
を施すことで、ウェーハ内部にBMDを顕在化させてIG能
を付与するもので、そのシリコンウェーハの表面にエピ
キシャル成長でエピタキャシャル層を形成する。

【0020】この発明において、前段の熱処理は、単結晶シ
リコンインゴットの状態で実施してもよい。すなわち、
CZ法により成長した単結晶シリコンインゴットに、450
〜600℃の温度で1時間〜24時間の前段の熱処理を施して
も、シリコンウェーハ状態で同熱処理する場合と同様の
酸素析出核の均一化効果が得られ、その後、単結晶シリ
コンインゴットをシリコンウェーハに加工し、850〜105
0℃の温度で30分〜4時間の熱処理を施し、その後エピタ
キシャル成長によりシリコンウェーハ表面にエピタキシ
ャル膜を形成することで、IG能に優れたエピタキシャル
シリコンウェーハを製造することができる。

【0021】この発明において、前段の熱処理は、処理温度
が450℃未満では、酸素析出核を結晶成長方向に均一に
形成するのに非常に時間を要し、生産性が大きく低下す
るため好ましくなく、600℃を超えると、酸素析出核の
成長が顕著となるため、ウェーハ表面近傍に形成される
酸素析出核がそのまま成長し、ウェーハ表面にBMDとし
て顕在化してしまうため、450〜600℃の温度に保持す
る。

【0022】また、処理時間は1時間未満では、この温度範
囲内の熱処理においては酸素析出核の均一形成が不十分
であり、その後形成されるBMD密度にばらつきを生じる
ため好ましくなく、24時間を超えても、酸素析出核の形
成にあまり変化がなく、生産性の低下を招くため、1時
間〜24時間の保持時間とする。

【0023】この発明において、後段の熱処理は、処理温度
が850℃未満では、ウェーハ表面近傍の酸素析出核やBMD
を消滅させることが不十分であり、1050℃を超えると、
ウェーハ内部に形成されるBMDが消滅されると同時に、
サイズの大きなBMDが成長してしまい、エピタキシャル
層に積層欠陥などの欠陥が発生してしまうため、850〜1
050℃の温度に保持する。

【0024】また、処理時間が30分未満では、BMDの成長が
不十分であり、4時間を超えると、ウェーハ表面にBMDが
顕在化し、デバイスに必要なエピタキシャル層に欠陥が
生じてしまうため、30分〜4時間の保持時間とする。

【0025】この発明の前段の熱処理は、不活性ガス雰囲
気、例えば窒素ガスあるいはアルゴンガス雰囲気で実施
する。酸化性雰囲気で熱処理を行うと、格子間にシリコ
ンが注入されて酸素と結合して酸化物を形成しやすく、
また、ウェーハ表面から酸素が拡散し、Grow‐in欠陥(C
OP)と結合して安定な酸化物を形成してしまうことか
ら、エピタキシャル成長の高温熱処理を受けても、この
酸化物は消失せず、エピタキシャル層に欠陥が形成され
てしまう。

【0026】この発明の後段の熱処理は、酸素または不活性
ガスの各々単独又、あるいは混合雰囲気で実施される
が、上述したウェーハ表面への酸化物形成の抑制の観点
から、窒素ガスあるいはアルゴンガスなどの不活性ガス
雰囲気で実施することが特に望ましい。

【0027】この発明において、エピタキシャル成長は、公
知のトリクロルシランなどを用いた気相成長法など、公
知の気相成長法により形成することができる。特に短時
間処理が通常である枚葉式のエピタキシャル成長法に有
利である。エピタキャル成長条件としては、1100℃以上
の温度で2分〜1時間程度のエピタキシャル成長プロセス
が望ましく、特に2〜15分程度の枚葉式のエピタキシャ
ル成長法に適している。

【0028】枚葉式のエピタキシャル成長法で作成されたエ
ピタキシャルウェーハは、エピタキシャル層表面の平坦
性に優れている。しかし、枚葉式のエピタキシャル成長
法は、その生産コストを低減するために、多数枚同時エ
ピタキシャル成長法よりも、成長処理時間が短く、ウェ
ーハ1枚あたり10分程度の処理時間が通常である。この
短時間のエピタキシャル成長では、ウェーハ表面近傍の
酸素析出核が消滅しにくく、形成されるエピタキシャル
層に欠陥を発生しやすい問題がある。

【0029】ところが、この発明によるシリコンウェーハ
は、ウェーハ内部にBMDが強固に形成されており、ウェ
ーハ表面近体の酸素析出核は消滅していることから、短
時間のエピタシャル成長であっても、エピタキャル層に
欠陥が発生せず、枚葉式のエピタキシャル成長法を採用
することができる。

【0030】この発明において、酸素濃度の範囲は10〜16×
10¹⁷atoms/cm³とすることが望ましい。10×10¹⁷atoms/c
m³未満では必要なBMD密度を得るのに時間を要し、16×1
0¹⁷atoms/cm³を超えるとウェーハ内のBMD密度が1×10¹⁶
個/cm³を超えて、ウェーハ表面にも欠陥が析出してしま
う。さらに好ましい酸素濃度範囲は、11〜16×10¹⁷atom
s/cm³である。

【0031】この発明において、前段、後段の熱処理前後に
種々の処理を施すことが可能である。また、シリコンウ
ェーハ表面の欠陥発生を低減するために、エピタキシャ
ル成長前、後段の熱処理後のシリコンウェーハに対し
て、公知の片面、両面の平面研削、あるいは片面、両面
研磨を施すことが望ましい。

【0032】

【実施例】実施例1 CZ法にて、下記性状の単結晶シリコンを育成した。・導電型:P型(ボロンドープ)、比抵抗10Ω‐cm、直径:2
00mm、(100)方位、引上げ長さ:1000mm、引上げ速度1mm/
min、酸素濃度:10〜12(×10¹⁷atoms/cm³)

【0033】上記単結晶シリコンインゴットをスライス、ラ
ッピング、エッチングを行ってウェーハに加工し、イン
ゴット直胴部頭部より100mm、500mm、900mmの3カ所から
抜き取りしたシリコンウェーハに下記のIG処理を実施し
た。

【0034】

【表1】

【0035】次に、上記熱処理が施されたシリコンウェーハ
の片面を鏡面加工した後、エピタキシャル成長を下記の
条件で実施した。エピタキシャル成長処理条件は、エピタキシャル成長投入温度:650℃、昇温速度:15℃/se
c、水素ベーク温度、時間:1125℃、60秒、エピタキシャル成長温度:1100℃、エピタキシャル成長時間:120秒(膜厚6μm)、使用ガス:SiHCl₃、降温速度:7℃/sec、取り出し温度:60
0〜700℃、である。

【0036】IG能を調べるために、デバイスプロセスを模し
た模擬熱処理を実施した。デバイスプロセス模擬熱処理
条件は、処理温度:1000℃、処理時間:16時間、ガス雰囲
気:dryO₂雰囲気である。

【0037】シリコンウェーハ中のBMD密度を測定するた
め、シリコンウェーハをへき開し、断面を2μmライトエ
ッチングで除去した後、顕微鏡にて断面を観察して、BM
D強度を評価した。その結果を図1に示す。

【0038】図1中、×印で示す条件Aは、全くIG処理が施さ
れていないシリコンウェーハに対して、模擬熱処理のみ
を行った結果を示す。また、条件B(△印)は、シリコン
ウェーハに対して、前段熱処理を行った後、模擬熱処理
を行った結果を示す。

【0039】条件C(□印)は、シリコンウェーハに対して、
前段熱処理および後段熱処理を行った後、模擬熱処理を
行った結果を示す。条件D(黒△印)は、シリコンウェー
ハに対して、前段熱処理を行った後、エピタキシャル成
長処理を施し、その後、模擬熱処理を行った結果を示
す。

【0040】条件E(黒□印)は、この発明の結果を示すもの
で、シリコンウェーハに対して、前段熱処理および後段
熱処理を行った後、エピタキシャル成長処理を施し、そ
の後、模擬熱処理を行った結果を示す。条件F(○印)
は、シリコンウェーハに対して、前段熱処理温度を700
℃に変更した以外は、全て条件Dと同一条件で行った結
果を示す。

【0041】この図1から明らかなように、後段の熱処理を
行わず、エピタキシャル成長処型を施さなかった条件B
では、BMD密度は良好であったが、その後、エピタキシ
ャル成長処理を施した条件Dでは、大幅なBMD密度低下が
見られた。これは低温熱処理の前段熱処理だけでは、ウ
ェーハ内部に形成した酸素析出核の成長が不十分で、あ
まり成長しなかったサイズの小さなBMDがエピタキシャ
ル成長処理の高温処理によって消滅したと考えられる。

【0042】これに対し、前段熱処理および後段熱処理を行
った条件Cのシリコンウェーハは、ウェーハ内部に高いB
MD密度を示し、その後エピタキシャル成長処理を行った
条件Eにおいても、単結晶シリコンの成長方向に均一に1
×10⁴個/cm²以上のBMDが観察された。

【0043】なお、条件Eにおいて、シリコンウェーハヘの
前段熱処理を単結晶インゴットヘの熱処理に置き換えて
実施し、その後ウェーハに加工して、他の条件(後段熱
処理、エピタキシャル成長処理、模擬熱処理)はそのま
まで行った場合も、BMD密度は条件Eと同様の結果を示し
た。

【0044】実施例2 実施例1における条件D、条件ECおよび条件Fで製作され
たエピタキシャルシリコンウェーハ表面の欠陥密度を測
定するため、レーザーパーティクルカウンター(SP-1)で
測定レンジを＞0.09μmφとして、エピタキシャル層表
面の欠陥を観察した。その結果を図2に示す。

【0045】この図から明らかなように、条件Dで製作され
たエピタキシャルシリコンウェーハは、その表面に平均
約50個/ウェーハの表面欠陥が観察された。これは第2熱
処理の中温熱処理が施されていないために、第1熱処理
の低温熱処理で形成されたシリコンウェーハ表面近傍の
酸素析出核が収縮、溶解せずに、この酸素析出核を基点
としてエピタキシャル層に欠陥が導入されたものと考え
られる。

【0046】条件Fで製作されたエピタキシャルウェーハ
は、実施例1において比較的高いBMD密度の値を示した
が、エピタキシャルウェーハ表面には平均約10個/ウェ
ーハの欠陥が発生した。これは前段熱処理の温度が700
℃と高く、この熱処理だけで酸素析出核の形成とその成
長を行うことから、ウェーハ表面近傍にBMDが形成され
たためと考えられる。

【0047】これに対し、条件Cで製作されたこの発明のエ
ピタキシャルシリコンウェーハは、そのエピタキシャル
層表面には欠陥はほぼ観察されなかった。

【0048】このように、シリコンウェーハ内部への確実な
BMD形成とエピタキシャル層への欠陥発生を抑制するこ
とを両立するためには、エピタキンャル層形成前に、一
旦、低温熱処理により酸素析出核をウェーハ全体に均一
に形成させた後、中温熱処理を行ってシリコンウェーハ
表面の酸素析出核を収縮、溶解させると同時に、ウェー
ハ内部の酸素析出核を成長させることで、ウェーハ内部
にBMDを顕在化させることが必要であることが分かる。

【0049】

【発明の効果】この発明は、CZ法により育成された単結
晶シリコンインゴットあるいはインゴットから切り出さ
れたシリコンウェーハに特定の低温熱処理を施し、その
後シリコンウェーハに特定の中温熱処理を施した後、エ
ピタキシャル成長処理を行うことにより、短時間でウェ
ーハ内部にBMDを確実に顕在化させることができ、IG能
に優れたエピタキシャルシリコンウェーハを得ることが
できる。

【0050】この発明は、従来IG処理されたシリコンウェー
ハにエピタキシャル成長処理を施すと、ウェーハ内部の
BMDが大幅に低下するという根本的な問題を解消するこ
とができるものである。

【0051】また、この発明で得られたエピタキシャルシリ
コンウェーハは、ウェーハ内部に強固にBMDが形成され
ていることから、デバイスプロセス中に発生する汚染を
確実にゲッタリングでき、デバイスの信頼性が向上する
ことはもちろんのこと、BMD密度にばらつきがなく、デ
バイスプロセスの熱処理を受けてもエピタキシャル層に
欠陥が発生しない効果を有し、飛躍的にデバイスの信頼
性を向上させるものである。

【図面の簡単な説明】

【図1】種々熱処理条件で処理したエピタキシャルシリ
コンウェーハ表面の欠陥密度をインゴット直胴部頭部よ
りの距離との関係で示すグラフである。

【図2】種々熱処理条件で処理したエピタキシャルシリ
コンウェーハ表面の欠陥密度をインゴット直胴部頭部よ
りの距離との関係で示すグラフである。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年９月３０日（１９９９．９．３
０）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正内容】

【0044】実施例2 実施例1における条件D、条件Eおよび条件Fで製作された
エピタキシャルシリコンウェーハ表面の欠陥密度を測定
するため、レーザーパーティクルカウンター(SP-1)で測
定レンジを＞0.09μmφとして、エピタキシャル層表面
の欠陥を観察した。その結果を図2に示す。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【0047】これに対し、条件Eで製作されたこの発明のエ
ピタキシャルシリコンウェーハは、そのエピタキシャル
層表面には欠陥はほぼ観察されなかった。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims

【特許請求の範囲】

【請求項1】 CZ法によるシリコンウェーハに対する、4
50〜600℃の温度で1時間〜24時間の熱処理工程と、850
〜1050℃の温度で30分〜4時間の熱処理工程と、エピタ
キシャル成長による成膜工程を含むエピタキシャルシリ
コンウェーハの製造方法。
【請求項2】 CZ法による単結晶シリコンインゴットに
対する450〜600℃の温度で1時間〜24時間の熱処理工程
と、加工後のシリコンウェーハに対する、850〜1050℃
の温度で30分〜4時間の熱処理工程、エピタキシャル成
長による成膜工程を含むエピタキシャルシリコンウェー
ハの製造方法。
【請求項3】前記450〜600℃の熱処理工程を不活性ガ
ス雰囲気で行う請求項1又は請求項2に記載のエピタキシ
ャルシリコンウェーハの製造方法。
【請求項4】前記850〜1050℃の熱処理工程を酸素及び
/又は不活性ガス雰囲気で行う請求項1又は請求項2に記
載のエピタキシャルシリコンウェーハの製造方法。
【請求項5】前記成膜工程は1100℃以上で2分〜1時間
行う請求項1又は請求項2に記載のエピタキシャルシリコ
ンウェーハの製造方法。